不揮発性半導体記憶装置
【課題】複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。制御回路は、選択したビット線に第１電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第２電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。制御回路は、選択したビット線に第１電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第２電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上のため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本明細書の実施の形態は、複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。メモリセルアレイは、複数のメモリストリングを有する。複数のメモリストリングは、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。ドレイン側選択トランジスタは、メモリストリングの第１の端部に一端が接続される。ソース側選択トランジスタは、メモリストリングの第２の端部に一端が接続される。複数のワード線は、複数のメモリストリングに共通に接続されるように配置される。複数のビット線は、それぞれ第１方向に延びてドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、第１方向とは直交する第２方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。ソース側選択ゲート線は、第２方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。制御回路は、メモリセルアレイに対して印加する電圧を制御する。複数のメモリストリングの各々は、柱状半導体層、電荷蓄積層、及びワード線導電層を有する。柱状半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成される。ワード線導電層は、電荷蓄積層を介して柱状部の側面を取り囲むように形成され、メモリトランジスタのゲート及びワード線として機能する。制御回路は、選択したビット線に第１電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第２電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図２】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】ワード線導電層４１ａを示す上面図である。
【図５】ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃを示す上面図である。
【図６】ソース線層６１、及びビット線層６２を示す上面図である。
【図７】第１の実施の形態に係る周辺回路ＣＣを示す回路図である。
【図８】第１の実施の形態に係る消去動作時にビット線ＢＬに印加される電圧を示す図である。
【図９】第１の実施の形態に係る消去動作時に選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）に印加される電圧を示す図である。
【図１０】第１の実施の形態に係る消去動作時に非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）に印加される電圧を示す図である。
【図１１】第２の実施の形態に係る消去動作時に選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）に印加される電圧を示す図である。
【図１２】第２の実施の形態に係る消去動作時に非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）に印加される電圧を示す図である。
【図１３】第３の実施の形態に係る消去動作時にビット線ＢＬに印加される電圧を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。
【０００８】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。なお、周辺回路ＣＣの具体的構成については、図７にて後述する。
【０００９】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含んでいる。なお、以下において、全てのメモリブロックＭＬ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１０】
ビット線ＢＬは、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びるように形成される。
【００１１】
各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。以下では、各メモリユニットＭＵ（１，１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。メモリユニットＭＵの一端は、ビット線ＢＬに接続され、メモリユニットＭＵの他端は、ソース線ＳＬに接続される。
【００１２】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。
【００１３】
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。また、メモリトランジスタＭＴｒ１は、データの保持に用いられないダミートランジスタＤＴｒとして利用することができる。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１４】
メモリブロックＭＢ（１）〜ＭＢ（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、ワード線ＷＬ１〜ＷＬ８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１５】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００１６】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００１７】
［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００１８】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００１９】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２０】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。
【００２１】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２２】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４Ａ、及びダミー半導体層４４Ｄを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。ダミー半導体層４４Ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディとして機能しない。
【００２３】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側からメモリ柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
【００２４】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。
【００２５】
柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状半導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。なお、ダミー半導体層４４Ｄは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。ダミー半導体層４４Ｄの下方には、バックゲート導電層３１が設けられていない。
【００２６】
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００２７】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
【００２８】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層５１ｃは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能しない。
【００２９】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ダミー導電層５１ｃは、ソース側導電層５１ａと同層であって、柱状半導体層４４Ａの上層以外の箇所に設けられる。複数のソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３０】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及びダミー半導体層５４Ｄを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３１】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３２】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成される。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３３】
ダミー半導体層５４Ｄは、ダミー導電層５１ｃを貫通するように形成される。ダミー半導体層５４Ｄは、Ｉ字状に形成される。ダミー半導体層５４Ｄの下面は、ダミー半導体層４４Ｄの上面に接する。
【００３４】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００３５】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。
【００３６】
次に、図４を参照して、ワード線導電層４１ａの形状について詳しく説明する。なお、ワード線導電層４１ｂ〜４１ｄは、ワード線導電層４１ａと同様の形状であるため、それらの説明は省略する。
【００３７】
ワード線導電層４１ａは、図４に示すように、１つのメモリブロックＭＢに一対設けられる。一方のワード線導電層４１ａは、上面からみてＴ字状（凸状）に形成される。他方のワード線導電層４１ａは、Ｔ字状のワード線導電層４１ａに対向するように、コの字状（凹状）に形成される。
【００３８】
次に、図５を参照して、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃの形状について詳しく説明する。ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、図５に示すように、各々、ロウ方向に延びるように形成される。図１に示すように、１つのメモリブロックＭＢ中にｎ×２個のメモリストリングがマトリクス状に配置される不揮発性半導体記憶装置においては、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、各々、１つのメモリブロックＭＢに一対（２本）ずつ設けられる。一対のダミー導電層５１ｃはメモリブロックＭＢのカラム方向の両端に設けられる。一対のソース側導電層５１ａは、それぞれダミー導電層５１ｃに隣接して設けられる。一対のドレイン側導電層５１ｂは、一対のソース側導電層５１ａの間の位置に配置される。
【００３９】
次に、図６を参照して、ソース線層６１、及びビット線層６２の形状について詳しく説明する。ソース線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース線層６１の上層には、カラム方向に延びる共通ソース線層６４が設けられる。複数のソース線層６１は、プラグ層６５を介して、１本の共通ソース線層６４に共通接続される。ビット線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成される。
【００４０】
［周辺回路ＣＣの構成］
次に、図７を参照して、上記第１の実施の形態の周辺回路ＣＣの具体的構成について説明する。周辺回路ＣＣは、図７に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ〜１２ｄ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６ａ、ビット線駆動回路１６ｂ、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ回路１９ａ、１９ｂを有する。周辺回路ＣＣは、上記のビット線駆動回路１６ｂによりビット線ＢＬ毎に異なる電圧を印加することができる。
【００４１】
アドレスデコーダ回路１１は、バスを介してロウデコーダ１９ａ、１９ｂに接続される。アドレスデコーダ回路１１は、信号ＢＡＤをロウデコーダ回路１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定する信号である。
【００４２】
昇圧回路１２ａ〜１２ｄは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａは、ワード線駆動回路１３ａ、１３ｂに接続される。昇圧回路１２ａは、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ｂは、ソース線駆動回路１６ａに接続される。昇圧回路１２ｂは、昇圧した電圧をソース線駆動回路１６ａに出力する。昇圧回路１２ｃは、ビット線駆動回路１６ｂに接続される。昇圧回路１２ｃは、昇圧した電圧をビット線駆動回路１６ｂに出力する。昇圧回路１２ｄは、ロウデコーダ回路１９ａ、１９ｂに接続される。昇圧回路１２ｄは、昇圧した信号ＲＤＥＣをロウデコーダ回路１９ａ、１９ｂに出力する。
【００４３】
ワード線駆動回路１３ａは、ロウデコーダ１９ａに接続される。ワード線駆動回路１３ａは、信号ＶＣＧ５〜ＶＣＧ８をロウデコーダ１９ａに出力する。ワード線駆動回路１３ｂは、ロウデコーダ１９ｂに接続される。ワード線駆動回路１３ｂは、信号ＶＣＧ１〜ＶＣＧ４をロウデコーダ１９ｂに出力する。信号ＶＣＧ１〜ＶＣＧ８は、選択メモリブロックＭＢ内のワード線ＷＬ１〜ＷＬ８を駆動する際に用いられる。
【００４４】
バックゲート線駆動回路１４は、ロウデコーダ１９ｂに接続される。バックゲート線駆動回路１４は、信号ＶＢＧをロウデコーダ１９ｂに出力する。信号ＶＢＧは、選択メモリブロックＭＢのバックゲート線ＢＧを駆動する際に用いられる。
【００４５】
選択ゲート線駆動回路１５ａは、ロウデコーダ１９ａに接続される。選択ゲート線駆動回路１５ａは、信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦをロウデコーダ１９ａに出力する。選択ゲート線駆動回路１５ｂは、ロウデコーダ１９ｂに接続される。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳ１、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦをロウデコーダ１９ｂに出力する。信号ＶＳＧＳ１、ＶＳＧＳ２は、各々、選択メモリブロックＭＢ内のソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）を駆動する際に用いられる。信号ＶＳＧＤ１、ＶＳＧＤ２は、各々、選択メモリブロックＭＢ内のドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢのソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。
【００４６】
上記信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ回路１９ａを介して各種配線に入力される。また、信号ＶＳＧＯＦＦ、ＶＳＧＤ２、ＶＳＧＳ１は、選択ゲート線駆動回路１５ｂからロウデコーダ回路１９ｂを介して各種配線に入力される。
【００４７】
ソース線駆動回路１６ａは、ソース線ＳＬに接続される。ソース線駆動回路１６ａは、信号ＶＳＬをソース線ＳＬに出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。ビット線駆動回路１６ｂは、ビット線ＢＬに接続される。ビット線駆動回路１６ｂは、転送トランジスタＴｒを介して選択的に信号ＶＢＬをビット線ＢＬに供給する。信号ＶＢＬは、ビット線ＢＬを駆動する際に用いられる。
【００４８】
センスアンプ回路１７は、ビット線ＢＬに接続される。センスアンプ回路１７は、ビット線ＢＬの電圧の変化に基づきメモリトランジスタＭＴｒ１〜ＭＴｒ８の保持データを判定する。シーケンサ１８は、上記回路１１〜１７に接続される。シーケンサ１８は、回路１１〜１７に制御信号を供給し、それら回路を制御する。
【００４９】
ロウデコーダ回路１９ａ、１９ｂは、一つのメモリブロックＭＢに対して、各々一つ設けられる。ロウデコーダ１９ａは、ワード線ＷＬ５〜８、ソース側選択ゲート線ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）に接続される。ロウデコーダ１９ｂは、ワード線ＷＬ１〜４、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ（２）、及びソース側選択ゲート線ＳＧＳ（１）に接続される。
【００５０】
ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＣＧ５〜ＶＣＧ８に基づき、ワード線ＷＬ５〜８を介してメモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＳ２、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（２）を介して選択的にメモリブロックＭＢの２列目に位置するソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ２＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＤ１、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（１）を介して選択的にメモリブロックＭＢの１列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ１＜ｉ＞を入力する。
【００５１】
ロウデコーダ回路１９ａは、電圧変換回路１９ａａ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路１９ａａは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲート、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに接続される。電圧変換回路１９ａａは、信号ＢＡＤ、及び信号ＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路１９ａａは、信号ＢＡＤ、信号ＲＤＥＣに基づき、信号ＶＵＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。
【００５２】
第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、ワード線駆動回路１３ａとワード線ＷＬ５〜ＷＬ８との間に接続される。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。
【００５３】
第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。
【００５４】
ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ１〜ＶＣＧ４に基づき、ワード線ＷＬ１〜４を介してメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＢＧに基づき、バックゲート線ＢＧを介してバックゲートトランジスタＢＴｒのゲートに信号ＶＢＧ＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＳ１、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（１）を介して選択的にメモリブロックＭＢの１列目に位置するソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ１＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＤ２、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（２）を介して選択的にメモリブロックＭＢの２列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ２＜ｉ＞を入力する。
【００５５】
ロウデコーダ回路１９ｂは、電圧変換回路１９ｂａ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路１９ｂａは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲート、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに接続される。電圧変換回路１９ｂａは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路１９ｂａは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＵＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。
【００５６】
第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、各々、ワード線駆動回路１３ｂとワード線ＷＬ１〜ＷＬ４との間に接続される。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続される。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。
【００５７】
第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。以上に示した図７に示す周辺回路ＣＣの構成によって、第１の実施の形態の消去動作は実行可能とされる。
【００５８】
［消去動作］
次に、図８を参照して、本実施の形態に係る消去動作について説明する。この図８に示す消去動作によれば、１つの選択メモリブロックＭＢに含まれるメモリトランジスタＭＴｒのうちの一部のデータのみを選択的に消去することができる。具体的には、選択メモリブロックＭＢにおいて、選択ビット線ＢＬに接続されるメモリユニットＭＵのみが消去対象とされる。選択メモリブロックＭＢ中のメモリユニットＭＵで、非選択ビット線ＢＬが接続されるものは、消去動作の対象とされない。図８は、この選択消去動作を行う場合において、ビット線ＢＬ（１）〜ＢＬ（８）に印加する電圧を説明する。
【００５９】
従来、全てのビット線ＢＬが同じ電圧を印加され、１つのメモリブロックＭＢに含まれる全てのメモリトランジスタＭＴｒのデータが一括に消去される。したがって、一部のデータを変更してデータの上書きをする場合には、一括消去後に再度のデータを書き戻す必要があり、その動作に時間を要する。
【００６０】
そこで、図８に示すように、第１の実施の形態においては、メモリブロックＭＢ内の複数のメモリストリングＭＳのうち、特定のメモリストリングＭＳのデータを選択的に消去する動作を実行する。そのため、周辺回路ＣＣは、例えば奇数番目のビット線ＢＬ（１）、ＢＬ（３）、ＢＬ（５）、ＢＬ（７）（以下、選択ビット線ＢＬ）に２０Ｖを印加する一方、偶数番目のビット線ＢＬ（２）、ＢＬ（４）、ＢＬ（６）、ＢＬ（８）（以下、非選択ビット線ＢＬ）に８Ｖを印加する。これにより、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディの電圧は、そのメモリストリングＭＳが選択ビット線ＢＬに接続されているか、それとも非選択ビット線ＢＬに接続されているかにより、異なる電圧に設定される。したがって、周辺回路ＣＣは、以下の図９、及び図１０に示すように各種配線の電圧を制御することによって、選択ビット線ＢＬに接続されたメモリユニットＭＵに対してのみ選択的に消去動作を実行することができる。
【００６１】
一方、周辺回路ＣＣは、選択メモリブロックＭＢにおいて、非選択ビット線ＢＬに接続されたメモリユニットＭＵに対して消去動作を禁止することができる。
【００６２】
上記のように第１の実施の形態においては、ロウデコーダ等の周辺回路の回路面積の縮小を図るため、マトリクス状に配置された複数のメモリストリングＭＳが１本のワード線ＷＬに共通接続される構造が採用される。例えば、比較例として、ワード線ＷＬを共有する複数のメモリストリングＭＳ（メモリブロック）をデータを消去する際の最小単位としたものを考える。この比較例においては、ワード線ＷＬの積層数が増加すれば、１メモリブロックの大きさが大きくなるため、データ消去の最小単位も大きくなる。また、比較例においては、データ消去の最小単位を小さくすれば、実質的にデータの記憶容量が小さくなる。これに対して、第１の実施の形態は、１メモリブロック中の一部のメモリセルのみを選択的に消去するように構成される。これにより、第１の実施の形態において、ワード線ＷＬの積層数が増加しても、データの消去単位は大きくならない。また、第１の実施の形態では、消去動作に対応してデータの記憶容量は小さくならない。
【００６３】
次に、図９、及び図１０を参照して、上述の選択消去動作を実行する場合において、選択メモリブロックＭＢ（１）内の各種配線に印加される電圧を説明する。図９、及び図１０において、メモリトランジスタＭＴｒ１は、データの保持に用いられないダミートランジスタＤＴｒとして利用される。図９は、選択メモリブロックＭＢ（１）において、消去動作時に選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）に印加される電圧を示す。図１０は、選択メモリブロックＭＢ（１）において、消去動作時に非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）に印加される電圧を示す。
【００６４】
先ず、図９を参照して、選択ビット線ＢＬ（１）に接続された選択メモリブロックＭＢ（１）内のメモリユニットＭＵ（１、１）、ＭＵ（２、１）について説明する。図９に示すように、選択ビット線ＢＬ（１）には２０Ｖが印加される一方、ソース線ＳＬは８Ｖを印加される。
【００６５】
図９に示すように、ソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）は８Ｖを印加される。一方、ドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）は１２Ｖを印加される。これにより、メモリユニットＭＵ（１、１）、ＭＵ（２、１）において、ドレイン側選択トランジスタＳＤＴｒのゲート近傍でＧＩＤＬ電流が発生する。したがって、ＧＩＤＬ電流により生じた電荷は選択ビット線ＢＬ（１）に流れる一方、ホールはメモリストリングＭＳ（メモリトランジスタＭＴｒ２〜ＭＴｒ８）のボディに流れこむ。
【００６６】
一方、メモリユニットＭＵ（１、１）、ＭＵ（２、１）においては、ソース側選択トランジスタＳＳＴｒのゲート近傍では、ＧＩＤＬ電流の発生は禁止される。また、メモリユニットＭＵ（１、１）、ＭＵ（２、１）において、ソース線ＳＬには８Ｖの電圧が印加され、ソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）にも同じ８Ｖが印加される。これにより、ソース側選択トランジスタＳＴｒは、ソース線ＳＬからメモリストリングＭＳへの電荷の移動を禁止する。
【００６７】
また、図９に示すように、ワード線ＷＬ１は２０Ｖを印加される。一方、ワード線ＷＬ２〜ＷＬ８及びバックゲート線ＢＧは接地電圧ＧＮＤを印加される。ワード線ＷＬ１に２０Ｖが印加されることにより、メモリユニットＭＵ（１、１）、ＭＵ（２、１）において、ドレイン側選択トランジスタＳＤＴｒで発生したホールは、メモリトランジスタＭＴｒ２〜８は通過するが、ダミートランジスタＤＴｒ（メモリトランジスタＭＴｒ１）を通過しない。したがって、メモリトランジスタＭＴｒ２〜ＭＴｒ８のボディの電圧は２０Ｖ近くまで上昇させることができる。
【００６８】
以上のように制御されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のボディとゲートとの間の電位差により、選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）においては、メモリトランジスタＭＴｒ２〜ＭＴｒ８に対して消去動作が実行される。
【００６９】
次に、図１０を参照して、非選択ビット線ＢＬ（２）に接続された選択メモリブロックＭＢ（１）内のメモリユニットＭＵ（１、２）、ＭＵ（２、２）について説明する。図１０に示すように、非選択ビット線ＢＬ（２）には８Ｖが印加され、その他の配線は、図９と同様の電圧が印加されることになる。
【００７０】
これにより、図１０に示すように、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、ソース側選択トランジスタＳＳＴｒのゲート近傍、及びドレイン側選択トランジスタＳＤＴｒのゲート近傍では、ＧＩＤＬ電流の発生は禁止される。これにより、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、メモリトランジスタＭＴｒ２〜ＭＴｒ８のボディの電圧は上がらない。
【００７１】
以上の結果、非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）においては、メモリトランジスタＭＴｒ２〜ＭＴｒ８に対して消去動作は禁止される。
【００７２】
なお、非選択メモリブロックＭＢ（２）においては、図９、及び図１０に示すように、ワード線ＷＬ１〜ＷＬ８は、フローティング状態とされる。これにより、非選択メモリブロックＭＢ（２）においては、メモリトランジスタＭＴｒ２〜ＭＴｒ８に対して消去動作は禁止される。
【００７３】
［第２の実施の形態］
［構成］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明は省略する。第２の実施の形態は、以下で説明する消去動作が第１の実施の形態と異なる。
【００７４】
［消去動作］
第２の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。第２の実施の形態において、消去動作におけるビット線ＢＬに印加する電圧は、第１の実施の形態と同じである。すなわち、周辺回路ＣＣは、選択ビット線ＢＬに接続されたメモリユニットＭＵに対して選択的に消去動作を実行する一方、非選択ビット線ＢＬに接続されたメモリユニットＭＵに対して消去動作を禁止する。
【００７５】
第２の実施の形態においては、メモリトランジスタＭＴｒ１は、ダミートランジスタＤＴｒとして利用せず、データの保持に用いる。そのため、消去動作におけるビット線ＢＬを除く各種配線に印加する電圧が、第１の実施の形態と異なる。以下、図１１、及び図１２を参照して、上述の選択消去動作を実行する場合において、選択メモリブロックＭＢ（１）内の各種配線に印加される電圧を説明する。図１１は、選択メモリブロックＭＢ（１）において消去動作時に選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）に印加される電圧を示す。図１２は、選択メモリブロックＭＢ（１）において消去動作時に非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）に印加される電圧を示す。
【００７６】
先ず、図１１を参照して、選択ビット線ＢＬ（１）に接続された選択メモリブロックＭＢ（１）内のメモリユニットＭＵ（１、１）、ＭＵ（２、１）について説明する。図１１に示すように、選択ビット線ＢＬ（１）には２０Ｖが印加される、ソース線ＳＬにも２０Ｖが印加される。
【００７７】
図１１に示すように、ソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）は１２Ｖを印加される。これにより、メモリユニットＭＵ（１、１）、ＭＵ（２、１）において、ドレイン側選択トランジスタＳＤＴｒのゲート近傍及びソース側選択トランジスタＳＳＴｒのゲート近傍でＧＩＤＬ電流が発生する。したがって、ＧＩＤＬ電流により生じた電荷は選択ビット線ＢＬ（１）及びソース線ＳＬに流れ、ホールはメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディへと向かう。
【００７８】
また、図１１に示すように、ワード線ＷＬ１〜ＷＬ８及びバックゲート線ＢＧは接地電圧ＧＮＤを印加される。これにより、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒで発生したホールは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディに充満する。したがって、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧は２０Ｖ近くまで上昇させることができる。
【００７９】
以上のように制御されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のボディとゲートとの間の電位差により、選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）においては、メモリトランジスタＭＴｒ１〜ＭＴｒ８に対して消去動作が実行される。
【００８０】
上述したように、第２の実施の形態は、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒの近傍でＧＩＤＬ電流を発生させる。すなわち、第１の実施の形態はメモリストリングＭＳの一端側のみでＧＩＤＬ電流を生じさせるが、第２の実施の形態はメモリストリングＭＳの両端でＧＩＤＬ電流を発生させる。したがって、第２の実施の形態の消去時間は、第１の実施の形態よりも短縮化される。また、第２の実施の実施の形態は、第１の実施の形態よりも、ムラなく確実にデータを消去することができる。
【００８１】
次に、図１２を参照して、非選択ビット線ＢＬ（２）に接続された選択メモリブロックＭＢ（１）内のメモリユニットＭＵ（１、２）、ＭＵ（２、２）について説明する。図１２に示すように、非選択ビット線ＢＬ（２）には８Ｖが印加され、その他の配線は、図１１と同様の電圧が印加されることになる。
【００８２】
これにより、図１２に示すように、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、ソース側選択トランジスタＳＳＴｒのゲート近傍で、ＧＩＤＬ電流が発生する。したがって、ＧＩＤＬ電流により生じた電子はソース線ＳＬに流れ、ホールはメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディに流れこむ。一方で、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、ソース側選択トランジスタＳＳＴｒで発生したホールは、ドレイン側選択トランジスタＳＤＴｒを介して非選択ビット線ＢＬ（２）へと流れる。これにより、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧は上がらない。
【００８３】
以上の結果、非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）においては、メモリトランジスタＭＴｒ１〜ＭＴｒ８に対して消去動作は禁止される。
【００８４】
なお、非選択メモリブロックＭＢ（２）においては、図１１、及び図１２に示すように、ワード線ＷＬ１〜ＷＬ８は、フローティング状態とされる。これにより、非選択メモリブロックＭＢ（２）においては、メモリトランジスタＭＴｒ１〜ＭＴｒ８に対して消去動作は禁止される。
【００８５】
［第３の実施の形態］
［構成］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明は省略する。第３の実施の形態は、以下で説明する消去動作が第１の実施の形態と異なる。
【００８６】
［消去動作］
図１３を参照して、第３の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。第３の実施の形態においては、消去動作時におけるビット線ＢＬに印加する電圧が第１及び第２の実施の形態と異なる。なお、第３の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。
【００８７】
図１３に示すように、第３の実施の形態においては、消去動作時、カラム方向に隣接して並ぶ４本のビット線ＢＬ毎に２０Ｖ、８Ｖが印加される。これにより、周辺回路ＣＣは、選択ビット線ＢＬ（１）〜ＢＬ（４）に接続されたメモリユニットＭＵに対して選択的に消去動作を実行する一方、非選択ビット線ＢＬ（５）〜ＢＬ（８）に接続されたメモリユニットＭＵに対して消去動作を禁止する。
【００８８】
上記のように、第３の実施の形態は、４本のビット線ＢＬ毎に２０Ｖ、８Ｖを印加する。よって、１本のビット線ＢＬ毎に２０Ｖ、８Ｖを印加する第１の実施の形態と比較して、第３の実施の形態はビット線ＢＬどうしのカップリングを抑えることができる。
【００８９】
［その他の実施の形態］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上のため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本明細書の実施の形態は、複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。メモリセルアレイは、複数のメモリストリングを有する。複数のメモリストリングは、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。ドレイン側選択トランジスタは、メモリストリングの第１の端部に一端が接続される。ソース側選択トランジスタは、メモリストリングの第２の端部に一端が接続される。複数のワード線は、複数のメモリストリングに共通に接続されるように配置される。複数のビット線は、それぞれ第１方向に延びてドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、第１方向とは直交する第２方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。ソース側選択ゲート線は、第２方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。制御回路は、メモリセルアレイに対して印加する電圧を制御する。複数のメモリストリングの各々は、柱状半導体層、電荷蓄積層、及びワード線導電層を有する。柱状半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成される。ワード線導電層は、電荷蓄積層を介して柱状部の側面を取り囲むように形成され、メモリトランジスタのゲート及びワード線として機能する。制御回路は、選択したビット線に第１電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第２電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図２】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】ワード線導電層４１ａを示す上面図である。
【図５】ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃを示す上面図である。
【図６】ソース線層６１、及びビット線層６２を示す上面図である。
【図７】第１の実施の形態に係る周辺回路ＣＣを示す回路図である。
【図８】第１の実施の形態に係る消去動作時にビット線ＢＬに印加される電圧を示す図である。
【図９】第１の実施の形態に係る消去動作時に選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）に印加される電圧を示す図である。
【図１０】第１の実施の形態に係る消去動作時に非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）に印加される電圧を示す図である。
【図１１】第２の実施の形態に係る消去動作時に選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）に印加される電圧を示す図である。
【図１２】第２の実施の形態に係る消去動作時に非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）に印加される電圧を示す図である。
【図１３】第３の実施の形態に係る消去動作時にビット線ＢＬに印加される電圧を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。
【０００８】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。なお、周辺回路ＣＣの具体的構成については、図７にて後述する。
【０００９】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含んでいる。なお、以下において、全てのメモリブロックＭＬ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１０】
ビット線ＢＬは、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びるように形成される。
【００１１】
各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。以下では、各メモリユニットＭＵ（１，１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。メモリユニットＭＵの一端は、ビット線ＢＬに接続され、メモリユニットＭＵの他端は、ソース線ＳＬに接続される。
【００１２】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。
【００１３】
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。また、メモリトランジスタＭＴｒ１は、データの保持に用いられないダミートランジスタＤＴｒとして利用することができる。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１４】
メモリブロックＭＢ（１）〜ＭＢ（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、ワード線ＷＬ１〜ＷＬ８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１５】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００１６】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００１７】
［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００１８】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００１９】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２０】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。
【００２１】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２２】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４Ａ、及びダミー半導体層４４Ｄを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。ダミー半導体層４４Ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディとして機能しない。
【００２３】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側からメモリ柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
【００２４】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。
【００２５】
柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状半導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。なお、ダミー半導体層４４Ｄは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。ダミー半導体層４４Ｄの下方には、バックゲート導電層３１が設けられていない。
【００２６】
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００２７】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
【００２８】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層５１ｃは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能しない。
【００２９】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ダミー導電層５１ｃは、ソース側導電層５１ａと同層であって、柱状半導体層４４Ａの上層以外の箇所に設けられる。複数のソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３０】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及びダミー半導体層５４Ｄを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３１】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３２】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成される。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３３】
ダミー半導体層５４Ｄは、ダミー導電層５１ｃを貫通するように形成される。ダミー半導体層５４Ｄは、Ｉ字状に形成される。ダミー半導体層５４Ｄの下面は、ダミー半導体層４４Ｄの上面に接する。
【００３４】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００３５】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。
【００３６】
次に、図４を参照して、ワード線導電層４１ａの形状について詳しく説明する。なお、ワード線導電層４１ｂ〜４１ｄは、ワード線導電層４１ａと同様の形状であるため、それらの説明は省略する。
【００３７】
ワード線導電層４１ａは、図４に示すように、１つのメモリブロックＭＢに一対設けられる。一方のワード線導電層４１ａは、上面からみてＴ字状（凸状）に形成される。他方のワード線導電層４１ａは、Ｔ字状のワード線導電層４１ａに対向するように、コの字状（凹状）に形成される。
【００３８】
次に、図５を参照して、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃの形状について詳しく説明する。ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、図５に示すように、各々、ロウ方向に延びるように形成される。図１に示すように、１つのメモリブロックＭＢ中にｎ×２個のメモリストリングがマトリクス状に配置される不揮発性半導体記憶装置においては、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、各々、１つのメモリブロックＭＢに一対（２本）ずつ設けられる。一対のダミー導電層５１ｃはメモリブロックＭＢのカラム方向の両端に設けられる。一対のソース側導電層５１ａは、それぞれダミー導電層５１ｃに隣接して設けられる。一対のドレイン側導電層５１ｂは、一対のソース側導電層５１ａの間の位置に配置される。
【００３９】
次に、図６を参照して、ソース線層６１、及びビット線層６２の形状について詳しく説明する。ソース線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース線層６１の上層には、カラム方向に延びる共通ソース線層６４が設けられる。複数のソース線層６１は、プラグ層６５を介して、１本の共通ソース線層６４に共通接続される。ビット線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成される。
【００４０】
［周辺回路ＣＣの構成］
次に、図７を参照して、上記第１の実施の形態の周辺回路ＣＣの具体的構成について説明する。周辺回路ＣＣは、図７に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ〜１２ｄ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６ａ、ビット線駆動回路１６ｂ、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ回路１９ａ、１９ｂを有する。周辺回路ＣＣは、上記のビット線駆動回路１６ｂによりビット線ＢＬ毎に異なる電圧を印加することができる。
【００４１】
アドレスデコーダ回路１１は、バスを介してロウデコーダ１９ａ、１９ｂに接続される。アドレスデコーダ回路１１は、信号ＢＡＤをロウデコーダ回路１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定する信号である。
【００４２】
昇圧回路１２ａ〜１２ｄは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａは、ワード線駆動回路１３ａ、１３ｂに接続される。昇圧回路１２ａは、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ｂは、ソース線駆動回路１６ａに接続される。昇圧回路１２ｂは、昇圧した電圧をソース線駆動回路１６ａに出力する。昇圧回路１２ｃは、ビット線駆動回路１６ｂに接続される。昇圧回路１２ｃは、昇圧した電圧をビット線駆動回路１６ｂに出力する。昇圧回路１２ｄは、ロウデコーダ回路１９ａ、１９ｂに接続される。昇圧回路１２ｄは、昇圧した信号ＲＤＥＣをロウデコーダ回路１９ａ、１９ｂに出力する。
【００４３】
ワード線駆動回路１３ａは、ロウデコーダ１９ａに接続される。ワード線駆動回路１３ａは、信号ＶＣＧ５〜ＶＣＧ８をロウデコーダ１９ａに出力する。ワード線駆動回路１３ｂは、ロウデコーダ１９ｂに接続される。ワード線駆動回路１３ｂは、信号ＶＣＧ１〜ＶＣＧ４をロウデコーダ１９ｂに出力する。信号ＶＣＧ１〜ＶＣＧ８は、選択メモリブロックＭＢ内のワード線ＷＬ１〜ＷＬ８を駆動する際に用いられる。
【００４４】
バックゲート線駆動回路１４は、ロウデコーダ１９ｂに接続される。バックゲート線駆動回路１４は、信号ＶＢＧをロウデコーダ１９ｂに出力する。信号ＶＢＧは、選択メモリブロックＭＢのバックゲート線ＢＧを駆動する際に用いられる。
【００４５】
選択ゲート線駆動回路１５ａは、ロウデコーダ１９ａに接続される。選択ゲート線駆動回路１５ａは、信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦをロウデコーダ１９ａに出力する。選択ゲート線駆動回路１５ｂは、ロウデコーダ１９ｂに接続される。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳ１、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦをロウデコーダ１９ｂに出力する。信号ＶＳＧＳ１、ＶＳＧＳ２は、各々、選択メモリブロックＭＢ内のソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）を駆動する際に用いられる。信号ＶＳＧＤ１、ＶＳＧＤ２は、各々、選択メモリブロックＭＢ内のドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢのソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）を駆動する際に用いられる。
【００４６】
上記信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ回路１９ａを介して各種配線に入力される。また、信号ＶＳＧＯＦＦ、ＶＳＧＤ２、ＶＳＧＳ１は、選択ゲート線駆動回路１５ｂからロウデコーダ回路１９ｂを介して各種配線に入力される。
【００４７】
ソース線駆動回路１６ａは、ソース線ＳＬに接続される。ソース線駆動回路１６ａは、信号ＶＳＬをソース線ＳＬに出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。ビット線駆動回路１６ｂは、ビット線ＢＬに接続される。ビット線駆動回路１６ｂは、転送トランジスタＴｒを介して選択的に信号ＶＢＬをビット線ＢＬに供給する。信号ＶＢＬは、ビット線ＢＬを駆動する際に用いられる。
【００４８】
センスアンプ回路１７は、ビット線ＢＬに接続される。センスアンプ回路１７は、ビット線ＢＬの電圧の変化に基づきメモリトランジスタＭＴｒ１〜ＭＴｒ８の保持データを判定する。シーケンサ１８は、上記回路１１〜１７に接続される。シーケンサ１８は、回路１１〜１７に制御信号を供給し、それら回路を制御する。
【００４９】
ロウデコーダ回路１９ａ、１９ｂは、一つのメモリブロックＭＢに対して、各々一つ設けられる。ロウデコーダ１９ａは、ワード線ＷＬ５〜８、ソース側選択ゲート線ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）に接続される。ロウデコーダ１９ｂは、ワード線ＷＬ１〜４、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ（２）、及びソース側選択ゲート線ＳＧＳ（１）に接続される。
【００５０】
ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＣＧ５〜ＶＣＧ８に基づき、ワード線ＷＬ５〜８を介してメモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＳ２、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（２）を介して選択的にメモリブロックＭＢの２列目に位置するソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ２＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＤ１、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（１）を介して選択的にメモリブロックＭＢの１列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ１＜ｉ＞を入力する。
【００５１】
ロウデコーダ回路１９ａは、電圧変換回路１９ａａ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路１９ａａは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲート、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに接続される。電圧変換回路１９ａａは、信号ＢＡＤ、及び信号ＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路１９ａａは、信号ＢＡＤ、信号ＲＤＥＣに基づき、信号ＶＵＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。
【００５２】
第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、ワード線駆動回路１３ａとワード線ＷＬ５〜ＷＬ８との間に接続される。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、各々、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。
【００５３】
第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａとドレイン側選択ゲート線ＳＧＤ（１）との間に接続される。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａとソース側選択ゲート線ＳＧＳ（２）との間に接続される。
【００５４】
ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ１〜ＶＣＧ４に基づき、ワード線ＷＬ１〜４を介してメモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＢＧに基づき、バックゲート線ＢＧを介してバックゲートトランジスタＢＴｒのゲートに信号ＶＢＧ＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＳ１、及び信号ＳＧＯＦＦに基づき、ソース側選択ゲート線ＳＧＳ（１）を介して選択的にメモリブロックＭＢの１列目に位置するソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ１＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＤ２、及び信号ＳＧＯＦＦに基づき、ドレイン側選択ゲート線ＳＧＤ（２）を介して選択的にメモリブロックＭＢの２列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ２＜ｉ＞を入力する。
【００５５】
ロウデコーダ回路１９ｂは、電圧変換回路１９ｂａ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路１９ｂａは、アドレスデコーダ回路１１、昇圧回路１２ｄ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲート、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに接続される。電圧変換回路１９ｂａは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路１９ｂａは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＵＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。
【００５６】
第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、各々、ワード線駆動回路１３ｂとワード線ＷＬ１〜ＷＬ４との間に接続される。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続される。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。
【００５７】
第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂとソース側選択ゲート線ＳＧＳ（１）との間に接続される。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂとドレイン側選択ゲート線ＳＧＤ（２）との間に接続される。以上に示した図７に示す周辺回路ＣＣの構成によって、第１の実施の形態の消去動作は実行可能とされる。
【００５８】
［消去動作］
次に、図８を参照して、本実施の形態に係る消去動作について説明する。この図８に示す消去動作によれば、１つの選択メモリブロックＭＢに含まれるメモリトランジスタＭＴｒのうちの一部のデータのみを選択的に消去することができる。具体的には、選択メモリブロックＭＢにおいて、選択ビット線ＢＬに接続されるメモリユニットＭＵのみが消去対象とされる。選択メモリブロックＭＢ中のメモリユニットＭＵで、非選択ビット線ＢＬが接続されるものは、消去動作の対象とされない。図８は、この選択消去動作を行う場合において、ビット線ＢＬ（１）〜ＢＬ（８）に印加する電圧を説明する。
【００５９】
従来、全てのビット線ＢＬが同じ電圧を印加され、１つのメモリブロックＭＢに含まれる全てのメモリトランジスタＭＴｒのデータが一括に消去される。したがって、一部のデータを変更してデータの上書きをする場合には、一括消去後に再度のデータを書き戻す必要があり、その動作に時間を要する。
【００６０】
そこで、図８に示すように、第１の実施の形態においては、メモリブロックＭＢ内の複数のメモリストリングＭＳのうち、特定のメモリストリングＭＳのデータを選択的に消去する動作を実行する。そのため、周辺回路ＣＣは、例えば奇数番目のビット線ＢＬ（１）、ＢＬ（３）、ＢＬ（５）、ＢＬ（７）（以下、選択ビット線ＢＬ）に２０Ｖを印加する一方、偶数番目のビット線ＢＬ（２）、ＢＬ（４）、ＢＬ（６）、ＢＬ（８）（以下、非選択ビット線ＢＬ）に８Ｖを印加する。これにより、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディの電圧は、そのメモリストリングＭＳが選択ビット線ＢＬに接続されているか、それとも非選択ビット線ＢＬに接続されているかにより、異なる電圧に設定される。したがって、周辺回路ＣＣは、以下の図９、及び図１０に示すように各種配線の電圧を制御することによって、選択ビット線ＢＬに接続されたメモリユニットＭＵに対してのみ選択的に消去動作を実行することができる。
【００６１】
一方、周辺回路ＣＣは、選択メモリブロックＭＢにおいて、非選択ビット線ＢＬに接続されたメモリユニットＭＵに対して消去動作を禁止することができる。
【００６２】
上記のように第１の実施の形態においては、ロウデコーダ等の周辺回路の回路面積の縮小を図るため、マトリクス状に配置された複数のメモリストリングＭＳが１本のワード線ＷＬに共通接続される構造が採用される。例えば、比較例として、ワード線ＷＬを共有する複数のメモリストリングＭＳ（メモリブロック）をデータを消去する際の最小単位としたものを考える。この比較例においては、ワード線ＷＬの積層数が増加すれば、１メモリブロックの大きさが大きくなるため、データ消去の最小単位も大きくなる。また、比較例においては、データ消去の最小単位を小さくすれば、実質的にデータの記憶容量が小さくなる。これに対して、第１の実施の形態は、１メモリブロック中の一部のメモリセルのみを選択的に消去するように構成される。これにより、第１の実施の形態において、ワード線ＷＬの積層数が増加しても、データの消去単位は大きくならない。また、第１の実施の形態では、消去動作に対応してデータの記憶容量は小さくならない。
【００６３】
次に、図９、及び図１０を参照して、上述の選択消去動作を実行する場合において、選択メモリブロックＭＢ（１）内の各種配線に印加される電圧を説明する。図９、及び図１０において、メモリトランジスタＭＴｒ１は、データの保持に用いられないダミートランジスタＤＴｒとして利用される。図９は、選択メモリブロックＭＢ（１）において、消去動作時に選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）に印加される電圧を示す。図１０は、選択メモリブロックＭＢ（１）において、消去動作時に非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）に印加される電圧を示す。
【００６４】
先ず、図９を参照して、選択ビット線ＢＬ（１）に接続された選択メモリブロックＭＢ（１）内のメモリユニットＭＵ（１、１）、ＭＵ（２、１）について説明する。図９に示すように、選択ビット線ＢＬ（１）には２０Ｖが印加される一方、ソース線ＳＬは８Ｖを印加される。
【００６５】
図９に示すように、ソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）は８Ｖを印加される。一方、ドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）は１２Ｖを印加される。これにより、メモリユニットＭＵ（１、１）、ＭＵ（２、１）において、ドレイン側選択トランジスタＳＤＴｒのゲート近傍でＧＩＤＬ電流が発生する。したがって、ＧＩＤＬ電流により生じた電荷は選択ビット線ＢＬ（１）に流れる一方、ホールはメモリストリングＭＳ（メモリトランジスタＭＴｒ２〜ＭＴｒ８）のボディに流れこむ。
【００６６】
一方、メモリユニットＭＵ（１、１）、ＭＵ（２、１）においては、ソース側選択トランジスタＳＳＴｒのゲート近傍では、ＧＩＤＬ電流の発生は禁止される。また、メモリユニットＭＵ（１、１）、ＭＵ（２、１）において、ソース線ＳＬには８Ｖの電圧が印加され、ソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）にも同じ８Ｖが印加される。これにより、ソース側選択トランジスタＳＴｒは、ソース線ＳＬからメモリストリングＭＳへの電荷の移動を禁止する。
【００６７】
また、図９に示すように、ワード線ＷＬ１は２０Ｖを印加される。一方、ワード線ＷＬ２〜ＷＬ８及びバックゲート線ＢＧは接地電圧ＧＮＤを印加される。ワード線ＷＬ１に２０Ｖが印加されることにより、メモリユニットＭＵ（１、１）、ＭＵ（２、１）において、ドレイン側選択トランジスタＳＤＴｒで発生したホールは、メモリトランジスタＭＴｒ２〜８は通過するが、ダミートランジスタＤＴｒ（メモリトランジスタＭＴｒ１）を通過しない。したがって、メモリトランジスタＭＴｒ２〜ＭＴｒ８のボディの電圧は２０Ｖ近くまで上昇させることができる。
【００６８】
以上のように制御されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のボディとゲートとの間の電位差により、選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）においては、メモリトランジスタＭＴｒ２〜ＭＴｒ８に対して消去動作が実行される。
【００６９】
次に、図１０を参照して、非選択ビット線ＢＬ（２）に接続された選択メモリブロックＭＢ（１）内のメモリユニットＭＵ（１、２）、ＭＵ（２、２）について説明する。図１０に示すように、非選択ビット線ＢＬ（２）には８Ｖが印加され、その他の配線は、図９と同様の電圧が印加されることになる。
【００７０】
これにより、図１０に示すように、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、ソース側選択トランジスタＳＳＴｒのゲート近傍、及びドレイン側選択トランジスタＳＤＴｒのゲート近傍では、ＧＩＤＬ電流の発生は禁止される。これにより、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、メモリトランジスタＭＴｒ２〜ＭＴｒ８のボディの電圧は上がらない。
【００７１】
以上の結果、非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）においては、メモリトランジスタＭＴｒ２〜ＭＴｒ８に対して消去動作は禁止される。
【００７２】
なお、非選択メモリブロックＭＢ（２）においては、図９、及び図１０に示すように、ワード線ＷＬ１〜ＷＬ８は、フローティング状態とされる。これにより、非選択メモリブロックＭＢ（２）においては、メモリトランジスタＭＴｒ２〜ＭＴｒ８に対して消去動作は禁止される。
【００７３】
［第２の実施の形態］
［構成］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明は省略する。第２の実施の形態は、以下で説明する消去動作が第１の実施の形態と異なる。
【００７４】
［消去動作］
第２の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。第２の実施の形態において、消去動作におけるビット線ＢＬに印加する電圧は、第１の実施の形態と同じである。すなわち、周辺回路ＣＣは、選択ビット線ＢＬに接続されたメモリユニットＭＵに対して選択的に消去動作を実行する一方、非選択ビット線ＢＬに接続されたメモリユニットＭＵに対して消去動作を禁止する。
【００７５】
第２の実施の形態においては、メモリトランジスタＭＴｒ１は、ダミートランジスタＤＴｒとして利用せず、データの保持に用いる。そのため、消去動作におけるビット線ＢＬを除く各種配線に印加する電圧が、第１の実施の形態と異なる。以下、図１１、及び図１２を参照して、上述の選択消去動作を実行する場合において、選択メモリブロックＭＢ（１）内の各種配線に印加される電圧を説明する。図１１は、選択メモリブロックＭＢ（１）において消去動作時に選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）に印加される電圧を示す。図１２は、選択メモリブロックＭＢ（１）において消去動作時に非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）に印加される電圧を示す。
【００７６】
先ず、図１１を参照して、選択ビット線ＢＬ（１）に接続された選択メモリブロックＭＢ（１）内のメモリユニットＭＵ（１、１）、ＭＵ（２、１）について説明する。図１１に示すように、選択ビット線ＢＬ（１）には２０Ｖが印加される、ソース線ＳＬにも２０Ｖが印加される。
【００７７】
図１１に示すように、ソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）、及びドレイン側選択ゲート線ＳＧＤ（１）、ＳＧＤ（２）は１２Ｖを印加される。これにより、メモリユニットＭＵ（１、１）、ＭＵ（２、１）において、ドレイン側選択トランジスタＳＤＴｒのゲート近傍及びソース側選択トランジスタＳＳＴｒのゲート近傍でＧＩＤＬ電流が発生する。したがって、ＧＩＤＬ電流により生じた電荷は選択ビット線ＢＬ（１）及びソース線ＳＬに流れ、ホールはメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディへと向かう。
【００７８】
また、図１１に示すように、ワード線ＷＬ１〜ＷＬ８及びバックゲート線ＢＧは接地電圧ＧＮＤを印加される。これにより、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒで発生したホールは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディに充満する。したがって、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧は２０Ｖ近くまで上昇させることができる。
【００７９】
以上のように制御されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のボディとゲートとの間の電位差により、選択ビット線ＢＬ（１）に接続されたメモリユニットＭＵ（１、１）、ＭＵ（２、１）においては、メモリトランジスタＭＴｒ１〜ＭＴｒ８に対して消去動作が実行される。
【００８０】
上述したように、第２の実施の形態は、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒの近傍でＧＩＤＬ電流を発生させる。すなわち、第１の実施の形態はメモリストリングＭＳの一端側のみでＧＩＤＬ電流を生じさせるが、第２の実施の形態はメモリストリングＭＳの両端でＧＩＤＬ電流を発生させる。したがって、第２の実施の形態の消去時間は、第１の実施の形態よりも短縮化される。また、第２の実施の実施の形態は、第１の実施の形態よりも、ムラなく確実にデータを消去することができる。
【００８１】
次に、図１２を参照して、非選択ビット線ＢＬ（２）に接続された選択メモリブロックＭＢ（１）内のメモリユニットＭＵ（１、２）、ＭＵ（２、２）について説明する。図１２に示すように、非選択ビット線ＢＬ（２）には８Ｖが印加され、その他の配線は、図１１と同様の電圧が印加されることになる。
【００８２】
これにより、図１２に示すように、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、ソース側選択トランジスタＳＳＴｒのゲート近傍で、ＧＩＤＬ電流が発生する。したがって、ＧＩＤＬ電流により生じた電子はソース線ＳＬに流れ、ホールはメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディに流れこむ。一方で、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、ソース側選択トランジスタＳＳＴｒで発生したホールは、ドレイン側選択トランジスタＳＤＴｒを介して非選択ビット線ＢＬ（２）へと流れる。これにより、メモリユニットＭＵ（１、２）、ＭＵ（２、２）において、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧は上がらない。
【００８３】
以上の結果、非選択ビット線ＢＬ（２）に接続されたメモリユニットＭＵ（１、２）、ＭＵ（２、２）においては、メモリトランジスタＭＴｒ１〜ＭＴｒ８に対して消去動作は禁止される。
【００８４】
なお、非選択メモリブロックＭＢ（２）においては、図１１、及び図１２に示すように、ワード線ＷＬ１〜ＷＬ８は、フローティング状態とされる。これにより、非選択メモリブロックＭＢ（２）においては、メモリトランジスタＭＴｒ１〜ＭＴｒ８に対して消去動作は禁止される。
【００８５】
［第３の実施の形態］
［構成］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明は省略する。第３の実施の形態は、以下で説明する消去動作が第１の実施の形態と異なる。
【００８６】
［消去動作］
図１３を参照して、第３の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。第３の実施の形態においては、消去動作時におけるビット線ＢＬに印加する電圧が第１及び第２の実施の形態と異なる。なお、第３の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。
【００８７】
図１３に示すように、第３の実施の形態においては、消去動作時、カラム方向に隣接して並ぶ４本のビット線ＢＬ毎に２０Ｖ、８Ｖが印加される。これにより、周辺回路ＣＣは、選択ビット線ＢＬ（１）〜ＢＬ（４）に接続されたメモリユニットＭＵに対して選択的に消去動作を実行する一方、非選択ビット線ＢＬ（５）〜ＢＬ（８）に接続されたメモリユニットＭＵに対して消去動作を禁止する。
【００８８】
上記のように、第３の実施の形態は、４本のビット線ＢＬ毎に２０Ｖ、８Ｖを印加する。よって、１本のビット線ＢＬ毎に２０Ｖ、８Ｖを印加する第１の実施の形態と比較して、第３の実施の形態はビット線ＢＬどうしのカップリングを抑えることができる。
【００８９】
［その他の実施の形態］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングを有するメモリセルアレイと、
前記メモリストリングの第１の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に一端が接続されるソース側選択トランジスタと、
複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
それぞれ第１方向に延びて前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続されるソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
前記メモリセルアレイに対して印加する電圧を制御する制御回路とを備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備え、
前記制御回路は、選択した前記ビット線に第１電圧を印加して当該前記ビット線に接続された前記メモリストリングに対し消去動作を実行する一方、非選択とした前記ビット線に第２電圧を印加して当該ビット線に接続された前記メモリストリングに対し前記消去動作を禁止する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記消去動作時、選択した前記ビット線と前記ドレイン側選択トランジスタのゲートとの間の電位差によりＧＩＤＬ電流を生じさせ、前記ＧＩＤＬ電流により前記メモリトランジスタのボディの電圧を上げる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記消去動作時、前記ソース線と前記ソース側選択トランジスタのゲートとの間の電位差によりＧＩＤＬ電流を生じさせ、前記ＧＩＤＬ電流により前記メモリトランジスタのボディの電圧を上げる
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記ビット線は、前記第２方向に並び、
前記制御回路は、前記第２方向の偶数番目に位置するビット線に前記第１電圧及び前記第２電圧の一方の電圧を印加し、前記第１方向の奇数番目に位置するビット線に前記第１電圧及び前記第２電圧の他方の電圧を印加する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
複数の前記ビット線は、前記第２方向に並び、
前記制御回路は、前記第２方向に隣接して並ぶ所定本の前記ビット線毎に前記第１電圧、又は前記第２電圧を印加する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングを有するメモリセルアレイと、
前記メモリストリングの第１の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に一端が接続されるソース側選択トランジスタと、
複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
それぞれ第１方向に延びて前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続されるソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
前記メモリセルアレイに対して印加する電圧を制御する制御回路とを備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備え、
前記制御回路は、選択した前記ビット線に第１電圧を印加して当該前記ビット線に接続された前記メモリストリングに対し消去動作を実行する一方、非選択とした前記ビット線に第２電圧を印加して当該ビット線に接続された前記メモリストリングに対し前記消去動作を禁止する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記消去動作時、選択した前記ビット線と前記ドレイン側選択トランジスタのゲートとの間の電位差によりＧＩＤＬ電流を生じさせ、前記ＧＩＤＬ電流により前記メモリトランジスタのボディの電圧を上げる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記消去動作時、前記ソース線と前記ソース側選択トランジスタのゲートとの間の電位差によりＧＩＤＬ電流を生じさせ、前記ＧＩＤＬ電流により前記メモリトランジスタのボディの電圧を上げる
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記ビット線は、前記第２方向に並び、
前記制御回路は、前記第２方向の偶数番目に位置するビット線に前記第１電圧及び前記第２電圧の一方の電圧を印加し、前記第１方向の奇数番目に位置するビット線に前記第１電圧及び前記第２電圧の他方の電圧を印加する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
複数の前記ビット線は、前記第２方向に並び、
前記制御回路は、前記第２方向に隣接して並ぶ所定本の前記ビット線毎に前記第１電圧、又は前記第２電圧を印加する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２５２７４０（Ｐ２０１２−２５２７４０Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２４１２７（Ｐ２０１１−１２４１２７）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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