半導体記憶装置およびデータ書込み方法
【課題】ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易な半導体記憶装置およびデータ書込み方法を提供する。
【解決手段】ＭＯＳ構造を有するメモリセル１０は、ゲート電極１３の第１半導体領域１２１側に設けられた第１記憶部１４１と、ゲート電極１３の第２半導体領域１２２側に設けられた第２記憶部１４２とを有する。第１記憶部１４１に電子を保持させる第１電荷移動ステップと、第２記憶部１４２に電子を保持させる第２電荷移動ステップとを交互に行うことで、第１記憶部１４１および第２記憶部１４２の双方に所定量の電子を保持させる。
【解決手段】ＭＯＳ構造を有するメモリセル１０は、ゲート電極１３の第１半導体領域１２１側に設けられた第１記憶部１４１と、ゲート電極１３の第２半導体領域１２２側に設けられた第２記憶部１４２とを有する。第１記憶部１４１に電子を保持させる第１電荷移動ステップと、第２記憶部１４２に電子を保持させる第２電荷移動ステップとを交互に行うことで、第１記憶部１４１および第２記憶部１４２の双方に所定量の電子を保持させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびデータ書込み方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）構造を有するメモリセルを備える半導体記憶装置が知られている（特許文献１参照）。この種の半導体記憶装置で用いられるメモリセルは、ＭＯＳ構造におけるゲート電極の両側方に電荷保持機能を有する第１記憶部および第２記憶部が設けられている。このメモリセルは、第１記憶部および第２記憶部それぞれに個別に電荷を保持することができ、各々の電荷保持量に応じて２ビットのデータを記憶することができる。
【０００３】
このメモリセルは、電気的にデータの書込み，読出し及び消去をすることができる。また、このメモリセルは、データ書込み後、すなわち、第１記憶部または第２記憶部に電荷保持させた後、電圧が印加されなくてもデータ保持すなわち電荷保持をすることができ、不揮発性である。さらに、このメモリセルを備える半導体記憶装置は、標準的なＭＯＳ製造プロセスにより製造され、データの書込み，読出し及び消去を行う回路だけでなく他の回路とともに共通の半導体基板上に形成することが可能であるので、大容量のデータを扱う半導体記憶装置としては安価である。ＭＯＳ構造を有するメモリセルを備える半導体記憶装置は、このような利点を有することから、様々な用途での利用が期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００１−５１２２９０号公報
【特許文献２】特開２００７−００４９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、ＭＯＳ構造を有するメモリセルは、他の不揮発性メモリと比較して特性および信頼性の点で問題を有している。具体的には、メモリセルの第１記憶部および第２記憶部の双方に電荷を保持させる場合、各々の電荷保持量の差が小さいことが望ましいが、実際には各々の電荷保持量の差は小さくない。さらに、このような電荷保持量に差があるとメモリ消去時に第１記憶部又は第２記憶部の片側に電荷が残ってしまう。このような残留電荷は、メモリセルの第１記憶部および第２記憶部の双方に電荷を保持させる毎に、各々の電荷保持量の差を拡大させてしまう。メモリセルの第１記憶部および第２記憶部それぞれの電荷保持量の差が大きいと、データ読出しの際に誤りが生じる虞がある。
【０００６】
特許文献２に開示された半導体記憶装置は、このような問題に対処するものであり、メモリセルの第１記憶部および第２記憶部の双方に電荷を保持させることなく、第１記憶部および第２記憶部のうち一方に電荷を保持させるが他方には電荷を保持させない。すなわち、同文献に開示された半導体記憶装置は、第１記憶部および第２記憶部それぞれに書き込むデータを互いに相補的なものとしている。
【０００７】
原理的には１つのメモリセルに２ビットのデータを記憶することができるにも拘わらず、同文献に開示された半導体記憶装置では、１つのメモリセルに１ビットのデータを記憶することしかできす、その結果、半導体基板上の単位面積あたりの記憶容量が小さい。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易な半導体記憶装置およびデータ書込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体記憶装置が備えるメモリセルは、第１導電型の半導体基板の一方の主面に形成された第２導電型の第１半導体領域および第２半導体領域と、半導体基板の主面上に絶縁層を介して設けられたゲート電極とを含むＭＯＳ構造を有するとともに、ゲート電極の第１半導体領域側に設けられ電荷保持機能を有する第１記憶部と、ゲート電極の第２半導体領域側に設けられ電荷保持機能を有する第２記憶部とを有し、第１記憶部および第２記憶部それぞれの電荷保持量に応じて２ビットのデータを記憶することができる。なお、第１導電型および第２導電型のうち、一方はｎ型であり、他方はｐ型である。
【００１０】
本発明の半導体記憶装置は、(1) 上記のメモリセルと、(2) メモリセルの第２半導体領域から第１半導体領域に向けて電荷を移動させることで該電荷の一部を第１記憶部に保持させる第１電荷移動手段と、(3) メモリセルの第１半導体領域から第２半導体領域に向けて電荷を移動させることで該電荷の一部を第２記憶部に保持させる第２電荷移動手段と、(4) 第１電荷移動手段による第１記憶部への電荷保持と、第２電荷移動手段による第２記憶部への電荷保持とを交互に行わせることで、第１記憶部および第２記憶部それぞれに所定量の電荷を保持させてデータを書込む書込み制御手段と、を備えることを特徴とする。
【００１１】
本発明のデータ書込み方法は、上記のようなメモリセルにおいて第１記憶部および第２記憶部それぞれに所定量の電荷を保持させてデータを書込む方法であって、メモリセルの第２半導体領域から第１半導体領域に向けて電荷を移動させることで該電荷の一部を第１記憶部に保持させる第１電荷移動ステップと、メモリセルの第１半導体領域から第２半導体領域に向けて電荷を移動させることで該電荷の一部を第２記憶部に保持させる第２電荷移動ステップと、を備え、第１電荷移動ステップと第２電荷移動ステップとを交互に行うことで、第１記憶部および第２記憶部それぞれに所定量の電荷を保持させてデータを書込むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易となる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態の半導体記憶装置に含まれるメモリセル１０の構成を示す断面図である。
【図２】メモリセル１０のポテンシャル分布を示す図である。
【図３】メモリセル１０におけるデータ読出しを説明する図である。
【図４】比較例のデータ書込み方法におけるメモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合の手順の一例を説明する図である。
【図５】本実施形態のデータ書込み方法におけるメモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合の手順の一例を説明する図である。
【図６】本実施形態の半導体記憶装置１の構成を示す図である。
【図７】本実施形態の半導体記憶装置１における各信号のタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１５】
図１は、本実施形態の半導体記憶装置に含まれるメモリセル１０の構成を示す断面図である。メモリセル１０は、ＮＭＯＳ構造を有していてもよいし、ＰＭＯＳ構造を有していてもよい。以下では、メモリセル１０がＮＭＯＳ構造を有している場合について説明する。
【００１６】
メモリセル１０は、ｐ型のシリコン半導体基板１１の一方の主面に形成されたｎ型の第１半導体領域１２１および第２半導体領域１２２と、基板１１の主面上に設けられたゲート電極１３とを含み、ＮＭＯＳ構造を有する。なお、ＭＯＳ構造において第１半導体領域１２１および第２半導体領域１２２は、一般には一方がドレイン領域と呼ばれ他方がソース領域と呼ばれるが、本実施形態ではドレイン領域とソース領域とに区別して呼ぶ必要はない。
【００１７】
また、メモリセル１０は、ゲート電極１３の第１半導体領域１２１側に設けられた第１記憶部１４１と、ゲート電極１３の第２半導体領域１２２側に設けられた第２記憶部１４２とを有する。ゲート電極１３は、基板１１の主面上に絶縁層１５を介して設けられている。ゲート電極１３と第１記憶部１４１との間に絶縁層１６１があり、第１記憶部１４１の外側に絶縁層１７１がある。ゲート電極１３と第２記憶部１４２との間に絶縁層１６２があり、第２記憶部１４２の外側に絶縁層１７２がある。第１記憶部１４１および第２記憶部１４２それぞれはＳｉ３Ｎ４からなる。絶縁層１５，１６１，１６２，１７１，１７２それぞれはＳｉＯ２からなる。
【００１８】
第１記憶部１４１および第２記憶部１４２それぞれは電荷保持機能を有する。メモリセル１０は、サイドウォール（Side Wall）部を構成する第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量に応じて２ビットのデータを記憶することができ、サイドウォール型のメモリと呼ばれる。なお、メモリセル１０がＮＭＯＳ構造を有している場合、第１記憶部１４１および第２記憶部１４２それぞれが保持する電荷は電子である。
【００１９】
図２は、メモリセル１０のポテンシャル分布を示す図である。同図は、基板１１，絶縁層１５，記憶部１４および絶縁層１７のポテンシャルを示す。なお、ここで、記憶部１４および絶縁層１７は、記憶部１４１および絶縁層１７１であってもよいし、記憶部１４２および絶縁層１７２であってもよい。同図に示されるように、基板１１のポテンシャルより記憶部１４のポテンシャルが高く、これらより絶縁層１５，１７のポテンシャルが更に高い。Ｓｉ３Ｎ４からなる記憶部１４のポテンシャルと、ＳｉＯ２からなる絶縁層１５，１７のポテンシャルとの差は、２ｅＶ程度である。
【００２０】
このようなポテンシャル分布を有するメモリセル１０において、電子にとって、絶縁層１５，１７は障壁層となり、記憶部１４は井戸層となる。高いエネルギーを有する電子は、基板１１から絶縁層１５を越えて記憶部１４に到達し得る。また、記憶部１４に蓄積された電子は、温度Ｔｊが１２５℃程度のエネルギーでは、記憶部１４から絶縁層１５を越えて基板１１へ行くことが簡単にはできない。メモリセル１０は、このような現象を利用することで、第１記憶部１４１および第２記憶部１４２それぞれにおいて個別に電子を保持してデータを記憶することができ、不揮発性のメモリを実現することができる。
【００２１】
メモリセル１０の第１記憶部１４１に電子を保持させるには、ゲート電極１３に所定電圧を印加するとともに、第２半導体領域１２２を接地電位とする一方で第１半導体領域１２１に比較的高い電圧（例えば５Ｖ）を印加する。これにより、第２半導体領域１２２から第１半導体領域１２１へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、その高エネルギーの電子が基板１１から絶縁層１５を越えて第１記憶部１４１に到達するようにする。
【００２２】
メモリセル１０の第２記憶部１４２に電子を保持させるには、ゲート電極１３に所定電圧を印加するとともに、第１半導体領域１２１を接地電位とする一方で第２半導体領域１２２に比較的高い電圧（例えば５Ｖ）を印加する。これにより、第１半導体領域１２１から第２半導体領域１２２へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、その高エネルギーの電子が基板１１から絶縁層１５を越えて第２記憶部１４２に到達するようにする。
【００２３】
メモリセル１０の第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量の大きさ（すなわち、記憶されているデータの値）を読み出すには、ゲート電極１３に所定電圧を印加するとともに、第１半導体領域１２１と第２半導体領域１２２との間に比較的低い電圧（例えば±３.３Ｖ）を印加して、第１半導体領域１２１から第２半導体領域１２２へ流れるセル電流Ｉ１２の大きさを検出するとともに、第２半導体領域１２２から第１半導体領域１２１へ流れるセル電流Ｉ２１の大きさを検出する。そして、セル電流Ｉ１２，Ｉ２１それぞれの大きさに基づいて、第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量の大きさ（すなわち、記憶データの値）を読み出す。
【００２４】
図３は、メモリセル１０におけるデータ読出しを説明する図である。同図では、メモリセル１０をＭＯＳシンボルで記し、また、第１記憶部１４１および第２記憶部１４２それぞれを矩形で示している。第１記憶部１４１および第２記憶部１４２それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電子が保持されている場合を黒塗潰しの矩形で示している。
【００２５】
同図（ａ）に示されるように、第１記憶部１４１および第２記憶部１４２の何れもが電子を保持していない場合、セル電流Ｉ１２，Ｉ２１の双方は比較的大きい。同図（ｂ）に示されるように、第１記憶部１４１が電子を保持しておらず、第２記憶部１４２が所定量の電子を保持している場合、セル電流Ｉ１２は比較的大きく、セル電流Ｉ２１は比較的小さい。同図（ｃ）に示されるように、第１記憶部１４１が所定量の電子を保持しており、第２記憶部１４２が電子を保持していない場合、セル電流Ｉ１２は比較的小さく、セル電流Ｉ２１は比較的大きい。また、同図（ｄ）に示されるように、第１記憶部１４１および第２記憶部１４２の双方が所定量の電子を保持している場合、セル電流Ｉ１２，Ｉ２１の双方は比較的小さい。このように、セル電流Ｉ１２，Ｉ２１それぞれの大きさに基づいて、第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量の大きさ（すなわち、記憶データの値）を読み出すことができる。
【００２６】
図３（ｄ）に示されるように第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合、図４に示される手順により可能である。図４は、比較例のデータ書込み方法におけるメモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合の手順の一例を説明する図である。同図でも、メモリセル１０をＭＯＳシンボルで記し、また、第１記憶部１４１および第２記憶部１４２それぞれを矩形で示している。第１記憶部１４１および第２記憶部１４２それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電荷保持量を矩形内の黒塗潰し領域の大きさで表している。
【００２７】
比較例のデータ書込み方法では、第１記憶部１４１および第２記憶部１４２の何れもが電子を保持していない図４（ａ）の状態から、第２半導体領域１２２を接地電位とする一方で第１半導体領域１２１に比較的高い電圧を印加することにより、第２半導体領域１２２から第１半導体領域１２１へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、第１記憶部１４１に電子を保持させた同図（ｂ）の状態とする（第１電荷移動ステップ）。続いて、第１半導体領域１２１を接地電位とする一方で第２半導体領域１２２に比較的高い電圧を印加することにより、第１半導体領域１２１から第２半導体領域１２２へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、第２記憶部１４２に電子を保持させた同図（ｃ）の状態とする（第２電荷移動ステップ）。
【００２８】
このように、比較例のデータ書込み方法では、第１記憶部１４１に電子を保持させる第１電荷移動ステップと、第２記憶部１４２に電子を保持させる第２電荷移動ステップとを各１回行うことで、第１記憶部１４１および第２記憶部１４２の双方に所定量の電子を保持させようとする。しかし、この場合、同図（ｃ）に示されるように、第１電荷移動ステップの後に行われる第２電荷移動ステップでは、意図した量の電子を第２記憶部１４２に保持させることができず、第２記憶部１４２の電荷保持量は第１記憶部１４１の電子保持量より少ない。
【００２９】
これは、第１電荷移動ステップ実行時と第２電荷移動ステップ実行時との間で、第１記憶部１４１および第２記憶部１４２それぞれの周辺のポテンシャル分布が相違していることに因ると考えられる。そして、第１記憶部１４１および第２記憶部１４２それぞれの最終的な電子保持量が異なる結果、データ読出し時のセル電流Ｉ１２およびセル電流Ｉ２１の大きさが互いに異なることとなって、セル電流Ｉ１２，Ｉ２１の大きさの差が大きいとデータ読出しに誤りが生じる虞がある。
【００３０】
そこで、本実施形態のデータ書込み方法では、第１電荷移動ステップと第２電荷移動ステップとを交互に行うことで、第１記憶部１４１および第２記憶部１４２それぞれに所定量の電荷を保持させる。図５は、本実施形態におけるメモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合の手順の一例を説明する図である。同図でも、メモリセル１０をＭＯＳシンボルで記し、また、第１記憶部１４１および第２記憶部１４２それぞれを矩形で示している。第１記憶部１４１および第２記憶部１４２それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電荷保持量を矩形内の黒塗潰し領域の大きさで表している。
【００３１】
本実施形態のデータ書込み方法では、第１記憶部１４１および第２記憶部１４２の何れもが電子を保持していない状態から、第１電荷移動ステップを行って、最終的な電子保持目標量の一部量の電子を第１記憶部１４１に保持させた図５（ａ）の状態とする。続いて、第２電荷移動ステップを行って、最終的な電子保持目標量の一部量の電子を第２記憶部１４２に保持させた同図（ｂ）の状態とする。その後、順に、同様の第１電荷移動ステップを行って同図（ｃ）の状態とし、同様の第２電荷移動ステップを行って同図（ｄ）の状態とし、同様の第１電荷移動ステップを行って同図（ｅ）の状態とし、同様の第２電荷移動ステップを行って同図（ｆ）の状態とする。
【００３２】
このように、本実施形態のデータ書込み方法では、第１記憶部１４１に電子を保持させる第１電荷移動ステップと、第２記憶部１４２に電子を保持させる第２電荷移動ステップとを交互に行うことで、第１記憶部１４１および第２記憶部１４２の双方に所定量の電子を保持させる。
【００３３】
比較例のデータ書込み方法と比べて、本実施形態のデータ書込み方法では、或る第１電荷移動ステップ実行時と次の第２電荷移動ステップ実行時との間、および、或る第２電荷移動ステップ実行時と次の第１電荷移動ステップ実行時との間で、第１記憶部１４１および第２記憶部１４２それぞれの周辺のポテンシャル分布の相違が小さい。
【００３４】
したがって、本実施形態のデータ書込み方法では、第１記憶部１４１および第２記憶部１４２それぞれの最終的な電子保持量の差が小さくなる結果、データ読出し時のセル電流Ｉ１２およびセル電流Ｉ２１の大きさの差も小さくなって、データ読出し誤りの発生が抑制される。このように、本実施形態では、ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易となる。
【００３５】
なお、本実施形態のデータ書込み方法の最も簡単なものは、第１電荷移動ステップ、第２電荷移動ステップ、第１電荷移動ステップと、計３ステップを順次に行うものである。第１電荷移動ステップおよび第２電荷移動ステップを交互に各々複数回（すなわち、計４ステップ以上）行うのが好適である。第１電荷移動ステップおよび第２電荷移動ステップそれぞれで追加保持する電子の量を一定するのが好適である。
【００３６】
また、最初および最後それぞれの電荷移動ステップ（第１電荷移動ステップまたは第２電荷移動ステップ）で追加保持する電子の量を、他の電荷移動ステップで追加保持する電子の量の２分の１としてもよい。この場合、各電荷移動ステップ開始時における第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量の差が一定となる。
【００３７】
図６は、本実施形態の半導体記憶装置１の構成を示す図である。半導体記憶装置１は、これまで説明したメモリセル１０に加えて、書込み制御回路２１、アドレスデコーダ２２、アドレス電圧制御回路２３、第１データ書込み用ドライバ２４１、第２データ書込み用ドライバ２４２、第１コントロールゲート回路２５１、第２コントロールゲート回路２５２、第１インバータ回路２６１および第２インバータ回路２６２を備える。
【００３８】
書込み制御回路２１は、ＷＥ（Write Enable）信号を入力したあとに、セルメモリ１０に書込まれるべき２ビットのデータＤ０，Ｄ１を入力する。書込み制御回路２１は、これらに基づいて、ＧＣ（Gate Control）信号としてＧＣ０信号およびＧＣ１信号、ＣＤ（Cell Data）信号としてＣＤ０信号およびＣＤ１信号、ならびに、ＶＣ（Voltage Control）信号を出力する。これらの信号については後に図７を用いて更に説明する。
【００３９】
アドレスデコーダ２２は、アドレスＡＤを入力してデコードし、そのデコード後のアドレスをアドレス電圧制御回路２３に与える。アドレス電圧制御回路２３は、アドレスデコーダ２２によりデコードされたアドレスを入力するとともに、書込み制御回路２１から出力されたＶＣ信号を入力して、そのアドレスが示すメモリセル１０のゲート電極１３に、ＶＣ信号が指示する値の電圧を与える。
【００４０】
第１インバータ回路２６１は、書込み制御回路２１から出力されるＧＣ０信号を入力して論理反転し、そのＧＣ０論理反転信号を第１データ書込み用ドライバ２４１および第１コントロールゲート回路２５１に与える。
【００４１】
第１データ書込み用ドライバ２４１は、第１インバータ回路２６１から出力されるＧＣ０論理反転信号を入力するとともに、書込み制御回路２１から出力されるＣＤ０信号およびＶＣ信号を入力して、これらの信号レベルに応じた値の電圧をメモリセル１０の第１半導体領域１２１に与える。ＧＣ０信号がローレベルであるとき、第１データ書込み用ドライバ２４１の出力はハイインピーダンスとなる。ＧＣ０信号がハイレベルであってＣＤ０信号がローレベルであるとき、第１データ書込み用ドライバ２４１は、接地電位の電圧値を出力する。ＧＣ０信号がハイレベルであってＣＤ０信号もハイレベルであるとき、第１データ書込み用ドライバ２４１は、ＶＣ信号が指示する電圧値を出力する。
【００４２】
第１コントロールゲート回路２５１は、第１インバータ回路２６１から出力されるＧＣ０論理反転信号のレベルに応じてメモリセル１０の第１半導体領域１２１と接地電位との接続を制御するスイッチとして作用する。ＧＣ０信号がローレベルであるとき、第１コントロールゲート回路２５１はオン状態となって、メモリセル１０の第１半導体領域１２１は接地電位の電圧値とされる。ＧＣ０信号がハイレベルであるとき、第１コントロールゲート回路２５１はオフ状態となる。
【００４３】
第２インバータ回路２６２は、書込み制御回路２１から出力されるＧＣ１信号を入力して論理反転し、そのＧＣ１論理反転信号を第２データ書込み用ドライバ２４２および第２コントロールゲート回路２５２に与える。
【００４４】
第２データ書込み用ドライバ２４２は、第２インバータ回路２６２から出力されるＧＣ１論理反転信号を入力するとともに、書込み制御回路２１から出力されるＣＤ１信号およびＶＣ信号を入力して、これらの信号レベルに応じた値の電圧をメモリセル１０の第２半導体領域１２２に与える。ＧＣ１信号がローレベルであるとき、第２データ書込み用ドライバ２４２の出力はハイインピーダンスとなる。ＧＣ１信号がハイレベルであってＣＤ１信号がローレベルであるとき、第２データ書込み用ドライバ２４２は、接地電位の電圧値を出力する。ＧＣ１信号がハイレベルであってＣＤ１信号もハイレベルであるとき、第２データ書込み用ドライバ２４２は、ＶＣ信号が指示する電圧値を出力する。
【００４５】
第２コントロールゲート回路２５２は、第２インバータ回路２６２から出力されるＧＣ１論理反転信号のレベルに応じてメモリセル１０の第２半導体領域１２２と接地電位との接続を制御するスイッチとして作用する。ＧＣ１信号がローレベルであるとき、第２コントロールゲート回路２５２はオン状態となって、メモリセル１０の第２半導体領域１２２は接地電位の電圧値とされる。ＧＣ１信号がハイレベルであるとき、第２コントロールゲート回路２５２はオフ状態となる。
【００４６】
第１データ書込み用ドライバ２４１、第２データ書込み用ドライバ２４２、第１コントロールゲート回路２５１および第２コントロールゲート回路２５２は、各々の出力状態に応じて、メモリセル１０の第２半導体領域１２２から第１半導体領域１２１に向けて電荷を移動させることで該電荷の一部を第１記憶部１４１に保持させる第１電荷移動手段として作用することができ、また、メモリセル１０の第１半導体領域１２１から第２半導体領域１２２に向けて電荷を移動させることで該電荷の一部を第２記憶部１４２に保持させる第２電荷移動手段として作用することもできる。
【００４７】
書込み制御回路２１は、第１電荷移動手段による第１記憶部１４１への電荷保持と、第２電荷移動手段による第２記憶部１４２への電荷保持とを交互に行わせることで、第１記憶部１４１および第２記憶部１４２それぞれに所定量の電荷を保持させる書込み制御手段として作用することができる。
【００４８】
図７は、本実施形態の半導体記憶装置１における各信号のタイミングチャートである。このタイミングチャートは、メモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に所定量の電荷を保持させる場合（すなわち、Ｄ０＝Ｄ１＝１のデータを書込む場合）を示す。
【００４９】
アドレスＡＤおよびデータＤ０，Ｄ１が確定した後、ＷＥ信号が一定期間に亘ってアクティブになると、その後、ＧＣ０信号およびＧＣ１信号それぞれは一定周期Ｔでレベルが変化する。ＧＣ０信号およびＧＣ１信号のうち一方がハイレベルである間、他方はローレベルとなる。ＧＣ０信号がハイレベルである期間においてＣＤ０信号はハイレベルとなり、ＧＣ１信号がハイレベルである期間においてＣＤ１信号はハイレベルとなる。また、ＶＣ信号が指示する値の電圧は、周期Ｔのｎ倍の周期ｎＴ毎に次第に増加していく。ｎは自然数であり、図７ではｎ＝１ としている。
【００５０】
このように書込み制御回路２１から出力される各信号が変化すると、メモリセル１０のゲート電極１３に与えられる電圧値は周期ｎＴ毎に次第に増加していく。また、メモリセル１０の第１半導体領域１２１と第２半導体領域１２２との間の電圧の印加方向は、周期Ｔの各期間に正方向および逆方向となるとともに、周期ｎＴ毎に電圧値の絶対値が次第に増加していく。これにより、第１電荷移動ステップと第２電荷移動ステップとを交互に行うことができ、第１記憶部１４１および第２記憶部１４２それぞれに所定量の電荷を保持させることができる。
【００５１】
メモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に所定量の電荷を保持させる場合（すなわち、Ｄ０＝Ｄ１＝１のデータを書込む場合）において、メモリセル１０のゲート電極１３に与えられる電圧値ＶＧ、第１半導体領域１２１に与えられる電圧値Ｖ１、第２半導体領域１２２に与えられる電圧値Ｖ２、および、各ステップの時間τ、それぞれの一例は以下のとおりである。ここではｎ＝３ とする。
【００５２】
最初の周期３Ｔの期間では、第１電荷移動ステップでは ＶＧ＝４.５Ｖ，Ｖ１＝４.５Ｖ，Ｖ２＝０Ｖ，τ＝１ｍｓ とし、第２電荷移動ステップでは ＶＧ＝４.５Ｖ，Ｖ１＝０Ｖ，Ｖ２＝４.５Ｖ，τ＝１ｍｓ として、第１電荷移動ステップと第２電荷移動ステップとを交互に３回ずつ行う。
【００５３】
続く周期３Ｔの期間では、第１電荷移動ステップでは ＶＧ＝４.７Ｖ，Ｖ１＝４.７Ｖ，Ｖ２＝０Ｖ，τ＝１ｍｓ とし、第２電荷移動ステップでは ＶＧ＝４.７Ｖ，Ｖ１＝０Ｖ，Ｖ２＝４.７Ｖ，τ＝１ｍｓ として、第１電荷移動ステップと第２電荷移動ステップとを交互に３回ずつ行う。
【００５４】
更に続く周期３Ｔの期間では、第１電荷移動ステップでは ＶＧ＝４.９Ｖ，Ｖ１＝４.９Ｖ，Ｖ２＝０Ｖ，τ＝１ｍｓ とし、第２電荷移動ステップでは ＶＧ＝４.９Ｖ，Ｖ１＝０Ｖ，Ｖ２＝４.９Ｖ，τ＝１ｍｓ として、第１電荷移動ステップと第２電荷移動ステップとを交互に３回ずつ行う。
【００５５】
メモリセル１０の第１記憶部１４１および第２記憶部１４２の双方のデータを消去する際には、例えば、ＶＧ＝−５.０Ｖ、Ｖ１＝Ｖ２＝５.０Ｖ、継続時間１００ｍｓ〜３００ｍｓ とすればよい。
【００５６】
上記に一例として示した電圧値および時間の条件でデータ書込み及びデータ消去を実際に行ったところ、良好な結果が得られた。このような半導体記憶装置は、様々な用途での利用が可能である。例えば、遊技機や電子ゲーム機などの大量の画像データを扱うとともに、デバッグやメモリの再利用などに伴い数回程度、その画像データの書き換えが行われる電子装置においては、その低コスト化に貢献することも可能である。
【符号の説明】
【００５７】
１…半導体記憶装置、１０…メモリセル、１１…半導体基板、１２１…第１半導体領域、１２２…第２半導体領域、１３…ゲート電極、１４１…第１記憶部、１４２…第２記憶部、１５，１６１，１６２，１７１，１７２…絶縁層、２１…書込み制御回路、２２…アドレスデコーダ、２３…アドレス電圧制御回路、２４１…第１データ書込み用ドライバ、２４２…第２データ書込み用ドライバ、２５１…第１コントロールゲート回路、２５２…第２コントロールゲート回路、２６１…第１インバータ回路、２６２…第２インバータ回路。
【技術分野】
【０００１】
本発明は、半導体記憶装置およびデータ書込み方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）構造を有するメモリセルを備える半導体記憶装置が知られている（特許文献１参照）。この種の半導体記憶装置で用いられるメモリセルは、ＭＯＳ構造におけるゲート電極の両側方に電荷保持機能を有する第１記憶部および第２記憶部が設けられている。このメモリセルは、第１記憶部および第２記憶部それぞれに個別に電荷を保持することができ、各々の電荷保持量に応じて２ビットのデータを記憶することができる。
【０００３】
このメモリセルは、電気的にデータの書込み，読出し及び消去をすることができる。また、このメモリセルは、データ書込み後、すなわち、第１記憶部または第２記憶部に電荷保持させた後、電圧が印加されなくてもデータ保持すなわち電荷保持をすることができ、不揮発性である。さらに、このメモリセルを備える半導体記憶装置は、標準的なＭＯＳ製造プロセスにより製造され、データの書込み，読出し及び消去を行う回路だけでなく他の回路とともに共通の半導体基板上に形成することが可能であるので、大容量のデータを扱う半導体記憶装置としては安価である。ＭＯＳ構造を有するメモリセルを備える半導体記憶装置は、このような利点を有することから、様々な用途での利用が期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００１−５１２２９０号公報
【特許文献２】特開２００７−００４９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、ＭＯＳ構造を有するメモリセルは、他の不揮発性メモリと比較して特性および信頼性の点で問題を有している。具体的には、メモリセルの第１記憶部および第２記憶部の双方に電荷を保持させる場合、各々の電荷保持量の差が小さいことが望ましいが、実際には各々の電荷保持量の差は小さくない。さらに、このような電荷保持量に差があるとメモリ消去時に第１記憶部又は第２記憶部の片側に電荷が残ってしまう。このような残留電荷は、メモリセルの第１記憶部および第２記憶部の双方に電荷を保持させる毎に、各々の電荷保持量の差を拡大させてしまう。メモリセルの第１記憶部および第２記憶部それぞれの電荷保持量の差が大きいと、データ読出しの際に誤りが生じる虞がある。
【０００６】
特許文献２に開示された半導体記憶装置は、このような問題に対処するものであり、メモリセルの第１記憶部および第２記憶部の双方に電荷を保持させることなく、第１記憶部および第２記憶部のうち一方に電荷を保持させるが他方には電荷を保持させない。すなわち、同文献に開示された半導体記憶装置は、第１記憶部および第２記憶部それぞれに書き込むデータを互いに相補的なものとしている。
【０００７】
原理的には１つのメモリセルに２ビットのデータを記憶することができるにも拘わらず、同文献に開示された半導体記憶装置では、１つのメモリセルに１ビットのデータを記憶することしかできす、その結果、半導体基板上の単位面積あたりの記憶容量が小さい。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易な半導体記憶装置およびデータ書込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体記憶装置が備えるメモリセルは、第１導電型の半導体基板の一方の主面に形成された第２導電型の第１半導体領域および第２半導体領域と、半導体基板の主面上に絶縁層を介して設けられたゲート電極とを含むＭＯＳ構造を有するとともに、ゲート電極の第１半導体領域側に設けられ電荷保持機能を有する第１記憶部と、ゲート電極の第２半導体領域側に設けられ電荷保持機能を有する第２記憶部とを有し、第１記憶部および第２記憶部それぞれの電荷保持量に応じて２ビットのデータを記憶することができる。なお、第１導電型および第２導電型のうち、一方はｎ型であり、他方はｐ型である。
【００１０】
本発明の半導体記憶装置は、(1) 上記のメモリセルと、(2) メモリセルの第２半導体領域から第１半導体領域に向けて電荷を移動させることで該電荷の一部を第１記憶部に保持させる第１電荷移動手段と、(3) メモリセルの第１半導体領域から第２半導体領域に向けて電荷を移動させることで該電荷の一部を第２記憶部に保持させる第２電荷移動手段と、(4) 第１電荷移動手段による第１記憶部への電荷保持と、第２電荷移動手段による第２記憶部への電荷保持とを交互に行わせることで、第１記憶部および第２記憶部それぞれに所定量の電荷を保持させてデータを書込む書込み制御手段と、を備えることを特徴とする。
【００１１】
本発明のデータ書込み方法は、上記のようなメモリセルにおいて第１記憶部および第２記憶部それぞれに所定量の電荷を保持させてデータを書込む方法であって、メモリセルの第２半導体領域から第１半導体領域に向けて電荷を移動させることで該電荷の一部を第１記憶部に保持させる第１電荷移動ステップと、メモリセルの第１半導体領域から第２半導体領域に向けて電荷を移動させることで該電荷の一部を第２記憶部に保持させる第２電荷移動ステップと、を備え、第１電荷移動ステップと第２電荷移動ステップとを交互に行うことで、第１記憶部および第２記憶部それぞれに所定量の電荷を保持させてデータを書込むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易となる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態の半導体記憶装置に含まれるメモリセル１０の構成を示す断面図である。
【図２】メモリセル１０のポテンシャル分布を示す図である。
【図３】メモリセル１０におけるデータ読出しを説明する図である。
【図４】比較例のデータ書込み方法におけるメモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合の手順の一例を説明する図である。
【図５】本実施形態のデータ書込み方法におけるメモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合の手順の一例を説明する図である。
【図６】本実施形態の半導体記憶装置１の構成を示す図である。
【図７】本実施形態の半導体記憶装置１における各信号のタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１５】
図１は、本実施形態の半導体記憶装置に含まれるメモリセル１０の構成を示す断面図である。メモリセル１０は、ＮＭＯＳ構造を有していてもよいし、ＰＭＯＳ構造を有していてもよい。以下では、メモリセル１０がＮＭＯＳ構造を有している場合について説明する。
【００１６】
メモリセル１０は、ｐ型のシリコン半導体基板１１の一方の主面に形成されたｎ型の第１半導体領域１２１および第２半導体領域１２２と、基板１１の主面上に設けられたゲート電極１３とを含み、ＮＭＯＳ構造を有する。なお、ＭＯＳ構造において第１半導体領域１２１および第２半導体領域１２２は、一般には一方がドレイン領域と呼ばれ他方がソース領域と呼ばれるが、本実施形態ではドレイン領域とソース領域とに区別して呼ぶ必要はない。
【００１７】
また、メモリセル１０は、ゲート電極１３の第１半導体領域１２１側に設けられた第１記憶部１４１と、ゲート電極１３の第２半導体領域１２２側に設けられた第２記憶部１４２とを有する。ゲート電極１３は、基板１１の主面上に絶縁層１５を介して設けられている。ゲート電極１３と第１記憶部１４１との間に絶縁層１６１があり、第１記憶部１４１の外側に絶縁層１７１がある。ゲート電極１３と第２記憶部１４２との間に絶縁層１６２があり、第２記憶部１４２の外側に絶縁層１７２がある。第１記憶部１４１および第２記憶部１４２それぞれはＳｉ３Ｎ４からなる。絶縁層１５，１６１，１６２，１７１，１７２それぞれはＳｉＯ２からなる。
【００１８】
第１記憶部１４１および第２記憶部１４２それぞれは電荷保持機能を有する。メモリセル１０は、サイドウォール（Side Wall）部を構成する第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量に応じて２ビットのデータを記憶することができ、サイドウォール型のメモリと呼ばれる。なお、メモリセル１０がＮＭＯＳ構造を有している場合、第１記憶部１４１および第２記憶部１４２それぞれが保持する電荷は電子である。
【００１９】
図２は、メモリセル１０のポテンシャル分布を示す図である。同図は、基板１１，絶縁層１５，記憶部１４および絶縁層１７のポテンシャルを示す。なお、ここで、記憶部１４および絶縁層１７は、記憶部１４１および絶縁層１７１であってもよいし、記憶部１４２および絶縁層１７２であってもよい。同図に示されるように、基板１１のポテンシャルより記憶部１４のポテンシャルが高く、これらより絶縁層１５，１７のポテンシャルが更に高い。Ｓｉ３Ｎ４からなる記憶部１４のポテンシャルと、ＳｉＯ２からなる絶縁層１５，１７のポテンシャルとの差は、２ｅＶ程度である。
【００２０】
このようなポテンシャル分布を有するメモリセル１０において、電子にとって、絶縁層１５，１７は障壁層となり、記憶部１４は井戸層となる。高いエネルギーを有する電子は、基板１１から絶縁層１５を越えて記憶部１４に到達し得る。また、記憶部１４に蓄積された電子は、温度Ｔｊが１２５℃程度のエネルギーでは、記憶部１４から絶縁層１５を越えて基板１１へ行くことが簡単にはできない。メモリセル１０は、このような現象を利用することで、第１記憶部１４１および第２記憶部１４２それぞれにおいて個別に電子を保持してデータを記憶することができ、不揮発性のメモリを実現することができる。
【００２１】
メモリセル１０の第１記憶部１４１に電子を保持させるには、ゲート電極１３に所定電圧を印加するとともに、第２半導体領域１２２を接地電位とする一方で第１半導体領域１２１に比較的高い電圧（例えば５Ｖ）を印加する。これにより、第２半導体領域１２２から第１半導体領域１２１へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、その高エネルギーの電子が基板１１から絶縁層１５を越えて第１記憶部１４１に到達するようにする。
【００２２】
メモリセル１０の第２記憶部１４２に電子を保持させるには、ゲート電極１３に所定電圧を印加するとともに、第１半導体領域１２１を接地電位とする一方で第２半導体領域１２２に比較的高い電圧（例えば５Ｖ）を印加する。これにより、第１半導体領域１２１から第２半導体領域１２２へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、その高エネルギーの電子が基板１１から絶縁層１５を越えて第２記憶部１４２に到達するようにする。
【００２３】
メモリセル１０の第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量の大きさ（すなわち、記憶されているデータの値）を読み出すには、ゲート電極１３に所定電圧を印加するとともに、第１半導体領域１２１と第２半導体領域１２２との間に比較的低い電圧（例えば±３.３Ｖ）を印加して、第１半導体領域１２１から第２半導体領域１２２へ流れるセル電流Ｉ１２の大きさを検出するとともに、第２半導体領域１２２から第１半導体領域１２１へ流れるセル電流Ｉ２１の大きさを検出する。そして、セル電流Ｉ１２，Ｉ２１それぞれの大きさに基づいて、第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量の大きさ（すなわち、記憶データの値）を読み出す。
【００２４】
図３は、メモリセル１０におけるデータ読出しを説明する図である。同図では、メモリセル１０をＭＯＳシンボルで記し、また、第１記憶部１４１および第２記憶部１４２それぞれを矩形で示している。第１記憶部１４１および第２記憶部１４２それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電子が保持されている場合を黒塗潰しの矩形で示している。
【００２５】
同図（ａ）に示されるように、第１記憶部１４１および第２記憶部１４２の何れもが電子を保持していない場合、セル電流Ｉ１２，Ｉ２１の双方は比較的大きい。同図（ｂ）に示されるように、第１記憶部１４１が電子を保持しておらず、第２記憶部１４２が所定量の電子を保持している場合、セル電流Ｉ１２は比較的大きく、セル電流Ｉ２１は比較的小さい。同図（ｃ）に示されるように、第１記憶部１４１が所定量の電子を保持しており、第２記憶部１４２が電子を保持していない場合、セル電流Ｉ１２は比較的小さく、セル電流Ｉ２１は比較的大きい。また、同図（ｄ）に示されるように、第１記憶部１４１および第２記憶部１４２の双方が所定量の電子を保持している場合、セル電流Ｉ１２，Ｉ２１の双方は比較的小さい。このように、セル電流Ｉ１２，Ｉ２１それぞれの大きさに基づいて、第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量の大きさ（すなわち、記憶データの値）を読み出すことができる。
【００２６】
図３（ｄ）に示されるように第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合、図４に示される手順により可能である。図４は、比較例のデータ書込み方法におけるメモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合の手順の一例を説明する図である。同図でも、メモリセル１０をＭＯＳシンボルで記し、また、第１記憶部１４１および第２記憶部１４２それぞれを矩形で示している。第１記憶部１４１および第２記憶部１４２それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電荷保持量を矩形内の黒塗潰し領域の大きさで表している。
【００２７】
比較例のデータ書込み方法では、第１記憶部１４１および第２記憶部１４２の何れもが電子を保持していない図４（ａ）の状態から、第２半導体領域１２２を接地電位とする一方で第１半導体領域１２１に比較的高い電圧を印加することにより、第２半導体領域１２２から第１半導体領域１２１へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、第１記憶部１４１に電子を保持させた同図（ｂ）の状態とする（第１電荷移動ステップ）。続いて、第１半導体領域１２１を接地電位とする一方で第２半導体領域１２２に比較的高い電圧を印加することにより、第１半導体領域１２１から第２半導体領域１２２へ向けて電子を移動させ、その電子の運動エネルギーを高めてホットエレクトロンとし、第２記憶部１４２に電子を保持させた同図（ｃ）の状態とする（第２電荷移動ステップ）。
【００２８】
このように、比較例のデータ書込み方法では、第１記憶部１４１に電子を保持させる第１電荷移動ステップと、第２記憶部１４２に電子を保持させる第２電荷移動ステップとを各１回行うことで、第１記憶部１４１および第２記憶部１４２の双方に所定量の電子を保持させようとする。しかし、この場合、同図（ｃ）に示されるように、第１電荷移動ステップの後に行われる第２電荷移動ステップでは、意図した量の電子を第２記憶部１４２に保持させることができず、第２記憶部１４２の電荷保持量は第１記憶部１４１の電子保持量より少ない。
【００２９】
これは、第１電荷移動ステップ実行時と第２電荷移動ステップ実行時との間で、第１記憶部１４１および第２記憶部１４２それぞれの周辺のポテンシャル分布が相違していることに因ると考えられる。そして、第１記憶部１４１および第２記憶部１４２それぞれの最終的な電子保持量が異なる結果、データ読出し時のセル電流Ｉ１２およびセル電流Ｉ２１の大きさが互いに異なることとなって、セル電流Ｉ１２，Ｉ２１の大きさの差が大きいとデータ読出しに誤りが生じる虞がある。
【００３０】
そこで、本実施形態のデータ書込み方法では、第１電荷移動ステップと第２電荷移動ステップとを交互に行うことで、第１記憶部１４１および第２記憶部１４２それぞれに所定量の電荷を保持させる。図５は、本実施形態におけるメモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に電子を保持させる場合の手順の一例を説明する図である。同図でも、メモリセル１０をＭＯＳシンボルで記し、また、第１記憶部１４１および第２記憶部１４２それぞれを矩形で示している。第１記憶部１４１および第２記憶部１４２それぞれにおいて、電子が保持されていない場合を白抜きの矩形で示し、電荷保持量を矩形内の黒塗潰し領域の大きさで表している。
【００３１】
本実施形態のデータ書込み方法では、第１記憶部１４１および第２記憶部１４２の何れもが電子を保持していない状態から、第１電荷移動ステップを行って、最終的な電子保持目標量の一部量の電子を第１記憶部１４１に保持させた図５（ａ）の状態とする。続いて、第２電荷移動ステップを行って、最終的な電子保持目標量の一部量の電子を第２記憶部１４２に保持させた同図（ｂ）の状態とする。その後、順に、同様の第１電荷移動ステップを行って同図（ｃ）の状態とし、同様の第２電荷移動ステップを行って同図（ｄ）の状態とし、同様の第１電荷移動ステップを行って同図（ｅ）の状態とし、同様の第２電荷移動ステップを行って同図（ｆ）の状態とする。
【００３２】
このように、本実施形態のデータ書込み方法では、第１記憶部１４１に電子を保持させる第１電荷移動ステップと、第２記憶部１４２に電子を保持させる第２電荷移動ステップとを交互に行うことで、第１記憶部１４１および第２記憶部１４２の双方に所定量の電子を保持させる。
【００３３】
比較例のデータ書込み方法と比べて、本実施形態のデータ書込み方法では、或る第１電荷移動ステップ実行時と次の第２電荷移動ステップ実行時との間、および、或る第２電荷移動ステップ実行時と次の第１電荷移動ステップ実行時との間で、第１記憶部１４１および第２記憶部１４２それぞれの周辺のポテンシャル分布の相違が小さい。
【００３４】
したがって、本実施形態のデータ書込み方法では、第１記憶部１４１および第２記憶部１４２それぞれの最終的な電子保持量の差が小さくなる結果、データ読出し時のセル電流Ｉ１２およびセル電流Ｉ２１の大きさの差も小さくなって、データ読出し誤りの発生が抑制される。このように、本実施形態では、ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易となる。
【００３５】
なお、本実施形態のデータ書込み方法の最も簡単なものは、第１電荷移動ステップ、第２電荷移動ステップ、第１電荷移動ステップと、計３ステップを順次に行うものである。第１電荷移動ステップおよび第２電荷移動ステップを交互に各々複数回（すなわち、計４ステップ以上）行うのが好適である。第１電荷移動ステップおよび第２電荷移動ステップそれぞれで追加保持する電子の量を一定するのが好適である。
【００３６】
また、最初および最後それぞれの電荷移動ステップ（第１電荷移動ステップまたは第２電荷移動ステップ）で追加保持する電子の量を、他の電荷移動ステップで追加保持する電子の量の２分の１としてもよい。この場合、各電荷移動ステップ開始時における第１記憶部１４１および第２記憶部１４２それぞれの電荷保持量の差が一定となる。
【００３７】
図６は、本実施形態の半導体記憶装置１の構成を示す図である。半導体記憶装置１は、これまで説明したメモリセル１０に加えて、書込み制御回路２１、アドレスデコーダ２２、アドレス電圧制御回路２３、第１データ書込み用ドライバ２４１、第２データ書込み用ドライバ２４２、第１コントロールゲート回路２５１、第２コントロールゲート回路２５２、第１インバータ回路２６１および第２インバータ回路２６２を備える。
【００３８】
書込み制御回路２１は、ＷＥ（Write Enable）信号を入力したあとに、セルメモリ１０に書込まれるべき２ビットのデータＤ０，Ｄ１を入力する。書込み制御回路２１は、これらに基づいて、ＧＣ（Gate Control）信号としてＧＣ０信号およびＧＣ１信号、ＣＤ（Cell Data）信号としてＣＤ０信号およびＣＤ１信号、ならびに、ＶＣ（Voltage Control）信号を出力する。これらの信号については後に図７を用いて更に説明する。
【００３９】
アドレスデコーダ２２は、アドレスＡＤを入力してデコードし、そのデコード後のアドレスをアドレス電圧制御回路２３に与える。アドレス電圧制御回路２３は、アドレスデコーダ２２によりデコードされたアドレスを入力するとともに、書込み制御回路２１から出力されたＶＣ信号を入力して、そのアドレスが示すメモリセル１０のゲート電極１３に、ＶＣ信号が指示する値の電圧を与える。
【００４０】
第１インバータ回路２６１は、書込み制御回路２１から出力されるＧＣ０信号を入力して論理反転し、そのＧＣ０論理反転信号を第１データ書込み用ドライバ２４１および第１コントロールゲート回路２５１に与える。
【００４１】
第１データ書込み用ドライバ２４１は、第１インバータ回路２６１から出力されるＧＣ０論理反転信号を入力するとともに、書込み制御回路２１から出力されるＣＤ０信号およびＶＣ信号を入力して、これらの信号レベルに応じた値の電圧をメモリセル１０の第１半導体領域１２１に与える。ＧＣ０信号がローレベルであるとき、第１データ書込み用ドライバ２４１の出力はハイインピーダンスとなる。ＧＣ０信号がハイレベルであってＣＤ０信号がローレベルであるとき、第１データ書込み用ドライバ２４１は、接地電位の電圧値を出力する。ＧＣ０信号がハイレベルであってＣＤ０信号もハイレベルであるとき、第１データ書込み用ドライバ２４１は、ＶＣ信号が指示する電圧値を出力する。
【００４２】
第１コントロールゲート回路２５１は、第１インバータ回路２６１から出力されるＧＣ０論理反転信号のレベルに応じてメモリセル１０の第１半導体領域１２１と接地電位との接続を制御するスイッチとして作用する。ＧＣ０信号がローレベルであるとき、第１コントロールゲート回路２５１はオン状態となって、メモリセル１０の第１半導体領域１２１は接地電位の電圧値とされる。ＧＣ０信号がハイレベルであるとき、第１コントロールゲート回路２５１はオフ状態となる。
【００４３】
第２インバータ回路２６２は、書込み制御回路２１から出力されるＧＣ１信号を入力して論理反転し、そのＧＣ１論理反転信号を第２データ書込み用ドライバ２４２および第２コントロールゲート回路２５２に与える。
【００４４】
第２データ書込み用ドライバ２４２は、第２インバータ回路２６２から出力されるＧＣ１論理反転信号を入力するとともに、書込み制御回路２１から出力されるＣＤ１信号およびＶＣ信号を入力して、これらの信号レベルに応じた値の電圧をメモリセル１０の第２半導体領域１２２に与える。ＧＣ１信号がローレベルであるとき、第２データ書込み用ドライバ２４２の出力はハイインピーダンスとなる。ＧＣ１信号がハイレベルであってＣＤ１信号がローレベルであるとき、第２データ書込み用ドライバ２４２は、接地電位の電圧値を出力する。ＧＣ１信号がハイレベルであってＣＤ１信号もハイレベルであるとき、第２データ書込み用ドライバ２４２は、ＶＣ信号が指示する電圧値を出力する。
【００４５】
第２コントロールゲート回路２５２は、第２インバータ回路２６２から出力されるＧＣ１論理反転信号のレベルに応じてメモリセル１０の第２半導体領域１２２と接地電位との接続を制御するスイッチとして作用する。ＧＣ１信号がローレベルであるとき、第２コントロールゲート回路２５２はオン状態となって、メモリセル１０の第２半導体領域１２２は接地電位の電圧値とされる。ＧＣ１信号がハイレベルであるとき、第２コントロールゲート回路２５２はオフ状態となる。
【００４６】
第１データ書込み用ドライバ２４１、第２データ書込み用ドライバ２４２、第１コントロールゲート回路２５１および第２コントロールゲート回路２５２は、各々の出力状態に応じて、メモリセル１０の第２半導体領域１２２から第１半導体領域１２１に向けて電荷を移動させることで該電荷の一部を第１記憶部１４１に保持させる第１電荷移動手段として作用することができ、また、メモリセル１０の第１半導体領域１２１から第２半導体領域１２２に向けて電荷を移動させることで該電荷の一部を第２記憶部１４２に保持させる第２電荷移動手段として作用することもできる。
【００４７】
書込み制御回路２１は、第１電荷移動手段による第１記憶部１４１への電荷保持と、第２電荷移動手段による第２記憶部１４２への電荷保持とを交互に行わせることで、第１記憶部１４１および第２記憶部１４２それぞれに所定量の電荷を保持させる書込み制御手段として作用することができる。
【００４８】
図７は、本実施形態の半導体記憶装置１における各信号のタイミングチャートである。このタイミングチャートは、メモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に所定量の電荷を保持させる場合（すなわち、Ｄ０＝Ｄ１＝１のデータを書込む場合）を示す。
【００４９】
アドレスＡＤおよびデータＤ０，Ｄ１が確定した後、ＷＥ信号が一定期間に亘ってアクティブになると、その後、ＧＣ０信号およびＧＣ１信号それぞれは一定周期Ｔでレベルが変化する。ＧＣ０信号およびＧＣ１信号のうち一方がハイレベルである間、他方はローレベルとなる。ＧＣ０信号がハイレベルである期間においてＣＤ０信号はハイレベルとなり、ＧＣ１信号がハイレベルである期間においてＣＤ１信号はハイレベルとなる。また、ＶＣ信号が指示する値の電圧は、周期Ｔのｎ倍の周期ｎＴ毎に次第に増加していく。ｎは自然数であり、図７ではｎ＝１ としている。
【００５０】
このように書込み制御回路２１から出力される各信号が変化すると、メモリセル１０のゲート電極１３に与えられる電圧値は周期ｎＴ毎に次第に増加していく。また、メモリセル１０の第１半導体領域１２１と第２半導体領域１２２との間の電圧の印加方向は、周期Ｔの各期間に正方向および逆方向となるとともに、周期ｎＴ毎に電圧値の絶対値が次第に増加していく。これにより、第１電荷移動ステップと第２電荷移動ステップとを交互に行うことができ、第１記憶部１４１および第２記憶部１４２それぞれに所定量の電荷を保持させることができる。
【００５１】
メモリセル１０の第１記憶部１４１および第２記憶部１４２の双方に所定量の電荷を保持させる場合（すなわち、Ｄ０＝Ｄ１＝１のデータを書込む場合）において、メモリセル１０のゲート電極１３に与えられる電圧値ＶＧ、第１半導体領域１２１に与えられる電圧値Ｖ１、第２半導体領域１２２に与えられる電圧値Ｖ２、および、各ステップの時間τ、それぞれの一例は以下のとおりである。ここではｎ＝３ とする。
【００５２】
最初の周期３Ｔの期間では、第１電荷移動ステップでは ＶＧ＝４.５Ｖ，Ｖ１＝４.５Ｖ，Ｖ２＝０Ｖ，τ＝１ｍｓ とし、第２電荷移動ステップでは ＶＧ＝４.５Ｖ，Ｖ１＝０Ｖ，Ｖ２＝４.５Ｖ，τ＝１ｍｓ として、第１電荷移動ステップと第２電荷移動ステップとを交互に３回ずつ行う。
【００５３】
続く周期３Ｔの期間では、第１電荷移動ステップでは ＶＧ＝４.７Ｖ，Ｖ１＝４.７Ｖ，Ｖ２＝０Ｖ，τ＝１ｍｓ とし、第２電荷移動ステップでは ＶＧ＝４.７Ｖ，Ｖ１＝０Ｖ，Ｖ２＝４.７Ｖ，τ＝１ｍｓ として、第１電荷移動ステップと第２電荷移動ステップとを交互に３回ずつ行う。
【００５４】
更に続く周期３Ｔの期間では、第１電荷移動ステップでは ＶＧ＝４.９Ｖ，Ｖ１＝４.９Ｖ，Ｖ２＝０Ｖ，τ＝１ｍｓ とし、第２電荷移動ステップでは ＶＧ＝４.９Ｖ，Ｖ１＝０Ｖ，Ｖ２＝４.９Ｖ，τ＝１ｍｓ として、第１電荷移動ステップと第２電荷移動ステップとを交互に３回ずつ行う。
【００５５】
メモリセル１０の第１記憶部１４１および第２記憶部１４２の双方のデータを消去する際には、例えば、ＶＧ＝−５.０Ｖ、Ｖ１＝Ｖ２＝５.０Ｖ、継続時間１００ｍｓ〜３００ｍｓ とすればよい。
【００５６】
上記に一例として示した電圧値および時間の条件でデータ書込み及びデータ消去を実際に行ったところ、良好な結果が得られた。このような半導体記憶装置は、様々な用途での利用が可能である。例えば、遊技機や電子ゲーム機などの大量の画像データを扱うとともに、デバッグやメモリの再利用などに伴い数回程度、その画像データの書き換えが行われる電子装置においては、その低コスト化に貢献することも可能である。
【符号の説明】
【００５７】
１…半導体記憶装置、１０…メモリセル、１１…半導体基板、１２１…第１半導体領域、１２２…第２半導体領域、１３…ゲート電極、１４１…第１記憶部、１４２…第２記憶部、１５，１６１，１６２，１７１，１７２…絶縁層、２１…書込み制御回路、２２…アドレスデコーダ、２３…アドレス電圧制御回路、２４１…第１データ書込み用ドライバ、２４２…第２データ書込み用ドライバ、２５１…第１コントロールゲート回路、２５２…第２コントロールゲート回路、２６１…第１インバータ回路、２６２…第２インバータ回路。
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の一方の主面に形成された第２導電型の第１半導体領域および第２半導体領域と、前記半導体基板の前記主面上に絶縁層を介して設けられたゲート電極とを含むＭＯＳ構造を有するとともに、前記ゲート電極の前記第１半導体領域側に設けられ電荷保持機能を有する第１記憶部と、前記ゲート電極の前記第２半導体領域側に設けられ電荷保持機能を有する第２記憶部とを有し、前記第１記憶部および前記第２記憶部それぞれの電荷保持量に応じて２ビットのデータを記憶するメモリセルと、
前記メモリセルの前記第２半導体領域から前記第１半導体領域に向けて電荷を移動させることで該電荷の一部を前記第１記憶部に保持させる第１電荷移動手段と、
前記メモリセルの前記第１半導体領域から前記第２半導体領域に向けて電荷を移動させることで該電荷の一部を前記第２記憶部に保持させる第２電荷移動手段と、
前記第１電荷移動手段による前記第１記憶部への電荷保持と、前記第２電荷移動手段による前記第２記憶部への電荷保持とを交互に行わせることで、前記第１記憶部および前記第２記憶部それぞれに所定量の電荷を保持させてデータを書込む書込み制御手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
第１導電型の半導体基板の一方の主面に形成された第２導電型の第１半導体領域および第２半導体領域と、前記半導体基板の前記主面上に絶縁層を介して設けられたゲート電極とを含むＭＯＳ構造を有するとともに、前記ゲート電極の前記第１半導体領域側に設けられ電荷保持機能を有する第１記憶部と、前記ゲート電極の前記第２半導体領域側に設けられ電荷保持機能を有する第２記憶部とを有し、前記第１記憶部および前記第２記憶部それぞれの電荷保持量に応じて２ビットのデータを記憶するメモリセルにおいて、前記第１記憶部および前記第２記憶部それぞれに所定量の電荷を保持させてデータを書込む方法であって、
前記メモリセルの前記第２半導体領域から前記第１半導体領域に向けて電荷を移動させることで該電荷の一部を前記第１記憶部に保持させる第１電荷移動ステップと、
前記メモリセルの前記第１半導体領域から前記第２半導体領域に向けて電荷を移動させることで該電荷の一部を前記第２記憶部に保持させる第２電荷移動ステップと、
を備え、
前記第１電荷移動ステップと前記第２電荷移動ステップとを交互に行うことで、前記第１記憶部および前記第２記憶部それぞれに所定量の電荷を保持させてデータを書込む、
ことを特徴とするデータ書込み方法。
【請求項１】
第１導電型の半導体基板の一方の主面に形成された第２導電型の第１半導体領域および第２半導体領域と、前記半導体基板の前記主面上に絶縁層を介して設けられたゲート電極とを含むＭＯＳ構造を有するとともに、前記ゲート電極の前記第１半導体領域側に設けられ電荷保持機能を有する第１記憶部と、前記ゲート電極の前記第２半導体領域側に設けられ電荷保持機能を有する第２記憶部とを有し、前記第１記憶部および前記第２記憶部それぞれの電荷保持量に応じて２ビットのデータを記憶するメモリセルと、
前記メモリセルの前記第２半導体領域から前記第１半導体領域に向けて電荷を移動させることで該電荷の一部を前記第１記憶部に保持させる第１電荷移動手段と、
前記メモリセルの前記第１半導体領域から前記第２半導体領域に向けて電荷を移動させることで該電荷の一部を前記第２記憶部に保持させる第２電荷移動手段と、
前記第１電荷移動手段による前記第１記憶部への電荷保持と、前記第２電荷移動手段による前記第２記憶部への電荷保持とを交互に行わせることで、前記第１記憶部および前記第２記憶部それぞれに所定量の電荷を保持させてデータを書込む書込み制御手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
第１導電型の半導体基板の一方の主面に形成された第２導電型の第１半導体領域および第２半導体領域と、前記半導体基板の前記主面上に絶縁層を介して設けられたゲート電極とを含むＭＯＳ構造を有するとともに、前記ゲート電極の前記第１半導体領域側に設けられ電荷保持機能を有する第１記憶部と、前記ゲート電極の前記第２半導体領域側に設けられ電荷保持機能を有する第２記憶部とを有し、前記第１記憶部および前記第２記憶部それぞれの電荷保持量に応じて２ビットのデータを記憶するメモリセルにおいて、前記第１記憶部および前記第２記憶部それぞれに所定量の電荷を保持させてデータを書込む方法であって、
前記メモリセルの前記第２半導体領域から前記第１半導体領域に向けて電荷を移動させることで該電荷の一部を前記第１記憶部に保持させる第１電荷移動ステップと、
前記メモリセルの前記第１半導体領域から前記第２半導体領域に向けて電荷を移動させることで該電荷の一部を前記第２記憶部に保持させる第２電荷移動ステップと、
を備え、
前記第１電荷移動ステップと前記第２電荷移動ステップとを交互に行うことで、前記第１記憶部および前記第２記憶部それぞれに所定量の電荷を保持させてデータを書込む、
ことを特徴とするデータ書込み方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−７３６４５（Ｐ２０１３−７３６４５Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１１４６６（Ｐ２０１１−２１１４６６）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
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