【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。 （もっと読む）

【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。 （もっと読む）

【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】オン電流が少ないトランジスタを含むメモリセルと積層方向に延びるビット線により、低い製造コストで高速動作を実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、例えば、記憶素子とその読み出し電流経路に挿入される第１のトランジスタとを含むメモリセルＭＣと、このメモリセルＭＣの一端に直接接続され、記憶素子の情報を伝送する第１のビット線ＬＢＬと、第２のトランジスタを含み第１のビット線ＬＢＬを介して伝送される記憶素子の情報を増幅する第１のアンプＬＳＡとを備えている。第１のアンプＬＳＡは基板Ｌ０に形成され、メモリセルＭＣは基板Ｌ０の上部の第１の層Ｌ１〜Ｌ８に形成され、第１のビット線ＬＢＬは積層方向に延びる配線構造を含んで形成される。第１のトランジスタのチャネル中のキャリアの移動度は、第２のトランジスタのチャネル中のキャリアの移動度よりも低い。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】記憶素子（ＤＲＡＭ）の保持情報の多値化を簡便に行うこと。
【解決手段】記憶素子（ＤＲＡＭ）が有するトランジスタがオン状態の期間において、当該記憶素子（ＤＲＡＭ）に対して情報の書き込みを行う配線（ビット線）の電位を変動させることで、当該記憶素子（ＤＲＡＭ）が有する容量素子に蓄積される電荷量を制御する。これにより、当該記憶素子（ＤＲＡＭ）を有する半導体装置の構造を複雑化せずとも記憶素子（ＤＲＡＭ）の保持情報を多値化することが可能である。 （もっと読む）

【課題】データの読み出し速度を向上する。
【解決手段】半導体記憶装置１は、メモリセルアレー１ａと、コラム線１ｂと、第１および第２のデータ線１ｄ，１ｅと、データの読み出し時には、コラム線１ｂに第１および第２のデータ線１ｄ，１ｅの一方を選択して接続し、データの書き込み時には、コラム線１ｂに第１および第２のデータ線１ｄ，１ｅを接続するスイッチ１ｃと、第１および第２のデータ線１ｄ，１ｅに接続された読み出し回路１ｆと、第１および第２のデータ線１ｄ，１ｅに接続された書き込み回路１ｇと、を有する。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】演算部と、メモリと、演算部及びメモリを制御する制御部と、を有し、制御部は、揮発性の記憶回路と揮発性の記憶回路に保持されたデータを記憶するための第１の不揮発性の記憶回路との組を複数有し、メモリは、第２の不揮発性の記憶回路を複数有し、第１の不揮発性の記憶回路及び第２の不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに一対の電極のうちの一方が電気的に接続された容量素子とを有する。 （もっと読む）

【課題】抵抗変化を利用したマルチレベルのデータをセンシングする非揮発性メモリ装置において、読出し動作の回数を減らし、読出し動作の制御に係わる回路の面積を縮小する。
【解決手段】非揮発性メモリ装置は、１つ以上の単位セルを含んでデータの読出し又は書込みが行なわれるセルアレイと、単位セルに格納されたデータに対応するセンシング電圧ＳＡＩと基準電圧ＲＥＦを比較及び増幅して出力し、ビットラインがプリチャージされた以後にセンシングイネーブル信号ＳＥＮの活性化区間で、単位セルの抵抗値に応じてセンシング電圧がディスチャージされる時間の差を測定し、データをセンシングするセンシング部１００とを含む。 （もっと読む）

【課題】不揮発性の記憶装置を有するＣＡＭとする際に、メモリセルの低消費電力化を図ることのできる半導体記憶装置を提供することを課題の一とする。また、データの書き込みを繰り返し行う際の劣化をなくすことができる半導体記憶装置を提供することを課題の一とする。また、メモリセルの高密度化が可能な不揮発性の記憶装置を提供する。
【解決手段】酸化物半導体を半導体層に有する第１のトランジスタ及び当該第１のトランジスタをオフ状態とすることで書き込んだデータに対応する電位を保持できる容量素子を有するメモリ回路と、書き込んだ電位を参照するための参照回路を有し、参照回路を構成する第２のトランジスタの導通状態を検出することで、整合するデータのアドレスを取得し、高速な検索機能を可能にした半導体記憶装置である。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】同じ拡散層に形成されて対照的な動作を行うトランジスタは、拡散層に対して対照的に配置されるのが一般的である。この固定観念を捨てることで、半導体集積回路装置の設計に係る制約の一部を回避し、サイズダウンおよび製造コストの節約を可能とするレイアウトを用いた半導体集積回路装置を提供する。
【解決手段】本発明によれば、同じ拡散層に形成されて対照的な動作を行う２つのトランジスタを、あえて非対称的に配置することで、半導体集積回路装置のさらなるサイズダウンが可能となる。 （もっと読む）

【課題】相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させる技術を提供する。
【解決手段】読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。 （もっと読む）

【課題】消費電力の少ない新規の半導体メモリ装置を提供する
【解決手段】書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートとキャパシタＣＳ＿ｎ＿ｍの一方の電極を接続し、書き込みトランジスタＷＴｒ＿ｎ＿ｍのゲートとドレインを、それぞれ書き込みワード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍに、キャパシタＣＳ＿ｎ＿ｍの他方の電極を読み出しワード線ＲＷＬ＿ｎに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインを読み出しビット線ＲＢＬ＿ｍに接続した構造とする。ここで、読み出しビット線ＲＢＬ＿ｍの電位はフリップフロップ回路ＦＦ＿ｍのような反転増幅回路に入力され、反転増幅回路によって反転された電位が書き込みビット線ＷＢＬ＿ｍに出力される構造とする。 （もっと読む）

【課題】センスアンプのセンスマージンを拡大する。
【解決手段】２つの素子分離領域３に隣接して各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂをそれぞれ配置し、各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂよりも素子分離領域３ａ，３ｂから離れた位置にクロスカップルされた２つの一対のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂをそれぞれ配置する。これにより、センストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂと夫々対応する素子分離領域３ａ，３ｂと間に一定以上の距離が確保されることから、素子分離領域３ａ，３ｂからの距離によってトランジスタのしきい値が変化する現象の影響が低減され、その結果、夫々クロスカップルされた一対のトランジスタの特性を正確に一致させることが可能となる。 （もっと読む）

【課題】積層型の半導体装置においてインターフェースチップからコアチップへのクロック信号の供給を不要とする。
【解決手段】外部から供給されるコマンド信号ＣＭＤ及びクロック信号ＣＫを受けて、各々がクロック信号ＣＫに同期し、且つ、互いにタイミングが異なる複数のリード制御信号Ｒ１，Ｒ２を出力するリードタイミング制御回路１００を有するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、コマンド信号ＣＭＤが示す動作をリード制御信号Ｒ１，Ｒ２に同期してそれぞれ実行する複数の内部回路を有するコアチップＣＣ０〜ＣＣ７とを備える。本発明によれば、コアチップに内でのレイテンシ制御が不要となることから、コアチップにクロック信号を供給する必要がなくなる。 （もっと読む）

【課題】低電源電圧下においても、安定かつ高速に動作する半導体記憶装置を実現する。
【解決手段】メモリセル列ごとにアレイ電源線（ＡＲＶＤ）およびダウン電源線（ＤＷＶＤ）を配置する。ダウン電源線は、読出し時に接地に結合され、書込み時にフローティング状態とされる。書込み時、選択列のアレイ電源線への電源電圧の供給を停止するとともに該アレイ電源線を対応のダウン電源線に接続する。電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面上に絶縁膜を形成し、絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて絶縁膜にエッチング処理を行うことにより、絶縁層を形成し、絶縁層を覆うように酸化物半導体層を形成し、酸化物半導体層を覆うように導電膜を形成し、導電膜に研磨処理を行うことにより導電膜表面を平坦化し、導電膜をエッチング処理して導電層とすることにより酸化物半導体層の最上部の表面よりも導電層の表面を低くし、導電層と酸化物半導体層に接するゲート絶縁膜を形成し、ゲート絶縁膜の上で絶縁層と重畳する領域にゲート電極を形成する。 （もっと読む）

【課題】リーク電流が発生しにくく、低消費電力化に好適な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１２内に埋め込まれてＸ方向に並列して延在する複数のビット線ＢＬと、Ｘ方向と交差するＹ方向に延在するワード線と、ビット線ＢＬと前記第２配線との交点に設けられたメモリセルＭと、複数のビット線ＢＬのうち最外列のビット線ＢＬの外側に設けられ、Ｘ方向に延在してビット線ＢＬと並走するダミービット線ＤＢＬとを含み、ダミービット線ＤＢＬが、半導体基板１２に供給される電位と同じ電位が供給されるダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞を含むことを特徴とする。 （もっと読む）

【課題】メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制可能な半導体記憶装置を製造する。
【解決手段】接地電位制御要否判定部３が、設計対象のメモリセルアレイの保持内容から、メモリセルのトランジスタの接地電位の制御の要否を判定し、接地電位の制御が必要と判定された場合、接地電位制御回路生成部４が、読み出し動作時に非選択となるトランジスタの接地電位を引き上げる接地電位制御回路を生成する。 （もっと読む）