化合物半導体装置の製造方法及び化合物半導体装置
【課題】リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体層を備えた化合物半導体装置の製造方法及び化合物半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体装置としての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極によって、高濃度の２次元電子ガス（Two-Dimensional Electron Gas：２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、電源装置及び高周波増幅器に用いる半導体装置として注目を集めている。
【０００３】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の窒化物半導体装置は、電子走行層及び電子供給層等からなる窒化物半導体層上にゲート電極、ソース電極、及びドレイン電極を有する。これらゲート電極、ソース電極、及びドレイン電極は、いわゆるリフトオフ法を用いて形成される。
【０００４】
ソース電極及びドレイン電極を形成するには、先ず、窒化物半導体層上にレジストを塗付し、リソグラフィーによりレジストを加工して、ソース電極の形成部位及びドレイン電極の形成部位に開口を有するレジストマスクを形成する。電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、各開口を埋め込むようにレジストマスク上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＴｉ／Ａｌを除去する。その後、基板を熱処理し、オーミックコンタクトを確立する。以上により、窒化物半導体層上には、ソース電極及びドレイン電極が形成される。
【０００５】
ゲート電極を形成するには、先ず、窒化物半導体層上にレジストを塗付し、リソグラフィーによりレジストを加工して、ゲート電極の形成部位に開口を有するレジストマスクを形成する。電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口を埋め込むようにレジストマスク上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＮｉ／Ａｕを除去する。以上により、窒化物半導体層上には、ソース電極とドレイン電極との間にゲート電極が形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７０５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ゲート電極、ソース電極、及びドレイン電極を上記のようにリフトオフ法を用いて形成すると、リフトされた電極材料の金属片の一部が基板表面に再付着する。この再付着した金属片に起因して、後の諸工程で各種パターンを形成する際に当該パターンに欠陥が発生する。欠陥の発生が懸念される各種パターンとしては、例えば以下のものが挙げられる。先ず、ソース電極及びドレイン電極をゲート電極よりも前に形成する場合にはゲート電極が考えられる。ソース電極及びドレイン電極をゲート電極よりも後に形成する場合にはソース電極及びドレイン電極が考えられる。また、ゲート電極、ソース電極、及びドレイン電極と接続される接続部や各種の層間絶縁膜等も挙げられる。これらのパターンに欠陥が発生すると、窒化物半導体装置のデバイス特性に著しい劣化が生じるという問題がある。
【０００８】
本発明は、上記の問題に鑑みてなされたものであり、リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成し、優れたデバイス特性を有する化合物半導体装置を容易且つ確実に実現する化合物半導体装置の製造方法及び化合物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
化合物半導体装置の製造方法の一態様は、基板の上方に化合物半導体層を形成する工程と、前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記化合物半導体層の一部を露出する第１の開口を形成する工程と、前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくともゲート絶縁膜を介して第１の導電材料を形成する工程と、前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してゲート電極を形成する工程と、前記ゲート電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第２の開口を形成する工程と、前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくとも第２の導電材料を形成する工程と、前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してソース電極及びドレイン電極を形成する工程とを含む。
【００１０】
化合物半導体装置の製造方法の他態様は、基板の上方に化合物半導体層を形成する工程と、前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第１の開口を形成する工程と、前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくとも第１の導電材料を形成する工程と、前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してソース電極及びドレイン電極を形成する工程と、前記ソース電極及び前記ドレイン電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する第２の開口を形成する工程と、前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくともゲート絶縁膜を介して第２の導電材料を形成する工程と、前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してゲート電極を形成する工程とを含む。
【００１１】
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された化合物半導体層と、前記化合物半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極とを含み、前記ゲート電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第１の開口を少なくともゲート絶縁膜を介して第１の導電材料で埋め込んで形成されており、前記ソース電極及びドレイン電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第２の開口を少なくとも第２の導電材料で埋め込んで形成されている。
【００１２】
化合物半導体装置の他態様は、基板と、前記基板の上方に形成された化合物半導体層と、前記化合物半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極とを含み、前記ソース電極及びドレイン電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第１の開口を第１の導電材料で埋め込んで形成されており、前記ゲート電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第２の開口を少なくともゲート絶縁膜を介して少なくとも第２の導電材料で埋め込んで形成されている。
【発明の効果】
【００１３】
上記の各態様によれば、リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極が各種パターンに欠陥を生ぜしめることなく形成され、優れたデバイス特性を有する化合物半導体装置が容易且つ確実に実現される。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図９】熱処理によるＴａ膜とＡｌ膜との反応を説明するための概略断面図である。
【図１０】第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１１】第１の実施形態の変形例における実験１の結果を示す特性図である。
【図１２】第１の実施形態の変形例における実験２の結果を示す特性図である。
【図１３】第１の実施形態の変形例における実験３の結果を示す特性図である。
【図１４】第１の実施形態の変形例における実験４の結果を示す特性図である。
【図１５】第１の実施形態の変形例における実験５の結果を示す特性図である。
【図１６】第１の実施形態の変形例における実験６の結果を示す特性図である。
【図１７】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２４】第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２５】図２４に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２６】図２５に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２７】図２６に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２８】図２７に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２９】図２８に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３０】図２９に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３１】図３０に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３２】図３１に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３３】図３２に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３４】図３３に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３５】第３の実施形態の変形例における実験１の結果を説明するための図である。
【図３６】第３の実施形態の変形例における実験２の結果を示す特性図である。
【図３７】第３の実施形態の変形例における実験３の結果を示す特性図である。
【図３８】第３の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図３９】第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４０】図３９に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４１】図４０に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４２】図４１に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４３】図４２に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４４】図４３に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４５】図４４に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４６】図４５に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、化合物半導体装置の製造方法及び化合物半導体装置の諸実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、化合物半導体装置の構成をその製造方法と共に説明する。
【００１６】
（第１の実施形態）
本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ゲート電極をソース電極及びドレイン電極よりも先に形成する場合を開示する。
図１〜図８は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１７】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、バッファ層２、電子走行層３、電子供給層４、及びキャップ層５を順次形成する。
バッファ層２がＡｌＮ層、電子走行層３がインテンショナリーアンドープＧａＮ（ｉ−ＧａＮ）層、電子供給層４がｎ−ＡｌＧａＮ層、キャップ層５がｎ−ＧａＮ層である。
ＳｉＣ基板１の代わりにシリコン基板を用いても良い。また、バッファ層２をＡｌＮ及びＧａＮの多重積層膜としたり、下方（ＳｉＣ基板１側）から上方にかけてＡｌＮからＡｌＧａＮとなるようにＧａの濃度勾配を付与しても良い。また、電子供給層４をインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）層としても良い。
【００１８】
図１（ａ）について、詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長法、ここではＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法により、結晶成長装置を用いて、以下の各化合物半導体層を成長する。
ＳｉＣ基板１上に、ＡｌＮ、ｉ−ＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＧａＮを順次堆積し、バッファ層２、電子走行層３、電子供給層４、及びキャップ層５を積層形成する。バッファ層２は膜厚２μｍ程度とする。電子走行層３は膜厚１μｍ〜３μｍ、ここでは３μｍ程度とする。電子供給層４は膜厚５ｎｍ〜４０ｎｍ程度、ここでは４０ｎｍ程度で例えばＡｌ比率０．２とする。キャップ層５は膜厚０．１ｎｍ〜５ｎｍ程度、ここでは２ｎｍ程度に形成する。
【００１９】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層３の電子供給層４との界面近傍に、図中破線で示す２次元電子ガス（２ＤＥＧ）が生成される。これは、電子走行層３のＧａＮよりも電子供給層４のＡｌＧａＮの方がバンドギャップが大きいために量子井戸が生じることに起因する。この量子井戸に電子が蓄積されることにより、電子からなるキャリアである２ＤＥＧが発生する。
【００２０】
上記のＡｌＮ、ｉ−ＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガス、及びＮ源であるアンモニアガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＧａＮ及びｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば１×１０18／ｃｍ3程度とする。
【００２１】
続いて、図１（ｂ）に示すように、キャップ層５上にレジストマスク６を形成する。
詳細には、キャップ層５上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、キャップ層５上の素子活性領域を覆い素子分離領域を露出するレジストマスク６が形成される。
【００２２】
続いて、図１（ｃ）に示すように、素子分離構造７を形成する。
詳細には、レジストマスク６を用い、キャップ層５、電子供給層４、電子走行層３、バッファ層２、及びＳｉＣ基板１（の上層部分）の素子活性領域に所定の元素、ここではＡｒをイオン注入する。イオン注入は、加速エネルギーが例えば１００ｅＶ程度、ドーズ量が例えば１．０×１０13／ｃｍ2程度の条件で行う。このイオン注入により素子分離構造７が形成される。素子分離構造７では、ＡｌＮ、ＧａＮ、ＡｌＧａＮの結晶構造が破壊されて当該部位の２ＤＥＧが消失し、絶縁領域とされる。
その後、レジストマスク６を灰化処理等により除去する。
【００２３】
続いて、図２（ａ）に示すように、第１の保護絶縁膜８を形成する。
詳細には、例えばプラズマＣＶＤ法により、ＳｉＣ基板１の上方の全面に絶縁膜、例えばシリコン窒化膜を膜厚２０ｎｍ〜５００ｎｍ程度、ここでは３００ｎｍ程度に堆積する。これにより、第１の保護絶縁膜８が形成される。第１の保護絶縁膜８は、プラズマＣＶＤ法の代わりに熱ＣＶＤ法又は原子層堆積（Atomic Layer Deposition：ＡＬＤ）法で形成しても良い。また、第１の保護絶縁膜８をシリコン酸化膜で形成したり、或いはシリコン窒化膜とシリコン酸化膜との積層構造に形成しても好適である。
【００２４】
続いて、図２（ｂ）に示すように、第１の保護絶縁膜８及びキャップ膜５に開口１０を形成する。
詳細には、先ず、第１の保護絶縁膜８上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第１の保護絶縁膜８上のゲート電極の形成予定部位を露出する開口９ａを有するレジストマスク９が形成される。
【００２５】
次に、レジストマスク９を用い、第１の保護絶縁膜８及びキャップ膜５をドライエッチングして開口１０を形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で行う。このドライエッチングにより、キャップ膜５及び第１の保護絶縁膜８には、電子供給層４の表面の一部を露出する開口１０が形成される。電子供給層４の当該露出部位が、ゲート電極の形成予定部位となる。本実施形態では、図示のように、電子供給層４の表層までドライエッチングする（当該表層に浅いリセスを形成する。）。これにより、ゲート電極の直下における空乏層を拡大し、量子井戸を浅くすることができる。即ち、２ＤＥＧを当該直下において電気的に消失させることによって、いわゆるノーマリ・オフ（ゲート電圧が０Ｖのときにソース電極とドレイン電極との間の電流がオフとなること）が実現する。
その後、レジストマスク９を灰化処理等により除去する。
【００２６】
続いて、図３（ａ）に示すように、ゲート絶縁膜１１及び高仕事関数膜１２を順次形成した後、導電材料１３を堆積する。
詳細には、先ず、開口１０の内壁面を覆うように、第１の保護絶縁膜８上にゲート絶縁膜１１及び高仕事関数膜１２を順次形成する。
【００２７】
ゲート絶縁膜１１としては、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚２０ｎｍ程度に堆積する。ゲート絶縁膜１１としては、ＡｌＯ膜の代わりに、ＴａＯ膜、いわゆる高誘電体（High-k）であるＨｆ，Ｔｉ，Ｚｒの酸化膜又は酸窒化膜を形成しても良い。或いは、ＡｌＯ膜、ＴａＯ膜、上記のHigh-k膜から選ばれた２種以上の膜を積層するようにしても好適である。
ゲート絶縁膜１１を形成した後に、例えば温度５５０℃で６０秒間程度の熱処理を行っても良い。
【００２８】
高仕事関数膜１２としては、例えばＴａＮ膜を物理蒸着（Physical Vapor Deposition：ＰＶＤ）法等により、例えば膜厚４０ｎｍ程度に堆積する。「高仕事関数膜」とは、仕事関数が４．５ｅＶ以上の導電材料からなる膜を言う。高仕事関数膜１２を形成することにより、ゲート電極の直下における量子井戸が浅くなり、ゲート電圧が０Ｖのときの当該直下における２ＤＥＧを減じることができる。
【００２９】
次に、ゲート絶縁膜１１及び高仕事関数膜１２を介して開口１０を埋め込むように、高仕事関数膜１２上の全面に導電材料１３、例えばＰＶＤ法によりＡｌを２０ｎｍ〜５００ｎｍ程度、ここでは４００ｎｍ程度の厚みに堆積する。
【００３０】
続いて、図３（ｂ）に示すように、導電材料１３上にレジストマスク１４を形成する。
詳細には、導電材料１３上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料１３上のゲート電極の形成予定部位を覆うレジストマスク１４が形成される。
【００３１】
続いて、図４（ａ）に示すように、ゲート電極１５を形成する。
レジストマスク１４を用いて、導電材料１３、高仕事関数膜１２、及びゲート絶縁膜１１をドライエッチングする。これにより、開口１０をゲート絶縁膜１１及び高仕事関数膜１２を介して導電材料１３で埋め込み、第１の保護絶縁膜８上に突出するゲート電極１５が形成される。ここで、導電材料１３及び高仕事関数膜１２をドライエッチングし、第１の保護絶縁膜８上にゲート絶縁膜１１を残すようにしても良い。
その後、レジストマスク１４を灰化処理等により除去する。
【００３２】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１５をリソグラフィー及びドライエッチングにより形成する。このとき、第１の保護絶縁膜８を形成し、第１の保護絶縁膜８の開口１０を導電材料１３で埋め込むようにゲート電極１５を形成する。第１の保護絶縁膜８の存在により、化合物半導体層は第１の保護絶縁膜８で保護され、ゲート電極形成時におけるドライエッチング等の電子供給層４等の化合物半導体層に与えるダメージが可及的に低減する。このように本実施形態では、ゲート電極１５を形成する際に、リフトオフ法を用いずに、第１の保護絶縁膜８を用いたリソグラフィー及びドライエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、化合物半導体層にダメージを与えずに良好なゲート電極１５が形成される。
【００３３】
続いて、図４（ｂ）に示すように、第２の保護絶縁膜１６を形成する。
詳細には、例えばプラズマＣＶＤ法により、ゲート電極１５を覆うように、第１の保護絶縁膜８上の全面に絶縁膜、例えばシリコン酸化膜を膜厚３００ｎｍ程度に堆積する。これにより、第２の保護絶縁膜１６が形成される。ここで、ゲート電極１５の突出部分に起因して第２の保護絶縁膜１６のゲート電極１５上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚５００ｎｍ〜１０００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、第２の保護絶縁膜１６を形成する。図４（ｂ）には、ＣＭＰ法で表面平坦化された第２の保護絶縁膜１６を示す。
また、第２の保護絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第２の保護絶縁膜を形成するようにしても良い。
【００３４】
続いて、図５（ａ）に示すように、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５に一対の開口２０ａ，２０ｂを形成する。
詳細には、先ず、第２の保護絶縁膜１６上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口１７ａ，１７ｂを有するレジストマスク１７が形成される。
【００３５】
次に、レジストマスク１７を用い、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５をドライエッチングして開口２０ａ，２０ｂを形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で行う。このドライエッチングにより、キャップ膜５、第１の保護絶縁膜８、及び第２の保護絶縁膜１６には、電子供給層４の表面の一部を露出する開口２０ａ，２０ｂが形成される。電子供給層４の当該露出部位が、ソース電極及びドレイン電極の形成予定部位となる。ここで、電子供給層４の表面の一部を確実に露出するべく、図示のように、電子供給層４の表層までエッチングする（当該表層に浅いリセスを形成する）ようにしても良い。
その後、レジストマスク１７を灰化処理等により除去する。
【００３６】
続いて、図５（ｂ）に示すように、低仕事関数膜１８を形成した後、導電材料１９を堆積する。
詳細には、先ず、開口２０ａ，２０ｂの内壁面を覆うように、第２の保護絶縁膜１６上に低仕事関数膜１８を下地導電膜として形成する。「低仕事関数膜」とは、仕事関数が４．５ｅＶ未満の導電材料からなる膜を言う。低仕事関数膜１８としては、Ａｌ，Ｔｉ，メタルリッチのＴｉＮ，Ｔａ，メタルリッチのＴａＮ，Ｚｒ，メタルリッチのＴａＣ，ＮｉＳｉ2，Ａｇから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。「メタルリッチのＴｉＮ」とは、Ｎの組成比よりもＴｉの組成比が大きいＴｉＮを言う。「メタルリッチのＴａＮ」とは、Ｎの組成比よりもＴａの組成比が大きいＴａＮを言う。「メタルリッチのＴａＣ」とは、Ｃの組成比よりもＴａの組成比が大きいＴａＣを言う。ここでは、例えばＴａ膜をＰＶＤ法等により、例えばＤＣパワーを１ｋＷ〜１０ｋＷで膜厚１０ｎｍ程度に堆積し、低仕事関数膜１８を形成する。低仕事関数膜１８を形成することにより、ゲート電極の直下における電子供給層４とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
【００３７】
次に、低仕事関数膜１８を介して開口２０ａ，２０ｂを埋め込むように、低仕事関数膜１８上の全面に導電材料１９、例えばＰＶＤ法によりＡｌを例えばＤＣパワーを１ｋＷ〜２０ｋＷで３００ｎｍ程度の厚みに堆積する。
【００３８】
続いて、図６（ａ）に示すように、導電材料１９上にレジストマスク２１を形成する。
詳細には、導電材料１９上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料１９上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク２１が形成される。
【００３９】
続いて、図６（ｂ）に示すように、ソース電極２２及びドレイン電極２３を形成する。
詳細には、レジストマスク２１を用いて、導電材料１９及び低仕事関数膜１８をドライエッチングする。これにより、開口２０ａ，２０ｂを低仕事関数膜１８を介して導電材料１９で埋め込み、第２の保護絶縁膜１６上に突出するソース電極２２及びドレイン電極２３が形成される。
その後、レジストマスク２１を灰化処理等により除去する。
【００４０】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極２２及びドレイン電極２３をリソグラフィー及びドライエッチングにより形成する。このとき、開口２０ａ，２０ｂを導電材料１９で埋め込むようにソース電極２２及びドレイン電極２３を形成する。第１及び第２の保護絶縁膜８，１６の存在により、化合物半導体層は第１及び第２の保護絶縁膜８，１６で保護され、ソース及びドレイン電極形成時におけるドライエッチング等の電子供給層４等の化合物半導体層に与えるダメージが可及的に低減する。このように本実施形態では、ソース電極２２及びドレイン電極２３を形成する際に、リフトオフ法を用いずに、第２の保護絶縁膜１６を用いたリソグラフィー及びドライエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、化合物半導体層にダメージを与えずに良好なソース電極２２及びドレイン電極２３が形成される。
【００４１】
続いて、ＳｉＣ基板１に例えばＮ2雰囲気中で６００℃の熱処理を６０秒間施す。
この熱処理により、図７（ａ）に示すように、低仕事関数膜１８のＴａと導電材料１９のＡｌとが反応し、低仕事関数膜１８がＴａＡｌ3膜１８ａとなる。
図９に、熱処理による当該反応の詳細を示す。この熱処理により、開口２０ａ，２０ｂの底面、即ち電子供給膜４のソース電極２２及びドレイン電極２３の直下の部分には、ＴａＡｌ3膜１８ａの微少なスパイク１８ｂが生じる。これにより、ソース電極２２及びドレイン電極２３の電子供給層４とのコンタクト抵抗が低減する。また、Ａｌの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
【００４２】
続いて、図７（ｂ）に示すように、層間絶縁膜２４を形成する。
詳細には、例えばプラズマＣＶＤ法により、ソース電極２２及びドレイン電極２３を覆うように、第２の保護絶縁膜１６上の全面に絶縁膜、例えばシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜２４が形成される。ここで、ソース電極２２及びドレイン電極２３の突出部分に起因して第２の保護絶縁膜１６のソース電極２２及びドレイン電極２３上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨ＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚１０００ｎｍ〜１５００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、層間絶縁膜２４を形成する。図７（ｂ）には、ＣＭＰ法で表面平坦化された層間絶縁膜２４を示す。
また、層間絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
【００４３】
続いて、図８に示すように、ゲート電極１５、ソース電極２２、及びドレイン電極２３の接続部２６ａ，２６ｂ，２６ｃをそれぞれ形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより第２の保護絶縁膜１６及び第１の保護絶縁膜８を加工する。これにより、ゲート電極１５、ソース電極２２、及びドレイン電極２３の各々の表面の一部を露出する開口２５ａ，２５ｂ，２５ｃが形成される。
【００４４】
次に、スパッタ法又はメッキ法等により、開口２５ａ，２５ｂ，２５ｃを埋め込むように層間絶縁膜２４上に導電材料、ここではＡｌ等を堆積する。そして、層間絶縁膜２４の表面を研磨ストッパーとして導電材料をＣＭＰ法により研磨する。以上により、開口２５ａ，２５ｂ，２５ｃをそれぞれ導電材料で充填する、ゲート電極１５、ソース電極２２、及びドレイン電極２３の接続部２６ａ，２６ｂ，２６ｃが形成される。
【００４５】
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【００４６】
以上説明したように、本実施形態によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１５、ソース電極２２、及びドレイン電極２３が各種パターンに欠陥を生ぜしめることなく形成され、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
また本実施形態では、ゲート電極１５をソース電極２２及びドレイン電極２３よりも先に形成するため、ゲート電極１５を低く、即ち低アスペクト比に形成することができる。この場合、ゲート電極１５が埋設形成される開口１０の形成時のドライエッチングを、電子供給層４にダメージを与えることなく高精度に行うことができる。
【００４７】
（変形例）
以下、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、ゲート電極の下地膜構成が若干異なる点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付する。
図１０は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００４８】
本例では先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の各工程を実行する。なお本例では、第１の保護絶縁膜８及びキャップ膜５に形成される開口１０を、その内壁側面が若干テーパー形状となるように形成する場合を例示する。
【００４９】
続いて、図１０（ａ）に示すように、ゲート絶縁膜３１、高仕事関数膜３２、及びバリア膜３３を順次形成する。その後、図３（ａ）と同様の工程では、バリア膜３３と接するように導電材料１３を堆積する。
詳細には、先ず、開口１０の内壁面を覆うように、第１の保護絶縁膜８上にゲート絶縁膜３１、高仕事関数膜３２、及びバリア膜３３を順次形成する。
【００５０】
ゲート絶縁膜３１としては、Ｓｉ，Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｌａ，Ｙ，Ｎｉの酸化膜又は酸窒化膜、或いはこれらから選ばれた２種以上の膜を積層する。ここでは、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚１ｎｍ〜５０ｎｍ程度に堆積し、ゲート絶縁膜３１を形成する。
【００５１】
高仕事関数膜３２としては、Ａｕ，Ｎｉ，Ｃｏ，窒素リッチのＴｉＮ，窒素リッチのＴａＮ，カーボンリッチのＴａＣ，Ｐｔ，Ｗ，Ｒｕ，Ｎｉ3Ｓｉ，Ｐｄから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。「窒素リッチのＴｉＮ」とは、Ｔｉの組成比よりもＮの組成比が大きいＴｉＮを言う。「窒素リッチのＴａＮ」とは、Ｔａの組成比よりもＮの組成比が大きいＴａＮを言う。「カーボンリッチのＴａＣ」とは、Ｔａの組成比よりもＣの組成比が大きいＴａＣを言う。ここでは、例えばＴｉＮを膜厚２０ｎｍ程度に堆積し、高仕事関数膜３２を形成する。
バリア膜３３としては、例えばＴａＮ膜をＰＶＤ法又はＡＬＤ法等により、例えば膜厚０．１ｎｍ〜５０ｎｍ程度に堆積する。
【００５２】
バリア膜３３は、高仕事関数膜３２と導電材料１３との間に形成されている。バリア膜３３により、後の工程でＳｉＣ基板１を５５０℃〜６５０℃で熱処理する際に、導電材料１３のＡｌがゲート絶縁膜３１を貫通してゲート電極の直下の電子供給層４に到達することが防止される。バリア膜３３は後述するように、窒素リッチであるほど、そのバリア性に優れている。バリア膜３３として窒素リッチのＴａＮを形成する場合には、その膜厚を０．１ｎｍ〜１０ｎｍとすることが好適である。
なお、バリア膜３３を形成せずに、高仕事関数膜３２をバリア膜３３と同様に窒素リッチのＴａＮで形成（即ち、高仕事関数膜３２をバリア膜を兼ねるように形成）し、高仕事関数膜３２と接するように導電材料１３を堆積しても良い。
【００５３】
続いて、第１の実施形態における図３（ｂ）〜図６（ｂ）と同様の工程を順次行う。
図４（ａ）の工程では、レジストマスク１４を用いて、導電材料１３、バリア膜３３、及び高仕事関数膜３２をドライエッチングし、ゲート電極１５を形成する。ここでは、ゲート絶縁膜３１をエッチングせずに第１の保護絶縁膜８上に残す場合を例示するが、ゲート絶縁膜３１もエッチングするようにしても良い。
【００５４】
続いて、図１０（ｂ）に示すように、ＳｉＣ基板１を熱処理する。この熱処理は、希ガス、窒素、酸素、アンモニア、水素ガスのうちいずれか１種のガス又は２種以上の混合ガスの雰囲気中で、０秒間〜１８０秒間、５５０℃〜６５０℃程度の温度で実行される。ここでは、例えばＮ2雰囲気中で６００℃、６０秒間の熱処理とする。この熱処理により、第１の実施形態でも説明したように、低仕事関数膜１８がＴａＡｌ3膜１８ａとなってスパイクが形成され、ソース電極２２及びドレイン電極２３の電子供給層４とのコンタクト抵抗が低減する。後述するように、当該熱処理の温度は、５５０℃以上でＴａとＡｌとの反応性が向上してゆき、６５０℃で反応性が最大となり、７００℃では反応性は十分に維持されている。このことから、この熱処理の適正温度範囲は５５０℃〜７００℃程度であり、好ましくは上記のように５５０℃〜６５０℃程度である。
【００５５】
本例では、ゲート電極１５と高仕事関数膜３２の間にバリア膜３３が形成されている。バリア膜３３が存在するため、上記の熱処理を行ったときに、ゲート電極１５のＡｌの高仕事関数膜３２側への拡散が防止される。これにより、ゲート電極１５のＡｌのゲート絶縁膜３１に対してＡｌスパイクが形成されることなく、ゲートリークの発生が抑止される。また、バリア膜３３の存在により、低仕事関数のＡｌがゲート絶縁膜３１の直上へ拡散することなく、所期の浅い量子井戸を得ることができる。
【００５６】
続いて、第１の実施形態における図７（ａ），（ｂ）と同様の工程を順次行い、ゲート電極１５、ソース電極２２、及びドレイン電極２３の接続部２６ａ，２６ｂ，２６ｃが形成される。
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【００５７】
以下、本例における諸作用効果を確かめるために行ったいくつかの実験について説明する。
（実験１）
所定のブランケット基板上に熱酸化膜（シリコン酸化膜）を成膜し、熱酸化膜上にＴａ膜を膜厚１０ｎｍ程度に、続いてＴａ膜上にＡｌ膜を膜厚３００ｎｍ程度に成膜して、試料を作製した。この試料を用いて、熱処理温度を適宜に振ってＸ線解析（X-Ray Diffraction spectroscopy：ＸＲＤ）測定を行った。その結果を図１１に示す。熱処理温度が５５０℃でＴａＡｌ3のピークが生じていることが判る。この実験により、５５０℃〜６５０℃の温度で熱処理することにより、ＴａとＡｌとが相互拡散してＴａＡｌ3膜が生成されることが確認された。
【００５８】
（実験２）
実験１の図１１におけるＴａＡｌ3<101>のピーク強度と熱処理温度の関係について調べた。その結果を図１２に示す。熱処理温度が５５０℃以上でＴａＡｌ3<101>のピーク強度が著しく増加していることが判る。この実験により、コンタクト部であるソース電極２２ドレイン電極に熱処理を加える場合、熱処理温度は５５０℃以上が望ましいことが確認された。
【００５９】
（実験３）
実験１と同様に作製した試料を用いて、熱処理温度を適宜に振ってシート抵抗の測定を行った。その結果を図１３に示す。熱処理によりシート抵抗が上昇していることが判る。この実験により、熱処理でＴａとＡｌとが相互拡散して混ざり合うことが確認された。
【００６０】
（実験４）
各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にＴａ膜、ＴａＮ膜、Ｔａ2Ｎ（メタルリッチ）膜、ＴｉＮ膜をそれぞれ成膜した、更に、Ｔａ膜、ＴａＮ膜、Ｔａ2Ｎ、ＴｉＮ膜上にそれぞれＡｌ膜を膜厚３００ｎｍ程度に成膜して、各試料を作製した。各試料を用いて、熱処理温度を適宜に振ってシート抵抗の測定を行った。その結果を図１４に示す。熱処理によるシート抵抗の上昇に試料依存が確認された。Ｔａ，ＴａＮ，ＴｉＮの仕事関数は４．３ｅＶ，４．６ｅＶ，４．８ｅＶである。図１４により、最も仕事関数の高いＴｉＮが最もシート抵抗の上昇が高く、Ａｌと相互拡散し易いことが判る。
【００６１】
（実験５）
各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にＴａＮ膜を成膜条件を振って成膜した。各試料におけるＴａＮ膜は、成膜時間３秒間、Ｎ2の分圧（Ｎ2／Ａｒ＋Ｎ2）を６０％に固定し、ＰＶＤ法によるＤＣパワーを振って成膜したものである。更に、各ＴａＮ膜上にそれぞれＡｌ膜を膜厚３００ｎｍ程度に成膜して、各試料を作製した。各試料を用いて、温度６００℃で熱処理してシート抵抗の測定を行った。その結果を図１５に示す。ＴａＮ膜を成膜する際に、ＰＶＤ法によるＤＣパワーを低くするほど、ＴａＮ膜は窒素リッチとなることが一般的に知られている。この実験においても、低ＤＣパワー側で窒素リッチなＴａＮ膜となった。実験結果より、ＴａＮ膜が窒素リッチであるほど、抵抗値が低く、Ａｌ中の不純物が少ないことが判る。このことは、ＴａＮ膜は、窒素リッチの方がＡｌとの反応を抑制する、いわゆるＡｌバリア性が高いことを意味している。
【００６２】
（実験６）
ブランケット基板上に熱酸化膜を成膜し、熱酸化膜上にＴｉＮ膜及び窒素リッチのＴａＮ膜を順次成膜した、更に、このＴａＮ膜上にＡｌ膜を膜厚３００ｎｍ程度に成膜して試料を作製した。参考試料として、各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にＴｉＮ膜、ＴａＮ膜、ＴａＮ膜＋窒素リッチのＴａＮ膜をそれぞれ成膜し、これらの上に膜厚３００ｎｍ程度のＡｌ膜を成膜した。窒素リッチのＴａＮ膜は、Ｎ2の分圧（Ｎ2／Ａｒ＋Ｎ2）を６０％に固定し、ＰＶＤ法によるＤＣパワーを１ｋＷの低パワーで膜厚１ｎｍ程度に成膜したものであり、窒素含有率が極めて高い。これらの試料に温度６００℃で熱処理し、試料及び各参考試料についてシート抵抗の測定を行った。その結果を図１６に示す。ＴｉＮ膜とＡｌ膜との間に窒素リッチのＴａＮ膜を形成した当該試料が低いシート抵抗値を示しており、窒素リッチのＴａＮ膜がＴｉＮ膜とＡｌ膜との混合を防止していることが判る。この実験により、窒素リッチのＴａＮ膜がＡｌバリア性に優れており、Ａｌバリア膜に好適であることが確認された。
【００６３】
以上説明したように、本例によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１５、ソース電極２２、及びドレイン電極２３が各種パターンに欠陥を生ぜしめることなく形成され、ゲートリークを防止し、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【００６４】
（第２の実施形態）
本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ソース電極及びドレイン電極をゲート電極よりも先に形成する場合を開示する。なお、第１の実施形態と同様の構成部材等については、同符号を付する。
図１７〜図２３は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００６５】
本例では先ず、第１の実施形態と同様に、図１（ａ）〜図２（ａ）の各工程を実行する。
続いて、図１７（ａ）に示すように、第１の保護絶縁膜８上にレジストマスク４１を形成する。
詳細には、第１の保護絶縁膜８上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第１の保護絶縁膜８上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口４１ａ，４１ｂを有するレジストマスク４１が形成される。
【００６６】
続いて、図１７（ｂ）に示すように、第１の保護絶縁膜８及びキャップ膜５に一対の開口４０ａ，４０ｂを形成する。
詳細には、レジストマスク１７を用い、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５をドライエッチングして開口４０ａ，４０ｂを形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で行う。このドライエッチングにより、キャップ膜５及び第１の保護絶縁膜８には、電子供給層４の表面の一部を露出する開口４０ａ，４０ｂが形成される。電子供給層４の当該露出部位が、ソース電極及びドレイン電極の形成予定部位となる。ここで、電子供給層４の表面の一部を確実に露出するべく、図示のように、電子供給層４の表層までエッチングする（当該表層に浅いリセスを形成する）ようにしても良い。
その後、レジストマスク４１を灰化処理等により除去する。
【００６７】
続いて、図１８（ａ）に示すように、低仕事関数膜４２を形成した後、導電材料４３を堆積する。
詳細には、先ず、開口４０ａ，４０ｂの内壁面を覆うように、第１の保護絶縁膜８上に低仕事関数膜４２を下地導電膜として形成する。低仕事関数膜４２としては、Ａｌ，Ｔｉ，メタルリッチのＴｉＮ，Ｔａ，メタルリッチのＴａＮ，Ｚｒ，メタルリッチのＴａＣ，ＮｉＳｉ2，Ａｇから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。ここでは、例えばＴａ膜をＰＶＤ法等により、例えばＤＣパワーを１ｋＷ〜１０ｋＷで膜厚１０ｎｍ程度に堆積し、低仕事関数膜４２を形成する。低仕事関数膜４２を形成することにより、ゲート電極の直下における電子供給層４とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
【００６８】
次に、低仕事関数膜４２を介して開口４０ａ，４０ｂを埋め込むように、低仕事関数膜４２上の全面に導電材料４３、例えばＰＶＤ法によりＡｌを例えばＤＣパワーを１ｋＷ〜１０ｋＷで３００ｎｍ程度の厚みに堆積する。
【００６９】
続いて、図１８（ｂ）に示すように、導電材料４３上にレジストマスク４４を形成する。
詳細には、導電材料４３上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料４３上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク４４が形成される。
【００７０】
続いて、図１９（ａ）に示すように、ソース電極４５及びドレイン電極４６を形成する。
詳細には、レジストマスク４４を用いて、導電材料４３及び低仕事関数膜４２をドライエッチングする。ここで、ソース電極及びドレイン電極を確実に分離するべく、図示のように、第１の保護絶縁膜８の表層までエッチングするようにしても良い。このドライエッチングにより、開口４０ａ，４０ｂを低仕事関数膜４２を介して導電材料４３で埋め込み、第１の保護絶縁膜８上に突出するソース電極４５及びドレイン電極４６が形成される。
その後、レジストマスク４４を灰化処理等により除去する。
【００７１】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極４５及びドレイン電極４６をリソグラフィー及びドライエッチングにより形成する。このとき、第１の保護絶縁膜８を形成し、開口４０ａ，４０ｂを導電材料４３で埋め込むようにソース電極４５及びドレイン電極４６を形成する。第１の保護絶縁膜８の存在により、化合物半導体層は第１の保護絶縁膜８で保護され、ソース及びドレイン電極形成時におけるドライエッチング等の電子供給層４等の化合物半導体層に与えるダメージが可及的に低減する。このように本実施形態では、ソース電極４５及びドレイン電極４６を形成する際に、リフトオフ法を用いずに、第１の保護絶縁膜８を用いたリソグラフィー及びドライエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、化合物半導体層にダメージを与えずに良好なソース電極４５及びドレイン電極４６が形成される。
【００７２】
続いて、ＳｉＣ基板１に例えばＮ2雰囲気中で６００℃の熱処理を６０秒間施す。
この熱処理により、図１９（ｂ）に示すように、低仕事関数膜４２のＴａと導電材料４３のＡｌとが反応し、低仕事関数膜４２がＴａＡｌ3膜４２ａとなる。この熱処理により、開口２０ａ，２０ｂの底面、即ち電子供給膜４のソース電極４５及びドレイン電極４６の直下の部分には、ＴａＡｌ3膜４２ａの微少なスパイクが生じる。これにより、ソース電極４５及びドレイン電極４６の電子供給層４とのコンタクト抵抗が低減する。また、Ａｌの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
【００７３】
続いて、図２０（ａ）に示すように、第２の保護絶縁膜１６を形成する。
詳細には、例えばプラズマＣＶＤ法により、ソース電極４５及びドレイン電極４６を覆うように、第１の保護絶縁膜８上の全面に絶縁膜、例えばシリコン酸化膜を膜厚３００ｎｍ程度に堆積する。これにより、第２の保護絶縁膜１６が形成される。ここで、ソース電極４５及びドレイン電極４６の突出部分に起因して第２の保護絶縁膜１６のゲート電極１５上の部位には段差が形成される。この段差を除去すべく、例えばＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚５００ｎｍ〜１０００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、第２の保護絶縁膜１６を形成する。図２０（ａ）には、ＣＭＰ法で表面平坦化された第２の保護絶縁膜１６を示す。
また、第２の保護絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第２の保護絶縁膜を形成するようにしても良い。
【００７４】
続いて、図２０（ｂ）に示すように、第２の保護絶縁膜１６上にレジストマスク４７を形成する。
詳細には、第２の保護絶縁膜１６上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上のゲート電極の形成予定部位を露出する開口４７ａを有するレジストマスク４７が形成される。
【００７５】
続いて、図２１（ａ）に示すように、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５をドライエッチングして開口５０を形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で行う。このドライエッチングにより、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５には、電子供給層４の表面の一部を露出する開口５０が形成される。電子供給層４の当該露出部位が、ゲート電極の形成予定部位となる。本実施形態では、図示のように、電子供給層４の表層までドライエッチングする（当該表層に浅いリセスを形成する。）。これにより、ゲート電極の直下における空乏層を拡大し、量子井戸を浅くすることができる。即ち、２ＤＥＧを当該直下において電気的に消失させることによって、ノーマリ・オフが実現する。
その後、レジストマスク４７を灰化処理等により除去する。
【００７６】
続いて、図２１（ｂ）に示すように、ゲート絶縁膜４８及び高仕事関数膜４９を順次形成した後、導電材料５１を堆積する。
詳細には、先ず、開口５０の内壁面を覆うように、第２の保護絶縁膜１６上にゲート絶縁膜４８及び高仕事関数膜４９を順次形成する。
【００７７】
ゲート絶縁膜４８としては、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚２０ｎｍ程度に堆積する。ゲート絶縁膜４８としては、ＡｌＯ膜の代わりに、ＴａＯ膜、いわゆる高誘電体（High-k）であるＨｆ，Ｔｉ，Ｚｒの酸化膜又は酸窒化膜を形成しても良い。或いは、ＡｌＯ膜、ＴａＯ膜、上記のHigh-k膜から選ばれた２種以上の膜を積層するようにしても好適である。
【００７８】
高仕事関数膜４９としては、例えばＴａＮ膜を物理蒸着（Physical Vapor Deposition：ＰＶＤ）法等により、例えば膜厚４０ｎｍ程度に堆積する。高仕事関数膜４９を形成することにより、ゲート電極の直下における量子井戸が浅くなり、ゲート電圧が０Ｖのときの当該直下における２ＤＥＧを減じることができる。
【００７９】
次に、ゲート絶縁膜４８及び高仕事関数膜４９を介して開口５０を埋め込むように、高仕事関数膜４９上の全面に導電材料５１、例えばＰＶＤ法によりＡｌを２０ｎｍ〜５０ｎｍ程度、ここでは４００ｎｍ程度の厚みに堆積する。
【００８０】
続いて、図２２（ａ）に示すように、導電材料５１上にレジストマスク５２を形成する。
詳細には、導電材料５１上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料５１上のゲート電極の形成予定部位を覆うレジストマスク５２が形成される。
【００８１】
続いて、図２２（ｂ）に示すように、ゲート電極５３を形成する。
レジストマスク５２を用いて、導電材料５１、高仕事関数膜４９、及びゲート絶縁膜４８をドライエッチングする。これにより、開口５０をゲート絶縁膜４８及び高仕事関数膜４９を介して導電材料５１で埋め込み、第２の保護絶縁膜１６上に突出するゲート電極５３が形成される。ここで、導電材料５１及び高仕事関数膜４９をドライエッチングし、第２の保護絶縁膜１６上にゲート絶縁膜４８を残すようにしても良い。
その後、レジストマスク５２を灰化処理等により除去する。
【００８２】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極５３をリソグラフィー及びドライエッチングにより形成する。このとき、第１及び第２の保護絶縁膜８，１６を形成し、開口５０を導電材料５１で埋め込むようにゲート電極５３を形成する。第１及び第２の保護絶縁膜８，１６の存在により、化合物半導体層は第１及び第２の保護絶縁膜８，１６で保護され、ゲート電極形成時におけるドライエッチング等の電子供給層４等の化合物半導体層に与えるダメージが可及的に低減する。このように本実施形態では、ゲート電極５３を形成する際に、リフトオフ法を用いずに、第１及び第２の保護絶縁膜８，１６を用いたリソグラフィー及びドライエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、化合物半導体層にダメージを与えずに良好なゲート電極５３が形成される。
【００８３】
また、本実施形態では、ゲート電極５３を形成する前に、ソース電極４５及びドレイン電極４６を形成する。そのため、ソース電極４５及びドレイン電極４６のコンタクト抵抗を低減させるための熱処理を、ゲート電極が未だ形成されていない状態で行うことができる。従って、第１の実施形態の変形例で開示したような、Ａｌのバリア膜を形成する必要がなく、製造工程を簡易化することができる。
【００８４】
続いて、図２３（ａ）に示すように、層間絶縁膜２４を形成する。
詳細には、例えばプラズマＣＶＤ法により、ゲート電極５３を覆うように、第２の保護絶縁膜１６上の全面に絶縁膜、例えばシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜２４が形成される。ここで、ゲート電極５３の突出部分に起因して第２の保護絶縁膜１６のゲート電極５３上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨ＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚１０００ｎｍ〜１５００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、層間絶縁膜２４を形成する。図２３（ａ）には、ＣＭＰ法で表面平坦化された層間絶縁膜２４を示す。
また、層間絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
【００８５】
続いて、図２３（ｂ）に示すように、ゲート電極５３、ソース電極４５、及びドレイン電極４６の接続部５５ａ，５５ｂ，５５ｃをそれぞれ形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより第２の保護絶縁膜１６及び第１の保護絶縁膜８を加工する。これにより、ゲート電極５３、ソース電極４５、及びドレイン電極４６の各々の表面の一部を露出する開口５４ａ，５４ｂ，５４ｃが形成される。
【００８６】
次に、スパッタ法又はメッキ法等により、開口５４ａ，５４ｂ，５４ｃを埋め込むように層間絶縁膜２４上に導電材料、ここではＡｌ等を堆積する。そして、層間絶縁膜２４の表面を研磨ストッパーとして導電材料をＣＭＰ法により研磨する。以上により、開口５４ａ，５４ｂ，５４ｃをそれぞれ導電材料で充填する、ゲート電極５３、ソース電極４５、及びドレイン電極４６の接続部５５ａ，５５ｂ，５５ｃが形成される。
【００８７】
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【００８８】
以上説明したように、本実施形態によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極５３、ソース電極４５、及びドレイン電極４６が各種パターンに欠陥を生ぜしめることなく形成され、ゲートリークを防止し、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【００８９】
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、ゲート電極をソース電極及びドレイン電極よりも先に形成する場合を開示するが、ゲート電極、ソース電極、及びドレイン電極の形成時のエッチングに特徴を有する。なお、第１の実施形態と同様の構成部材等については、同符号を付する。
図２４〜図３４は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００９０】
本例では先ず、第１の実施形態と同様に、図１（ａ）の工程を実行する。
続いて、図２４（ａ）に示すように、キャップ膜５に開口６０ａ，６０ｂ，６０ｃを形成する。
詳細には、先ず、キャップ膜５上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、キャップ膜５上のゲート電極、ソース電極、及びドレイン電極の領形成予定部位を露出する開口６１ａ，６１ｂ，６１ｃを有するレジストマスク６１が形成される。
【００９１】
次に、レジストマスク６１を用い、キャップ膜５をドライエッチングして開口６１ａ，６１ｂ，６１ｃを形成する。ドライエッチングは、エッチングガスとして塩素ガスを用い、平行平板型エッチング装置、ＥＣＲ(Electron Cyclotron Resonance)エッチング装置、又はＩＣＰ(Inductively Coupled Plasma)エッチング装置等を用いて行う。平行平板型エッチング装置を用いる場合には、基板温度を２５℃〜１５０℃、圧力を１０ｍTorr〜２Torr、ＲＦパワーを例えば５０Ｗ〜５００Ｗの条件で行う。ＥＣＲエッチング装置又はＩＣＰエッチング装置を用いる場合には、圧力を１ｍTorr〜５０ｍTorr、バイアスパワーを例えば０Ｗ〜８０Ｗの条件で行う。
【００９２】
このドライエッチングにより、キャップ膜５には、電子供給層４の表面の一部を露出する開口６１ａ，６１ｂ，６１ｃが形成される。電子供給層４の当該露出部位が、ゲート電極の形成予定部位となる。本実施形態では、図示のように、電子供給層４の表層までドライエッチングする（当該表層に浅いリセスを形成する。）。これにより、開口６１ａについては、ゲート電極の直下における空乏層を拡大し、量子井戸を浅くすることができる。即ち、２ＤＥＧを当該直下において電気的に消失させることによって、ノーマリ・オフが実現する。
【００９３】
本実施形態では、開口６１ａ，６１ｂ，６１ｃを同時形成する場合を例示するが、各開口を別々に形成するようにしても良い。この場合でも、上記のように開口６１ａの形成時には電子供給層４の表層までドライエッチングする。また、キャップ膜５の確実なエッチングを考慮して、開口６１ｂ，６１ｃについても同様に、電子供給層４の表層までドライエッチングすることが望ましい。
その後、レジストマスク６１を灰化処理等により除去する。
【００９４】
ここで、開口６１ａ，６１ｂ，６１ｃの形成時に、電子供給層４がエッチングによる物理的ダメージを受けることもあり得る。この物理的ダメージは、電子供給層４の原子間結合に切断が生じることである。特に、上記のように電子供給層４の表層に浅いリセスを形成した場合には配慮を要することがある。電子供給層４が物理的ダメージを受けると、所期の量子井戸が形成されず、ゲート電圧を印加しても２ＤＥＧが発生しない。このことは、ゲルマニウム又はシリコン半導体装置等では問題とはならず、２ＤＥＧの発生が必須であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の化合物半導体装置に特有の問題である。
【００９５】
本実施形態では、電子供給層４にドライエッチングによる物理的ダメージを生じた場合を想定し、ダメージ回復処理として熱処理を行う。図２４（ｂ）に示すように、ＳｉＣ基板１を熱処理する。この熱処理は、例えば窒素の雰囲気中で、０秒間〜１８０秒間、７００℃〜９００℃程度の温度で実行される。いわゆる０秒アニール（ｍsecアニール）と呼ばれる技術で熱処理を行っても良い。この熱処理により、開口６１ａ，６１ｂ，６１ｃの形成時のドライエッチングに起因して電子供給層４で切断された原子間結合が再結合し、物理的ダメージが回復する。後述するように、この物理的ダメージの十分な回復が得られる温度範囲が７００℃〜９００℃程度であることから、この温度範囲が当該熱処理の適正温度範囲である。
【００９６】
続いて、図２５（ａ）に示すように、素子分離構造７を形成する。
詳細には、リソグラフィーによりキャップ層５上の素子活性領域を覆い素子分離領域を露出するレジストマスクを形成する。このレジストマスクを用い、キャップ層５、電子供給層４、電子走行層３、バッファ層２、及びＳｉＣ基板１（の上層部分）の素子活性領域に不純物、ここではＡｒをイオン注入する。イオン注入は、加速エネルギーが例えば１００ｅＶ程度、ドーズ量が例えば１．０×１０13／ｃｍ2程度の条件で行う。このイオン注入により素子分離構造７が形成される。素子分離構造７では、ＡｌＮ、ＧａＮ、ＡｌＧａＮの結晶構造が破壊されて当該部位の２ＤＥＧが消失し、絶縁領域とされる。
その後、上記のレジストマスクを灰化処理等により除去する。
【００９７】
上記のように、素子分離構造７は結晶構造の破壊により絶縁領域とされてなるものである。従って、上記のダメージ回復の熱処理を例えば素子分離構造７の形成後に行うと、素子分離構造７における切断された原子間結合までもが再結合し、言わば素子分離に要求される絶縁性が消失してしまう。そこで本実施形態では、上記のダメージ回復の熱処理は、素子分離構造７を形成する前に実行する。これにより、電子供給層４のダメージ回復と所期の素子分離構造７の形成とを共に確実に得ることができる。
【００９８】
続いて、図２５（ｂ）に示すように、第１の保護絶縁膜８を形成する。
詳細には、例えばプラズマＣＶＤ法により、ＳｉＣ基板１の上方の全面に絶縁膜、例えばシリコン窒化膜を膜厚２０ｎｍ〜５００ｎｍ程度、ここでは３００ｎｍ程度に堆積する。これにより、第１の保護絶縁膜８が形成される。第１の保護絶縁膜８は、プラズマＣＶＤ法の代わりに熱ＣＶＤ法又はＡＬＤ法で形成しても良い。また、第１の保護絶縁膜８をシリコン酸化膜で形成したり、或いはシリコン窒化膜とシリコン酸化膜との積層構造に形成しても好適である。
【００９９】
続いて、図２６（ａ）に示すように、第１の保護絶縁膜８上にレジストマスク６２を形成する。
詳細には、第１の保護絶縁膜８上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第１の保護絶縁膜８上のゲート電極の形成予定部位を露出する開口６２ａを有するレジストマスク６２が形成される。
【０１００】
続いて、図２６（ｂ）に示すように、ダメージレスエッチングにより、第１の保護絶縁膜８のゲート電極の形成予定部位に開口８ａを形成する。
上述したように、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の化合物半導体装置では、電子供給層４がエッチングにより物理的ダメージを受けると、所期の量子井戸が形成されず、ゲート電圧を印加しても２ＤＥＧが発生しないため、特別な配慮を要する。本実施形態では、第１の保護絶縁膜８をエッチングする際にも電子供給層４への物理的ダメージを抑止すべく、レジストマスク６２を用いてダメージレスエッチングを行う。ここで用いるダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
【０１０１】
ウェットエッチングを行う場合には、エッチング液としてフッ素を含む薬液を用いる。例えば、フッ酸０．１％〜５０％及び水５０％〜０．１％の混合液、又はフッ酸０．１％〜２５％、フッ化アンモニウム０．１％〜２５％、及び水５０％〜９９．８％の混合液をエッチング液として用いる。
【０１０２】
ドライエッチングを行う場合には、平行平板型エッチング法、ＥＣＲエッチング法、ＩＣＰエッチング法、又はダウンフローエッチング法等を用いる。
平行平板型エッチング法では、基板温度を２５℃〜２００℃程度で、ＣＦ4、ＳＦ6、ＣＨＦ3のうちのいずれか１種のガス又はフッ素を含むガスの雰囲気中において、圧力を１０ｍTorr〜２Torr、ＲＦパワーを１０Ｗ〜４００Ｗの条件でエッチングする。
ＥＣＲエッチング法では、基板温度を２５℃〜２００℃程度で、ＣＦ4、ＳＦ6、ＣＨＦ3のうちのいずれか１種のガス又はフッ素を含むガスの雰囲気中において、圧力を１ｍTorr〜１Torr、ＲＦパワーを５Ｗ〜８０Ｗの条件でエッチングする。
ＩＣＰエッチング法では、基板温度を２５℃〜２００℃程度で、ＣＦ4、ＳＦ6、ＣＨＦ3のうちのいずれか１種のガス又はフッ素を含むガスの雰囲気中において、圧力を１ｍTorr〜５０ｍTorr、バイアスパワーを５Ｗ〜８０Ｗの条件でエッチングする。
ダウンフローエッチング法では、基板温度を２５℃〜２００℃程度で、ＣＦ4、ＳＦ6のうちのいずれか１種のガス又はフッ素を含むガスの雰囲気中において、圧力を３００ｍTorr〜３Torr、パワーを１００Ｗ〜１５００Ｗの条件でエッチングする。
【０１０３】
このダメージレスエッチングにより、第１の保護絶縁膜８がエッチングされ、第１の保護絶縁膜８に、上部径がレジストマスク６２の開口６２ａよりも大きく、下部径が上部径よりも小さい形状に開口８ａが形成される。開口８ａは開口６０ａと連通して一体となる。開口８ａの底部には開口６０ａの底面、即ち電子供給層４のリセス面（ゲート電極の形成予定部位）が露出するが、当該リセス面には物理的ダメージは生じない。従って、電子走行層３の電子供給層４との界面近傍には所期の良好な２ＤＥＧが得られる。
その後、レジストマスク６２を灰化処理等により除去する。
【０１０４】
続いて、図２７（ａ）に示すように、ゲート絶縁膜６３及び高仕事関数膜６４を順次形成する。
詳細には、開口８ａ，６０ａの内壁面を覆うように、第１の保護絶縁膜８上にゲート絶縁膜６３及び高仕事関数膜６４を順次形成する。
【０１０５】
ゲート絶縁膜６３としては、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚２０ｎｍ程度に堆積する。ゲート絶縁膜６３としては、ＡｌＯ膜の代わりに、ＴａＯ膜、いわゆる高誘電体（High-k）であるＨｆ，Ｔｉ，Ｚｒの酸化膜又は酸窒化膜を形成しても良い。或いは、ＡｌＯ膜、ＴａＯ膜、上記のHigh-k膜から選ばれた２種以上の膜を積層するようにしても好適である。
ゲート絶縁膜６３を形成した後に、例えば温度５５０℃で６０秒間程度の熱処理を行っても良い。
【０１０６】
高仕事関数膜６４としては、例えばＴａＮ膜を物理蒸着（Physical Vapor Deposition：ＰＶＤ）法等により、例えば膜厚４０ｎｍ程度に堆積する。「高仕事関数膜」とは、仕事関数が４．５ｅＶ以上の導電材料からなる膜を言う。高仕事関数膜１２を形成することにより、ゲート電極の直下における量子井戸が浅くなり、ゲート電圧が０Ｖのときの当該直下における２ＤＥＧを減じることができる。
【０１０７】
続いて、図２７（ｂ）に示すように、高仕事関数膜６４上に導電材料６５を形成する。
詳細には、ゲート絶縁膜６３及び高仕事関数膜６４を介して開口８ａ，６０ａを埋め込むように、高仕事関数膜６４上の全面に導電材料６５、例えばＰＶＤ法によりＡｌを２０ｎｍ〜５００ｎｍ程度、ここでは４００ｎｍ程度の厚みに堆積する。
【０１０８】
続いて、図２８（ａ）に示すように、導電材料６５上にレジストマスク６６を形成する。
詳細には、導電材料６５上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料６５上のゲート電極の形成予定部位を覆うレジストマスク６６が形成される。
【０１０９】
続いて、図２８（ｂ）に示すように、ゲート電極６７を形成する。
レジストマスク６６を用いて、導電材料６５、高仕事関数膜６４、及びゲート絶縁膜６３をドライエッチングする。ここで、ゲート電極を確実に形成するべく、図示のように、第１の保護絶縁膜８の表層までエッチングするようにしても良い。このドライエッチングにより、開口８ａ，６０ａをゲート絶縁膜６３及び高仕事関数膜６４を介して導電材料６５で埋め込み、第１の保護絶縁膜８上に突出するゲート電極６７が形成される。
その後、レジストマスク６６を灰化処理等により除去する。
【０１１０】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極６７をリソグラフィー及びドライエッチングにより形成する。このとき、第１の保護絶縁膜８を形成し、第１の保護絶縁膜８の開口８ａを導電材料６５で埋め込むようにゲート電極６７を形成する。第１の保護絶縁膜８の存在と、そのダメージレスエッチングとにより、ゲート電極形成時における電子供給層４への物理的ダメージの発生が抑止される。このように本実施形態では、ゲート電極６７を形成する際に、リフトオフ法を用いずに、第１の保護絶縁膜８を用いたリソグラフィー及びダメージレスエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、電子供給層４に物理的ダメージを与えずに良好なゲート電極６７が形成される。
【０１１１】
続いて、図２９（ａ）に示すように、第２の保護絶縁膜１６を形成する。
詳細には、例えばプラズマＣＶＤ法により、ゲート電極６７を覆うように、第１の保護絶縁膜８上の全面に絶縁膜、例えばシリコン酸化膜を膜厚３００ｎｍ程度に堆積する。これにより、第２の保護絶縁膜１６が形成される。ここで、ゲート電極６７の突出部分に起因して第２の保護絶縁膜１６のゲート電極６７上の部位には段差が形成される。この段差を除去すべく、例えばＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚５００ｎｍ〜１０００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、第２の保護絶縁膜１６を形成する。図２９（ａ）には、ＣＭＰ法で表面平坦化された第２の保護絶縁膜１６を示す。
また、第２の保護絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第２の保護絶縁膜を形成するようにしても良い。
【０１１２】
続いて、図２９（ｂ）に示すように、第２の保護絶縁膜１６上にレジストマスク６８を形成する。
詳細には、第２の保護絶縁膜１６上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口６８ａ，６８ｂを有するレジストマスク６８が形成される。
【０１１３】
続く図３０（ａ），図３１（ａ）の工程では、２段階のエッチングを行う。
先ず、図３０（ａ）に示すように、第２の保護絶縁膜１６の表面から第１の保護絶縁膜８の途中まで、一対の開口６９ａ，６９ｂを形成する。
詳細には、レジストマスク６８を用い、第２の保護絶縁膜１６の表面から第１の保護絶縁膜８の途中までドライエッチングして開口６９ａ，６９ｂを形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で、第１の保護絶縁膜８の途中で停止するように行う。このドライエッチングにより、第１の保護絶縁膜８を底部に残し、第２の保護絶縁膜１６を穿って第１の保護絶縁膜８の途中までエッチングされた開口６９ａ，６９ｂが形成される。
その後、レジストマスク６９を灰化処理等により除去する。
【０１１４】
図３０（ａ）のドライエッチングは、第１の保護絶縁膜８の途中までエッチングするものであるため、開口６９ａ，６９ｂの底部には第１の保護絶縁膜８が残存している。従って、電子供給層４のエッチングによる物理的ダメージの懸念はない。
【０１１５】
続いて、図３０（ｂ）に示すように、レジストマスク７０を形成する。
詳細には、第２の保護絶縁膜１６上の全面に開口６９ａ，６９ｂ内を埋め込むようにレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上と、開口６９ａ，６９ｂの内壁側面とをレジストで覆い、開口６９ａ，６９ｂ内に開口６９ａ，６９ｂよりも小径（幅狭）の一対の開口７０ａ，７０ｂを有するレジストパターン７０が形成される。
【０１１６】
続いて、図３１（ａ）に示すように、ダメージレスエッチングにより、第１の保護絶縁膜８に一対の開口７１ａ，７１ｂを形成する。
上述したように、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の化合物半導体装置では、電子供給層４がエッチングにより物理的ダメージを受けると、所期の量子井戸が形成されず、ゲート電圧を印加しても２ＤＥＧが発生しないため、特別な考慮を要する。本実施形態では、第１の保護絶縁膜８をエッチングする際にも電子供給層４への物理的ダメージを抑止すべく、レジストマスク７０を用いてダメージレスエッチングを行う。ここで用いるダメージレスエッチングは等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
【０１１７】
ウェットエッチングを行う場合には、図２６（ｂ）を用いて説明したダメージレスエッチングのウェットエッチングと同様の適用範囲のエッチング液を用いることができる。
ドライエッチングを行う場合には、図２６（ｂ）を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
【０１１８】
このダメージレスエッチングにより、第１の保護絶縁膜８がエッチングされ、第１の保護絶縁膜８に、上部径がレジストマスク７０の開口７０ａよりも大きく、下部径が上部径よりも小さい形状に開口７１ａ，７１ｂが形成される。開口７１ａは開口６９ａと共に、開口６０ｂと連通して一体となる。開口７１ｂは開口６９ｂと共に、開口６０ｃと連通して一体となる。開口７１ａの底部には開口６０ｂの底面、即ち電子供給層４のリセス面（ソース電極の形成予定部位）が露出する。開口７１ｂの底部には開口６０ｃの底面、即ち電子供給層４のリセス面（ドレイン電極の形成予定部位）が露出する。ダメージレスエッチングが行われるため、これらのリセス面には物理的ダメージは生じない。従って、電子走行層３の電子供給層４との界面近傍には所期の良好な２ＤＥＧが得られる。
その後、レジストマスク７０を灰化処理等により除去する。
【０１１９】
続いて、図３１（ｂ）に示すように、低仕事関数膜７２を形成した後、導電材料７３を堆積する。
詳細には、先ず、開口６０ｂ，７１ａ，６９ａが一体となった開口（開口Ａと言う）の内壁面と、開口６０ｃ，７１ｂ，６９ｂが一体となった開口（開口Ｂと言う）の内壁面とを覆うように、第２の保護絶縁膜１６上に低仕事関数膜７２を下地導電膜として形成する。低仕事関数膜７２としては、Ａｌ，Ｔｉ，メタルリッチのＴｉＮ，Ｔａ，メタルリッチのＴａＮ，Ｚｒ，メタルリッチのＴａＣ，ＮｉＳｉ2，Ａｇから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。ここでは、例えばＴａ膜をＰＶＤ法等により、例えばＤＣパワーを１ｋＷ〜１０ｋＷで膜厚１０ｎｍ程度に堆積し、低仕事関数膜７２を形成する。低仕事関数膜７２を形成することにより、ゲート電極の直下における電子供給層４とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
【０１２０】
次に、低仕事関数膜７２を介して上記の開口Ａ，Ｂを埋め込むように、低仕事関数膜７２上の全面に導電材料７３、例えばＰＶＤ法によりＡｌを例えばＤＣパワーを１ｋＷ〜１０ｋＷで３００ｎｍ程度の厚みに堆積する。
【０１２１】
続いて、図３２（ａ）に示すように、導電材料７３上にレジストマスク７４を形成する。
詳細には、導電材料７３上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料７３上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク７４が形成される。
【０１２２】
続いて、図３２（ｂ）に示すように、ソース電極７５及びドレイン電極７６を形成する。
詳細には、レジストマスク７４を用いて、導電材料７３及び低仕事関数膜７２をドライエッチングする。これにより、上記の開口Ａ，Ｂを低仕事関数膜７２を介して導電材料７３で埋め込み、第２の保護絶縁膜１６上に突出するソース電極７５及びドレイン電極７６が形成される。
その後、レジストマスク７４を灰化処理等により除去する。
【０１２３】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極７５及びドレイン電極７６をリソグラフィー及びドライエッチングにより形成する。このとき、上記の開口Ａ，Ｂを導電材料７３で埋め込むようにソース電極７５及びドレイン電極７６を形成する。第１及び第２の保護絶縁膜８，１６の存在と、第１の保護絶縁膜８のダメージレスエッチングとにより、ソース及びドレイン電極形成時における電子供給層４への物理的ダメージの発生が抑止される。このように本実施形態では、ソース電極７５及びドレイン電極７６を形成する際に、リフトオフ法を用いずに、第１及び第２の保護絶縁膜８，１６を用いたリソグラフィー及びダメージレスエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、電子供給層４に物理的ダメージを与えずに良好なソース電極７５及びドレイン電極７６が形成される。
【０１２４】
続いて、ＳｉＣ基板１に例えばＮ2雰囲気中で６００℃の熱処理を６０秒間施す。
この熱処理により、図３３（ａ）に示すように、低仕事関数膜７２のＴａと導電材料７３のＡｌとが反応し、低仕事関数膜７２がＴａＡｌ3膜７２ａとなる。この熱処理により、開口Ａ，Ｂの底面、即ち電子供給膜４のソース電極７５及びドレイン電極７６の直下の部分には、ＴａＡｌ3膜７２ａの微少なスパイクが生じる。これにより、ソース電極７５及びドレイン電極７６の電子供給層４とのコンタクト抵抗が低減する。また、Ａｌの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
【０１２５】
続いて、図３３（ｂ）に示すように、層間絶縁膜２４を形成する。
詳細には、例えばプラズマＣＶＤ法により、ソース電極７５及びドレイン電極７６を覆うように、第２の保護絶縁膜１６上の全面に絶縁膜、例えばシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜２４が形成される。ここで、ソース電極７５及びドレイン電極７６の突出部分に起因して第２の保護絶縁膜１６のソース電極７５及びドレイン電極７６上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨ＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚１０００ｎｍ〜１５００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、層間絶縁膜２４を形成する。図３３（ｂ）には、ＣＭＰ法で表面平坦化された層間絶縁膜２４を示す。
また、層間絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
【０１２６】
続いて、図３４に示すように、ゲート電極６７、ソース電極７５、及びドレイン電極７６の接続部７７ａ，７７ｂ，７７ｃをそれぞれ形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより第２の保護絶縁膜１６及び第１の保護絶縁膜８を加工する。これにより、ゲート電極６７、ソース電極７５、及びドレイン電極７６の各々の表面の一部を露出する開口７６ａ，７６ｂ，７６ｃが形成される。
【０１２７】
次に、スパッタ法又はメッキ法等により、開口７６ａ，７６ｂ，７６ｃを埋め込むように層間絶縁膜２４上に導電材料、ここではＡｌ等を堆積する。そして、層間絶縁膜２４の表面を研磨ストッパーとして導電材料をＣＭＰ法により研磨する。以上により、開口７６ａ，７６ｂ，７６ｃをそれぞれ導電材料で充填する、ゲート電極６７、ソース電極７５、及びドレイン電極７６の接続部７７ａ，７７ｂ，７７ｃが形成される。
【０１２８】
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【０１２９】
以上説明したように、本実施形態によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極６７、ソース電極７５、及びドレイン電極７６が各種パターンに欠陥を生ぜしめることなく形成され、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【０１３０】
以下、本実施形態における諸作用効果を確かめるために行ったいくつかの実験について説明する。
（実験１）
所定のブランケット基板、ここでは図３５（ｂ）に示す構造体（図１（ａ）の構造体）に対してプラズマダメージを与え、熱処理（ＲＴＡ処理）を加えて試料を作製した。熱処理は温度を７００℃、８００℃としてそれぞれ行った。試料上には、図示のように、水銀（Ｈｇ）電極を適宜付与した。この試料を用いて、２ＤＥＧの評価を行った。その結果を図３５に示す。２ＤＥＧの評価は、Ｈｇ電極を用いたＣ−Ｖ測定により行った。試料表面の周辺を０Ｖ一定としてＣ−Ｖ特性を測定すると中心電極が０Ｖでは容量を有する。更に負の電圧を加えてゆくと、ある電圧値で容量を有しなくなる。一般に、この時の電圧値をＶｐと呼び、物理的ダメージによって２ＤＥＧが消滅すると０Ｖ側へシフトする。即ち、７００℃、８００℃の熱処理により、一端消滅した２ＤＥＧが回復することが確認された。７００℃で熱処理を行った試料よりも、８００℃で熱処理を行った試料の方が回復の度合いが高いことが判る。
【０１３１】
（実験２）
図１（ａ）の構造体に幅（有効領域間の距離）が２μｍの素子分離構造（図２５（ａ）の素子分離構造７と同様のもの）を形成し、素子分離構造を挟んで構造体上に図３４のソース電極７５及びドレイン電極７６を形成して、試料を作製した。この試料を用いて、コンタクト電圧として１０Ｖを印加したときの電流値を測定した。その結果を図３６に示す。図３６で横軸の熱処理（ＲＴＡ）温度は、ソース電極７５及びドレイン電極７６の形成時の熱処理温度を示している。これは、熱処理による電子供給層４の結晶回復が微量ではあるが開始されていることを意味している。このことから、図２４（ｂ）で説明したダメージ回復の熱処理は、素子分離構造７の形成工程の前に行う方が良いことが判る。
【０１３２】
（実験３）
本実施形態により、実際に製造したコンタクト抵抗の測定用パターンの電気特性を測定した。その結果を図３７に示す。１００個の電極のチェーンとし、チェーン抵抗値を電極の個数で割った値を縦軸とする。図３７では、ソース及びドレイン電極の形成時における熱処理による温度依存性が見られる。ソース及びドレイン電極の形成時の温度が高いほど、コンタクト抵抗が低いことが判る。本実施形態により、好適な低コンタクト抵抗値が得られることが確認された。
【０１３３】
（変形例）
以下、第３の実施形態の変形例について説明する。本例では、第３の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、ゲート電極の下地膜構成が若干異なる点で第３の実施形態と相違する。なお、第３の実施形態と同様の構成部材等については、同符号を付する。
図３８は、第３の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【０１３４】
本例では先ず、第３の実施形態と同様に、図１（ａ）、図２４（ａ）〜図２６（ｂ）の各工程を実行する。
続いて、図３８（ａ）に示すように、ゲート絶縁膜８１、高仕事関数膜８２、及びバリア膜８３を順次形成する。その後、図２７（ｂ）と同様の工程では、バリア膜８３と接するように導電材料６５を堆積する。
詳細には、先ず、開口８ａ，６０ａの内壁面を覆うように、第１の保護絶縁膜８上にゲート絶縁膜８１、高仕事関数膜８２、及びバリア膜８３を順次形成する。
【０１３５】
ゲート絶縁膜８１としては、Ｓｉ，Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｌａ，Ｙ，Ｎｉの酸化膜又は酸窒化膜、或いはこれらから選ばれた２種以上の膜を積層する。ここでは、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚１ｎｍ〜５０ｎｍ程度に堆積し、ゲート絶縁膜８１を形成する。
【０１３６】
高仕事関数膜８２としては、Ａｕ，Ｎｉ，Ｃｏ，窒素リッチのＴｉＮ，窒素リッチのＴａＮ，カーボンリッチのＴａＣ，Ｐｔ，Ｗ，Ｒｕ，Ｎｉ3Ｓｉ，Ｐｄから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。ここでは、例えば窒素リッチのＴｉＮを膜厚２０ｎｍ程度に堆積し、高仕事関数膜８２を形成する。
バリア膜８３としては、例えばＴａＮ膜をＰＶＤ法又はＡＬＤ法等により、例えば膜厚０．１ｎｍ〜５０ｎｍ程度に堆積する。
【０１３７】
バリア膜８３は、高仕事関数膜８２と導電材料６５との間に形成されている。バリア膜８３により、後の工程でＳｉＣ基板１を５５０℃〜６５０℃で熱処理する際に、導電材料６５のＡｌがゲート絶縁膜８１を貫通してゲート電極の直下の電子供給層４に到達することが防止される。バリア膜８３は、窒素リッチであるほど、そのバリア性に優れている。バリア膜８３として窒素リッチのＴａＮを形成する場合には、その膜厚を０．１ｎｍ〜１０ｎｍとすることが好適である。
なお、バリア膜８３を形成せずに、高仕事関数膜８２をバリア膜８３と同様に窒素リッチのＴａＮで形成（即ち、高仕事関数膜８２をバリア膜を兼ねるように形成）し、高仕事関数膜８２と接するように導電材料６５を堆積しても良い。
【０１３８】
続いて、第１の実施形態における図２８（ａ）〜図３２（ｂ）と同様の工程を順次行う。
ここで、図２８（ｂ）の工程では、レジストマスク６６を用いて、導電材料６５、バリア膜８３、高仕事関数膜８２、ゲート絶縁膜８１をドライエッチングし、ゲート電極６７を形成する。
【０１３９】
続いて、図３８（ｂ）に示すように、ＳｉＣ基板１を熱処理する。この熱処理は、希ガス、窒素、酸素、アンモニア、水素ガスのうちいずれか１種のガス又は２種以上の混合ガスの雰囲気中で、０秒間〜１８０秒間、５５０℃〜６５０℃の温度で実行される。ここでは、例えばＮ2雰囲気中で６００℃、６０秒間の熱処理とする。この熱処理により、第１の実施形態でも説明したように、低仕事関数膜７２がＴａＡｌ3膜７２ａとなってスパイクが形成され、ソース電極７５及びドレイン電極７６の電子供給層４とのコンタクト抵抗が低減する。
【０１４０】
本例では、ゲート電極６７と高仕事関数膜８２の間にバリア膜８３が形成されている。バリア膜８３が存在するため、上記の熱処理を行ったときに、ゲート電極６７のＡｌの高仕事関数膜８２側への拡散が防止される。これにより、ゲート電極６７のＡｌのゲート絶縁膜８１に対してＡｌスパイクが形成されることなく、ゲートリークの発生が抑止される。また、バリア膜８３の存在により、低仕事関数のＡｌがゲート絶縁膜８１の直上へ拡散することなく、所期の浅い量子井戸を得ることができる。
【０１４１】
続いて、第１の実施形態における図３３（ｂ）及び図３４と同様の工程を順次行い、ゲート電極６７、ソース電極７５、及びドレイン電極７６の接続部７７ａ，７７ｂ，７７ｃが形成される。
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【０１４２】
以上説明したように、本例によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極６７、ソース電極７５、及びドレイン電極７６が各種パターンに欠陥を生ぜしめることなく形成され、ゲートリークを防止し、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【０１４３】
（第４の実施形態）
本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ソース電極及びドレイン電極をゲート電極よりも先に形成する場合を開示する。なお、第３の実施形態と同様の構成部材等については、同符号を付する。
図３９〜図４６は、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【０１４４】
本例では先ず、第３の実施形態と同様に、図１（ａ）、図２４（ａ）〜図２５（ｂ）の各工程を実行する。
続いて、図３９（ａ）に示すように、第１の保護絶縁膜８上にレジストマスク９１を形成する。
詳細には、第１の保護絶縁膜８上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第１の保護絶縁膜８上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口９１ａ，９１ｂを有するレジストマスク９１が形成される。
【０１４５】
続いて、図３９（ｂ）に示すように、ダメージレスエッチングにより、第１の保護絶縁膜８のソース電極及びドレイン電極の形成予定部位に一対の開口８ｂ，８ｃを形成する。
ダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
【０１４６】
ウェットエッチングを行う場合には、第３の実施形態における図２６（ｂ）を用いて説明したダメージレスエッチングのウェットエッチングと同様の適用範囲のエッチング液を用いることができる。
ドライエッチングを行う場合には、第３の実施形態における図２６（ｂ）を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
【０１４７】
このダメージレスエッチングにより、第１の保護絶縁膜８がエッチングされ、第１の保護絶縁膜８に、上部径がレジストマスク９１の開口９１ａ，９１ｂよりも大きく、下部径が上部径よりも小さい形状に開口８ｂ，８ｃが形成される。開口８ｂ，８ｃは開口６０ｂ，６０ｃと連通して一体となる。開口８ｂの底部には開口６０ｂの底面、即ち電子供給層４のリセス面（ソース電極の形成予定部位）が露出する。開口８ｃの底部には開口６０ｃの底面、即ち電子供給層４のリセス面（ドレイン電極の形成予定部位）が露出する。ダメージレスエッチングが行われるため、これらのリセス面には物理的ダメージは生じない。従って、電子走行層３の電子供給層４との界面近傍には所期の良好な２ＤＥＧが得られる。
その後、レジストマスク９１を灰化処理等により除去する。
【０１４８】
続いて、図４０（ａ）に示すように、低仕事関数膜９２を形成した後、導電材料９３を堆積する。
詳細には、先ず、開口８ｂ，６０ｂの内壁面と、開口８ｃ，６０ｃが一体となった開口の内壁面とを覆うように、第２の保護絶縁膜１６上に低仕事関数膜９２を下地導電膜として形成する。低仕事関数膜９２としては、Ａｌ，Ｔｉ，メタルリッチのＴｉＮ，Ｔａ，メタルリッチのＴａＮ，Ｚｒ，メタルリッチのＴａＣ，ＮｉＳｉ2，Ａｇから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。ここでは、例えばＴａ膜をＰＶＤ法等により、例えばＤＣパワーを１ｋＷ〜１０ｋＷで膜厚１０ｎｍ程度に堆積し、低仕事関数膜９２を形成する。低仕事関数膜９２を形成することにより、ゲート電極の直下における電子供給層４とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
【０１４９】
次に、低仕事関数膜９２を介して開口８ｂ，６０ｂ及び開口８ｃ，６０ｃを埋め込むように、低仕事関数膜９２上の全面に導電材料９３、例えばＰＶＤ法によりＡｌを例えばＤＣパワーを１ｋＷ〜１０ｋＷで３００ｎｍ程度の厚みに堆積する。
【０１５０】
続いて、図４０（ｂ）に示すように、導電材料９３上にレジストマスク９４を形成する。
詳細には、導電材料９３上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料９３上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク９４が形成される。
【０１５１】
続いて、図４１（ａ）に示すように、ソース電極９５及びドレイン電極９６を形成する。
詳細には、レジストマスク９４を用いて、導電材料９３及び低仕事関数膜９２をドライエッチングする。これにより、開口８ｂ，６０ｂ及び開口８ｃ，６０ｃを低仕事関数膜９２を介して導電材料９３で埋め込み、第２の保護絶縁膜１６上に突出するソース電極９５及びドレイン電極９６が形成される。
その後、レジストマスク９４を灰化処理等により除去する。
【０１５２】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極９５及びドレイン電極９６をリソグラフィー及びドライエッチングにより形成する。このとき、開口８ｂ，６０ｂ及び開口８ｃ，６０ｃを導電材料９３で埋め込むようにソース電極９５及びドレイン電極９６を形成する。第１の保護絶縁膜８の存在と、そのダメージレスエッチングとにより、ソース及びドレイン電極形成時における電子供給層４への物理的ダメージの発生が抑止される。このように本実施形態では、ソース電極９５及びドレイン電極９６を形成する際に、リフトオフ法を用いずに、第１の保護絶縁膜８を用いたリソグラフィー及びダメージレスエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、電子供給層４に物理的ダメージを与えずに良好なソース電極９５及びドレイン電極９６が形成される。
【０１５３】
続いて、ＳｉＣ基板１に例えばＮ2雰囲気中で６００℃の熱処理を６０秒間施す。
この熱処理により、図４１（ｂ）に示すように、低仕事関数膜９２のＴａと導電材料９３のＡｌとが反応し、低仕事関数膜９２がＴａＡｌ3膜９２ａとなる。この熱処理により、開口８ｂ，６０ｂ及び開口８ｃ，６０ｃの底面、即ち電子供給膜４のソース電極９５及びドレイン電極９６の直下の部分には、ＴａＡｌ3膜９２ａの微少なスパイクが生じる。これにより、ソース電極９５及びドレイン電極９６の電子供給層４とのコンタクト抵抗が低減する。また、Ａｌの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
【０１５４】
続いて、図４２（ａ）に示すように、第２の保護絶縁膜１６を形成する。
詳細には、例えばプラズマＣＶＤ法により、ソース電極９５及びドレイン電極９６を覆うように、第１の保護絶縁膜８上の全面に絶縁膜、例えばシリコン酸化膜を膜厚３００ｎｍ程度に堆積する。これにより、第２の保護絶縁膜１６が形成される。ここで、ソース電極９５及びドレイン電極９６の突出部分に起因して第２の保護絶縁膜１６のソース電極９５及びドレイン電極９６上の部位には段差が形成される。この段差を除去すべく、例えばＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚５００ｎｍ〜１０００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、第２の保護絶縁膜１６を形成する。図４２（ａ）には、ＣＭＰ法で表面平坦化された第２の保護絶縁膜１６を示す。
また、第２の保護絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第２の保護絶縁膜を形成するようにしても良い。
【０１５５】
続いて、図４２（ｂ）に示すように、第２の保護絶縁膜１６上にレジストマスク１１０を形成する。
詳細には、第２の保護絶縁膜１６上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上のゲート電極の形成予定部位を露出する開口１１０ａを有するレジストマスク１１０が形成される。
【０１５６】
続く図４３（ａ），図４４（ａ）の工程では、２段階のエッチングを行う。
先ず、図４３（ａ）に示すように、第２の保護絶縁膜１６の表面から第１の保護絶縁膜８の途中まで、開口９０を形成する。ここでは、第１の保護絶縁膜８の表面まで開口９０を形成する場合を例示する。
詳細には、レジストマスク１１０を用い、第２の保護絶縁膜１６の表面から第１の保護絶縁膜８の表面までドライエッチングして開口９０を形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で、第１の保護絶縁膜８の表面で停止するように行う。このドライエッチングにより、第１の保護絶縁膜８を底部に残し、第２の保護絶縁膜１６を穿って第１の保護絶縁膜８の表面までエッチングされた開口９０が形成される。
その後、レジストマスク１１０を灰化処理等により除去する。
【０１５７】
図４３（ａ）のドライエッチングは、第１の保護絶縁膜８の表面までエッチングするものであるため、開口９０の底部には第１の保護絶縁膜８が残存している。従って、電子供給層４のエッチングによる物理的ダメージの懸念はない。
【０１５８】
続いて、図４３（ｂ）に示すように、レジストマスク９７を形成する。
詳細には、第２の保護絶縁膜１６上の全面に開口９０内を埋め込むようにレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上と、開口９０の内壁側面とをレジストで覆い、開口９０内に開口９０よりも小径（幅狭）の開口９７ａを有するレジストパターン９７が形成される。
【０１５９】
続いて、図４４（ａ）に示すように、ダメージレスエッチングにより、第１の保護絶縁膜８に開口９８を形成する。
ここで用いるダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
【０１６０】
ウェットエッチングを行う場合には、第３の実施形態における図２６（ｂ）を用いて説明したダメージレスエッチングのウェットエッチングと同様の適用範囲のエッチング液を用いることができる。
ドライエッチングを行う場合には、第３の実施形態における図２６（ｂ）を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
【０１６１】
このダメージレスエッチングにより、第１の保護絶縁膜８がエッチングされ、第１の保護絶縁膜８に、上部径がレジストマスク９７の開口９７ａよりも大きく、下部径が上部径よりも小さい形状に開口９８が形成される。開口９８は開口９０と共に、開口６０ａと連通して一体となる。開口９８の底部には開口６０ａの底面、即ち電子供給層４のリセス面（ゲート電極の形成予定部位）が露出する。ダメージレスエッチングが行われるため、当該リセス面には物理的ダメージは生じない。従って、電子走行層３の電子供給層４との界面近傍には所期の良好な２ＤＥＧが得られる。
その後、レジストマスク９７を灰化処理等により除去する。
【０１６２】
続いて、図４４（ｂ）に示すように、ゲート絶縁膜９９及び高仕事関数膜１０１を順次形成する。
詳細には、開口６０ａ，９０，９８が一体となった開口（開口Ｃと言う。）の内壁面を覆うように、第２の保護絶縁膜１６上にゲート絶縁膜９９及び高仕事関数膜１０１を順次形成する。
【０１６３】
ゲート絶縁膜９９としては、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚２０ｎｍ程度に堆積する。ゲート絶縁膜９９としては、ＡｌＯ膜の代わりに、ＴａＯ膜、いわゆる高誘電体（High-k）であるＨｆ，Ｔｉ，Ｚｒの酸化膜又は酸窒化膜を形成しても良い。或いは、ＡｌＯ膜、ＴａＯ膜、上記のHigh-k膜から選ばれた２種以上の膜を積層するようにしても好適である。
ゲート絶縁膜９９を形成した後に、例えば温度５５０℃で６０秒間程度の熱処理を行っても良い。
【０１６４】
高仕事関数膜１０１としては、例えばＴａＮ膜を物理蒸着（Physical Vapor Deposition：ＰＶＤ）法等により、例えば膜厚４０ｎｍ程度に堆積する。「高仕事関数膜」とは、仕事関数が４．５ｅＶ以上の導電材料からなる膜を言う。高仕事関数膜１２を形成することにより、ゲート電極の直下における量子井戸が浅くなり、ゲート電圧が０Ｖのときの当該直下における２ＤＥＧを減じることができる。
【０１６５】
続いて、図４４（ｂ）に示すように、高仕事関数膜１０１上に導電材料１０２を形成する。
詳細には、ゲート絶縁膜９９及び高仕事関数膜１０１を介して上記の開口Ｃを埋め込むように、高仕事関数膜１０１上の全面に導電材料１０２、例えばＰＶＤ法によりＡｌを２０ｎｍ〜５００ｎｍ程度、ここでは４００ｎｍ程度の厚みに堆積する。
【０１６６】
続いて、図４５（ａ）に示すように、導電材料１０２上にレジストマスク１００を形成する。
詳細には、導電材料１０２上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料１０２上のゲート電極の形成予定部位を覆うレジストマスク１００が形成される。
【０１６７】
続いて、図４５（ｂ）に示すように、ゲート電極１０３を形成する。
レジストマスク１００を用いて、導電材料１０２、高仕事関数膜１０１、及びゲート絶縁膜９９をドライエッチングする。ここで、ゲート電極を確実に形成するべく、図示のように、第２の保護絶縁膜１６の表層までエッチングするようにしても良い。このドライエッチングにより、上記の開口Ｃをゲート絶縁膜９９及び高仕事関数膜１０１を介して導電材料１０２で埋め込み、第２の保護絶縁膜１６上に突出するゲート電極１０３が形成される。
その後、レジストマスク１００を灰化処理等により除去する。
【０１６８】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１０３をリソグラフィー及びドライエッチングにより形成する。このとき、第１及び第２の保護絶縁膜８，１６を形成し、上記の開口Ｃを導電材料１０２で埋め込むようにゲート電極１０３を形成する。第１及び第２の保護絶縁膜８，１６の存在と、第１の保護絶縁膜８のダメージレスエッチングとにより、ゲート電極形成時における電子供給層４への物理的ダメージの発生が抑止される。このように本実施形態では、ゲート電極１０３を形成する際に、リフトオフ法を用いずに、第１及び第２の保護絶縁膜８，１６を用いたリソグラフィー及びダメージレスエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、電子供給層４に物理的ダメージを与えずに良好なゲート電極１０３が形成される。
【０１６９】
また、本実施形態では、ゲート電極１０３を形成する前に、ソース電極９５及びドレイン電極９６を形成する。そのため、ソース電極９５及びドレイン電極９６のコンタクト抵抗を低減させるための熱処理を、ゲート電極が未だ形成されていない状態で行うことができる。従って、第１の実施形態の変形例で開示したような、Ａｌのバリア膜を形成する必要がなく、製造工程を簡易化することができる。
【０１７０】
続いて、図４６（ａ）に示すように、層間絶縁膜２４を形成する。
詳細には、例えばプラズマＣＶＤ法により、ゲート電極１０３を覆うように、第２の保護絶縁膜１６上の全面に絶縁膜、例えばシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜２４が形成される。ここで、ゲート電極１０３の突出部分に起因して第２の保護絶縁膜１６のゲート電極１０３上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨ＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚１０００ｎｍ〜１５００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、層間絶縁膜２４を形成する。図４６（ａ）には、ＣＭＰ法で表面平坦化された層間絶縁膜２４を示す。
また、層間絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
【０１７１】
続いて、図４６（ｂ）に示すように、ゲート電極１０３、ソース電極９５、及びドレイン電極９６の接続部１０５ａ，１０５ｂ，１０５ｃをそれぞれ形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより第２の保護絶縁膜１６及び第１の保護絶縁膜８を加工する。これにより、ゲート電極１０３、ソース電極９５、及びドレイン電極９６の各々の表面の一部を露出する開口１０４ａ，１０４ｂ，１０４ｃが形成される。
【０１７２】
次に、スパッタ法又はメッキ法等により、開口１０４ａ，１０４ｂ，１０４ｃを埋め込むように層間絶縁膜２４上に導電材料、ここではＡｌ等を堆積する。そして、層間絶縁膜２４の表面を研磨ストッパーとして導電材料をＣＭＰ法により研磨する。以上により、開口７６ａ，７６ｂ，７６ｃをそれぞれ導電材料で充填する、ゲート電極１０３、ソース電極９５、及びドレイン電極９６の接続部１０５ａ，１０５ｂ，１０５ｃが形成される。
【０１７３】
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【０１７４】
以上説明したように、本実施形態によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１０３、ソース電極９５、及びドレイン電極９６が各種パターンに欠陥を生ぜしめることなく形成され、ゲートリークを防止し、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【０１７５】
第１〜第４の実施形態及び諸変形例では、化合物半導体装置として窒化物半導体装置のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、これに限定されるものではない。適用可能な化合物半導体装置としては、ＡｌＧａＮ及びＧａＮを用いるもの以外にも、例えば以下のものが考えられる。
【０１７６】
（１）ＩｎＡｌＮ及びＡｌＮを用いる場合
ＩｎＡｌＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、電子走行層にＩｎＡｌＮを、電子供給層にＡｌＮを用いる。また、キャップ層には、例えばｎ型不純物濃度の高いｎ+−ＩｎＡｌＮを用いる。
【０１７７】
（２）ＩｎＡｌＧａＮ及びＡｌＮを用いる場合
ＩｎＡｌＧａＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、電子走行層にＩｎＡｌＧａＮを、電子供給層にＡｌＮを用いる。また、キャップ層には、例えばｎ型不純物濃度の高いｎ+−ＩｎＡｌＧａＮを用いる。
【０１７８】
（３）ＩｎＡｌＮ及びＩｎＡｌＧａＮを用いる場合
ＩｎＡｌＮとＩｎＡｌＧａＮとでは、そのＩｎ，Ａｌ，Ｇａの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、ＩｎＡｌＮの格子定数をＩｎＡｌＧａＮの格子定数よりも小さくしたり、逆にＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくすることができる。ここでは、ＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくする場合を例示する。
この場合、電子走行層にＩｎＡｌＮを、電子供給層にＩｎＡｌＧａＮを用いる。また、キャップ層には、例えばｎ型不純物濃度の高いｎ+−ＩｎＡｌＮを用いる。
【０１７９】
（４）Ａｌ組成の異なるＡｌＧａＮを用いる場合
同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。１種の化合物半導体で格子定数の異なるものとしては、例えば、ＡｌＧａＮについて、Ａｌ0.3Ｇａ0.7ＮとＡｌ0.5Ｇａ0.5Ｎとすることが考えられる。ＡｌＧａＮでは、Ａｌの組成比率が大きいほど格子定数が小さくなる。従って、Ａｌ0.5Ｇａ0.5ＮはＡｌ0.3Ｇａ0.7Ｎよりも格子定数が小さい。
この場合、電子走行層にＡｌ0.3Ｇａ0.7Ｎを、電子供給層にＡｌ0.5Ｇａ0.5Ｎを用いる。また、キャップ層には、例えばｎ型不純物濃度の高いｎ+−Ａｌ0.3Ｇａ0.7Ｎを用いる。
【０１８０】
以下、化合物半導体装置の製造方法及び化合物半導体装置の諸態様を付記としてまとめて記載する。
【０１８１】
（付記１）基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記化合物半導体層の一部を露出する第１の開口を形成する工程と、
前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくともゲート絶縁膜を介して第１の導電材料を形成する工程と、
前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してゲート電極を形成する工程と、
前記ゲート電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第２の開口を形成する工程と、
前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくとも第２の導電材料を形成する工程と、
前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してソース電極及びドレイン電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【０１８２】
（付記２）前記第１の導電材料を形成する工程では、前記第１の開口の内壁面を覆うように前記第１の絶縁膜上に少なくとも、ＴａＮを含有する第１の導電膜を更に形成し、前記第１の導電膜上に前記第１の導電材料を形成し、
前記第１の導電材料を形成する工程の後、前記基板を熱処理する工程を更に含むことを特徴とする付記１に記載の化合物半導体装置の製造方法。
【０１８３】
（付記３）前記第１の導電膜は、Ｔａの組成比よりもＮの組成比が大きいＴａＮを含有することを特徴とする付記２に記載の化合物半導体装置の製造方法。
【０１８４】
（付記４）前記第１の導電材料を形成する工程では、前記第１の開口の内壁面を覆うように前記第１の絶縁膜上に前記ゲート絶縁膜及び仕事関数が４．５ｅＶ以上である第２の導電膜を形成することを特徴とする付記１に記載の化合物半導体装置の製造方法。
【０１８５】
（付記５）前記第２の導電材料を形成する工程では、前記第２の開口の内壁面を覆うように前記第２の絶縁膜上に仕事関数が４．５ｅＶ未満である第３の導電膜を形成し、前記第３の導電膜を介して前記第２の開口を埋め込むように前記第２の導電材料を形成することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
【０１８６】
（付記６）基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第１の開口を形成する工程と、
前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくとも第１の導電材料を形成する工程と、
前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する第２の開口を形成する工程と、
前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくともゲート絶縁膜を介して第２の導電材料を形成する工程と、
前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してゲート電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【０１８７】
（付記７）前記第１の開口を形成する工程では、前記第１の絶縁膜を等方性エッチングして前記第１の開口を形成し、
前記第２の開口を形成する工程では、前記第１の絶縁膜を穿ち前記化合物半導体層には非到達に異方性エッチングした後、残りの前記第１の絶縁膜を等方性エッチングして、前記第２の開口を形成することを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１８８】
（付記８）前記第２の開口を形成する工程では、
前記異方性エッチングは、前記第２の絶縁膜上に第３のマスクを形成し、前記第３のマスクを用いて行い、
前記等方性エッチングは、前記第２の絶縁膜上及び前記異方性エッチングによる被加工側面を覆うように第４のマスクを形成し、前記第４のマスクを用いて行うことを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１８９】
（付記９）前記化合物半導体層を形成した後、前記第１の絶縁膜を形成する前に、
前記第１の電極の形成部位及び前記第２の電極の形成部位に相当する前記化合物半導体層の表層をエッチングする工程と、
前記表層をエッチングした後、前記基板を熱処理する工程と、
前記熱処理の後、前記化合物半導体層の素子分離領域に素子分離構造を形成する工程と
を更に含むことを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【０１９０】
（付記１０）基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ゲート電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第１の開口を少なくともゲート絶縁膜を介して第１の導電材料で埋め込んで形成されており、
前記ソース電極及びドレイン電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第２の開口を少なくとも第２の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
【０１９１】
（付記１１）前記ゲート絶縁膜上に少なくとも、ＴａＮを含有する第１の導電膜を更に含み、
前記ゲート電極は、前記第１の開口を少なくとも前記ゲート絶縁膜及び前記第１の導電膜を介して前記第１の導電膜が前記第１の導電材料と接するように前記第１の導電材料で埋め込んで形成されていることを特徴とすることを特徴とする付記１０に記載の化合物半導体装置。
【０１９２】
（付記１２）前記ゲート絶縁膜上に仕事関数が４．５ｅＶ以上である第２の導電膜を更に含み、
前記ゲート電極は、前記第１の開口を少なくとも前記ゲート絶縁膜及び前記第２の導電膜を介して前記第１の導電材料で埋め込んで形成されていることを特徴とする付記１０〜１１のいずれか１項に記載の化合物半導体装置。
【０１９３】
（付記１３）前記第２の導電膜は、Ｔａの組成比よりもＮの組成比が大きいＴａＮを含有することを特徴とする付記１０〜１２に記載の化合物半導体装置。
【０１９４】
（付記１４）基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ソース電極及び前記ドレイン電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第１の開口を少なくとも第１の導電材料で埋め込んで形成されており、
前記ゲート電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第２の開口を少なくともゲート絶縁膜を介して第２の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
【０１９５】
（付記１５）前記第１の開口は、上部径が下部径よりも大きい形状に形成されており、
前記第２の開口は、前記第２の絶縁膜を穿ち前記化合物半導体層には非到達の上部開口と、残りの前記第１の絶縁膜に形成されて前記化合物半導体層を露出する、下部径が前記上部開口よりも小径の下部開口とが連通するように形成されていることを特徴とする付記１０〜１４のいずれか１項に記載の化合物半導体装置。
【符号の説明】
【０１９６】
１ ＳｉＣ基板
２ バッファ層
３ 電子走行層
４ 電子供給層
５ キャップ層
６，９，１４，１７，２１，４１，４４，４７，５２，６１，６２，６６，６８，７０，７４，９１，９４，９７，１００，１１０ レジストマスク
７ 素子分離構造
８ 第１の保護絶縁膜
８ａ，８ｂ，８ｃ，９ａ，１０，１７ａ，１７ｂ，２０ａ，２０ｂ，２５ａ，２５ｂ，２５ｃ，４０ａ，４０ｂ，４１ａ，４１ｂ，４５，４７ａ，５０，５４ａ，５４ｂ，５４ｃ，６０ａ，６０ｂ，６０ｃ，６１ａ，６１ｂ，６１ｃ，６２ａ，６８ａ，６８ｂ，６９ａ，６９ｂ，７０ａ，７０ｂ，７１ａ，７１ｂ，９０，９１ａ，９１ｂ，９６ａ，９７ａ，９８，１０４ａ，１０４ｂ，１０４ｃ，１１０ａ 開口
１１，３１，４８，６３，８１，９９ ゲート絶縁膜
１２，３２，４９，６４，８２，１０１ 高仕事関数膜
１３，１９，４３，５１，６５，７３，９３，１０２ 導電材料
１５，５３，６７，１０３ ゲート電極
１６ 第２の保護絶縁膜
１８，４２，７２，９２ 低仕事関数膜
１８ａ，４２ａ，７２ａ，９２ａ ＴａＡｌ3膜
１８ｂ スパイク
２２，４５，７５，９５ ソース電極
２３，４６，７６，９６ ドレイン電極
２４ 層間絶縁膜
２６ａ，２６ｂ，２６ｃ，５５ａ，５５ｂ，５５ｃ，１０５ａ，１０５ｂ，１０５ｃ 接続部
３３，８３ バリア膜
【技術分野】
【０００１】
本発明は、化合物半導体層を備えた化合物半導体装置の製造方法及び化合物半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体装置としての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極によって、高濃度の２次元電子ガス（Two-Dimensional Electron Gas：２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、電源装置及び高周波増幅器に用いる半導体装置として注目を集めている。
【０００３】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の窒化物半導体装置は、電子走行層及び電子供給層等からなる窒化物半導体層上にゲート電極、ソース電極、及びドレイン電極を有する。これらゲート電極、ソース電極、及びドレイン電極は、いわゆるリフトオフ法を用いて形成される。
【０００４】
ソース電極及びドレイン電極を形成するには、先ず、窒化物半導体層上にレジストを塗付し、リソグラフィーによりレジストを加工して、ソース電極の形成部位及びドレイン電極の形成部位に開口を有するレジストマスクを形成する。電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、各開口を埋め込むようにレジストマスク上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＴｉ／Ａｌを除去する。その後、基板を熱処理し、オーミックコンタクトを確立する。以上により、窒化物半導体層上には、ソース電極及びドレイン電極が形成される。
【０００５】
ゲート電極を形成するには、先ず、窒化物半導体層上にレジストを塗付し、リソグラフィーによりレジストを加工して、ゲート電極の形成部位に開口を有するレジストマスクを形成する。電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口を埋め込むようにレジストマスク上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＮｉ／Ａｕを除去する。以上により、窒化物半導体層上には、ソース電極とドレイン電極との間にゲート電極が形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７０５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ゲート電極、ソース電極、及びドレイン電極を上記のようにリフトオフ法を用いて形成すると、リフトされた電極材料の金属片の一部が基板表面に再付着する。この再付着した金属片に起因して、後の諸工程で各種パターンを形成する際に当該パターンに欠陥が発生する。欠陥の発生が懸念される各種パターンとしては、例えば以下のものが挙げられる。先ず、ソース電極及びドレイン電極をゲート電極よりも前に形成する場合にはゲート電極が考えられる。ソース電極及びドレイン電極をゲート電極よりも後に形成する場合にはソース電極及びドレイン電極が考えられる。また、ゲート電極、ソース電極、及びドレイン電極と接続される接続部や各種の層間絶縁膜等も挙げられる。これらのパターンに欠陥が発生すると、窒化物半導体装置のデバイス特性に著しい劣化が生じるという問題がある。
【０００８】
本発明は、上記の問題に鑑みてなされたものであり、リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成し、優れたデバイス特性を有する化合物半導体装置を容易且つ確実に実現する化合物半導体装置の製造方法及び化合物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
化合物半導体装置の製造方法の一態様は、基板の上方に化合物半導体層を形成する工程と、前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記化合物半導体層の一部を露出する第１の開口を形成する工程と、前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくともゲート絶縁膜を介して第１の導電材料を形成する工程と、前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してゲート電極を形成する工程と、前記ゲート電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第２の開口を形成する工程と、前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくとも第２の導電材料を形成する工程と、前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してソース電極及びドレイン電極を形成する工程とを含む。
【００１０】
化合物半導体装置の製造方法の他態様は、基板の上方に化合物半導体層を形成する工程と、前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第１の開口を形成する工程と、前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくとも第１の導電材料を形成する工程と、前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してソース電極及びドレイン電極を形成する工程と、前記ソース電極及び前記ドレイン電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する第２の開口を形成する工程と、前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくともゲート絶縁膜を介して第２の導電材料を形成する工程と、前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してゲート電極を形成する工程とを含む。
【００１１】
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された化合物半導体層と、前記化合物半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極とを含み、前記ゲート電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第１の開口を少なくともゲート絶縁膜を介して第１の導電材料で埋め込んで形成されており、前記ソース電極及びドレイン電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第２の開口を少なくとも第２の導電材料で埋め込んで形成されている。
【００１２】
化合物半導体装置の他態様は、基板と、前記基板の上方に形成された化合物半導体層と、前記化合物半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極とを含み、前記ソース電極及びドレイン電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第１の開口を第１の導電材料で埋め込んで形成されており、前記ゲート電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第２の開口を少なくともゲート絶縁膜を介して少なくとも第２の導電材料で埋め込んで形成されている。
【発明の効果】
【００１３】
上記の各態様によれば、リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極が各種パターンに欠陥を生ぜしめることなく形成され、優れたデバイス特性を有する化合物半導体装置が容易且つ確実に実現される。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図９】熱処理によるＴａ膜とＡｌ膜との反応を説明するための概略断面図である。
【図１０】第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１１】第１の実施形態の変形例における実験１の結果を示す特性図である。
【図１２】第１の実施形態の変形例における実験２の結果を示す特性図である。
【図１３】第１の実施形態の変形例における実験３の結果を示す特性図である。
【図１４】第１の実施形態の変形例における実験４の結果を示す特性図である。
【図１５】第１の実施形態の変形例における実験５の結果を示す特性図である。
【図１６】第１の実施形態の変形例における実験６の結果を示す特性図である。
【図１７】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２４】第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２５】図２４に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２６】図２５に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２７】図２６に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２８】図２７に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２９】図２８に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３０】図２９に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３１】図３０に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３２】図３１に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３３】図３２に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３４】図３３に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３５】第３の実施形態の変形例における実験１の結果を説明するための図である。
【図３６】第３の実施形態の変形例における実験２の結果を示す特性図である。
【図３７】第３の実施形態の変形例における実験３の結果を示す特性図である。
【図３８】第３の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図３９】第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４０】図３９に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４１】図４０に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４２】図４１に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４３】図４２に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４４】図４３に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４５】図４４に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４６】図４５に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、化合物半導体装置の製造方法及び化合物半導体装置の諸実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、化合物半導体装置の構成をその製造方法と共に説明する。
【００１６】
（第１の実施形態）
本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ゲート電極をソース電極及びドレイン電極よりも先に形成する場合を開示する。
図１〜図８は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１７】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、バッファ層２、電子走行層３、電子供給層４、及びキャップ層５を順次形成する。
バッファ層２がＡｌＮ層、電子走行層３がインテンショナリーアンドープＧａＮ（ｉ−ＧａＮ）層、電子供給層４がｎ−ＡｌＧａＮ層、キャップ層５がｎ−ＧａＮ層である。
ＳｉＣ基板１の代わりにシリコン基板を用いても良い。また、バッファ層２をＡｌＮ及びＧａＮの多重積層膜としたり、下方（ＳｉＣ基板１側）から上方にかけてＡｌＮからＡｌＧａＮとなるようにＧａの濃度勾配を付与しても良い。また、電子供給層４をインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）層としても良い。
【００１８】
図１（ａ）について、詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長法、ここではＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法により、結晶成長装置を用いて、以下の各化合物半導体層を成長する。
ＳｉＣ基板１上に、ＡｌＮ、ｉ−ＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＧａＮを順次堆積し、バッファ層２、電子走行層３、電子供給層４、及びキャップ層５を積層形成する。バッファ層２は膜厚２μｍ程度とする。電子走行層３は膜厚１μｍ〜３μｍ、ここでは３μｍ程度とする。電子供給層４は膜厚５ｎｍ〜４０ｎｍ程度、ここでは４０ｎｍ程度で例えばＡｌ比率０．２とする。キャップ層５は膜厚０．１ｎｍ〜５ｎｍ程度、ここでは２ｎｍ程度に形成する。
【００１９】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層３の電子供給層４との界面近傍に、図中破線で示す２次元電子ガス（２ＤＥＧ）が生成される。これは、電子走行層３のＧａＮよりも電子供給層４のＡｌＧａＮの方がバンドギャップが大きいために量子井戸が生じることに起因する。この量子井戸に電子が蓄積されることにより、電子からなるキャリアである２ＤＥＧが発生する。
【００２０】
上記のＡｌＮ、ｉ−ＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガス、及びＮ源であるアンモニアガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＧａＮ及びｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば１×１０18／ｃｍ3程度とする。
【００２１】
続いて、図１（ｂ）に示すように、キャップ層５上にレジストマスク６を形成する。
詳細には、キャップ層５上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、キャップ層５上の素子活性領域を覆い素子分離領域を露出するレジストマスク６が形成される。
【００２２】
続いて、図１（ｃ）に示すように、素子分離構造７を形成する。
詳細には、レジストマスク６を用い、キャップ層５、電子供給層４、電子走行層３、バッファ層２、及びＳｉＣ基板１（の上層部分）の素子活性領域に所定の元素、ここではＡｒをイオン注入する。イオン注入は、加速エネルギーが例えば１００ｅＶ程度、ドーズ量が例えば１．０×１０13／ｃｍ2程度の条件で行う。このイオン注入により素子分離構造７が形成される。素子分離構造７では、ＡｌＮ、ＧａＮ、ＡｌＧａＮの結晶構造が破壊されて当該部位の２ＤＥＧが消失し、絶縁領域とされる。
その後、レジストマスク６を灰化処理等により除去する。
【００２３】
続いて、図２（ａ）に示すように、第１の保護絶縁膜８を形成する。
詳細には、例えばプラズマＣＶＤ法により、ＳｉＣ基板１の上方の全面に絶縁膜、例えばシリコン窒化膜を膜厚２０ｎｍ〜５００ｎｍ程度、ここでは３００ｎｍ程度に堆積する。これにより、第１の保護絶縁膜８が形成される。第１の保護絶縁膜８は、プラズマＣＶＤ法の代わりに熱ＣＶＤ法又は原子層堆積（Atomic Layer Deposition：ＡＬＤ）法で形成しても良い。また、第１の保護絶縁膜８をシリコン酸化膜で形成したり、或いはシリコン窒化膜とシリコン酸化膜との積層構造に形成しても好適である。
【００２４】
続いて、図２（ｂ）に示すように、第１の保護絶縁膜８及びキャップ膜５に開口１０を形成する。
詳細には、先ず、第１の保護絶縁膜８上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第１の保護絶縁膜８上のゲート電極の形成予定部位を露出する開口９ａを有するレジストマスク９が形成される。
【００２５】
次に、レジストマスク９を用い、第１の保護絶縁膜８及びキャップ膜５をドライエッチングして開口１０を形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で行う。このドライエッチングにより、キャップ膜５及び第１の保護絶縁膜８には、電子供給層４の表面の一部を露出する開口１０が形成される。電子供給層４の当該露出部位が、ゲート電極の形成予定部位となる。本実施形態では、図示のように、電子供給層４の表層までドライエッチングする（当該表層に浅いリセスを形成する。）。これにより、ゲート電極の直下における空乏層を拡大し、量子井戸を浅くすることができる。即ち、２ＤＥＧを当該直下において電気的に消失させることによって、いわゆるノーマリ・オフ（ゲート電圧が０Ｖのときにソース電極とドレイン電極との間の電流がオフとなること）が実現する。
その後、レジストマスク９を灰化処理等により除去する。
【００２６】
続いて、図３（ａ）に示すように、ゲート絶縁膜１１及び高仕事関数膜１２を順次形成した後、導電材料１３を堆積する。
詳細には、先ず、開口１０の内壁面を覆うように、第１の保護絶縁膜８上にゲート絶縁膜１１及び高仕事関数膜１２を順次形成する。
【００２７】
ゲート絶縁膜１１としては、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚２０ｎｍ程度に堆積する。ゲート絶縁膜１１としては、ＡｌＯ膜の代わりに、ＴａＯ膜、いわゆる高誘電体（High-k）であるＨｆ，Ｔｉ，Ｚｒの酸化膜又は酸窒化膜を形成しても良い。或いは、ＡｌＯ膜、ＴａＯ膜、上記のHigh-k膜から選ばれた２種以上の膜を積層するようにしても好適である。
ゲート絶縁膜１１を形成した後に、例えば温度５５０℃で６０秒間程度の熱処理を行っても良い。
【００２８】
高仕事関数膜１２としては、例えばＴａＮ膜を物理蒸着（Physical Vapor Deposition：ＰＶＤ）法等により、例えば膜厚４０ｎｍ程度に堆積する。「高仕事関数膜」とは、仕事関数が４．５ｅＶ以上の導電材料からなる膜を言う。高仕事関数膜１２を形成することにより、ゲート電極の直下における量子井戸が浅くなり、ゲート電圧が０Ｖのときの当該直下における２ＤＥＧを減じることができる。
【００２９】
次に、ゲート絶縁膜１１及び高仕事関数膜１２を介して開口１０を埋め込むように、高仕事関数膜１２上の全面に導電材料１３、例えばＰＶＤ法によりＡｌを２０ｎｍ〜５００ｎｍ程度、ここでは４００ｎｍ程度の厚みに堆積する。
【００３０】
続いて、図３（ｂ）に示すように、導電材料１３上にレジストマスク１４を形成する。
詳細には、導電材料１３上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料１３上のゲート電極の形成予定部位を覆うレジストマスク１４が形成される。
【００３１】
続いて、図４（ａ）に示すように、ゲート電極１５を形成する。
レジストマスク１４を用いて、導電材料１３、高仕事関数膜１２、及びゲート絶縁膜１１をドライエッチングする。これにより、開口１０をゲート絶縁膜１１及び高仕事関数膜１２を介して導電材料１３で埋め込み、第１の保護絶縁膜８上に突出するゲート電極１５が形成される。ここで、導電材料１３及び高仕事関数膜１２をドライエッチングし、第１の保護絶縁膜８上にゲート絶縁膜１１を残すようにしても良い。
その後、レジストマスク１４を灰化処理等により除去する。
【００３２】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１５をリソグラフィー及びドライエッチングにより形成する。このとき、第１の保護絶縁膜８を形成し、第１の保護絶縁膜８の開口１０を導電材料１３で埋め込むようにゲート電極１５を形成する。第１の保護絶縁膜８の存在により、化合物半導体層は第１の保護絶縁膜８で保護され、ゲート電極形成時におけるドライエッチング等の電子供給層４等の化合物半導体層に与えるダメージが可及的に低減する。このように本実施形態では、ゲート電極１５を形成する際に、リフトオフ法を用いずに、第１の保護絶縁膜８を用いたリソグラフィー及びドライエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、化合物半導体層にダメージを与えずに良好なゲート電極１５が形成される。
【００３３】
続いて、図４（ｂ）に示すように、第２の保護絶縁膜１６を形成する。
詳細には、例えばプラズマＣＶＤ法により、ゲート電極１５を覆うように、第１の保護絶縁膜８上の全面に絶縁膜、例えばシリコン酸化膜を膜厚３００ｎｍ程度に堆積する。これにより、第２の保護絶縁膜１６が形成される。ここで、ゲート電極１５の突出部分に起因して第２の保護絶縁膜１６のゲート電極１５上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚５００ｎｍ〜１０００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、第２の保護絶縁膜１６を形成する。図４（ｂ）には、ＣＭＰ法で表面平坦化された第２の保護絶縁膜１６を示す。
また、第２の保護絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第２の保護絶縁膜を形成するようにしても良い。
【００３４】
続いて、図５（ａ）に示すように、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５に一対の開口２０ａ，２０ｂを形成する。
詳細には、先ず、第２の保護絶縁膜１６上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口１７ａ，１７ｂを有するレジストマスク１７が形成される。
【００３５】
次に、レジストマスク１７を用い、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５をドライエッチングして開口２０ａ，２０ｂを形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で行う。このドライエッチングにより、キャップ膜５、第１の保護絶縁膜８、及び第２の保護絶縁膜１６には、電子供給層４の表面の一部を露出する開口２０ａ，２０ｂが形成される。電子供給層４の当該露出部位が、ソース電極及びドレイン電極の形成予定部位となる。ここで、電子供給層４の表面の一部を確実に露出するべく、図示のように、電子供給層４の表層までエッチングする（当該表層に浅いリセスを形成する）ようにしても良い。
その後、レジストマスク１７を灰化処理等により除去する。
【００３６】
続いて、図５（ｂ）に示すように、低仕事関数膜１８を形成した後、導電材料１９を堆積する。
詳細には、先ず、開口２０ａ，２０ｂの内壁面を覆うように、第２の保護絶縁膜１６上に低仕事関数膜１８を下地導電膜として形成する。「低仕事関数膜」とは、仕事関数が４．５ｅＶ未満の導電材料からなる膜を言う。低仕事関数膜１８としては、Ａｌ，Ｔｉ，メタルリッチのＴｉＮ，Ｔａ，メタルリッチのＴａＮ，Ｚｒ，メタルリッチのＴａＣ，ＮｉＳｉ2，Ａｇから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。「メタルリッチのＴｉＮ」とは、Ｎの組成比よりもＴｉの組成比が大きいＴｉＮを言う。「メタルリッチのＴａＮ」とは、Ｎの組成比よりもＴａの組成比が大きいＴａＮを言う。「メタルリッチのＴａＣ」とは、Ｃの組成比よりもＴａの組成比が大きいＴａＣを言う。ここでは、例えばＴａ膜をＰＶＤ法等により、例えばＤＣパワーを１ｋＷ〜１０ｋＷで膜厚１０ｎｍ程度に堆積し、低仕事関数膜１８を形成する。低仕事関数膜１８を形成することにより、ゲート電極の直下における電子供給層４とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
【００３７】
次に、低仕事関数膜１８を介して開口２０ａ，２０ｂを埋め込むように、低仕事関数膜１８上の全面に導電材料１９、例えばＰＶＤ法によりＡｌを例えばＤＣパワーを１ｋＷ〜２０ｋＷで３００ｎｍ程度の厚みに堆積する。
【００３８】
続いて、図６（ａ）に示すように、導電材料１９上にレジストマスク２１を形成する。
詳細には、導電材料１９上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料１９上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク２１が形成される。
【００３９】
続いて、図６（ｂ）に示すように、ソース電極２２及びドレイン電極２３を形成する。
詳細には、レジストマスク２１を用いて、導電材料１９及び低仕事関数膜１８をドライエッチングする。これにより、開口２０ａ，２０ｂを低仕事関数膜１８を介して導電材料１９で埋め込み、第２の保護絶縁膜１６上に突出するソース電極２２及びドレイン電極２３が形成される。
その後、レジストマスク２１を灰化処理等により除去する。
【００４０】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極２２及びドレイン電極２３をリソグラフィー及びドライエッチングにより形成する。このとき、開口２０ａ，２０ｂを導電材料１９で埋め込むようにソース電極２２及びドレイン電極２３を形成する。第１及び第２の保護絶縁膜８，１６の存在により、化合物半導体層は第１及び第２の保護絶縁膜８，１６で保護され、ソース及びドレイン電極形成時におけるドライエッチング等の電子供給層４等の化合物半導体層に与えるダメージが可及的に低減する。このように本実施形態では、ソース電極２２及びドレイン電極２３を形成する際に、リフトオフ法を用いずに、第２の保護絶縁膜１６を用いたリソグラフィー及びドライエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、化合物半導体層にダメージを与えずに良好なソース電極２２及びドレイン電極２３が形成される。
【００４１】
続いて、ＳｉＣ基板１に例えばＮ2雰囲気中で６００℃の熱処理を６０秒間施す。
この熱処理により、図７（ａ）に示すように、低仕事関数膜１８のＴａと導電材料１９のＡｌとが反応し、低仕事関数膜１８がＴａＡｌ3膜１８ａとなる。
図９に、熱処理による当該反応の詳細を示す。この熱処理により、開口２０ａ，２０ｂの底面、即ち電子供給膜４のソース電極２２及びドレイン電極２３の直下の部分には、ＴａＡｌ3膜１８ａの微少なスパイク１８ｂが生じる。これにより、ソース電極２２及びドレイン電極２３の電子供給層４とのコンタクト抵抗が低減する。また、Ａｌの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
【００４２】
続いて、図７（ｂ）に示すように、層間絶縁膜２４を形成する。
詳細には、例えばプラズマＣＶＤ法により、ソース電極２２及びドレイン電極２３を覆うように、第２の保護絶縁膜１６上の全面に絶縁膜、例えばシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜２４が形成される。ここで、ソース電極２２及びドレイン電極２３の突出部分に起因して第２の保護絶縁膜１６のソース電極２２及びドレイン電極２３上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨ＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚１０００ｎｍ〜１５００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、層間絶縁膜２４を形成する。図７（ｂ）には、ＣＭＰ法で表面平坦化された層間絶縁膜２４を示す。
また、層間絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
【００４３】
続いて、図８に示すように、ゲート電極１５、ソース電極２２、及びドレイン電極２３の接続部２６ａ，２６ｂ，２６ｃをそれぞれ形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより第２の保護絶縁膜１６及び第１の保護絶縁膜８を加工する。これにより、ゲート電極１５、ソース電極２２、及びドレイン電極２３の各々の表面の一部を露出する開口２５ａ，２５ｂ，２５ｃが形成される。
【００４４】
次に、スパッタ法又はメッキ法等により、開口２５ａ，２５ｂ，２５ｃを埋め込むように層間絶縁膜２４上に導電材料、ここではＡｌ等を堆積する。そして、層間絶縁膜２４の表面を研磨ストッパーとして導電材料をＣＭＰ法により研磨する。以上により、開口２５ａ，２５ｂ，２５ｃをそれぞれ導電材料で充填する、ゲート電極１５、ソース電極２２、及びドレイン電極２３の接続部２６ａ，２６ｂ，２６ｃが形成される。
【００４５】
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【００４６】
以上説明したように、本実施形態によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１５、ソース電極２２、及びドレイン電極２３が各種パターンに欠陥を生ぜしめることなく形成され、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
また本実施形態では、ゲート電極１５をソース電極２２及びドレイン電極２３よりも先に形成するため、ゲート電極１５を低く、即ち低アスペクト比に形成することができる。この場合、ゲート電極１５が埋設形成される開口１０の形成時のドライエッチングを、電子供給層４にダメージを与えることなく高精度に行うことができる。
【００４７】
（変形例）
以下、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、ゲート電極の下地膜構成が若干異なる点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については、同符号を付する。
図１０は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００４８】
本例では先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の各工程を実行する。なお本例では、第１の保護絶縁膜８及びキャップ膜５に形成される開口１０を、その内壁側面が若干テーパー形状となるように形成する場合を例示する。
【００４９】
続いて、図１０（ａ）に示すように、ゲート絶縁膜３１、高仕事関数膜３２、及びバリア膜３３を順次形成する。その後、図３（ａ）と同様の工程では、バリア膜３３と接するように導電材料１３を堆積する。
詳細には、先ず、開口１０の内壁面を覆うように、第１の保護絶縁膜８上にゲート絶縁膜３１、高仕事関数膜３２、及びバリア膜３３を順次形成する。
【００５０】
ゲート絶縁膜３１としては、Ｓｉ，Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｌａ，Ｙ，Ｎｉの酸化膜又は酸窒化膜、或いはこれらから選ばれた２種以上の膜を積層する。ここでは、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚１ｎｍ〜５０ｎｍ程度に堆積し、ゲート絶縁膜３１を形成する。
【００５１】
高仕事関数膜３２としては、Ａｕ，Ｎｉ，Ｃｏ，窒素リッチのＴｉＮ，窒素リッチのＴａＮ，カーボンリッチのＴａＣ，Ｐｔ，Ｗ，Ｒｕ，Ｎｉ3Ｓｉ，Ｐｄから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。「窒素リッチのＴｉＮ」とは、Ｔｉの組成比よりもＮの組成比が大きいＴｉＮを言う。「窒素リッチのＴａＮ」とは、Ｔａの組成比よりもＮの組成比が大きいＴａＮを言う。「カーボンリッチのＴａＣ」とは、Ｔａの組成比よりもＣの組成比が大きいＴａＣを言う。ここでは、例えばＴｉＮを膜厚２０ｎｍ程度に堆積し、高仕事関数膜３２を形成する。
バリア膜３３としては、例えばＴａＮ膜をＰＶＤ法又はＡＬＤ法等により、例えば膜厚０．１ｎｍ〜５０ｎｍ程度に堆積する。
【００５２】
バリア膜３３は、高仕事関数膜３２と導電材料１３との間に形成されている。バリア膜３３により、後の工程でＳｉＣ基板１を５５０℃〜６５０℃で熱処理する際に、導電材料１３のＡｌがゲート絶縁膜３１を貫通してゲート電極の直下の電子供給層４に到達することが防止される。バリア膜３３は後述するように、窒素リッチであるほど、そのバリア性に優れている。バリア膜３３として窒素リッチのＴａＮを形成する場合には、その膜厚を０．１ｎｍ〜１０ｎｍとすることが好適である。
なお、バリア膜３３を形成せずに、高仕事関数膜３２をバリア膜３３と同様に窒素リッチのＴａＮで形成（即ち、高仕事関数膜３２をバリア膜を兼ねるように形成）し、高仕事関数膜３２と接するように導電材料１３を堆積しても良い。
【００５３】
続いて、第１の実施形態における図３（ｂ）〜図６（ｂ）と同様の工程を順次行う。
図４（ａ）の工程では、レジストマスク１４を用いて、導電材料１３、バリア膜３３、及び高仕事関数膜３２をドライエッチングし、ゲート電極１５を形成する。ここでは、ゲート絶縁膜３１をエッチングせずに第１の保護絶縁膜８上に残す場合を例示するが、ゲート絶縁膜３１もエッチングするようにしても良い。
【００５４】
続いて、図１０（ｂ）に示すように、ＳｉＣ基板１を熱処理する。この熱処理は、希ガス、窒素、酸素、アンモニア、水素ガスのうちいずれか１種のガス又は２種以上の混合ガスの雰囲気中で、０秒間〜１８０秒間、５５０℃〜６５０℃程度の温度で実行される。ここでは、例えばＮ2雰囲気中で６００℃、６０秒間の熱処理とする。この熱処理により、第１の実施形態でも説明したように、低仕事関数膜１８がＴａＡｌ3膜１８ａとなってスパイクが形成され、ソース電極２２及びドレイン電極２３の電子供給層４とのコンタクト抵抗が低減する。後述するように、当該熱処理の温度は、５５０℃以上でＴａとＡｌとの反応性が向上してゆき、６５０℃で反応性が最大となり、７００℃では反応性は十分に維持されている。このことから、この熱処理の適正温度範囲は５５０℃〜７００℃程度であり、好ましくは上記のように５５０℃〜６５０℃程度である。
【００５５】
本例では、ゲート電極１５と高仕事関数膜３２の間にバリア膜３３が形成されている。バリア膜３３が存在するため、上記の熱処理を行ったときに、ゲート電極１５のＡｌの高仕事関数膜３２側への拡散が防止される。これにより、ゲート電極１５のＡｌのゲート絶縁膜３１に対してＡｌスパイクが形成されることなく、ゲートリークの発生が抑止される。また、バリア膜３３の存在により、低仕事関数のＡｌがゲート絶縁膜３１の直上へ拡散することなく、所期の浅い量子井戸を得ることができる。
【００５６】
続いて、第１の実施形態における図７（ａ），（ｂ）と同様の工程を順次行い、ゲート電極１５、ソース電極２２、及びドレイン電極２３の接続部２６ａ，２６ｂ，２６ｃが形成される。
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【００５７】
以下、本例における諸作用効果を確かめるために行ったいくつかの実験について説明する。
（実験１）
所定のブランケット基板上に熱酸化膜（シリコン酸化膜）を成膜し、熱酸化膜上にＴａ膜を膜厚１０ｎｍ程度に、続いてＴａ膜上にＡｌ膜を膜厚３００ｎｍ程度に成膜して、試料を作製した。この試料を用いて、熱処理温度を適宜に振ってＸ線解析（X-Ray Diffraction spectroscopy：ＸＲＤ）測定を行った。その結果を図１１に示す。熱処理温度が５５０℃でＴａＡｌ3のピークが生じていることが判る。この実験により、５５０℃〜６５０℃の温度で熱処理することにより、ＴａとＡｌとが相互拡散してＴａＡｌ3膜が生成されることが確認された。
【００５８】
（実験２）
実験１の図１１におけるＴａＡｌ3<101>のピーク強度と熱処理温度の関係について調べた。その結果を図１２に示す。熱処理温度が５５０℃以上でＴａＡｌ3<101>のピーク強度が著しく増加していることが判る。この実験により、コンタクト部であるソース電極２２ドレイン電極に熱処理を加える場合、熱処理温度は５５０℃以上が望ましいことが確認された。
【００５９】
（実験３）
実験１と同様に作製した試料を用いて、熱処理温度を適宜に振ってシート抵抗の測定を行った。その結果を図１３に示す。熱処理によりシート抵抗が上昇していることが判る。この実験により、熱処理でＴａとＡｌとが相互拡散して混ざり合うことが確認された。
【００６０】
（実験４）
各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にＴａ膜、ＴａＮ膜、Ｔａ2Ｎ（メタルリッチ）膜、ＴｉＮ膜をそれぞれ成膜した、更に、Ｔａ膜、ＴａＮ膜、Ｔａ2Ｎ、ＴｉＮ膜上にそれぞれＡｌ膜を膜厚３００ｎｍ程度に成膜して、各試料を作製した。各試料を用いて、熱処理温度を適宜に振ってシート抵抗の測定を行った。その結果を図１４に示す。熱処理によるシート抵抗の上昇に試料依存が確認された。Ｔａ，ＴａＮ，ＴｉＮの仕事関数は４．３ｅＶ，４．６ｅＶ，４．８ｅＶである。図１４により、最も仕事関数の高いＴｉＮが最もシート抵抗の上昇が高く、Ａｌと相互拡散し易いことが判る。
【００６１】
（実験５）
各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にＴａＮ膜を成膜条件を振って成膜した。各試料におけるＴａＮ膜は、成膜時間３秒間、Ｎ2の分圧（Ｎ2／Ａｒ＋Ｎ2）を６０％に固定し、ＰＶＤ法によるＤＣパワーを振って成膜したものである。更に、各ＴａＮ膜上にそれぞれＡｌ膜を膜厚３００ｎｍ程度に成膜して、各試料を作製した。各試料を用いて、温度６００℃で熱処理してシート抵抗の測定を行った。その結果を図１５に示す。ＴａＮ膜を成膜する際に、ＰＶＤ法によるＤＣパワーを低くするほど、ＴａＮ膜は窒素リッチとなることが一般的に知られている。この実験においても、低ＤＣパワー側で窒素リッチなＴａＮ膜となった。実験結果より、ＴａＮ膜が窒素リッチであるほど、抵抗値が低く、Ａｌ中の不純物が少ないことが判る。このことは、ＴａＮ膜は、窒素リッチの方がＡｌとの反応を抑制する、いわゆるＡｌバリア性が高いことを意味している。
【００６２】
（実験６）
ブランケット基板上に熱酸化膜を成膜し、熱酸化膜上にＴｉＮ膜及び窒素リッチのＴａＮ膜を順次成膜した、更に、このＴａＮ膜上にＡｌ膜を膜厚３００ｎｍ程度に成膜して試料を作製した。参考試料として、各ブランケット基板上に熱酸化膜を成膜し、各熱酸化膜上にＴｉＮ膜、ＴａＮ膜、ＴａＮ膜＋窒素リッチのＴａＮ膜をそれぞれ成膜し、これらの上に膜厚３００ｎｍ程度のＡｌ膜を成膜した。窒素リッチのＴａＮ膜は、Ｎ2の分圧（Ｎ2／Ａｒ＋Ｎ2）を６０％に固定し、ＰＶＤ法によるＤＣパワーを１ｋＷの低パワーで膜厚１ｎｍ程度に成膜したものであり、窒素含有率が極めて高い。これらの試料に温度６００℃で熱処理し、試料及び各参考試料についてシート抵抗の測定を行った。その結果を図１６に示す。ＴｉＮ膜とＡｌ膜との間に窒素リッチのＴａＮ膜を形成した当該試料が低いシート抵抗値を示しており、窒素リッチのＴａＮ膜がＴｉＮ膜とＡｌ膜との混合を防止していることが判る。この実験により、窒素リッチのＴａＮ膜がＡｌバリア性に優れており、Ａｌバリア膜に好適であることが確認された。
【００６３】
以上説明したように、本例によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１５、ソース電極２２、及びドレイン電極２３が各種パターンに欠陥を生ぜしめることなく形成され、ゲートリークを防止し、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【００６４】
（第２の実施形態）
本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ソース電極及びドレイン電極をゲート電極よりも先に形成する場合を開示する。なお、第１の実施形態と同様の構成部材等については、同符号を付する。
図１７〜図２３は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００６５】
本例では先ず、第１の実施形態と同様に、図１（ａ）〜図２（ａ）の各工程を実行する。
続いて、図１７（ａ）に示すように、第１の保護絶縁膜８上にレジストマスク４１を形成する。
詳細には、第１の保護絶縁膜８上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第１の保護絶縁膜８上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口４１ａ，４１ｂを有するレジストマスク４１が形成される。
【００６６】
続いて、図１７（ｂ）に示すように、第１の保護絶縁膜８及びキャップ膜５に一対の開口４０ａ，４０ｂを形成する。
詳細には、レジストマスク１７を用い、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５をドライエッチングして開口４０ａ，４０ｂを形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で行う。このドライエッチングにより、キャップ膜５及び第１の保護絶縁膜８には、電子供給層４の表面の一部を露出する開口４０ａ，４０ｂが形成される。電子供給層４の当該露出部位が、ソース電極及びドレイン電極の形成予定部位となる。ここで、電子供給層４の表面の一部を確実に露出するべく、図示のように、電子供給層４の表層までエッチングする（当該表層に浅いリセスを形成する）ようにしても良い。
その後、レジストマスク４１を灰化処理等により除去する。
【００６７】
続いて、図１８（ａ）に示すように、低仕事関数膜４２を形成した後、導電材料４３を堆積する。
詳細には、先ず、開口４０ａ，４０ｂの内壁面を覆うように、第１の保護絶縁膜８上に低仕事関数膜４２を下地導電膜として形成する。低仕事関数膜４２としては、Ａｌ，Ｔｉ，メタルリッチのＴｉＮ，Ｔａ，メタルリッチのＴａＮ，Ｚｒ，メタルリッチのＴａＣ，ＮｉＳｉ2，Ａｇから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。ここでは、例えばＴａ膜をＰＶＤ法等により、例えばＤＣパワーを１ｋＷ〜１０ｋＷで膜厚１０ｎｍ程度に堆積し、低仕事関数膜４２を形成する。低仕事関数膜４２を形成することにより、ゲート電極の直下における電子供給層４とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
【００６８】
次に、低仕事関数膜４２を介して開口４０ａ，４０ｂを埋め込むように、低仕事関数膜４２上の全面に導電材料４３、例えばＰＶＤ法によりＡｌを例えばＤＣパワーを１ｋＷ〜１０ｋＷで３００ｎｍ程度の厚みに堆積する。
【００６９】
続いて、図１８（ｂ）に示すように、導電材料４３上にレジストマスク４４を形成する。
詳細には、導電材料４３上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料４３上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク４４が形成される。
【００７０】
続いて、図１９（ａ）に示すように、ソース電極４５及びドレイン電極４６を形成する。
詳細には、レジストマスク４４を用いて、導電材料４３及び低仕事関数膜４２をドライエッチングする。ここで、ソース電極及びドレイン電極を確実に分離するべく、図示のように、第１の保護絶縁膜８の表層までエッチングするようにしても良い。このドライエッチングにより、開口４０ａ，４０ｂを低仕事関数膜４２を介して導電材料４３で埋め込み、第１の保護絶縁膜８上に突出するソース電極４５及びドレイン電極４６が形成される。
その後、レジストマスク４４を灰化処理等により除去する。
【００７１】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極４５及びドレイン電極４６をリソグラフィー及びドライエッチングにより形成する。このとき、第１の保護絶縁膜８を形成し、開口４０ａ，４０ｂを導電材料４３で埋め込むようにソース電極４５及びドレイン電極４６を形成する。第１の保護絶縁膜８の存在により、化合物半導体層は第１の保護絶縁膜８で保護され、ソース及びドレイン電極形成時におけるドライエッチング等の電子供給層４等の化合物半導体層に与えるダメージが可及的に低減する。このように本実施形態では、ソース電極４５及びドレイン電極４６を形成する際に、リフトオフ法を用いずに、第１の保護絶縁膜８を用いたリソグラフィー及びドライエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、化合物半導体層にダメージを与えずに良好なソース電極４５及びドレイン電極４６が形成される。
【００７２】
続いて、ＳｉＣ基板１に例えばＮ2雰囲気中で６００℃の熱処理を６０秒間施す。
この熱処理により、図１９（ｂ）に示すように、低仕事関数膜４２のＴａと導電材料４３のＡｌとが反応し、低仕事関数膜４２がＴａＡｌ3膜４２ａとなる。この熱処理により、開口２０ａ，２０ｂの底面、即ち電子供給膜４のソース電極４５及びドレイン電極４６の直下の部分には、ＴａＡｌ3膜４２ａの微少なスパイクが生じる。これにより、ソース電極４５及びドレイン電極４６の電子供給層４とのコンタクト抵抗が低減する。また、Ａｌの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
【００７３】
続いて、図２０（ａ）に示すように、第２の保護絶縁膜１６を形成する。
詳細には、例えばプラズマＣＶＤ法により、ソース電極４５及びドレイン電極４６を覆うように、第１の保護絶縁膜８上の全面に絶縁膜、例えばシリコン酸化膜を膜厚３００ｎｍ程度に堆積する。これにより、第２の保護絶縁膜１６が形成される。ここで、ソース電極４５及びドレイン電極４６の突出部分に起因して第２の保護絶縁膜１６のゲート電極１５上の部位には段差が形成される。この段差を除去すべく、例えばＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚５００ｎｍ〜１０００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、第２の保護絶縁膜１６を形成する。図２０（ａ）には、ＣＭＰ法で表面平坦化された第２の保護絶縁膜１６を示す。
また、第２の保護絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第２の保護絶縁膜を形成するようにしても良い。
【００７４】
続いて、図２０（ｂ）に示すように、第２の保護絶縁膜１６上にレジストマスク４７を形成する。
詳細には、第２の保護絶縁膜１６上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上のゲート電極の形成予定部位を露出する開口４７ａを有するレジストマスク４７が形成される。
【００７５】
続いて、図２１（ａ）に示すように、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５をドライエッチングして開口５０を形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で行う。このドライエッチングにより、第２の保護絶縁膜１６、第１の保護絶縁膜８、及びキャップ膜５には、電子供給層４の表面の一部を露出する開口５０が形成される。電子供給層４の当該露出部位が、ゲート電極の形成予定部位となる。本実施形態では、図示のように、電子供給層４の表層までドライエッチングする（当該表層に浅いリセスを形成する。）。これにより、ゲート電極の直下における空乏層を拡大し、量子井戸を浅くすることができる。即ち、２ＤＥＧを当該直下において電気的に消失させることによって、ノーマリ・オフが実現する。
その後、レジストマスク４７を灰化処理等により除去する。
【００７６】
続いて、図２１（ｂ）に示すように、ゲート絶縁膜４８及び高仕事関数膜４９を順次形成した後、導電材料５１を堆積する。
詳細には、先ず、開口５０の内壁面を覆うように、第２の保護絶縁膜１６上にゲート絶縁膜４８及び高仕事関数膜４９を順次形成する。
【００７７】
ゲート絶縁膜４８としては、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚２０ｎｍ程度に堆積する。ゲート絶縁膜４８としては、ＡｌＯ膜の代わりに、ＴａＯ膜、いわゆる高誘電体（High-k）であるＨｆ，Ｔｉ，Ｚｒの酸化膜又は酸窒化膜を形成しても良い。或いは、ＡｌＯ膜、ＴａＯ膜、上記のHigh-k膜から選ばれた２種以上の膜を積層するようにしても好適である。
【００７８】
高仕事関数膜４９としては、例えばＴａＮ膜を物理蒸着（Physical Vapor Deposition：ＰＶＤ）法等により、例えば膜厚４０ｎｍ程度に堆積する。高仕事関数膜４９を形成することにより、ゲート電極の直下における量子井戸が浅くなり、ゲート電圧が０Ｖのときの当該直下における２ＤＥＧを減じることができる。
【００７９】
次に、ゲート絶縁膜４８及び高仕事関数膜４９を介して開口５０を埋め込むように、高仕事関数膜４９上の全面に導電材料５１、例えばＰＶＤ法によりＡｌを２０ｎｍ〜５０ｎｍ程度、ここでは４００ｎｍ程度の厚みに堆積する。
【００８０】
続いて、図２２（ａ）に示すように、導電材料５１上にレジストマスク５２を形成する。
詳細には、導電材料５１上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料５１上のゲート電極の形成予定部位を覆うレジストマスク５２が形成される。
【００８１】
続いて、図２２（ｂ）に示すように、ゲート電極５３を形成する。
レジストマスク５２を用いて、導電材料５１、高仕事関数膜４９、及びゲート絶縁膜４８をドライエッチングする。これにより、開口５０をゲート絶縁膜４８及び高仕事関数膜４９を介して導電材料５１で埋め込み、第２の保護絶縁膜１６上に突出するゲート電極５３が形成される。ここで、導電材料５１及び高仕事関数膜４９をドライエッチングし、第２の保護絶縁膜１６上にゲート絶縁膜４８を残すようにしても良い。
その後、レジストマスク５２を灰化処理等により除去する。
【００８２】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極５３をリソグラフィー及びドライエッチングにより形成する。このとき、第１及び第２の保護絶縁膜８，１６を形成し、開口５０を導電材料５１で埋め込むようにゲート電極５３を形成する。第１及び第２の保護絶縁膜８，１６の存在により、化合物半導体層は第１及び第２の保護絶縁膜８，１６で保護され、ゲート電極形成時におけるドライエッチング等の電子供給層４等の化合物半導体層に与えるダメージが可及的に低減する。このように本実施形態では、ゲート電極５３を形成する際に、リフトオフ法を用いずに、第１及び第２の保護絶縁膜８，１６を用いたリソグラフィー及びドライエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、化合物半導体層にダメージを与えずに良好なゲート電極５３が形成される。
【００８３】
また、本実施形態では、ゲート電極５３を形成する前に、ソース電極４５及びドレイン電極４６を形成する。そのため、ソース電極４５及びドレイン電極４６のコンタクト抵抗を低減させるための熱処理を、ゲート電極が未だ形成されていない状態で行うことができる。従って、第１の実施形態の変形例で開示したような、Ａｌのバリア膜を形成する必要がなく、製造工程を簡易化することができる。
【００８４】
続いて、図２３（ａ）に示すように、層間絶縁膜２４を形成する。
詳細には、例えばプラズマＣＶＤ法により、ゲート電極５３を覆うように、第２の保護絶縁膜１６上の全面に絶縁膜、例えばシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜２４が形成される。ここで、ゲート電極５３の突出部分に起因して第２の保護絶縁膜１６のゲート電極５３上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨ＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚１０００ｎｍ〜１５００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、層間絶縁膜２４を形成する。図２３（ａ）には、ＣＭＰ法で表面平坦化された層間絶縁膜２４を示す。
また、層間絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
【００８５】
続いて、図２３（ｂ）に示すように、ゲート電極５３、ソース電極４５、及びドレイン電極４６の接続部５５ａ，５５ｂ，５５ｃをそれぞれ形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより第２の保護絶縁膜１６及び第１の保護絶縁膜８を加工する。これにより、ゲート電極５３、ソース電極４５、及びドレイン電極４６の各々の表面の一部を露出する開口５４ａ，５４ｂ，５４ｃが形成される。
【００８６】
次に、スパッタ法又はメッキ法等により、開口５４ａ，５４ｂ，５４ｃを埋め込むように層間絶縁膜２４上に導電材料、ここではＡｌ等を堆積する。そして、層間絶縁膜２４の表面を研磨ストッパーとして導電材料をＣＭＰ法により研磨する。以上により、開口５４ａ，５４ｂ，５４ｃをそれぞれ導電材料で充填する、ゲート電極５３、ソース電極４５、及びドレイン電極４６の接続部５５ａ，５５ｂ，５５ｃが形成される。
【００８７】
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【００８８】
以上説明したように、本実施形態によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極５３、ソース電極４５、及びドレイン電極４６が各種パターンに欠陥を生ぜしめることなく形成され、ゲートリークを防止し、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【００８９】
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、ゲート電極をソース電極及びドレイン電極よりも先に形成する場合を開示するが、ゲート電極、ソース電極、及びドレイン電極の形成時のエッチングに特徴を有する。なお、第１の実施形態と同様の構成部材等については、同符号を付する。
図２４〜図３４は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００９０】
本例では先ず、第１の実施形態と同様に、図１（ａ）の工程を実行する。
続いて、図２４（ａ）に示すように、キャップ膜５に開口６０ａ，６０ｂ，６０ｃを形成する。
詳細には、先ず、キャップ膜５上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、キャップ膜５上のゲート電極、ソース電極、及びドレイン電極の領形成予定部位を露出する開口６１ａ，６１ｂ，６１ｃを有するレジストマスク６１が形成される。
【００９１】
次に、レジストマスク６１を用い、キャップ膜５をドライエッチングして開口６１ａ，６１ｂ，６１ｃを形成する。ドライエッチングは、エッチングガスとして塩素ガスを用い、平行平板型エッチング装置、ＥＣＲ(Electron Cyclotron Resonance)エッチング装置、又はＩＣＰ(Inductively Coupled Plasma)エッチング装置等を用いて行う。平行平板型エッチング装置を用いる場合には、基板温度を２５℃〜１５０℃、圧力を１０ｍTorr〜２Torr、ＲＦパワーを例えば５０Ｗ〜５００Ｗの条件で行う。ＥＣＲエッチング装置又はＩＣＰエッチング装置を用いる場合には、圧力を１ｍTorr〜５０ｍTorr、バイアスパワーを例えば０Ｗ〜８０Ｗの条件で行う。
【００９２】
このドライエッチングにより、キャップ膜５には、電子供給層４の表面の一部を露出する開口６１ａ，６１ｂ，６１ｃが形成される。電子供給層４の当該露出部位が、ゲート電極の形成予定部位となる。本実施形態では、図示のように、電子供給層４の表層までドライエッチングする（当該表層に浅いリセスを形成する。）。これにより、開口６１ａについては、ゲート電極の直下における空乏層を拡大し、量子井戸を浅くすることができる。即ち、２ＤＥＧを当該直下において電気的に消失させることによって、ノーマリ・オフが実現する。
【００９３】
本実施形態では、開口６１ａ，６１ｂ，６１ｃを同時形成する場合を例示するが、各開口を別々に形成するようにしても良い。この場合でも、上記のように開口６１ａの形成時には電子供給層４の表層までドライエッチングする。また、キャップ膜５の確実なエッチングを考慮して、開口６１ｂ，６１ｃについても同様に、電子供給層４の表層までドライエッチングすることが望ましい。
その後、レジストマスク６１を灰化処理等により除去する。
【００９４】
ここで、開口６１ａ，６１ｂ，６１ｃの形成時に、電子供給層４がエッチングによる物理的ダメージを受けることもあり得る。この物理的ダメージは、電子供給層４の原子間結合に切断が生じることである。特に、上記のように電子供給層４の表層に浅いリセスを形成した場合には配慮を要することがある。電子供給層４が物理的ダメージを受けると、所期の量子井戸が形成されず、ゲート電圧を印加しても２ＤＥＧが発生しない。このことは、ゲルマニウム又はシリコン半導体装置等では問題とはならず、２ＤＥＧの発生が必須であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の化合物半導体装置に特有の問題である。
【００９５】
本実施形態では、電子供給層４にドライエッチングによる物理的ダメージを生じた場合を想定し、ダメージ回復処理として熱処理を行う。図２４（ｂ）に示すように、ＳｉＣ基板１を熱処理する。この熱処理は、例えば窒素の雰囲気中で、０秒間〜１８０秒間、７００℃〜９００℃程度の温度で実行される。いわゆる０秒アニール（ｍsecアニール）と呼ばれる技術で熱処理を行っても良い。この熱処理により、開口６１ａ，６１ｂ，６１ｃの形成時のドライエッチングに起因して電子供給層４で切断された原子間結合が再結合し、物理的ダメージが回復する。後述するように、この物理的ダメージの十分な回復が得られる温度範囲が７００℃〜９００℃程度であることから、この温度範囲が当該熱処理の適正温度範囲である。
【００９６】
続いて、図２５（ａ）に示すように、素子分離構造７を形成する。
詳細には、リソグラフィーによりキャップ層５上の素子活性領域を覆い素子分離領域を露出するレジストマスクを形成する。このレジストマスクを用い、キャップ層５、電子供給層４、電子走行層３、バッファ層２、及びＳｉＣ基板１（の上層部分）の素子活性領域に不純物、ここではＡｒをイオン注入する。イオン注入は、加速エネルギーが例えば１００ｅＶ程度、ドーズ量が例えば１．０×１０13／ｃｍ2程度の条件で行う。このイオン注入により素子分離構造７が形成される。素子分離構造７では、ＡｌＮ、ＧａＮ、ＡｌＧａＮの結晶構造が破壊されて当該部位の２ＤＥＧが消失し、絶縁領域とされる。
その後、上記のレジストマスクを灰化処理等により除去する。
【００９７】
上記のように、素子分離構造７は結晶構造の破壊により絶縁領域とされてなるものである。従って、上記のダメージ回復の熱処理を例えば素子分離構造７の形成後に行うと、素子分離構造７における切断された原子間結合までもが再結合し、言わば素子分離に要求される絶縁性が消失してしまう。そこで本実施形態では、上記のダメージ回復の熱処理は、素子分離構造７を形成する前に実行する。これにより、電子供給層４のダメージ回復と所期の素子分離構造７の形成とを共に確実に得ることができる。
【００９８】
続いて、図２５（ｂ）に示すように、第１の保護絶縁膜８を形成する。
詳細には、例えばプラズマＣＶＤ法により、ＳｉＣ基板１の上方の全面に絶縁膜、例えばシリコン窒化膜を膜厚２０ｎｍ〜５００ｎｍ程度、ここでは３００ｎｍ程度に堆積する。これにより、第１の保護絶縁膜８が形成される。第１の保護絶縁膜８は、プラズマＣＶＤ法の代わりに熱ＣＶＤ法又はＡＬＤ法で形成しても良い。また、第１の保護絶縁膜８をシリコン酸化膜で形成したり、或いはシリコン窒化膜とシリコン酸化膜との積層構造に形成しても好適である。
【００９９】
続いて、図２６（ａ）に示すように、第１の保護絶縁膜８上にレジストマスク６２を形成する。
詳細には、第１の保護絶縁膜８上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第１の保護絶縁膜８上のゲート電極の形成予定部位を露出する開口６２ａを有するレジストマスク６２が形成される。
【０１００】
続いて、図２６（ｂ）に示すように、ダメージレスエッチングにより、第１の保護絶縁膜８のゲート電極の形成予定部位に開口８ａを形成する。
上述したように、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の化合物半導体装置では、電子供給層４がエッチングにより物理的ダメージを受けると、所期の量子井戸が形成されず、ゲート電圧を印加しても２ＤＥＧが発生しないため、特別な配慮を要する。本実施形態では、第１の保護絶縁膜８をエッチングする際にも電子供給層４への物理的ダメージを抑止すべく、レジストマスク６２を用いてダメージレスエッチングを行う。ここで用いるダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
【０１０１】
ウェットエッチングを行う場合には、エッチング液としてフッ素を含む薬液を用いる。例えば、フッ酸０．１％〜５０％及び水５０％〜０．１％の混合液、又はフッ酸０．１％〜２５％、フッ化アンモニウム０．１％〜２５％、及び水５０％〜９９．８％の混合液をエッチング液として用いる。
【０１０２】
ドライエッチングを行う場合には、平行平板型エッチング法、ＥＣＲエッチング法、ＩＣＰエッチング法、又はダウンフローエッチング法等を用いる。
平行平板型エッチング法では、基板温度を２５℃〜２００℃程度で、ＣＦ4、ＳＦ6、ＣＨＦ3のうちのいずれか１種のガス又はフッ素を含むガスの雰囲気中において、圧力を１０ｍTorr〜２Torr、ＲＦパワーを１０Ｗ〜４００Ｗの条件でエッチングする。
ＥＣＲエッチング法では、基板温度を２５℃〜２００℃程度で、ＣＦ4、ＳＦ6、ＣＨＦ3のうちのいずれか１種のガス又はフッ素を含むガスの雰囲気中において、圧力を１ｍTorr〜１Torr、ＲＦパワーを５Ｗ〜８０Ｗの条件でエッチングする。
ＩＣＰエッチング法では、基板温度を２５℃〜２００℃程度で、ＣＦ4、ＳＦ6、ＣＨＦ3のうちのいずれか１種のガス又はフッ素を含むガスの雰囲気中において、圧力を１ｍTorr〜５０ｍTorr、バイアスパワーを５Ｗ〜８０Ｗの条件でエッチングする。
ダウンフローエッチング法では、基板温度を２５℃〜２００℃程度で、ＣＦ4、ＳＦ6のうちのいずれか１種のガス又はフッ素を含むガスの雰囲気中において、圧力を３００ｍTorr〜３Torr、パワーを１００Ｗ〜１５００Ｗの条件でエッチングする。
【０１０３】
このダメージレスエッチングにより、第１の保護絶縁膜８がエッチングされ、第１の保護絶縁膜８に、上部径がレジストマスク６２の開口６２ａよりも大きく、下部径が上部径よりも小さい形状に開口８ａが形成される。開口８ａは開口６０ａと連通して一体となる。開口８ａの底部には開口６０ａの底面、即ち電子供給層４のリセス面（ゲート電極の形成予定部位）が露出するが、当該リセス面には物理的ダメージは生じない。従って、電子走行層３の電子供給層４との界面近傍には所期の良好な２ＤＥＧが得られる。
その後、レジストマスク６２を灰化処理等により除去する。
【０１０４】
続いて、図２７（ａ）に示すように、ゲート絶縁膜６３及び高仕事関数膜６４を順次形成する。
詳細には、開口８ａ，６０ａの内壁面を覆うように、第１の保護絶縁膜８上にゲート絶縁膜６３及び高仕事関数膜６４を順次形成する。
【０１０５】
ゲート絶縁膜６３としては、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚２０ｎｍ程度に堆積する。ゲート絶縁膜６３としては、ＡｌＯ膜の代わりに、ＴａＯ膜、いわゆる高誘電体（High-k）であるＨｆ，Ｔｉ，Ｚｒの酸化膜又は酸窒化膜を形成しても良い。或いは、ＡｌＯ膜、ＴａＯ膜、上記のHigh-k膜から選ばれた２種以上の膜を積層するようにしても好適である。
ゲート絶縁膜６３を形成した後に、例えば温度５５０℃で６０秒間程度の熱処理を行っても良い。
【０１０６】
高仕事関数膜６４としては、例えばＴａＮ膜を物理蒸着（Physical Vapor Deposition：ＰＶＤ）法等により、例えば膜厚４０ｎｍ程度に堆積する。「高仕事関数膜」とは、仕事関数が４．５ｅＶ以上の導電材料からなる膜を言う。高仕事関数膜１２を形成することにより、ゲート電極の直下における量子井戸が浅くなり、ゲート電圧が０Ｖのときの当該直下における２ＤＥＧを減じることができる。
【０１０７】
続いて、図２７（ｂ）に示すように、高仕事関数膜６４上に導電材料６５を形成する。
詳細には、ゲート絶縁膜６３及び高仕事関数膜６４を介して開口８ａ，６０ａを埋め込むように、高仕事関数膜６４上の全面に導電材料６５、例えばＰＶＤ法によりＡｌを２０ｎｍ〜５００ｎｍ程度、ここでは４００ｎｍ程度の厚みに堆積する。
【０１０８】
続いて、図２８（ａ）に示すように、導電材料６５上にレジストマスク６６を形成する。
詳細には、導電材料６５上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料６５上のゲート電極の形成予定部位を覆うレジストマスク６６が形成される。
【０１０９】
続いて、図２８（ｂ）に示すように、ゲート電極６７を形成する。
レジストマスク６６を用いて、導電材料６５、高仕事関数膜６４、及びゲート絶縁膜６３をドライエッチングする。ここで、ゲート電極を確実に形成するべく、図示のように、第１の保護絶縁膜８の表層までエッチングするようにしても良い。このドライエッチングにより、開口８ａ，６０ａをゲート絶縁膜６３及び高仕事関数膜６４を介して導電材料６５で埋め込み、第１の保護絶縁膜８上に突出するゲート電極６７が形成される。
その後、レジストマスク６６を灰化処理等により除去する。
【０１１０】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極６７をリソグラフィー及びドライエッチングにより形成する。このとき、第１の保護絶縁膜８を形成し、第１の保護絶縁膜８の開口８ａを導電材料６５で埋め込むようにゲート電極６７を形成する。第１の保護絶縁膜８の存在と、そのダメージレスエッチングとにより、ゲート電極形成時における電子供給層４への物理的ダメージの発生が抑止される。このように本実施形態では、ゲート電極６７を形成する際に、リフトオフ法を用いずに、第１の保護絶縁膜８を用いたリソグラフィー及びダメージレスエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、電子供給層４に物理的ダメージを与えずに良好なゲート電極６７が形成される。
【０１１１】
続いて、図２９（ａ）に示すように、第２の保護絶縁膜１６を形成する。
詳細には、例えばプラズマＣＶＤ法により、ゲート電極６７を覆うように、第１の保護絶縁膜８上の全面に絶縁膜、例えばシリコン酸化膜を膜厚３００ｎｍ程度に堆積する。これにより、第２の保護絶縁膜１６が形成される。ここで、ゲート電極６７の突出部分に起因して第２の保護絶縁膜１６のゲート電極６７上の部位には段差が形成される。この段差を除去すべく、例えばＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚５００ｎｍ〜１０００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、第２の保護絶縁膜１６を形成する。図２９（ａ）には、ＣＭＰ法で表面平坦化された第２の保護絶縁膜１６を示す。
また、第２の保護絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第２の保護絶縁膜を形成するようにしても良い。
【０１１２】
続いて、図２９（ｂ）に示すように、第２の保護絶縁膜１６上にレジストマスク６８を形成する。
詳細には、第２の保護絶縁膜１６上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口６８ａ，６８ｂを有するレジストマスク６８が形成される。
【０１１３】
続く図３０（ａ），図３１（ａ）の工程では、２段階のエッチングを行う。
先ず、図３０（ａ）に示すように、第２の保護絶縁膜１６の表面から第１の保護絶縁膜８の途中まで、一対の開口６９ａ，６９ｂを形成する。
詳細には、レジストマスク６８を用い、第２の保護絶縁膜１６の表面から第１の保護絶縁膜８の途中までドライエッチングして開口６９ａ，６９ｂを形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で、第１の保護絶縁膜８の途中で停止するように行う。このドライエッチングにより、第１の保護絶縁膜８を底部に残し、第２の保護絶縁膜１６を穿って第１の保護絶縁膜８の途中までエッチングされた開口６９ａ，６９ｂが形成される。
その後、レジストマスク６９を灰化処理等により除去する。
【０１１４】
図３０（ａ）のドライエッチングは、第１の保護絶縁膜８の途中までエッチングするものであるため、開口６９ａ，６９ｂの底部には第１の保護絶縁膜８が残存している。従って、電子供給層４のエッチングによる物理的ダメージの懸念はない。
【０１１５】
続いて、図３０（ｂ）に示すように、レジストマスク７０を形成する。
詳細には、第２の保護絶縁膜１６上の全面に開口６９ａ，６９ｂ内を埋め込むようにレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上と、開口６９ａ，６９ｂの内壁側面とをレジストで覆い、開口６９ａ，６９ｂ内に開口６９ａ，６９ｂよりも小径（幅狭）の一対の開口７０ａ，７０ｂを有するレジストパターン７０が形成される。
【０１１６】
続いて、図３１（ａ）に示すように、ダメージレスエッチングにより、第１の保護絶縁膜８に一対の開口７１ａ，７１ｂを形成する。
上述したように、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の化合物半導体装置では、電子供給層４がエッチングにより物理的ダメージを受けると、所期の量子井戸が形成されず、ゲート電圧を印加しても２ＤＥＧが発生しないため、特別な考慮を要する。本実施形態では、第１の保護絶縁膜８をエッチングする際にも電子供給層４への物理的ダメージを抑止すべく、レジストマスク７０を用いてダメージレスエッチングを行う。ここで用いるダメージレスエッチングは等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
【０１１７】
ウェットエッチングを行う場合には、図２６（ｂ）を用いて説明したダメージレスエッチングのウェットエッチングと同様の適用範囲のエッチング液を用いることができる。
ドライエッチングを行う場合には、図２６（ｂ）を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
【０１１８】
このダメージレスエッチングにより、第１の保護絶縁膜８がエッチングされ、第１の保護絶縁膜８に、上部径がレジストマスク７０の開口７０ａよりも大きく、下部径が上部径よりも小さい形状に開口７１ａ，７１ｂが形成される。開口７１ａは開口６９ａと共に、開口６０ｂと連通して一体となる。開口７１ｂは開口６９ｂと共に、開口６０ｃと連通して一体となる。開口７１ａの底部には開口６０ｂの底面、即ち電子供給層４のリセス面（ソース電極の形成予定部位）が露出する。開口７１ｂの底部には開口６０ｃの底面、即ち電子供給層４のリセス面（ドレイン電極の形成予定部位）が露出する。ダメージレスエッチングが行われるため、これらのリセス面には物理的ダメージは生じない。従って、電子走行層３の電子供給層４との界面近傍には所期の良好な２ＤＥＧが得られる。
その後、レジストマスク７０を灰化処理等により除去する。
【０１１９】
続いて、図３１（ｂ）に示すように、低仕事関数膜７２を形成した後、導電材料７３を堆積する。
詳細には、先ず、開口６０ｂ，７１ａ，６９ａが一体となった開口（開口Ａと言う）の内壁面と、開口６０ｃ，７１ｂ，６９ｂが一体となった開口（開口Ｂと言う）の内壁面とを覆うように、第２の保護絶縁膜１６上に低仕事関数膜７２を下地導電膜として形成する。低仕事関数膜７２としては、Ａｌ，Ｔｉ，メタルリッチのＴｉＮ，Ｔａ，メタルリッチのＴａＮ，Ｚｒ，メタルリッチのＴａＣ，ＮｉＳｉ2，Ａｇから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。ここでは、例えばＴａ膜をＰＶＤ法等により、例えばＤＣパワーを１ｋＷ〜１０ｋＷで膜厚１０ｎｍ程度に堆積し、低仕事関数膜７２を形成する。低仕事関数膜７２を形成することにより、ゲート電極の直下における電子供給層４とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
【０１２０】
次に、低仕事関数膜７２を介して上記の開口Ａ，Ｂを埋め込むように、低仕事関数膜７２上の全面に導電材料７３、例えばＰＶＤ法によりＡｌを例えばＤＣパワーを１ｋＷ〜１０ｋＷで３００ｎｍ程度の厚みに堆積する。
【０１２１】
続いて、図３２（ａ）に示すように、導電材料７３上にレジストマスク７４を形成する。
詳細には、導電材料７３上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料７３上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク７４が形成される。
【０１２２】
続いて、図３２（ｂ）に示すように、ソース電極７５及びドレイン電極７６を形成する。
詳細には、レジストマスク７４を用いて、導電材料７３及び低仕事関数膜７２をドライエッチングする。これにより、上記の開口Ａ，Ｂを低仕事関数膜７２を介して導電材料７３で埋め込み、第２の保護絶縁膜１６上に突出するソース電極７５及びドレイン電極７６が形成される。
その後、レジストマスク７４を灰化処理等により除去する。
【０１２３】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極７５及びドレイン電極７６をリソグラフィー及びドライエッチングにより形成する。このとき、上記の開口Ａ，Ｂを導電材料７３で埋め込むようにソース電極７５及びドレイン電極７６を形成する。第１及び第２の保護絶縁膜８，１６の存在と、第１の保護絶縁膜８のダメージレスエッチングとにより、ソース及びドレイン電極形成時における電子供給層４への物理的ダメージの発生が抑止される。このように本実施形態では、ソース電極７５及びドレイン電極７６を形成する際に、リフトオフ法を用いずに、第１及び第２の保護絶縁膜８，１６を用いたリソグラフィー及びダメージレスエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、電子供給層４に物理的ダメージを与えずに良好なソース電極７５及びドレイン電極７６が形成される。
【０１２４】
続いて、ＳｉＣ基板１に例えばＮ2雰囲気中で６００℃の熱処理を６０秒間施す。
この熱処理により、図３３（ａ）に示すように、低仕事関数膜７２のＴａと導電材料７３のＡｌとが反応し、低仕事関数膜７２がＴａＡｌ3膜７２ａとなる。この熱処理により、開口Ａ，Ｂの底面、即ち電子供給膜４のソース電極７５及びドレイン電極７６の直下の部分には、ＴａＡｌ3膜７２ａの微少なスパイクが生じる。これにより、ソース電極７５及びドレイン電極７６の電子供給層４とのコンタクト抵抗が低減する。また、Ａｌの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
【０１２５】
続いて、図３３（ｂ）に示すように、層間絶縁膜２４を形成する。
詳細には、例えばプラズマＣＶＤ法により、ソース電極７５及びドレイン電極７６を覆うように、第２の保護絶縁膜１６上の全面に絶縁膜、例えばシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜２４が形成される。ここで、ソース電極７５及びドレイン電極７６の突出部分に起因して第２の保護絶縁膜１６のソース電極７５及びドレイン電極７６上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨ＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚１０００ｎｍ〜１５００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、層間絶縁膜２４を形成する。図３３（ｂ）には、ＣＭＰ法で表面平坦化された層間絶縁膜２４を示す。
また、層間絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
【０１２６】
続いて、図３４に示すように、ゲート電極６７、ソース電極７５、及びドレイン電極７６の接続部７７ａ，７７ｂ，７７ｃをそれぞれ形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより第２の保護絶縁膜１６及び第１の保護絶縁膜８を加工する。これにより、ゲート電極６７、ソース電極７５、及びドレイン電極７６の各々の表面の一部を露出する開口７６ａ，７６ｂ，７６ｃが形成される。
【０１２７】
次に、スパッタ法又はメッキ法等により、開口７６ａ，７６ｂ，７６ｃを埋め込むように層間絶縁膜２４上に導電材料、ここではＡｌ等を堆積する。そして、層間絶縁膜２４の表面を研磨ストッパーとして導電材料をＣＭＰ法により研磨する。以上により、開口７６ａ，７６ｂ，７６ｃをそれぞれ導電材料で充填する、ゲート電極６７、ソース電極７５、及びドレイン電極７６の接続部７７ａ，７７ｂ，７７ｃが形成される。
【０１２８】
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【０１２９】
以上説明したように、本実施形態によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極６７、ソース電極７５、及びドレイン電極７６が各種パターンに欠陥を生ぜしめることなく形成され、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【０１３０】
以下、本実施形態における諸作用効果を確かめるために行ったいくつかの実験について説明する。
（実験１）
所定のブランケット基板、ここでは図３５（ｂ）に示す構造体（図１（ａ）の構造体）に対してプラズマダメージを与え、熱処理（ＲＴＡ処理）を加えて試料を作製した。熱処理は温度を７００℃、８００℃としてそれぞれ行った。試料上には、図示のように、水銀（Ｈｇ）電極を適宜付与した。この試料を用いて、２ＤＥＧの評価を行った。その結果を図３５に示す。２ＤＥＧの評価は、Ｈｇ電極を用いたＣ−Ｖ測定により行った。試料表面の周辺を０Ｖ一定としてＣ−Ｖ特性を測定すると中心電極が０Ｖでは容量を有する。更に負の電圧を加えてゆくと、ある電圧値で容量を有しなくなる。一般に、この時の電圧値をＶｐと呼び、物理的ダメージによって２ＤＥＧが消滅すると０Ｖ側へシフトする。即ち、７００℃、８００℃の熱処理により、一端消滅した２ＤＥＧが回復することが確認された。７００℃で熱処理を行った試料よりも、８００℃で熱処理を行った試料の方が回復の度合いが高いことが判る。
【０１３１】
（実験２）
図１（ａ）の構造体に幅（有効領域間の距離）が２μｍの素子分離構造（図２５（ａ）の素子分離構造７と同様のもの）を形成し、素子分離構造を挟んで構造体上に図３４のソース電極７５及びドレイン電極７６を形成して、試料を作製した。この試料を用いて、コンタクト電圧として１０Ｖを印加したときの電流値を測定した。その結果を図３６に示す。図３６で横軸の熱処理（ＲＴＡ）温度は、ソース電極７５及びドレイン電極７６の形成時の熱処理温度を示している。これは、熱処理による電子供給層４の結晶回復が微量ではあるが開始されていることを意味している。このことから、図２４（ｂ）で説明したダメージ回復の熱処理は、素子分離構造７の形成工程の前に行う方が良いことが判る。
【０１３２】
（実験３）
本実施形態により、実際に製造したコンタクト抵抗の測定用パターンの電気特性を測定した。その結果を図３７に示す。１００個の電極のチェーンとし、チェーン抵抗値を電極の個数で割った値を縦軸とする。図３７では、ソース及びドレイン電極の形成時における熱処理による温度依存性が見られる。ソース及びドレイン電極の形成時の温度が高いほど、コンタクト抵抗が低いことが判る。本実施形態により、好適な低コンタクト抵抗値が得られることが確認された。
【０１３３】
（変形例）
以下、第３の実施形態の変形例について説明する。本例では、第３の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、ゲート電極の下地膜構成が若干異なる点で第３の実施形態と相違する。なお、第３の実施形態と同様の構成部材等については、同符号を付する。
図３８は、第３の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【０１３４】
本例では先ず、第３の実施形態と同様に、図１（ａ）、図２４（ａ）〜図２６（ｂ）の各工程を実行する。
続いて、図３８（ａ）に示すように、ゲート絶縁膜８１、高仕事関数膜８２、及びバリア膜８３を順次形成する。その後、図２７（ｂ）と同様の工程では、バリア膜８３と接するように導電材料６５を堆積する。
詳細には、先ず、開口８ａ，６０ａの内壁面を覆うように、第１の保護絶縁膜８上にゲート絶縁膜８１、高仕事関数膜８２、及びバリア膜８３を順次形成する。
【０１３５】
ゲート絶縁膜８１としては、Ｓｉ，Ａｌ，Ｔｉ，Ｔａ，Ｈｆ，Ｌａ，Ｙ，Ｎｉの酸化膜又は酸窒化膜、或いはこれらから選ばれた２種以上の膜を積層する。ここでは、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚１ｎｍ〜５０ｎｍ程度に堆積し、ゲート絶縁膜８１を形成する。
【０１３６】
高仕事関数膜８２としては、Ａｕ，Ｎｉ，Ｃｏ，窒素リッチのＴｉＮ，窒素リッチのＴａＮ，カーボンリッチのＴａＣ，Ｐｔ，Ｗ，Ｒｕ，Ｎｉ3Ｓｉ，Ｐｄから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。ここでは、例えば窒素リッチのＴｉＮを膜厚２０ｎｍ程度に堆積し、高仕事関数膜８２を形成する。
バリア膜８３としては、例えばＴａＮ膜をＰＶＤ法又はＡＬＤ法等により、例えば膜厚０．１ｎｍ〜５０ｎｍ程度に堆積する。
【０１３７】
バリア膜８３は、高仕事関数膜８２と導電材料６５との間に形成されている。バリア膜８３により、後の工程でＳｉＣ基板１を５５０℃〜６５０℃で熱処理する際に、導電材料６５のＡｌがゲート絶縁膜８１を貫通してゲート電極の直下の電子供給層４に到達することが防止される。バリア膜８３は、窒素リッチであるほど、そのバリア性に優れている。バリア膜８３として窒素リッチのＴａＮを形成する場合には、その膜厚を０．１ｎｍ〜１０ｎｍとすることが好適である。
なお、バリア膜８３を形成せずに、高仕事関数膜８２をバリア膜８３と同様に窒素リッチのＴａＮで形成（即ち、高仕事関数膜８２をバリア膜を兼ねるように形成）し、高仕事関数膜８２と接するように導電材料６５を堆積しても良い。
【０１３８】
続いて、第１の実施形態における図２８（ａ）〜図３２（ｂ）と同様の工程を順次行う。
ここで、図２８（ｂ）の工程では、レジストマスク６６を用いて、導電材料６５、バリア膜８３、高仕事関数膜８２、ゲート絶縁膜８１をドライエッチングし、ゲート電極６７を形成する。
【０１３９】
続いて、図３８（ｂ）に示すように、ＳｉＣ基板１を熱処理する。この熱処理は、希ガス、窒素、酸素、アンモニア、水素ガスのうちいずれか１種のガス又は２種以上の混合ガスの雰囲気中で、０秒間〜１８０秒間、５５０℃〜６５０℃の温度で実行される。ここでは、例えばＮ2雰囲気中で６００℃、６０秒間の熱処理とする。この熱処理により、第１の実施形態でも説明したように、低仕事関数膜７２がＴａＡｌ3膜７２ａとなってスパイクが形成され、ソース電極７５及びドレイン電極７６の電子供給層４とのコンタクト抵抗が低減する。
【０１４０】
本例では、ゲート電極６７と高仕事関数膜８２の間にバリア膜８３が形成されている。バリア膜８３が存在するため、上記の熱処理を行ったときに、ゲート電極６７のＡｌの高仕事関数膜８２側への拡散が防止される。これにより、ゲート電極６７のＡｌのゲート絶縁膜８１に対してＡｌスパイクが形成されることなく、ゲートリークの発生が抑止される。また、バリア膜８３の存在により、低仕事関数のＡｌがゲート絶縁膜８１の直上へ拡散することなく、所期の浅い量子井戸を得ることができる。
【０１４１】
続いて、第１の実施形態における図３３（ｂ）及び図３４と同様の工程を順次行い、ゲート電極６７、ソース電極７５、及びドレイン電極７６の接続部７７ａ，７７ｂ，７７ｃが形成される。
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【０１４２】
以上説明したように、本例によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極６７、ソース電極７５、及びドレイン電極７６が各種パターンに欠陥を生ぜしめることなく形成され、ゲートリークを防止し、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【０１４３】
（第４の実施形態）
本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ソース電極及びドレイン電極をゲート電極よりも先に形成する場合を開示する。なお、第３の実施形態と同様の構成部材等については、同符号を付する。
図３９〜図４６は、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【０１４４】
本例では先ず、第３の実施形態と同様に、図１（ａ）、図２４（ａ）〜図２５（ｂ）の各工程を実行する。
続いて、図３９（ａ）に示すように、第１の保護絶縁膜８上にレジストマスク９１を形成する。
詳細には、第１の保護絶縁膜８上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第１の保護絶縁膜８上のソース電極及びドレイン電極の形成予定部位を露出する一対の開口９１ａ，９１ｂを有するレジストマスク９１が形成される。
【０１４５】
続いて、図３９（ｂ）に示すように、ダメージレスエッチングにより、第１の保護絶縁膜８のソース電極及びドレイン電極の形成予定部位に一対の開口８ｂ，８ｃを形成する。
ダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
【０１４６】
ウェットエッチングを行う場合には、第３の実施形態における図２６（ｂ）を用いて説明したダメージレスエッチングのウェットエッチングと同様の適用範囲のエッチング液を用いることができる。
ドライエッチングを行う場合には、第３の実施形態における図２６（ｂ）を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
【０１４７】
このダメージレスエッチングにより、第１の保護絶縁膜８がエッチングされ、第１の保護絶縁膜８に、上部径がレジストマスク９１の開口９１ａ，９１ｂよりも大きく、下部径が上部径よりも小さい形状に開口８ｂ，８ｃが形成される。開口８ｂ，８ｃは開口６０ｂ，６０ｃと連通して一体となる。開口８ｂの底部には開口６０ｂの底面、即ち電子供給層４のリセス面（ソース電極の形成予定部位）が露出する。開口８ｃの底部には開口６０ｃの底面、即ち電子供給層４のリセス面（ドレイン電極の形成予定部位）が露出する。ダメージレスエッチングが行われるため、これらのリセス面には物理的ダメージは生じない。従って、電子走行層３の電子供給層４との界面近傍には所期の良好な２ＤＥＧが得られる。
その後、レジストマスク９１を灰化処理等により除去する。
【０１４８】
続いて、図４０（ａ）に示すように、低仕事関数膜９２を形成した後、導電材料９３を堆積する。
詳細には、先ず、開口８ｂ，６０ｂの内壁面と、開口８ｃ，６０ｃが一体となった開口の内壁面とを覆うように、第２の保護絶縁膜１６上に低仕事関数膜９２を下地導電膜として形成する。低仕事関数膜９２としては、Ａｌ，Ｔｉ，メタルリッチのＴｉＮ，Ｔａ，メタルリッチのＴａＮ，Ｚｒ，メタルリッチのＴａＣ，ＮｉＳｉ2，Ａｇから選ばれた１種を膜厚１ｎｍ〜１００ｎｍ程度に堆積する。ここでは、例えばＴａ膜をＰＶＤ法等により、例えばＤＣパワーを１ｋＷ〜１０ｋＷで膜厚１０ｎｍ程度に堆積し、低仕事関数膜９２を形成する。低仕事関数膜９２を形成することにより、ゲート電極の直下における電子供給層４とのバリア障壁が低くなり、低コンタクト抵抗のソース電極及びドレイン電極を形成することができる。
【０１４９】
次に、低仕事関数膜９２を介して開口８ｂ，６０ｂ及び開口８ｃ，６０ｃを埋め込むように、低仕事関数膜９２上の全面に導電材料９３、例えばＰＶＤ法によりＡｌを例えばＤＣパワーを１ｋＷ〜１０ｋＷで３００ｎｍ程度の厚みに堆積する。
【０１５０】
続いて、図４０（ｂ）に示すように、導電材料９３上にレジストマスク９４を形成する。
詳細には、導電材料９３上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料９３上のソース電極及びドレイン電極の形成予定部位を覆うレジストマスク９４が形成される。
【０１５１】
続いて、図４１（ａ）に示すように、ソース電極９５及びドレイン電極９６を形成する。
詳細には、レジストマスク９４を用いて、導電材料９３及び低仕事関数膜９２をドライエッチングする。これにより、開口８ｂ，６０ｂ及び開口８ｃ，６０ｃを低仕事関数膜９２を介して導電材料９３で埋め込み、第２の保護絶縁膜１６上に突出するソース電極９５及びドレイン電極９６が形成される。
その後、レジストマスク９４を灰化処理等により除去する。
【０１５２】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極９５及びドレイン電極９６をリソグラフィー及びドライエッチングにより形成する。このとき、開口８ｂ，６０ｂ及び開口８ｃ，６０ｃを導電材料９３で埋め込むようにソース電極９５及びドレイン電極９６を形成する。第１の保護絶縁膜８の存在と、そのダメージレスエッチングとにより、ソース及びドレイン電極形成時における電子供給層４への物理的ダメージの発生が抑止される。このように本実施形態では、ソース電極９５及びドレイン電極９６を形成する際に、リフトオフ法を用いずに、第１の保護絶縁膜８を用いたリソグラフィー及びダメージレスエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、電子供給層４に物理的ダメージを与えずに良好なソース電極９５及びドレイン電極９６が形成される。
【０１５３】
続いて、ＳｉＣ基板１に例えばＮ2雰囲気中で６００℃の熱処理を６０秒間施す。
この熱処理により、図４１（ｂ）に示すように、低仕事関数膜９２のＴａと導電材料９３のＡｌとが反応し、低仕事関数膜９２がＴａＡｌ3膜９２ａとなる。この熱処理により、開口８ｂ，６０ｂ及び開口８ｃ，６０ｃの底面、即ち電子供給膜４のソース電極９５及びドレイン電極９６の直下の部分には、ＴａＡｌ3膜９２ａの微少なスパイクが生じる。これにより、ソース電極９５及びドレイン電極９６の電子供給層４とのコンタクト抵抗が低減する。また、Ａｌの仕事関数が低いことも、コンタクト抵抗の低減に寄与する。
【０１５４】
続いて、図４２（ａ）に示すように、第２の保護絶縁膜１６を形成する。
詳細には、例えばプラズマＣＶＤ法により、ソース電極９５及びドレイン電極９６を覆うように、第１の保護絶縁膜８上の全面に絶縁膜、例えばシリコン酸化膜を膜厚３００ｎｍ程度に堆積する。これにより、第２の保護絶縁膜１６が形成される。ここで、ソース電極９５及びドレイン電極９６の突出部分に起因して第２の保護絶縁膜１６のソース電極９５及びドレイン電極９６上の部位には段差が形成される。この段差を除去すべく、例えばＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚５００ｎｍ〜１０００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、第２の保護絶縁膜１６を形成する。図４２（ａ）には、ＣＭＰ法で表面平坦化された第２の保護絶縁膜１６を示す。
また、第２の保護絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して第２の保護絶縁膜を形成するようにしても良い。
【０１５５】
続いて、図４２（ｂ）に示すように、第２の保護絶縁膜１６上にレジストマスク１１０を形成する。
詳細には、第２の保護絶縁膜１６上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上のゲート電極の形成予定部位を露出する開口１１０ａを有するレジストマスク１１０が形成される。
【０１５６】
続く図４３（ａ），図４４（ａ）の工程では、２段階のエッチングを行う。
先ず、図４３（ａ）に示すように、第２の保護絶縁膜１６の表面から第１の保護絶縁膜８の途中まで、開口９０を形成する。ここでは、第１の保護絶縁膜８の表面まで開口９０を形成する場合を例示する。
詳細には、レジストマスク１１０を用い、第２の保護絶縁膜１６の表面から第１の保護絶縁膜８の表面までドライエッチングして開口９０を形成する。ドライエッチングは、エッチングガスとしてフッ素を含有するガス、例えばＣＨＦ3、ＣＦ3、及びＡｒの混合ガスを用い、圧力を１．７Torr、ＲＦパワーを例えば６５０Ｗの条件で、第１の保護絶縁膜８の表面で停止するように行う。このドライエッチングにより、第１の保護絶縁膜８を底部に残し、第２の保護絶縁膜１６を穿って第１の保護絶縁膜８の表面までエッチングされた開口９０が形成される。
その後、レジストマスク１１０を灰化処理等により除去する。
【０１５７】
図４３（ａ）のドライエッチングは、第１の保護絶縁膜８の表面までエッチングするものであるため、開口９０の底部には第１の保護絶縁膜８が残存している。従って、電子供給層４のエッチングによる物理的ダメージの懸念はない。
【０１５８】
続いて、図４３（ｂ）に示すように、レジストマスク９７を形成する。
詳細には、第２の保護絶縁膜１６上の全面に開口９０内を埋め込むようにレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、第２の保護絶縁膜１６上と、開口９０の内壁側面とをレジストで覆い、開口９０内に開口９０よりも小径（幅狭）の開口９７ａを有するレジストパターン９７が形成される。
【０１５９】
続いて、図４４（ａ）に示すように、ダメージレスエッチングにより、第１の保護絶縁膜８に開口９８を形成する。
ここで用いるダメージレスエッチングは、いわゆる等方性エッチングであり、ウェットエッチング又は等方性となる特定条件のドライエッチングが適用される。
【０１６０】
ウェットエッチングを行う場合には、第３の実施形態における図２６（ｂ）を用いて説明したダメージレスエッチングのウェットエッチングと同様の適用範囲のエッチング液を用いることができる。
ドライエッチングを行う場合には、第３の実施形態における図２６（ｂ）を用いて説明したダメージレスエッチングのドライエッチングと同様の適用範囲のエッチング装置及びエッチング条件を用いることができる。
【０１６１】
このダメージレスエッチングにより、第１の保護絶縁膜８がエッチングされ、第１の保護絶縁膜８に、上部径がレジストマスク９７の開口９７ａよりも大きく、下部径が上部径よりも小さい形状に開口９８が形成される。開口９８は開口９０と共に、開口６０ａと連通して一体となる。開口９８の底部には開口６０ａの底面、即ち電子供給層４のリセス面（ゲート電極の形成予定部位）が露出する。ダメージレスエッチングが行われるため、当該リセス面には物理的ダメージは生じない。従って、電子走行層３の電子供給層４との界面近傍には所期の良好な２ＤＥＧが得られる。
その後、レジストマスク９７を灰化処理等により除去する。
【０１６２】
続いて、図４４（ｂ）に示すように、ゲート絶縁膜９９及び高仕事関数膜１０１を順次形成する。
詳細には、開口６０ａ，９０，９８が一体となった開口（開口Ｃと言う。）の内壁面を覆うように、第２の保護絶縁膜１６上にゲート絶縁膜９９及び高仕事関数膜１０１を順次形成する。
【０１６３】
ゲート絶縁膜９９としては、例えばＡｌＯ膜をＡＬＤ法等により、例えば膜厚２０ｎｍ程度に堆積する。ゲート絶縁膜９９としては、ＡｌＯ膜の代わりに、ＴａＯ膜、いわゆる高誘電体（High-k）であるＨｆ，Ｔｉ，Ｚｒの酸化膜又は酸窒化膜を形成しても良い。或いは、ＡｌＯ膜、ＴａＯ膜、上記のHigh-k膜から選ばれた２種以上の膜を積層するようにしても好適である。
ゲート絶縁膜９９を形成した後に、例えば温度５５０℃で６０秒間程度の熱処理を行っても良い。
【０１６４】
高仕事関数膜１０１としては、例えばＴａＮ膜を物理蒸着（Physical Vapor Deposition：ＰＶＤ）法等により、例えば膜厚４０ｎｍ程度に堆積する。「高仕事関数膜」とは、仕事関数が４．５ｅＶ以上の導電材料からなる膜を言う。高仕事関数膜１２を形成することにより、ゲート電極の直下における量子井戸が浅くなり、ゲート電圧が０Ｖのときの当該直下における２ＤＥＧを減じることができる。
【０１６５】
続いて、図４４（ｂ）に示すように、高仕事関数膜１０１上に導電材料１０２を形成する。
詳細には、ゲート絶縁膜９９及び高仕事関数膜１０１を介して上記の開口Ｃを埋め込むように、高仕事関数膜１０１上の全面に導電材料１０２、例えばＰＶＤ法によりＡｌを２０ｎｍ〜５００ｎｍ程度、ここでは４００ｎｍ程度の厚みに堆積する。
【０１６６】
続いて、図４５（ａ）に示すように、導電材料１０２上にレジストマスク１００を形成する。
詳細には、導電材料１０２上の全面にレジストを塗付し、レジストをリソグラフィーにより加工する。これにより、導電材料１０２上のゲート電極の形成予定部位を覆うレジストマスク１００が形成される。
【０１６７】
続いて、図４５（ｂ）に示すように、ゲート電極１０３を形成する。
レジストマスク１００を用いて、導電材料１０２、高仕事関数膜１０１、及びゲート絶縁膜９９をドライエッチングする。ここで、ゲート電極を確実に形成するべく、図示のように、第２の保護絶縁膜１６の表層までエッチングするようにしても良い。このドライエッチングにより、上記の開口Ｃをゲート絶縁膜９９及び高仕事関数膜１０１を介して導電材料１０２で埋め込み、第２の保護絶縁膜１６上に突出するゲート電極１０３が形成される。
その後、レジストマスク１００を灰化処理等により除去する。
【０１６８】
上記のように、本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１０３をリソグラフィー及びドライエッチングにより形成する。このとき、第１及び第２の保護絶縁膜８，１６を形成し、上記の開口Ｃを導電材料１０２で埋め込むようにゲート電極１０３を形成する。第１及び第２の保護絶縁膜８，１６の存在と、第１の保護絶縁膜８のダメージレスエッチングとにより、ゲート電極形成時における電子供給層４への物理的ダメージの発生が抑止される。このように本実施形態では、ゲート電極１０３を形成する際に、リフトオフ法を用いずに、第１及び第２の保護絶縁膜８，１６を用いたリソグラフィー及びダメージレスエッチングを実行する。従って、リフトオフ法のように導電材料の一部がＳｉＣ基板１の上方に再付着することなく、電子供給層４に物理的ダメージを与えずに良好なゲート電極１０３が形成される。
【０１６９】
また、本実施形態では、ゲート電極１０３を形成する前に、ソース電極９５及びドレイン電極９６を形成する。そのため、ソース電極９５及びドレイン電極９６のコンタクト抵抗を低減させるための熱処理を、ゲート電極が未だ形成されていない状態で行うことができる。従って、第１の実施形態の変形例で開示したような、Ａｌのバリア膜を形成する必要がなく、製造工程を簡易化することができる。
【０１７０】
続いて、図４６（ａ）に示すように、層間絶縁膜２４を形成する。
詳細には、例えばプラズマＣＶＤ法により、ゲート電極１０３を覆うように、第２の保護絶縁膜１６上の全面に絶縁膜、例えばシリコン酸化膜を膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜２４が形成される。ここで、ゲート電極１０３の突出部分に起因して第２の保護絶縁膜１６のゲート電極１０３上の部位には段差が形成される。この段差を除去すべく、例えば化学機械研磨ＣＭＰ法による表面研磨を行うことが好ましい。この場合、先ずシリコン酸化膜等を膜厚１０００ｎｍ〜１５００ｎｍ程度に堆積した後、シリコン酸化膜等の表面をＣＭＰ法により１００ｎｍ〜６００ｎｍ程度研磨して平坦化し、層間絶縁膜２４を形成する。図４６（ａ）には、ＣＭＰ法で表面平坦化された層間絶縁膜２４を示す。
また、層間絶縁膜の成膜法として、プラズマＣＶＤ法の代わりに、例えばスピンコート法によりシリコン酸化膜等を塗付形成し、キュア処理を施して層間絶縁膜を形成するようにしても良い。
【０１７１】
続いて、図４６（ｂ）に示すように、ゲート電極１０３、ソース電極９５、及びドレイン電極９６の接続部１０５ａ，１０５ｂ，１０５ｃをそれぞれ形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより第２の保護絶縁膜１６及び第１の保護絶縁膜８を加工する。これにより、ゲート電極１０３、ソース電極９５、及びドレイン電極９６の各々の表面の一部を露出する開口１０４ａ，１０４ｂ，１０４ｃが形成される。
【０１７２】
次に、スパッタ法又はメッキ法等により、開口１０４ａ，１０４ｂ，１０４ｃを埋め込むように層間絶縁膜２４上に導電材料、ここではＡｌ等を堆積する。そして、層間絶縁膜２４の表面を研磨ストッパーとして導電材料をＣＭＰ法により研磨する。以上により、開口７６ａ，７６ｂ，７６ｃをそれぞれ導電材料で充填する、ゲート電極１０３、ソース電極９５、及びドレイン電極９６の接続部１０５ａ，１０５ｂ，１０５ｃが形成される。
【０１７３】
しかる後、更なる上層の層間絶縁膜及び配線等を形成する工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
【０１７４】
以上説明したように、本実施形態によれば、リフトオフ法を用いずに、簡易な手法でＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極１０３、ソース電極９５、及びドレイン電極９６が各種パターンに欠陥を生ぜしめることなく形成され、ゲートリークを防止し、優れたデバイス特性を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴが容易且つ確実に実現される。
【０１７５】
第１〜第４の実施形態及び諸変形例では、化合物半導体装置として窒化物半導体装置のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、これに限定されるものではない。適用可能な化合物半導体装置としては、ＡｌＧａＮ及びＧａＮを用いるもの以外にも、例えば以下のものが考えられる。
【０１７６】
（１）ＩｎＡｌＮ及びＡｌＮを用いる場合
ＩｎＡｌＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、電子走行層にＩｎＡｌＮを、電子供給層にＡｌＮを用いる。また、キャップ層には、例えばｎ型不純物濃度の高いｎ+−ＩｎＡｌＮを用いる。
【０１７７】
（２）ＩｎＡｌＧａＮ及びＡｌＮを用いる場合
ＩｎＡｌＧａＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、電子走行層にＩｎＡｌＧａＮを、電子供給層にＡｌＮを用いる。また、キャップ層には、例えばｎ型不純物濃度の高いｎ+−ＩｎＡｌＧａＮを用いる。
【０１７８】
（３）ＩｎＡｌＮ及びＩｎＡｌＧａＮを用いる場合
ＩｎＡｌＮとＩｎＡｌＧａＮとでは、そのＩｎ，Ａｌ，Ｇａの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、ＩｎＡｌＮの格子定数をＩｎＡｌＧａＮの格子定数よりも小さくしたり、逆にＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくすることができる。ここでは、ＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくする場合を例示する。
この場合、電子走行層にＩｎＡｌＮを、電子供給層にＩｎＡｌＧａＮを用いる。また、キャップ層には、例えばｎ型不純物濃度の高いｎ+−ＩｎＡｌＮを用いる。
【０１７９】
（４）Ａｌ組成の異なるＡｌＧａＮを用いる場合
同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。１種の化合物半導体で格子定数の異なるものとしては、例えば、ＡｌＧａＮについて、Ａｌ0.3Ｇａ0.7ＮとＡｌ0.5Ｇａ0.5Ｎとすることが考えられる。ＡｌＧａＮでは、Ａｌの組成比率が大きいほど格子定数が小さくなる。従って、Ａｌ0.5Ｇａ0.5ＮはＡｌ0.3Ｇａ0.7Ｎよりも格子定数が小さい。
この場合、電子走行層にＡｌ0.3Ｇａ0.7Ｎを、電子供給層にＡｌ0.5Ｇａ0.5Ｎを用いる。また、キャップ層には、例えばｎ型不純物濃度の高いｎ+−Ａｌ0.3Ｇａ0.7Ｎを用いる。
【０１８０】
以下、化合物半導体装置の製造方法及び化合物半導体装置の諸態様を付記としてまとめて記載する。
【０１８１】
（付記１）基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記化合物半導体層の一部を露出する第１の開口を形成する工程と、
前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくともゲート絶縁膜を介して第１の導電材料を形成する工程と、
前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してゲート電極を形成する工程と、
前記ゲート電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第２の開口を形成する工程と、
前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくとも第２の導電材料を形成する工程と、
前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してソース電極及びドレイン電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【０１８２】
（付記２）前記第１の導電材料を形成する工程では、前記第１の開口の内壁面を覆うように前記第１の絶縁膜上に少なくとも、ＴａＮを含有する第１の導電膜を更に形成し、前記第１の導電膜上に前記第１の導電材料を形成し、
前記第１の導電材料を形成する工程の後、前記基板を熱処理する工程を更に含むことを特徴とする付記１に記載の化合物半導体装置の製造方法。
【０１８３】
（付記３）前記第１の導電膜は、Ｔａの組成比よりもＮの組成比が大きいＴａＮを含有することを特徴とする付記２に記載の化合物半導体装置の製造方法。
【０１８４】
（付記４）前記第１の導電材料を形成する工程では、前記第１の開口の内壁面を覆うように前記第１の絶縁膜上に前記ゲート絶縁膜及び仕事関数が４．５ｅＶ以上である第２の導電膜を形成することを特徴とする付記１に記載の化合物半導体装置の製造方法。
【０１８５】
（付記５）前記第２の導電材料を形成する工程では、前記第２の開口の内壁面を覆うように前記第２の絶縁膜上に仕事関数が４．５ｅＶ未満である第３の導電膜を形成し、前記第３の導電膜を介して前記第２の開口を埋め込むように前記第２の導電材料を形成することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
【０１８６】
（付記６）基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第１の開口を形成する工程と、
前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくとも第１の導電材料を形成する工程と、
前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する第２の開口を形成する工程と、
前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくともゲート絶縁膜を介して第２の導電材料を形成する工程と、
前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してゲート電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【０１８７】
（付記７）前記第１の開口を形成する工程では、前記第１の絶縁膜を等方性エッチングして前記第１の開口を形成し、
前記第２の開口を形成する工程では、前記第１の絶縁膜を穿ち前記化合物半導体層には非到達に異方性エッチングした後、残りの前記第１の絶縁膜を等方性エッチングして、前記第２の開口を形成することを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１８８】
（付記８）前記第２の開口を形成する工程では、
前記異方性エッチングは、前記第２の絶縁膜上に第３のマスクを形成し、前記第３のマスクを用いて行い、
前記等方性エッチングは、前記第２の絶縁膜上及び前記異方性エッチングによる被加工側面を覆うように第４のマスクを形成し、前記第４のマスクを用いて行うことを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１８９】
（付記９）前記化合物半導体層を形成した後、前記第１の絶縁膜を形成する前に、
前記第１の電極の形成部位及び前記第２の電極の形成部位に相当する前記化合物半導体層の表層をエッチングする工程と、
前記表層をエッチングした後、前記基板を熱処理する工程と、
前記熱処理の後、前記化合物半導体層の素子分離領域に素子分離構造を形成する工程と
を更に含むことを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【０１９０】
（付記１０）基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ゲート電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第１の開口を少なくともゲート絶縁膜を介して第１の導電材料で埋め込んで形成されており、
前記ソース電極及びドレイン電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第２の開口を少なくとも第２の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
【０１９１】
（付記１１）前記ゲート絶縁膜上に少なくとも、ＴａＮを含有する第１の導電膜を更に含み、
前記ゲート電極は、前記第１の開口を少なくとも前記ゲート絶縁膜及び前記第１の導電膜を介して前記第１の導電膜が前記第１の導電材料と接するように前記第１の導電材料で埋め込んで形成されていることを特徴とすることを特徴とする付記１０に記載の化合物半導体装置。
【０１９２】
（付記１２）前記ゲート絶縁膜上に仕事関数が４．５ｅＶ以上である第２の導電膜を更に含み、
前記ゲート電極は、前記第１の開口を少なくとも前記ゲート絶縁膜及び前記第２の導電膜を介して前記第１の導電材料で埋め込んで形成されていることを特徴とする付記１０〜１１のいずれか１項に記載の化合物半導体装置。
【０１９３】
（付記１３）前記第２の導電膜は、Ｔａの組成比よりもＮの組成比が大きいＴａＮを含有することを特徴とする付記１０〜１２に記載の化合物半導体装置。
【０１９４】
（付記１４）基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ソース電極及び前記ドレイン電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第１の開口を少なくとも第１の導電材料で埋め込んで形成されており、
前記ゲート電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第２の開口を少なくともゲート絶縁膜を介して第２の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
【０１９５】
（付記１５）前記第１の開口は、上部径が下部径よりも大きい形状に形成されており、
前記第２の開口は、前記第２の絶縁膜を穿ち前記化合物半導体層には非到達の上部開口と、残りの前記第１の絶縁膜に形成されて前記化合物半導体層を露出する、下部径が前記上部開口よりも小径の下部開口とが連通するように形成されていることを特徴とする付記１０〜１４のいずれか１項に記載の化合物半導体装置。
【符号の説明】
【０１９６】
１ ＳｉＣ基板
２ バッファ層
３ 電子走行層
４ 電子供給層
５ キャップ層
６，９，１４，１７，２１，４１，４４，４７，５２，６１，６２，６６，６８，７０，７４，９１，９４，９７，１００，１１０ レジストマスク
７ 素子分離構造
８ 第１の保護絶縁膜
８ａ，８ｂ，８ｃ，９ａ，１０，１７ａ，１７ｂ，２０ａ，２０ｂ，２５ａ，２５ｂ，２５ｃ，４０ａ，４０ｂ，４１ａ，４１ｂ，４５，４７ａ，５０，５４ａ，５４ｂ，５４ｃ，６０ａ，６０ｂ，６０ｃ，６１ａ，６１ｂ，６１ｃ，６２ａ，６８ａ，６８ｂ，６９ａ，６９ｂ，７０ａ，７０ｂ，７１ａ，７１ｂ，９０，９１ａ，９１ｂ，９６ａ，９７ａ，９８，１０４ａ，１０４ｂ，１０４ｃ，１１０ａ 開口
１１，３１，４８，６３，８１，９９ ゲート絶縁膜
１２，３２，４９，６４，８２，１０１ 高仕事関数膜
１３，１９，４３，５１，６５，７３，９３，１０２ 導電材料
１５，５３，６７，１０３ ゲート電極
１６ 第２の保護絶縁膜
１８，４２，７２，９２ 低仕事関数膜
１８ａ，４２ａ，７２ａ，９２ａ ＴａＡｌ3膜
１８ｂ スパイク
２２，４５，７５，９５ ソース電極
２３，４６，７６，９６ ドレイン電極
２４ 層間絶縁膜
２６ａ，２６ｂ，２６ｃ，５５ａ，５５ｂ，５５ｃ，１０５ａ，１０５ｂ，１０５ｃ 接続部
３３，８３ バリア膜
【特許請求の範囲】
【請求項１】
基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記化合物半導体層の一部を露出する第１の開口を形成する工程と、
前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくともゲート絶縁膜を介して第１の導電材料を形成する工程と、
前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してゲート電極を形成する工程と、
前記ゲート電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第２の開口を形成する工程と、
前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくとも第２の導電材料を形成する工程と、
前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してソース電極及びドレイン電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項２】
前記第１の導電材料を形成する工程では、前記第１の開口の内壁面を覆うように前記第１の絶縁膜上に少なくとも、ＴａＮを含有する第１の導電膜を更に形成し、前記第１の導電膜上に前記第１の導電材料を形成し、
前記第１の導電材料を形成する工程の後、前記基板を熱処理する工程を更に含むことを特徴とする請求項１に記載の化合物半導体装置の製造方法。
【請求項３】
前記第１の導電膜は、Ｔａの組成比よりもＮの組成比が大きいＴａＮを含有することを特徴とする請求項２に記載の化合物半導体装置の製造方法。
【請求項４】
基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第１の開口を形成する工程と、
前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくとも第１の導電材料を形成する工程と、
前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する第２の開口を形成する工程と、
前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくともゲート絶縁膜を介して第２の導電材料を形成する工程と、
前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してゲート電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記第１の開口を形成する工程では、前記第１の絶縁膜を等方性エッチングして前記第１の開口を形成し、
前記第２の開口を形成する工程では、前記第１の絶縁膜を穿ち前記化合物半導体層には非到達に異方性エッチングした後、残りの前記第１の絶縁膜を等方性エッチングして、前記第２の開口を形成することを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項６】
前記第２の開口を形成する工程では、
前記異方性エッチングは、前記第２の絶縁膜上に第３のマスクを形成し、前記第３のマスクを用いて行い、
前記等方性エッチングは、前記第２の絶縁膜上及び前記異方性エッチングによる被加工側面を覆うように第４のマスクを形成し、前記第４のマスクを用いて行うことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記化合物半導体層を形成した後、前記第１の絶縁膜を形成する前に、
前記第１の電極の形成部位及び前記第２の電極の形成部位に相当する前記化合物半導体層の表層をエッチングする工程と、
前記表層をエッチングした後、前記基板を熱処理する工程と、
前記熱処理の後、前記化合物半導体層の素子分離領域に素子分離構造を形成する工程と
を更に含むことを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
【請求項８】
基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ゲート電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第１の開口を少なくともゲート絶縁膜を介して第１の導電材料で埋め込んで形成されており、
前記ソース電極及びドレイン電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第２の開口を少なくとも第２の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
【請求項９】
基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ソース電極及び前記ドレイン電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第１の開口を少なくとも第１の導電材料で埋め込んで形成されており、
前記ゲート電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第２の開口を少なくともゲート絶縁膜を介して第２の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
【請求項１０】
前記第１の開口は、上部径が下部径よりも大きい形状に形成されており、
前記第２の開口は、前記第２の絶縁膜を穿ち前記化合物半導体層には非到達の上部開口と、残りの前記第１の絶縁膜に形成されて前記化合物半導体層を露出する、下部径が前記上部開口よりも小径の下部開口とが連通するように形成されていることを特徴とする請求項８又は９に記載の化合物半導体装置。
【請求項１】
基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記化合物半導体層の一部を露出する第１の開口を形成する工程と、
前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくともゲート絶縁膜を介して第１の導電材料を形成する工程と、
前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してゲート電極を形成する工程と、
前記ゲート電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第２の開口を形成する工程と、
前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくとも第２の導電材料を形成する工程と、
前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してソース電極及びドレイン電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項２】
前記第１の導電材料を形成する工程では、前記第１の開口の内壁面を覆うように前記第１の絶縁膜上に少なくとも、ＴａＮを含有する第１の導電膜を更に形成し、前記第１の導電膜上に前記第１の導電材料を形成し、
前記第１の導電材料を形成する工程の後、前記基板を熱処理する工程を更に含むことを特徴とする請求項１に記載の化合物半導体装置の製造方法。
【請求項３】
前記第１の導電膜は、Ｔａの組成比よりもＮの組成比が大きいＴａＮを含有することを特徴とする請求項２に記載の化合物半導体装置の製造方法。
【請求項４】
基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記化合物半導体層の一部を露出する一対の第１の開口を形成する工程と、
前記第１の開口を埋め込むように前記第１の絶縁膜上に少なくとも第１の導電材料を形成する工程と、
前記第１の導電材料上の前記第１の開口の上方に相当する部位に第１のマスクを形成し、前記第１のマスクを用いて少なくとも前記第１の導電材料を加工してソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を覆うように前記第１の絶縁膜の上方に第２の絶縁膜を形成する工程と、
少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に前記化合物半導体層の一部を露出する第２の開口を形成する工程と、
前記第２の開口を埋め込むように前記第２の絶縁膜上に少なくともゲート絶縁膜を介して第２の導電材料を形成する工程と、
前記第２の導電材料上の前記第２の開口の上方に相当する部位に第２のマスクを形成し、前記第２のマスクを用いて少なくとも前記第２の導電材料を加工してゲート電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記第１の開口を形成する工程では、前記第１の絶縁膜を等方性エッチングして前記第１の開口を形成し、
前記第２の開口を形成する工程では、前記第１の絶縁膜を穿ち前記化合物半導体層には非到達に異方性エッチングした後、残りの前記第１の絶縁膜を等方性エッチングして、前記第２の開口を形成することを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項６】
前記第２の開口を形成する工程では、
前記異方性エッチングは、前記第２の絶縁膜上に第３のマスクを形成し、前記第３のマスクを用いて行い、
前記等方性エッチングは、前記第２の絶縁膜上及び前記異方性エッチングによる被加工側面を覆うように第４のマスクを形成し、前記第４のマスクを用いて行うことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記化合物半導体層を形成した後、前記第１の絶縁膜を形成する前に、
前記第１の電極の形成部位及び前記第２の電極の形成部位に相当する前記化合物半導体層の表層をエッチングする工程と、
前記表層をエッチングした後、前記基板を熱処理する工程と、
前記熱処理の後、前記化合物半導体層の素子分離領域に素子分離構造を形成する工程と
を更に含むことを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
【請求項８】
基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ゲート電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第１の開口を少なくともゲート絶縁膜を介して第１の導電材料で埋め込んで形成されており、
前記ソース電極及びドレイン電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第２の開口を少なくとも第２の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
【請求項９】
基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記化合物半導体層上に形成されたゲート電極、ソース電極、及びドレイン電極と
を含み、
前記ソース電極及び前記ドレイン電極は、前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する一対の第１の開口を少なくとも第１の導電材料で埋め込んで形成されており、
前記ゲート電極は、少なくとも前記第２の絶縁膜及び前記第１の絶縁膜に形成された前記化合物半導体層の一部を露出する第２の開口を少なくともゲート絶縁膜を介して第２の導電材料で埋め込んで形成されていることを特徴とする化合物半導体装置。
【請求項１０】
前記第１の開口は、上部径が下部径よりも大きい形状に形成されており、
前記第２の開口は、前記第２の絶縁膜を穿ち前記化合物半導体層には非到達の上部開口と、残りの前記第１の絶縁膜に形成されて前記化合物半導体層を露出する、下部径が前記上部開口よりも小径の下部開口とが連通するように形成されていることを特徴とする請求項８又は９に記載の化合物半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【公開番号】特開２０１１−２３８７００（Ｐ２０１１−２３８７００Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０７６５４（Ｐ２０１０−１０７６５４）
【出願日】平成２２年５月７日（２０１０．５．７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月７日（２０１０．５．７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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