【課題】低コンタクト抵抗を実現し得る半導体基板上の半導体層と電極配線層とのオーミック電極構造を提供する。
【解決手段】半導体基板１０６と、半導体基板１０６上に形成された第１のバリア層１０７と、第１のバリア層１０７上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層１０８と、チャネル層１０８の上に形成された第２のバリア層１０２と、少なくとも第２のバリア層１０２及びチャネル層１０８を厚さ方向に貫通する第１の電極領域１０９と、少なくとも第２のバリア層１０２及びチャネル層１０８を厚さ方向に貫通する第２の電極領域１０９とを備える半導体装置であって、少なくとも第１の電極領域１０９は、チャネル層１０８と接触する側の面が凹凸形状で構成されている。 （もっと読む）

【課題】成長時間を短縮してスループットを向上することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】基板２上に、電子供給層６，１０及びチャネル層８を有する高電子移動度トランジスタ構造層３を形成する工程と、高電子移動度トランジスタ構造層３上に、コレクタ層１４、ベース層１５、エミッタ層１６及びノンアロイ層１８を有するヘテロバイポーラトランジスタ構造層４を形成する工程と、を有するトランジスタ用エピタキシャルウェハの製造方法において、ヘテロバイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下で、かつ、一定の成長温度で成長するようにした。 （もっと読む）

【課題】電子が第１励起準位に存在する割合が増えても、量子井戸層の中の電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現する。
【解決手段】半導体装置を、基板１０の上方に設けられた第１半導体層１１と、第１半導体層１１の上側に接する電子走行層２４と、電子走行層２４の上側に接する第２半導体層１７（２５）とを備えるものとし、電子走行層を２４、第１井戸層１３、中間障壁層１４、第２井戸層１５を順に積層させた構造を含む２重量子井戸層とし、中間障壁層１４の伝導帯のエネルギーが、第１半導体層１１及び第２半導体層１７（２５）の伝導帯のエネルギーよりも低くなり、第１井戸層１３及び第２井戸層１５の中に基底準位が形成され、２重量子井戸層の中に第１励起準位が形成されるようにする。 （もっと読む）

【課題】窒化物半導体層をチャネルとして用いたトランジスタにおいて、オン抵抗を低くしつつ、閾値電圧を高くする。
【解決手段】キャップ層４００と障壁層３００の界面、及びチャネル層２００とバッファ層１００の界面には圧縮歪が生じており、障壁層３００とチャネル層２００の界面には引張り歪が生じている。このため、キャップ層４００と障壁層３００の界面、並びにチャネル層２００とバッファ層１００の界面において、負の電荷が正の電荷よりも多くなっており、障壁層３００とチャネル層２００の界面において、正の電荷が負の電荷よりも多くなっている。チャネル層２００は、第１層、第２層、及び第３層の積層構造を有している。第２層は、第１層及び第３層よりも電子親和力が大きい。 （もっと読む）

【課題】半導体装置について、小型化を図りつつ、ドレイン耐圧を向上する。
【解決手段】ゲート電極２０と、ゲート電極２０と離間するソース電極２４と、平面視でゲート電極２０からみてソース電極２４の反対側に位置し、かつゲート電極２０と離間するドレイン電極２２と、平面視でゲート電極２０とドレイン電極２２の間に位置し、絶縁膜２６を介して半導体基板１０上に設けられ、かつゲート電極２０、ソース電極２４およびドレイン電極２２と離間する少なくとも一つのフィールドプレート電極３０と、絶縁膜２６中に設けられ、かつフィールドプレート電極３０と半導体基板１０を接続する少なくとも一つのフィールドプレートコンタクト４０と、を備え、平面視でフィールドプレート電極３０は、フィールドプレートコンタクト４０からソース電極２４側またはドレイン電極２２側の少なくとも一方に延伸している。 （もっと読む）

【課題】低オン抵抗であって、かつ、ノーマリーオフの電界効果型トランジスタを提供する。
【解決手段】基板１０の上に形成された電子走行層１１と、電子走行層１１の上に、電子走行層１１よりもバンドギャップの広い半導体により形成された電子供給層１２と、電子供給層１２の上に、電子供給層よりもバンドギャップの狭い半導体により形成されたバリア形成層１３と、バリア形成層１３の上に、不純物のドープされた半導体により形成された上部チャネル層１４と、バリア形成層１３及び上部チャネル層１４を除去することにより形成されたバリア形成層１３及び上部チャネル層１４の側面と、側面に形成された絶縁膜２０と、絶縁膜２０を介し形成されたゲート電極２１と、上部チャネル層１４と接続されるソース電極２２と、電子供給層１２または電子走行層１１と接続されるドレイン電極２３と、を有する。 （もっと読む）

【課題】ゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた構成において、ゲートリーク電流を防止することによりドレイン電流の最大値の向上を図ることが可能な半導体装置を提供する。
【解決手段】化合物半導体で構成されたチャネル層１４と、チャネル層１４上に設けられた上部障壁層１５とを備え、上部障壁層１５における表面層には、不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域１５ｇが設けられている。また、この低抵抗領域１５ｇを挟んだ位置において上部障壁層１５に接続されたソース電極１７ｓおよびドレイン電極１７ｄを備えている。さらに、低抵抗領域１５ｇ上に設けられたゲート絶縁膜１８と、このゲート絶縁膜１８を介して低抵抗領域１５ｇ上に設けられたゲート電極１９とを備えている。 （もっと読む）

【課題】ｐ型のＧａＮ系半導体装置を提供する。
【解決手段】第１導電型のキャリアガスが発生した第１チャネル層１０６と、第１チャネル層１０６上に、第１チャネル層１０６よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層１１０と、バリア層１１０上に、バリア層１１０よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層１１２と、第２チャネル層１１２にオーミック接続する第１ソース電極１１８と、第２チャネル層にオーミック接続する第１ドレイン電極１２０と、第１ソース電極１１８及び第１ドレイン電極１２０の間に形成された第１ゲート電極１２２と、を備え、第２導電型のキャリアガスのキャリア濃度が、第１ゲート電極１２２の下の領域で、第１ソース電極１１８及び第１ドレイン電極１２０の間の他の領域より低く、かつ、第１ゲート電極１２２により制御されるＧａＮ系半導体装置。 （もっと読む）

【課題】単体構造のＨＢＴデバイスと同等の信頼性を得る。
【解決手段】化合物半導体からなる、高電子移動度トランジスタ（ＨＥＭＴ）とヘテロバイポーラトランジスタ（ＨＢＴ）とを、同一基板上に重ねてエピタキシャル成長した多層構造のトランジスタ素子において、エピ層として内在するインジウムガリウムリン層（ＩｎＧａＰ）のバンドギャップエネルギを１．９１ｅＶ以上にすることを特徴とする。 （もっと読む）

【課題】ｎ型不純物としてＴｅを用いたノンアロイ層を有していても、ベース電流、コレクタ電流のリーク電流が少ないトランジスタ素子を提供する。
【解決手段】基板１１と、基板１１上に設けられた高電子移動度トランジスタ構造層２８と、高電子移動度トランジスタ構造層２８上に設けられたヘテロバイポーラトランジスタ構造層２９とを備えたトランジスタ素子１０において、ヘテロバイポーラトランジスタ構造層２９のノンアロイ層２６，２７は、ｎ型不純物としてＴｅがドーピングされており、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上２．０×１０¹⁹ｃｍ^-3以下にされているものである。 （もっと読む）

【課題】高耐圧なＩＩＩ−窒化物デバイスを提供する。
【解決手段】半導体基板１、基板１上の活性層のスタックであって、それぞれの層はＩＩＩ−窒化物材料を含むスタック２−５、スタック２−５上のゲート８、ソース９およびドレインコンタクト１０、および基板１の裏側（活性層のスタックに接する側に対向する側）から基板１に接する活性層のスタックの下層まで基板中を延びるトレンチであって、トレンチはドレイン領域を完全に囲み、ドレインに向かうゲート領域の端と、ゲートに向かうドレイン領域の端との間に配置され、基板のドレイン領域は本質的に半導体材料から形成されるような幅を有するトレンチを含むＩＩＩ−窒化物デバイス。 （もっと読む）

【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。 （もっと読む）

【課題】定電流動作が可能な窒化物半導体装置を提供する。
【解決手段】窒化物半導体を含む半導体層３０と、ソース電極４０と、ドレイ電極５０と、第１ゲート電極１０と、第２ゲート電極２０と、を備えた窒化物半導体装置１１１が提供される。ソース電極４０とドレイン電極５０は、主面上に設けられ、半導体層とオーミック性接触を形成し、互いに離間する。第１ゲート電極１０は、主面上においてソース電極４０とドレイン電極５０との間に設けられる。第２ゲート電極２０は、主面上においてソース電極４０と第１ゲート電極１０との間に設けられる。ソース電極４０と第１ゲート電極１０との間の電位差が０ボルトのときに、半導体層３０のうちの第１ゲート電極に対向する部分は導通する。第１ゲート電極１０は、第２ゲート電極２０に印加される電圧に応じた定電流をスイッチングする。 （もっと読む）

【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】ＨＥＭＴの移動度の低下を抑制することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】高電子移動度トランジスタ構造層３を、気相成長法により成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長し、バイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長し、さらにノンアロイ層１８を、３８０℃以上４５０℃以下の成長温度で成長する。 （もっと読む）

【課題】不純物のメモリー効果を低減できる高電子移動度トランジスタ用エピタキシャルウェハの製造方法、及び高電子移動度トランジスタ用エピタキシャルウェハを提供する。
【解決手段】本発明に係る高電子移動度トランジスタ用エピタキシャルウェハの製造方法は、Ａｌ_ｘＧａ_１−ｘＡｓ（ただし、０≦ｘ≦０．３）からなるバッファ層と、バッファ層の上方に設けられ、Ｓｅ又はＴｅを含むコンタクト層２０とを備えた高電子移動度トランジスタ用エピタキシャルウェハの製造方法であって、６００℃以上７５０℃以下の成長温度、２０以上２００以下のＶ／ＩＩＩ比の成長条件下で、バッファ層の酸素濃度を２．０Ｅ１６ｃｍ^−３以下に制御してバッファ層を単結晶基板上に形成するバッファ層形成工程と、３５０℃以上５００℃以下の成長温度で、コンタクト層２０の表面の表面粗さＲａを０．５ｎｍ以上５．０ｎｍ以下の範囲に制御してコンタクト層２０を形成するコンタクト層形成工程とを備える。 （もっと読む）

【課題】ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ構造層３が形成され、高電子移動度トランジスタ構造層３上にヘテロバイポーラトランジスタ構造層４が形成されたトランジスタ素子において、ＧａＡｓ基板２の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、高電子移動度トランジスタ構造層３とヘテロバイポーラトランジスタ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けたものである。 （もっと読む）

【課題】通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型の窒化物半導体電界効果トランジスタとして、高い密度のドレイン電流を実現することが可能にする。
【解決手段】窒化物半導体からなるチャネル層半導体６の上方の極性面方向に、チャネル層半導体６よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体５が積層され、ゲート電極２の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域２１内に存在する障壁層半導体５の層厚が、第１領域２１以外の素子領域を覆う第２領域２２内に存在する障壁層半導体５の層厚よりも薄く形成されるか、または、第１領域２１内には障壁層半導体５が存在しない状態で形成されるとともに、第２領域２２内に存在する障壁層半導体５中に、障壁層半導体５よりもバンドギャップが小さい単一層の量子井戸７または多重層の多重量子井戸を挿入した量子井戸構造が形成される構造にする。 （もっと読む）

【課題】化合物半導体上のｐ型チャネルＦＥＴにおいてオン抵抗を低くすることの可能な半導体装置を提供する。
【解決手段】化合物半導体からなる基板１０上に、ｎ型チャネルＦＥＴ領域２とｐ型チャネルＦＥＴ領域３とが併設されている。ｐ型チャネルＦＥＴ領域３において、チャネル層１６の下面に接するバッファ層１５が、チャネル層１６よりも広いバンドギャップを有する第２バッファ層１５Ｂだけで構成された単層構造となっている。さらに、第２バッファ層１５Ｂは、チャネル層１６と電子走行層１３との間に設けられている。 （もっと読む）

【課題】絶縁ゲート型Ｐ−ＨＥＭＴ構造において、良好なトランジスタ性能を実現する。
【解決手段】ベース基板、第１結晶層、第２結晶層および絶縁層をこの順に有し、第１結晶層と第２結晶層との間、または、ベース基板と第１結晶層との間に位置する第３結晶層をさらに有し、第２結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層は、ドナーまたはアクセプタとなる第１原子を含み、第３結晶層がドナーとなる第１原子を含む場合、第２結晶層が、アクセプタとなる第２原子を含み、第３結晶層がアクセプタとなる第１原子を含む場合、第２結晶層が、ドナーとなる第２原子を含む半導体基板。 （もっと読む）