半導体装置
【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオン動作のスイッチング素子を用いた半導体装置に関する。
【背景技術】
【０００２】
GaNやSiCやダイヤモンドなどのワイドギャップ半導体は絶縁破壊電圧、電子移動度、熱伝導率などの半導体装置として重要な要素がSiに比べ優れているという特徴がある。GaN半導体装置の一形態であるAlGaN/GaNヘテロ構造をもつHEMTでは、高い電子移動度とキャリア密度を有しているため高周波性能や低いオン抵抗などの性質があり多くの期待を集めている。また、AlGaN/GaNヘテロ構造をもつHEMTでは、ゲート電圧を加えない状態では電流を流す性質（ノーマリオン）があるため、素子をオフ状態にする即ち電流を止めるにはゲートに負電圧を印加する必要がある。
【０００３】
そのため、負電源が必要であるため回路の部品点数が増える事や回路基板上の配線が複雑になるなどの問題がある。
【０００４】
負電源を省略する回路として、例えばHEMT素子をオン／オフさせる制御信号を出力する発振器と、この発振器の制御信号出力端子とHEMT素子のゲートとの間に配置されたコンデンサと、このコンデンサとHEMT素子のソースとの間に配置されたダイオードとを備えた回路が知られている（特許文献１参照）。しかしながら、この方法では半導体装置の他に、外部にダイオードとFETの入力容量の10倍から500倍という大きな容量をもつキャパシタを必要とし、スイッチング素子の外部に付加する部品が増えるという欠点をもっていた。またスイッチング素子の駆動回路からスイッチング素子のゲートまでの配線が長くなるために生じる寄生インダクタンスによる電圧発振（リンギング）が発生する問題もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２３５９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のようにダイオードや大きな容量を持つ大きなキャパシタなどノーマリオンスイッチング素子に付加する部品が増え、加えてノーマリオンスイッチング素子の駆動回路からノーマリオンスイッチング素子のゲートまでの配線が長くなるために生じる寄生インダクタンスによる電圧発振（リンギング）が発生する問題があった。
そのため本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【課題を解決するための手段】
【０００７】
本実施の形態の半導体装置は、
複数のドレイン電極と、複数のゲート電極と、複数のソース電極とで構成されたノーマリオンＦＥＴ領域と、
前記ドレイン電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたドレインパッドと、
前記ソース電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたソースパッドと、
前記ゲート電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたゲート引き出し電極と、
前記ゲート引き出し電極上に、順次配置された誘電体絶縁膜と金属膜とで形成されたキャパシタと、
前記キャパシタの金属膜に接続された入力端子と、
前記ソースパッドに接続されたカソード電極と、前記ゲート引出電極に接続されたダイオードとを備え、前記ＦＥＴ領域、前記キャパシタ、および、前記ダイオードが同一チップ上に形成されていることを特徴とするものである。
【発明の効果】
【０００８】
必要十分な容量を持つキャパシタはゲート引き出し電極上に設けて、ダイオードは前記ノーマリオンFETの同一チップ上に設けることにより、半導体装置単体で単電源によるスイッチング動作が可能となる。
すなわち、本発明によれば、ノーマリオン型FETを含む半導体装置単独で単電源によるスイッチング動作が可能となり、加えて部品点数が削減されることによる回路基板上のコンパクト化と配線長が大幅に小さくなることによるリンギング抑制が可能となる。
【図面の簡単な説明】
【０００９】
【図１】図1(a)は、本発明による半導体装置の鳥瞰図であり、図1(b)は、図1(a)の断面図である。
【図２】図2は、窒化物半導体HEMTの例を示す断面図である。
【図３】図3(a)は、本発明による半導体装置の駆動信号を示す図であり、図3(b)は、FETのゲート電圧を示す図である。
【図４】図4(a)は、本発明による半導体装置の駆動信号を示す図であり、図4(b)は、FETのゲート電圧を示す図である。
【図５】図５は、窒化物半導体HEMTの例を示す断面図である。
【図６】図６は、本発明の第３の実施の形態による窒化物半導体HEMTの例を示す断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１から第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１１】
（第１の実施の形態）
第一の実施形態に係る半導体装置の構成を図１から図４に基づいて説明する。図１(a)は本発明によって提供される半導体装置の鳥瞰図であり、図１(ｂ)は図1(a)にある直線AA’で切った断面図である。
【００１２】
本発明の半導体装置はFET部分２７とFETのドレイン電極パッド１と、ソース電極パッド５と、ボンディング用ゲート電極パッド７と、ゲート引き出しパッド6と、ゲート引き出しパッド６とソース電極パッド５との間に形成するダイオード１９によって構成される。キャパシタ電極６の下に誘電体絶縁膜１０を形成してゲート引き出しパッド６とボンディング用ゲート電極パッド７を電気的に絶縁することによりキャパシタ１２を形成している。
【００１３】
前記誘電体絶縁膜にはSiO2、SiN、Al2O3、TiO2、BaTiO3、SrTiO3、（Ba,Sr）TiO3、Ta2O5、LiTaO3、HfO2、ZrO2などを用いることができる。
【００１４】
ゲート電極引き出しパッド６はゲート電極３と電気的に接続されている。ドレイン電極２とドレイン電極パッド１は電気的に接続されており、ソース電極４とソース電極パッド５は電気的に接続されている。ダイオード１９は、窒化物半導体１７とショットキー接触しているアノード電極１８と、窒化物半導体１７とオーミック接触しているカソード電極１５と、窒化物半導体１７により構成される。アノード電極18とゲート引き出し電極６は電気的に接続されており、カソード電極１５とソース電極パッド５とは電気的に接続されている。ソース電極パッド５は層間絶縁膜１３によって絶縁されている。ソース電極パッド５はダイオード部を除いて、窒化物半導体と絶縁されていればよく、例えば、素子分離により窒化物半導体が絶縁化されている場合は層間絶縁膜１３を省略することも可能である。FET部とダイオード部以外の窒化物半導体は、素子分離され、絶縁化されている。素子分離は、エッチングによるメサ形成やイオン注入などにより形成できる。
【００１５】
図2は窒化物半導体により構成されるノーマリオン型FET部２７の断面図の例である。GaN層２５上にAlGaN層２３が積層され、AlGaN層２３上にソース電極２０とドレイン電極２２とが形成されている。また、AlGaN層２３上にはゲート絶縁膜２６が形成され、ゲート絶縁膜２６上にゲート電極２１が形成されている。
【００１６】
ゲート絶縁膜２６にはSiO2、SiN、Al2O3、TiO2、Ta2O5、HfO2、ZrO2などを用いることができる。ゲート絶縁膜２６によりゲートリーク電流を抑制することができる。GaN層２５とAlGaN層２３とのヘテロ接合により生じた2次元電子ガス２４をゲート電極２１により制御してトランジスタ動作を行う。
【００１７】
本発明ではFETにノーマリオン型素子を用いる。本実施例では、GaN層２５上にAlGaN層２３が積層された窒化物半導体を用いているが、AlGaNとInAlNとGaNとAlGaNなどの組成比を自由に組み合わせた半導体材料を用いてもよい。また、ヘテロ接合のみでなく、超格子構造、複数のヘテロ接合を有する構造、組成が傾斜した構造であっても、窒化物半導体ないしはSiCによりFET動作可能であればよく、特に図２の構造に限定されない。FET部分２７は図２に示されるノーマリオン型FETが複数並列に接続されるように配置されている。
【００１８】
図3は本発明装置内部のFETの動作を説明した図であり、本発明装置駆動信号とFET部分のゲート電圧のシミュレーション結果を示している。駆動信号を図３(a)に示した。シミュレーションの駆動信号は１ＭＨzでローレベル０V、ハイレベル１０Vとする矩形波であり、本実施例のキャパシタ容量はFETの入力容量の9倍である。
【００１９】
FETのソース-ゲート間に発生する電圧を図３(b)に示した。FETのゲートに発生する電圧は本発明の構成要素であるダイオードによってゲートハイレベル電圧３１が０V付近にクリップさる。駆動信号の立ち下がりタイミング２８でFETゲート電圧はFET入力容量と本発明の構成要素のキャパシタ容量によって駆動信号スイング幅が分圧されてゲートローレベル電圧３２まで電圧が下がる。そのためゲート電圧には負電圧が発生しFETをオフできる。
【００２０】
次に駆動信号の立ち上がりタイミング２９でFETゲート電圧はFET入力容量と本発明の構成要素のキャパシタ容量によって駆動信号スイング幅が分圧されてゲートハイレベル電圧３１まで電圧が上昇しFETがオンになる。
【００２１】
図4は本発明の構成要素のキャパシタ容量をFETの入力容量と等しくしたときの駆動信号とFETのゲート電圧を模擬したシミュレーションである。キャパシタの容量が少ない分、駆動信号のスイング幅に対する分圧比が変化し、ゲート電圧のスイング幅が小さくなるため、ゲートローレベル電圧３８はゲートローレベル電圧３２にくらべ0Vに近づいているが、図３と同様に、駆動信号ローレベルでゲート電圧に負電圧が発生し、FETをオフできる。以上のように、本発明の装置を用いることにより、ノーマリオン素子を構成要素にもつ半導体装置であっても、半導体装置単体で半導体装置のみで単電源によるスイッチング動作が可能となる。これにより、回路基板上の部品点数が削減されることにより、回路のコンパクト化が実現できる。
【００２２】
次に本発明に適した構成について述べる。キャパシタ１２の容量はFETの入力容量に対し１倍から9倍とすることが望ましい。素子駆動信号（例えば図3(a)、図4(a)のような矩形波）の電圧スイング幅はFET部分の入力容量とキャパシタの容量によって分圧されるためキャパシタの容量が1倍より小さくなると、FETのゲートにかかる電圧スイング幅がキャパシタでの電圧スイング幅より小さくなる。このため、FETのゲートにかかる電圧スイングによりFETのオンとオフの切り替えが困難になる。このため、キャパシタ１２の容量はFETの入力容量に対し１倍以上が望ましい。
【００２３】
また、キャパシタの容量がFETの入力容量9倍より大きい場合、FETのゲートにかかる電圧スイングの大きさの減少分は素子駆動信号の電圧スイングに対して1/10以下であり、実質的に素子駆動信号の電圧スイングの大きさがそのままFETのゲートに印加される。このため、キャパシタの容量がFETの入力容量9倍以下である場合、素子駆動信号の電圧スイング幅を効率よくFETのゲートに伝えながら、サイズの小さなキャパシタで同一チップ上に集積することが可能となり、ノーマリオンFETを含む本発明の半導体装置は単独で単電源で制御が可能となる。
【００２４】
また、キャパシタの容量をFETの入力容量9倍以下にすることで、キャパシタの絶縁膜に低い誘電率の誘電体も使用できるようになり、FETにおける層間絶縁膜と同一にすることで製造プロセスの簡略化や種々の誘電体の利用が可能となる。
【００２５】
本発明では窒化物半導体やSiCで構成されるFETを用いるのが望ましい。窒化物半導体やSiCを用いたFETは入力容量が小さいことからキャパシタの容量を小さくできるためFETと同一チップ上にキャパシタを形成できる。さらに、窒化物半導体を用いたFETは高速スイッチングが可能なことから漏れ抵抗によるキャパシタの電荷漏れの影響が少なくできる利点がある。
【００２６】
本発明によれば、キャパシタとダイオードをFETの同一チップ上に配置し、単独で単電源で動作可能な半導体装置が構成できる。同一チップ上に形成したために、部品点数の削減や配線長の大幅な短縮ができる。配線には寄生インダクタンスLが生じるので素子と素子駆動回路間で急激な電流変化（たとえば素子スイッチ時の信号変化に伴う電流変化）があるとIを配線に流れる電流、ｔを時間として
で表される電圧が発生し、配線の浮遊容量との共振により電圧振動（リンギング）が生じてスイッチング素子や素子の駆動回路に悪影響を及ぼす上、ノイズの要因ともなる。急激な電流変化により発生する電圧は配線の寄生インダクタンスLに比例するため、本発明による配線長の大幅な短縮は、大幅に起電力を抑制するのに有効である。
【００２７】
また、特に、キャパシタをゲート引き出し電極上に配置したため、チップサイズを小形化することが可能となり、その結果、リンギングの効果的な抑制に成功した。
【００２８】
（第２の実施の形態）
第２の実施形態に係る半導体装置は第1の実施形態に係る半導体装置と比較して、ゲート絶縁膜２６が無い点が異なる点である。図５のような窒化物半導体断面図において、ゲート絶縁膜が省略されている。この場合、ゲート電極２１を窒化物半導体にショットキー接続させることにより、第１の実施例と同様に半導体装置単体で半導体装置のみで単電源によるスイッチング動作が可能となる。これにより、回路基板上の部品点数が削減されることにより、回路のコンパクト化が実現できる。
【００２９】
第２の実施形態に係る半導体装置では、FET部にゲートからソース方向を順方向とする寄生ダイオードが形成されているため、FETのゲートがショットキーダイオードとして動作できるのでダイオード１９と同様の効果を期待できる。そのため、ゲート電極２１によりダイオード１９を省略することもできる。
【００３０】
（第３の実施の形態）
第３の実施形態に係る半導体装置は、図６に示すように、第１から第３の実施形態に係る半導体装置と比べてゲート電極引き出しパッド６部の下のアノード電極１８が一体に形成されている点が異なる点である。これにより、電極部を大きくとることができ、ダイオードのオン抵抗を低減することができる。また、カソード電極を広く取ることでもオン抵抗を低減できる。
【００３１】
以上のように、本発明の実施形態を説明してきたが、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソース電気的に接続されたダイオードと、を前記FETと同一チップ上に有ればよく、上記の実施の形態のみに限定されない。例えば、第1の実施形態や第3の実施形態で形成するキャパシタは２層の電極と一層の絶縁体で形成さているが、多層に積層して容量を増やすことができる。また、FET部は櫛型上にソース電極とドレイン電極とゲート電極を配置しているが、格子状、同心円状、ハニカム構造状、放射状に配置してもかまわない。また、ソース電極パッドとゲート電極パッドとドレイン電極パッドは複数配置してもかまわない。このためキャパシタやダイオードは複数配置してもよく、自由な場所に配置することができる。
【符号の説明】
【００３２】
１・・・ドレイン電極パッド
２・・・ドレイン電極
３・・・ゲート電極
４・・・ソース電極
５・・・ソース電極パッド
６・・・ゲート引き出し電極
７・・・ボンディング用電極パッド
１０・・・誘電体絶縁膜
１２・・・キャパシタ
１３・・・層間絶縁膜
１４・・・素子分離
１５・・・カソード電極
１７・・・窒化物半導体へテロ構造と2次元電子ガス
１８・・・アノード電極
１９・・・ダイオード
２０・・・ソース電極
２１・・・ゲート電極
２２・・・ドレイン電極
２３・・・AlGaN層
２４・・・2次元電子ガス
２５・・・GaN層
２６・・・絶縁膜
２７・・・FET部分
２８・・・駆動信号立ち下りタイミング
２９・・・駆動信号立ち上がりタイミング
３０・・・駆動信号のハイレベル電圧
３１・・・FETゲートのハイレベル電圧
３２・・・FETゲートのローレベル電圧
３３・・・駆動信号立ち下りタイミング
３５・・・駆動信号立ち上がりタイミング
３６・・・駆動信号のハイレベル電圧
３７・・・FETゲートのハイレベル電圧
３８・・・FETゲートのローレベル電圧
３９・・・キャパシタ電極
４０・・・誘電体絶縁膜
【技術分野】
【０００１】
本発明は、ノーマリオン動作のスイッチング素子を用いた半導体装置に関する。
【背景技術】
【０００２】
GaNやSiCやダイヤモンドなどのワイドギャップ半導体は絶縁破壊電圧、電子移動度、熱伝導率などの半導体装置として重要な要素がSiに比べ優れているという特徴がある。GaN半導体装置の一形態であるAlGaN/GaNヘテロ構造をもつHEMTでは、高い電子移動度とキャリア密度を有しているため高周波性能や低いオン抵抗などの性質があり多くの期待を集めている。また、AlGaN/GaNヘテロ構造をもつHEMTでは、ゲート電圧を加えない状態では電流を流す性質（ノーマリオン）があるため、素子をオフ状態にする即ち電流を止めるにはゲートに負電圧を印加する必要がある。
【０００３】
そのため、負電源が必要であるため回路の部品点数が増える事や回路基板上の配線が複雑になるなどの問題がある。
【０００４】
負電源を省略する回路として、例えばHEMT素子をオン／オフさせる制御信号を出力する発振器と、この発振器の制御信号出力端子とHEMT素子のゲートとの間に配置されたコンデンサと、このコンデンサとHEMT素子のソースとの間に配置されたダイオードとを備えた回路が知られている（特許文献１参照）。しかしながら、この方法では半導体装置の他に、外部にダイオードとFETの入力容量の10倍から500倍という大きな容量をもつキャパシタを必要とし、スイッチング素子の外部に付加する部品が増えるという欠点をもっていた。またスイッチング素子の駆動回路からスイッチング素子のゲートまでの配線が長くなるために生じる寄生インダクタンスによる電圧発振（リンギング）が発生する問題もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２３５９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のようにダイオードや大きな容量を持つ大きなキャパシタなどノーマリオンスイッチング素子に付加する部品が増え、加えてノーマリオンスイッチング素子の駆動回路からノーマリオンスイッチング素子のゲートまでの配線が長くなるために生じる寄生インダクタンスによる電圧発振（リンギング）が発生する問題があった。
そのため本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【課題を解決するための手段】
【０００７】
本実施の形態の半導体装置は、
複数のドレイン電極と、複数のゲート電極と、複数のソース電極とで構成されたノーマリオンＦＥＴ領域と、
前記ドレイン電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたドレインパッドと、
前記ソース電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたソースパッドと、
前記ゲート電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたゲート引き出し電極と、
前記ゲート引き出し電極上に、順次配置された誘電体絶縁膜と金属膜とで形成されたキャパシタと、
前記キャパシタの金属膜に接続された入力端子と、
前記ソースパッドに接続されたカソード電極と、前記ゲート引出電極に接続されたダイオードとを備え、前記ＦＥＴ領域、前記キャパシタ、および、前記ダイオードが同一チップ上に形成されていることを特徴とするものである。
【発明の効果】
【０００８】
必要十分な容量を持つキャパシタはゲート引き出し電極上に設けて、ダイオードは前記ノーマリオンFETの同一チップ上に設けることにより、半導体装置単体で単電源によるスイッチング動作が可能となる。
すなわち、本発明によれば、ノーマリオン型FETを含む半導体装置単独で単電源によるスイッチング動作が可能となり、加えて部品点数が削減されることによる回路基板上のコンパクト化と配線長が大幅に小さくなることによるリンギング抑制が可能となる。
【図面の簡単な説明】
【０００９】
【図１】図1(a)は、本発明による半導体装置の鳥瞰図であり、図1(b)は、図1(a)の断面図である。
【図２】図2は、窒化物半導体HEMTの例を示す断面図である。
【図３】図3(a)は、本発明による半導体装置の駆動信号を示す図であり、図3(b)は、FETのゲート電圧を示す図である。
【図４】図4(a)は、本発明による半導体装置の駆動信号を示す図であり、図4(b)は、FETのゲート電圧を示す図である。
【図５】図５は、窒化物半導体HEMTの例を示す断面図である。
【図６】図６は、本発明の第３の実施の形態による窒化物半導体HEMTの例を示す断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１から第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１１】
（第１の実施の形態）
第一の実施形態に係る半導体装置の構成を図１から図４に基づいて説明する。図１(a)は本発明によって提供される半導体装置の鳥瞰図であり、図１(ｂ)は図1(a)にある直線AA’で切った断面図である。
【００１２】
本発明の半導体装置はFET部分２７とFETのドレイン電極パッド１と、ソース電極パッド５と、ボンディング用ゲート電極パッド７と、ゲート引き出しパッド6と、ゲート引き出しパッド６とソース電極パッド５との間に形成するダイオード１９によって構成される。キャパシタ電極６の下に誘電体絶縁膜１０を形成してゲート引き出しパッド６とボンディング用ゲート電極パッド７を電気的に絶縁することによりキャパシタ１２を形成している。
【００１３】
前記誘電体絶縁膜にはSiO2、SiN、Al2O3、TiO2、BaTiO3、SrTiO3、（Ba,Sr）TiO3、Ta2O5、LiTaO3、HfO2、ZrO2などを用いることができる。
【００１４】
ゲート電極引き出しパッド６はゲート電極３と電気的に接続されている。ドレイン電極２とドレイン電極パッド１は電気的に接続されており、ソース電極４とソース電極パッド５は電気的に接続されている。ダイオード１９は、窒化物半導体１７とショットキー接触しているアノード電極１８と、窒化物半導体１７とオーミック接触しているカソード電極１５と、窒化物半導体１７により構成される。アノード電極18とゲート引き出し電極６は電気的に接続されており、カソード電極１５とソース電極パッド５とは電気的に接続されている。ソース電極パッド５は層間絶縁膜１３によって絶縁されている。ソース電極パッド５はダイオード部を除いて、窒化物半導体と絶縁されていればよく、例えば、素子分離により窒化物半導体が絶縁化されている場合は層間絶縁膜１３を省略することも可能である。FET部とダイオード部以外の窒化物半導体は、素子分離され、絶縁化されている。素子分離は、エッチングによるメサ形成やイオン注入などにより形成できる。
【００１５】
図2は窒化物半導体により構成されるノーマリオン型FET部２７の断面図の例である。GaN層２５上にAlGaN層２３が積層され、AlGaN層２３上にソース電極２０とドレイン電極２２とが形成されている。また、AlGaN層２３上にはゲート絶縁膜２６が形成され、ゲート絶縁膜２６上にゲート電極２１が形成されている。
【００１６】
ゲート絶縁膜２６にはSiO2、SiN、Al2O3、TiO2、Ta2O5、HfO2、ZrO2などを用いることができる。ゲート絶縁膜２６によりゲートリーク電流を抑制することができる。GaN層２５とAlGaN層２３とのヘテロ接合により生じた2次元電子ガス２４をゲート電極２１により制御してトランジスタ動作を行う。
【００１７】
本発明ではFETにノーマリオン型素子を用いる。本実施例では、GaN層２５上にAlGaN層２３が積層された窒化物半導体を用いているが、AlGaNとInAlNとGaNとAlGaNなどの組成比を自由に組み合わせた半導体材料を用いてもよい。また、ヘテロ接合のみでなく、超格子構造、複数のヘテロ接合を有する構造、組成が傾斜した構造であっても、窒化物半導体ないしはSiCによりFET動作可能であればよく、特に図２の構造に限定されない。FET部分２７は図２に示されるノーマリオン型FETが複数並列に接続されるように配置されている。
【００１８】
図3は本発明装置内部のFETの動作を説明した図であり、本発明装置駆動信号とFET部分のゲート電圧のシミュレーション結果を示している。駆動信号を図３(a)に示した。シミュレーションの駆動信号は１ＭＨzでローレベル０V、ハイレベル１０Vとする矩形波であり、本実施例のキャパシタ容量はFETの入力容量の9倍である。
【００１９】
FETのソース-ゲート間に発生する電圧を図３(b)に示した。FETのゲートに発生する電圧は本発明の構成要素であるダイオードによってゲートハイレベル電圧３１が０V付近にクリップさる。駆動信号の立ち下がりタイミング２８でFETゲート電圧はFET入力容量と本発明の構成要素のキャパシタ容量によって駆動信号スイング幅が分圧されてゲートローレベル電圧３２まで電圧が下がる。そのためゲート電圧には負電圧が発生しFETをオフできる。
【００２０】
次に駆動信号の立ち上がりタイミング２９でFETゲート電圧はFET入力容量と本発明の構成要素のキャパシタ容量によって駆動信号スイング幅が分圧されてゲートハイレベル電圧３１まで電圧が上昇しFETがオンになる。
【００２１】
図4は本発明の構成要素のキャパシタ容量をFETの入力容量と等しくしたときの駆動信号とFETのゲート電圧を模擬したシミュレーションである。キャパシタの容量が少ない分、駆動信号のスイング幅に対する分圧比が変化し、ゲート電圧のスイング幅が小さくなるため、ゲートローレベル電圧３８はゲートローレベル電圧３２にくらべ0Vに近づいているが、図３と同様に、駆動信号ローレベルでゲート電圧に負電圧が発生し、FETをオフできる。以上のように、本発明の装置を用いることにより、ノーマリオン素子を構成要素にもつ半導体装置であっても、半導体装置単体で半導体装置のみで単電源によるスイッチング動作が可能となる。これにより、回路基板上の部品点数が削減されることにより、回路のコンパクト化が実現できる。
【００２２】
次に本発明に適した構成について述べる。キャパシタ１２の容量はFETの入力容量に対し１倍から9倍とすることが望ましい。素子駆動信号（例えば図3(a)、図4(a)のような矩形波）の電圧スイング幅はFET部分の入力容量とキャパシタの容量によって分圧されるためキャパシタの容量が1倍より小さくなると、FETのゲートにかかる電圧スイング幅がキャパシタでの電圧スイング幅より小さくなる。このため、FETのゲートにかかる電圧スイングによりFETのオンとオフの切り替えが困難になる。このため、キャパシタ１２の容量はFETの入力容量に対し１倍以上が望ましい。
【００２３】
また、キャパシタの容量がFETの入力容量9倍より大きい場合、FETのゲートにかかる電圧スイングの大きさの減少分は素子駆動信号の電圧スイングに対して1/10以下であり、実質的に素子駆動信号の電圧スイングの大きさがそのままFETのゲートに印加される。このため、キャパシタの容量がFETの入力容量9倍以下である場合、素子駆動信号の電圧スイング幅を効率よくFETのゲートに伝えながら、サイズの小さなキャパシタで同一チップ上に集積することが可能となり、ノーマリオンFETを含む本発明の半導体装置は単独で単電源で制御が可能となる。
【００２４】
また、キャパシタの容量をFETの入力容量9倍以下にすることで、キャパシタの絶縁膜に低い誘電率の誘電体も使用できるようになり、FETにおける層間絶縁膜と同一にすることで製造プロセスの簡略化や種々の誘電体の利用が可能となる。
【００２５】
本発明では窒化物半導体やSiCで構成されるFETを用いるのが望ましい。窒化物半導体やSiCを用いたFETは入力容量が小さいことからキャパシタの容量を小さくできるためFETと同一チップ上にキャパシタを形成できる。さらに、窒化物半導体を用いたFETは高速スイッチングが可能なことから漏れ抵抗によるキャパシタの電荷漏れの影響が少なくできる利点がある。
【００２６】
本発明によれば、キャパシタとダイオードをFETの同一チップ上に配置し、単独で単電源で動作可能な半導体装置が構成できる。同一チップ上に形成したために、部品点数の削減や配線長の大幅な短縮ができる。配線には寄生インダクタンスLが生じるので素子と素子駆動回路間で急激な電流変化（たとえば素子スイッチ時の信号変化に伴う電流変化）があるとIを配線に流れる電流、ｔを時間として
で表される電圧が発生し、配線の浮遊容量との共振により電圧振動（リンギング）が生じてスイッチング素子や素子の駆動回路に悪影響を及ぼす上、ノイズの要因ともなる。急激な電流変化により発生する電圧は配線の寄生インダクタンスLに比例するため、本発明による配線長の大幅な短縮は、大幅に起電力を抑制するのに有効である。
【００２７】
また、特に、キャパシタをゲート引き出し電極上に配置したため、チップサイズを小形化することが可能となり、その結果、リンギングの効果的な抑制に成功した。
【００２８】
（第２の実施の形態）
第２の実施形態に係る半導体装置は第1の実施形態に係る半導体装置と比較して、ゲート絶縁膜２６が無い点が異なる点である。図５のような窒化物半導体断面図において、ゲート絶縁膜が省略されている。この場合、ゲート電極２１を窒化物半導体にショットキー接続させることにより、第１の実施例と同様に半導体装置単体で半導体装置のみで単電源によるスイッチング動作が可能となる。これにより、回路基板上の部品点数が削減されることにより、回路のコンパクト化が実現できる。
【００２９】
第２の実施形態に係る半導体装置では、FET部にゲートからソース方向を順方向とする寄生ダイオードが形成されているため、FETのゲートがショットキーダイオードとして動作できるのでダイオード１９と同様の効果を期待できる。そのため、ゲート電極２１によりダイオード１９を省略することもできる。
【００３０】
（第３の実施の形態）
第３の実施形態に係る半導体装置は、図６に示すように、第１から第３の実施形態に係る半導体装置と比べてゲート電極引き出しパッド６部の下のアノード電極１８が一体に形成されている点が異なる点である。これにより、電極部を大きくとることができ、ダイオードのオン抵抗を低減することができる。また、カソード電極を広く取ることでもオン抵抗を低減できる。
【００３１】
以上のように、本発明の実施形態を説明してきたが、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソース電気的に接続されたダイオードと、を前記FETと同一チップ上に有ればよく、上記の実施の形態のみに限定されない。例えば、第1の実施形態や第3の実施形態で形成するキャパシタは２層の電極と一層の絶縁体で形成さているが、多層に積層して容量を増やすことができる。また、FET部は櫛型上にソース電極とドレイン電極とゲート電極を配置しているが、格子状、同心円状、ハニカム構造状、放射状に配置してもかまわない。また、ソース電極パッドとゲート電極パッドとドレイン電極パッドは複数配置してもかまわない。このためキャパシタやダイオードは複数配置してもよく、自由な場所に配置することができる。
【符号の説明】
【００３２】
１・・・ドレイン電極パッド
２・・・ドレイン電極
３・・・ゲート電極
４・・・ソース電極
５・・・ソース電極パッド
６・・・ゲート引き出し電極
７・・・ボンディング用電極パッド
１０・・・誘電体絶縁膜
１２・・・キャパシタ
１３・・・層間絶縁膜
１４・・・素子分離
１５・・・カソード電極
１７・・・窒化物半導体へテロ構造と2次元電子ガス
１８・・・アノード電極
１９・・・ダイオード
２０・・・ソース電極
２１・・・ゲート電極
２２・・・ドレイン電極
２３・・・AlGaN層
２４・・・2次元電子ガス
２５・・・GaN層
２６・・・絶縁膜
２７・・・FET部分
２８・・・駆動信号立ち下りタイミング
２９・・・駆動信号立ち上がりタイミング
３０・・・駆動信号のハイレベル電圧
３１・・・FETゲートのハイレベル電圧
３２・・・FETゲートのローレベル電圧
３３・・・駆動信号立ち下りタイミング
３５・・・駆動信号立ち上がりタイミング
３６・・・駆動信号のハイレベル電圧
３７・・・FETゲートのハイレベル電圧
３８・・・FETゲートのローレベル電圧
３９・・・キャパシタ電極
４０・・・誘電体絶縁膜
【特許請求の範囲】
【請求項１】
複数のドレイン電極と、複数のゲート電極と、複数のソース電極とで構成されたノーマリオンＦＥＴ領域と、
前記ドレイン電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたドレインパッドと、
前記ソース電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたソースパッドと、
前記ゲート電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたゲート引き出し電極と、
前記ゲート引き出し電極上に、順次配置された誘電体絶縁膜と金属膜とで形成されたキャパシタと、
前記キャパシタの金属膜に接続された入力端子と、
前記ソースパッドに接続されたカソード電極と、前記ゲート引出電極に接続されたダイオードとを備え、前記ＦＥＴ領域、前記キャパシタ、および、前記ダイオードが同一チップ上に形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲートに接続する前記キャパシタの容量を、前記FETの入力容量の１倍から9倍とすることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記ノーマリオンFETは、窒化物半導体あるいはSiCにより形成されたものであることを特徴とする請求項1または請求項２に記載の半導体装置。
【請求項４】
前記ノーマリオンFETは、ゲート電極を、窒化物半導体あるいはSiCにショットキー接続させたものであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ノーマリオンFETのゲート電極の表面に誘電体絶縁膜を介して電極を形成した
キャパシタを備えたものであることを特徴とする請求項１に記載の半導体装置。
【請求項１】
複数のドレイン電極と、複数のゲート電極と、複数のソース電極とで構成されたノーマリオンＦＥＴ領域と、
前記ドレイン電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたドレインパッドと、
前記ソース電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたソースパッドと、
前記ゲート電極に電気的に接続され、前記ノーマリオンＦＥＴ領域外に配置されたゲート引き出し電極と、
前記ゲート引き出し電極上に、順次配置された誘電体絶縁膜と金属膜とで形成されたキャパシタと、
前記キャパシタの金属膜に接続された入力端子と、
前記ソースパッドに接続されたカソード電極と、前記ゲート引出電極に接続されたダイオードとを備え、前記ＦＥＴ領域、前記キャパシタ、および、前記ダイオードが同一チップ上に形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲートに接続する前記キャパシタの容量を、前記FETの入力容量の１倍から9倍とすることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記ノーマリオンFETは、窒化物半導体あるいはSiCにより形成されたものであることを特徴とする請求項1または請求項２に記載の半導体装置。
【請求項４】
前記ノーマリオンFETは、ゲート電極を、窒化物半導体あるいはSiCにショットキー接続させたものであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ノーマリオンFETのゲート電極の表面に誘電体絶縁膜を介して電極を形成した
キャパシタを備えたものであることを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２５６９３０（Ｐ２０１２−２５６９３０Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１８３２９５（Ｐ２０１２−１８３２９５）
【出願日】平成２４年８月２２日（２０１２．８．２２）
【分割の表示】特願２０１０−５３６９０（Ｐ２０１０−５３６９０）の分割
【原出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年８月２２日（２０１２．８．２２）
【分割の表示】特願２０１０−５３６９０（Ｐ２０１０−５３６９０）の分割
【原出願日】平成２２年３月１０日（２０１０．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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