半導体装置
【課題】低コンタクト抵抗を実現し得る半導体基板上の半導体層と電極配線層とのオーミック電極構造を提供する。
【解決手段】半導体基板１０６と、半導体基板１０６上に形成された第１のバリア層１０７と、第１のバリア層１０７上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層１０８と、チャネル層１０８の上に形成された第２のバリア層１０２と、少なくとも第２のバリア層１０２及びチャネル層１０８を厚さ方向に貫通する第１の電極領域１０９と、少なくとも第２のバリア層１０２及びチャネル層１０８を厚さ方向に貫通する第２の電極領域１０９とを備える半導体装置であって、少なくとも第１の電極領域１０９は、チャネル層１０８と接触する側の面が凹凸形状で構成されている。
【解決手段】半導体基板１０６と、半導体基板１０６上に形成された第１のバリア層１０７と、第１のバリア層１０７上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層１０８と、チャネル層１０８の上に形成された第２のバリア層１０２と、少なくとも第２のバリア層１０２及びチャネル層１０８を厚さ方向に貫通する第１の電極領域１０９と、少なくとも第２のバリア層１０２及びチャネル層１０８を厚さ方向に貫通する第２の電極領域１０９とを備える半導体装置であって、少なくとも第１の電極領域１０９は、チャネル層１０８と接触する側の面が凹凸形状で構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）のオーミック抵抗を低減するための半導体装置に関し、特に半導体基板と導電体層とのオーミック電極構造に関する。
【背景技術】
【０００２】
図５は、従来の構造におけるトランジスタ構造の上面パターンを示す。図５には、ゲート電極５０１と、ＩｎＡｌＡｓバリア層５０２と、ＩｎＡｌＡｓ層５０３と、ソース電極５０４と、ドレイン電極５０５とが示されている。従来、半導体基板上の半導体層と電極金属層とのコンタクト部の構造は、低コンタクト抵抗の電極−半導体コンタクト面を得るために、半導体層として不純物添加半導体層、電極金属として例えばＡｕＧｅの合金拡散を用いてきた（特許文献１）。この手法は、コンタクト抵抗Ｒcが以下の（式１）で表されることを利用している。
Ｒc＝ρc／Ｓc （式１）
【０００３】
ここで、ρcはコンタクト抵抗率、Ｓcはコンタクト面積である。従来の技術においては、不純物添加半導体層上にオーミック電極を形成することでρcを下げ、更に合金拡散を利用することで実効的なコンタクト面積Ｓcを増大させるという２つの手段を併用することでコンタクト抵抗を低減させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−０７０１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術による方法では、活性化限界により不純物添加濃度に制限があり、また合金拡散によるコンタクト面積の増大にも限界がある。加えて、近年の通信の高速化によって配線の微細化及び素子の小型化要求が高まっており、コンタクトサイズを縮小し、かつコンタクト抵抗も低減するという新しいオーミック電極構造が求められてきた。
【０００６】
従って、本発明は、上記問題点を鑑みてなされたものであり、同一の素子面積であっても実効的に大きなコンタクト面積を形成し、低コンタクト抵抗を実現し得る半導体基板上の半導体層と電極配線層とのオーミック電極構造を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の請求項１に係る発明は、半導体基板と、前記半導体基板上に形成された第１のバリア層と、前記第１のバリア層上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層と、前記チャネル層の上に形成された第２のバリア層と、少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第１の電極領域と、少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第２の電極領域とを備える半導体装置であって、少なくとも前記第１の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする半導体装置である。
【０００８】
本発明の請求項２に係る発明は、請求項１に記載の半導体装置において、前記第２の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする。
【０００９】
本発明の請求項３に係る発明は、請求項１又は２に記載の半導体装置において、前記第１の電極領域はソース電極の一部であり、前記第２の電極領域はドレイン電極の一部であることを特徴とする電界効果トランジスタである。
【００１０】
本発明の請求項４に係る発明は、半導体基板と、前記半導体基板上に形成された第１のバリア層と、前記第１のバリア層上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層と、前記チャネル層上に形成された第２のバリア層と、少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第１の電極領域と、前記第２のバリア層上に形成された第２の電極領域とを備える半導体装置であって、前記第１の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする半導体装置である。
【００１１】
本発明の請求項５に係る発明は、請求項４に係る半導体装置において、前記第１の電極領域はカソード電極の一部であり、前記第２の電極領域はアノード電極の一部であることを特徴とするショットキーバリアダイオードである。
【発明の効果】
【００１２】
上記半導体装置は、オーミック電極とチャネル層との界面に凹凸を設け、かつオーミック電極を下層バリア層まで浸透させることにより、上記課題を解決することを可能にしている。
【００１３】
本発明に係るオーミック電極構造によれば、素子面積を変えることなくオーミック電極とチャネル層との接触面積を増大させることが可能になり、半導体と導電体間のコンタクト部におけるコンタクト抵抗を低減させ、低コンタクト抵抗な半導体装置を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係るトランジスタの構造を説明するための図である。
【図２】本発明の実施例１に係るトランジスタの俯瞰図である。
【図３】本発明の実施例１に係るトランジスタにおける凹凸部ゲート垂直方向長と抵抗値との関係を示す図である。
【図４】本発明の実施例２に係るダイオードの構造を説明するための図である。
【図５】従来の構造におけるトランジスタ構造の上面パターンを示す図である。
【発明を実施するための形態】
【００１５】
［実施例１］
以下、本発明の実施形態についてＧａＡｓ基板上の高電子移動度トランジスタ（ＨＥＭＴ）への適用した際の例に基づいて、図面を参照しながら説明する。
【００１６】
図１（ａ）は本発明の実施例１に係るトランジスタの構造を説明するための平面図であり、図１（ｂ）は図１（ａ）に示されるＡ−Ａ’線に沿って切断した断面図である。図１（ａ）には、ゲート電極１０１と、ＩｎＡｌＡｓ上層バリア層１０２と、ＩｎＡｌＡｓキャップ層１０３と、ソース電極１０４と、ドレイン電極１０５とが示されている。
【００１７】
図１（ｂ）には、半絶縁性のＧａＡｓ基板１０６と、ＧａＡｓ基板１０６上に形成されたＩｎＡｌＡｓ下層バリア層１０７と、ＩｎＡｌＡｓ下層バリア層１０７上に形成されたＩｎＧａＡｓチャネル層１０８と、ＩｎＧａＡｓチャネル層１０８上に形成されたＩｎＡｌＡｓ上層バリア層１０２と、ＩｎＡｌＡｓ上層バリア層１０２上に形成されたＩｎＧａＡｓキャップ層１０３と、ＩｎＡｌＡｓ下層バリア層１０７上に形成された金属合金層１０９と、金属合金層１０９上にそれぞれ形成されたソース電極１０４及びドレイン電極１０５と、ＩｎＧａＡｓキャップ層１０３上に形成されたゲート電極１０１とが示されている。以下、実施例１に係るトランジスタの作製法に関して、図を用いながら説明する。
【００１８】
図１（ｂ）に示されるように、ＧａＡｓ基板１０６上に、例えば厚さ３００ｎｍのｉ−Ｉｎ0.55Ａｌ0.45Ａｓ下層バリア層１０７と、２０ｎｍのＩｎ0.56Ｇａ0.44Ａｓチャネル層１０８と、２０ｎｍのＩｎ0.55Ａｌ0.45Ａｓ上層バリア層１０２と、１０ｎｍのＩｎ0.56Ｇａ0.44Ａｓキャップ層１０３とを逐次ＭＢＥ装置によりエピタキシャル成長させる。その後、例えば硫酸と過酸化水素水の混合液により、素子分離のためのメサエッチングをＩｎＧａＡｓキャップ層１０３に行い、２つのメサ部を形成する。次に、２つのメサ部上にソース電極１０４及びドレイン電極１０５をそれぞれ形成するため、リフトオフレジストによりレジストパターンを２つのメサ部上に形成する。この際、ソース電極１０４とドレイン電極１０５との相対する側面に凹凸形状を作製するために、例えばくし型のパターンをレジストパターンに形成する。その後、オーミック金属として例えばＡｕ／Ｇｅ／Ａｕの３層構造を２つのメサ部上にそれぞれ真空蒸着させてリフトオフを行うことにより、ソース電極１０４及びドレイン電極１０５を形成する。その後、リフトオフレジストを以ってゲートパターンを形成し、次に有機酸を主とするエッチャント、例えばコハク酸とアンモニア水及び過酸化水素水の混合液からなるエッチャントを用いてリセスエッチングを行い、ゲート電極形成部のＩｎＧａＡｓキャップ層１０３をエッチングする。後に真空蒸着により例えばＴｉ／Ｐｔ／Ｔｉ／Ａｕからなるゲート電極を蒸着し、ゲート電極１０１を形成せしめる。次に、ＳｉＮ保護膜を形成し、窒素雰囲気下で３００℃、９０ｓｅｃのアニールを行うことでＩｎＡｌＡｓ下層バリア層１０７までソース電極１０４及びドレイン電極１０５を拡散させることにより、金属合金層１０９が形成される。上記のようにトランジスタ構造を作製することにより、金属合金層１０９においてＩｎＧａＡｓチャネル層１０８と接触する側の面を凹凸形状で構成することができる。
【００１９】
ここでは、ソース電極１０４及びドレイン電極１０５の合金拡散によりＩｎＡｌＡｓ下層バリア層１０７までの電極の到達を行ったが、凹凸のパターニング後に、例えばＩｎＧａＡｓキャップ層１０３及びＩｎＡｌＡｓ上層バリア層１０２のエッチングを行い、その後に金属合金層１０９を蒸着あるいはスパッタによって積層することで直接金属をＩｎＧａＡｓチャネル層１０８まで到達させてもよい。また、本発明によるコンタクト抵抗の低減は良好な電気特性を持つチャネル層においてトランジスタ特性を向上させる。よって、ＩｎＧａＡｓチャネル層１０８の厚さは、半導体へテロ界面の近傍は結晶性が悪化し電子移動度などの電気特性が劣化するため、１ｎｍ以上の厚みが必要であり、加えてピンチオフ特性の観点から４０ｎｍ以下とすることができる。
【００２０】
図２は、本発明の実施例１に係るトランジスタの俯瞰図である。この凹凸のパターニング及び電極のＩｎＡｌＡｓ下層バリア層１０７への拡散により、図２に示されるようなＩｎＧａＡｓチャネル層１０８とオーミック電極となる金属合金層１０９との電極−チャネル層接触面積２００は、以下の（式２）で表される接触面積Ｓcを有することになる。
【００２１】
【数１】
【００２２】
ｔchは図１（ｂ）中の金属−チャネル層接触界面１１０の積層方向の長さであり、経路Ｂは図１（ａ）において点線で示されるオーミック電極の凹凸パターンに沿った積分経路である。（式２）は、凹凸パターンによる有効接触面積の増大を示す。ここで、従来の凹凸が無い場合の電極−チャネルコンタクト面積をＳc0とする。例えば図１（ａ）で示されるゲート電極１０１の長尺方向に関して凹凸部ゲート長平行方向長ｂを有し、ゲート電極１０１の短尺方向に関して凹凸部ゲート垂直方向長ａを有する矩形の凹凸パターンの場合、接触面積Ｓcは以下の（式３）で表される。
【００２３】
【数２】
【００２４】
（式３）中で、積分経路Ｂは、図１（ａ）において点線で示される経路Ｂに示すような凹凸の経路を示し、ｎは凹凸パターン中の凹凸の数を示す。また、（式４）中で、積分経路Ｃは、図１（ａ）において実線で示される経路Ｃに示す。（式３）から従来構造に比較してａ／ｂ分の面積が増加していることが分かる。（式３）を（式１）に代入し、従来構造によるコンタクト抵抗Ｒ0で割ると、
【００２５】
【数３】
【００２６】
となる。従って、（式５）より、コンタクト抵抗Ｒcの低減率は、凹凸パターンのアスペクト比で決定される。よって、凹凸部ゲート垂直方向長ａが大きく、凹凸部ゲート長平行方向長ｂが小さいほどコンタクト抵抗Ｒcは低くなるが、実際には電極の拡散によってパターン外周部に電極が０．０３μｍ程度広がるため、凹凸部ゲート長平行方向長ｂは０．０５μｍ以上で無ければ逆に接触面積は増大し、抵抗は増大する。
【００２７】
加えて、パターン凹凸部についてのゲート電極１０１の短尺方向の長さである凹凸部ゲート垂直方向長ａを増やすことはソース−ゲート間の長さを長くすることに対応し、チャネル中のチャネル抵抗Ｒgsを増大させる。したがって、チャネル抵抗Ｒgsとコンタクト抵抗Ｒcとの兼ね合いで最適な凹凸部ゲート長垂直方向長ａが決定される。
【００２８】
図３は、本発明の実施例１に係るトランジスタにおける凹凸部ゲート垂直方向長と抵抗値との関係を示す。図３には、ゲート幅Ｗが５０μｍ、ソース−ゲート間長さＬgsが１μｍ、凹凸部ゲート長平行方向長さｂが０．１μｍ、チャネル層シート抵抗Ｒsが１５０Ω／ｓｑ．、チャネル厚が２０ｎｍ、金属−チャネル間コンタクト抵抗が１．２×１０-6Ω・ｃｍ2である場合の凹凸部ゲート垂直方向長ａと抵抗値との関係が例示されている。図３に示すように、凹凸部ゲート垂直方向長ａの最適値は４μｍとなる。また、この効果は、金属−チャネル層接触界面１１０の長さｔchに比例するため、長さｔchがチャネル層に対して十分に厚い必要がある。
【００２９】
このように、オーミック電極とＩｎＧａＡｓチャネル層１０８との界面に凹凸を設け、かつオーミック電極をＩｎＡｌＡｓ下層バリア層１０７まで浸透させることにより、素子面積を変えることなく金属合金層１０９とＩｎＧａＡｓチャネル層１０８との接触面積を増大させることが可能になる。
【００３０】
［実施例２］
以下、本発明の実施例２についてＧａＡｓ基板上のダイオードへ適用した際の例を取り、図面を参照しながら説明する。
【００３１】
図４（ａ）は本発明の実施例２に係るダイオードの構造の一例を説明するための平面図であり、図４（ｂ）は図４（ａ）に示されるＤ−Ｄ’線に沿って切断した断面図である。図４（ａ）には、ＩｎＡｌＡｓ上層バリア層４０１と、ＩｎＧａＡｓキャップ層４０２と、カソード電極４０３と、アノード電極４０４とが示されている。図４（ｂ）には、半絶縁性のＧａＡｓ基板４０５と、ＧａＡｓ基板４０５上に形成されたＩｎＡｌＡｓ下層バリア層４０６と、ＩｎＡｌＡｓ下層バリア層４０６上に形成されたＩｎＧａＡｓチャネル層４０７と、ＩｎＧａＡｓチャネル層４０７上に形成されたＩｎＡｌＡｓ上層バリア層４０１と、ＩｎＡｌＡｓ上層バリア層４０１上に形成されたＩｎＧａＡｓキャップ層４０２と、ＩｎＡｌＡｓ下層バリア層４０６上に形成された金属合金層４０８と、金属合金層４０８上に形成されたカソード電極４０３と、ＩｎＡｌＡｓ上層バリア層４０１上に形成されたアノード電極４０４とが示されている。以下、実施例４に係るダイオードの作製法に関して、図を用いながら説明する。
【００３２】
半絶縁性のＧａＡｓ基板４０５上に、例えば厚さ３００ｎｍのｉ−Ｉｎ0.55Ａｌ0.45Ａｓ下層バリア層４０６と、２０ｎｍのＩｎ0.56Ｇａ0.44Ａｓチャネル層４０７と、２０ｎｍのＩｎ0.55Ａｌ0.45Ａｓ上層バリア層４０１と、１０ｎｍのＩｎ0.56Ｇａ0.44Ａｓキャップ層４０２とを逐次ＭＢＥ装置によりエピタキシャル成長させる。その後、例えば硫酸と過酸化水素水の混合液により、素子分離のためのメサエッチングをＩｎＧａＡｓキャップ層４０２に行い、メサ部を形成する。次に、メサ部上にカソード電極４０３を形成するため、リフトオフレジストによりレジストパターンをメサ部上に形成する。この際、カソード電極４０３においてカソード電極４０３とアノード電極４０４との相対する側面に凹凸形状を作製するために、例えばくし型のパターンをレジストパターンに形成する。その後、オーミック金属として例えばＡｕ／Ｇｅ／Ａｕの３層構造を、メサ部に真空蒸着させてリフトオフを行うことにより、カソード電極４０３を形成する。次に、例えばショットキー金属としてＴｉ／Ｐｔ／Ｔｉ／Ａｕの４層構造を、エッチングにより露出したＩｎＡｌＡｓ上層バリア層４０１上に蒸着して、リフトオフを行うことによりアノード電極４０４を形成する。その後、窒素雰囲気下で３００℃、９０ｓｅｃのアニールを行うことでＩｎＡｌＡｓ下層バリア層４０６までカソード電極４０３を拡散させることにより、金属合金層４０８を形成する。上記のようにダイオード構造を作製することにより、金属合金層４０８においてＩｎＧａＡｓチャネル層４０７と接触する側の面を凹凸形状で構成することができる。
【００３３】
ここでは、電極の合金拡散によってＩｎＡｌＡｓ下層バリア層４０６までの電極の到達を行ったが、凹凸のパターニング後に例えばＩｎＧａＡｓキャップ層４０２及びＩｎＡｌＡｓ上層バリア層４０１のエッチングを行い、その後に金属を蒸着あるいはスパッタによって積層することで直接金属をＩｎＧａＡｓチャネル層４０７まで到達させてもよい。また、本発明によるコンタクト抵抗の低減は良好な電気特性を持つチャネル層においてダイオード特性を向上させる。よってＩｎＧａＡｓチャネル層４０７の厚さは、半導体へテロ界面の近傍は結晶性が悪化し電子移動度などの電気特性が劣化するため、１ｎｍ以上の厚みが必要であり、加えてピンチオフ特性の観点から４０ｎｍ以下とすることができる。
【００３４】
この凹凸のパターニングとカソード電極４０３のＩｎＡｌＡｓ下層バリア層４０６への拡散とにより、ＩｎＧａＡｓチャネル層４０７とオーミック電極の電極−チャネルコンタクト面積Ｓcを実施例１と同様に増大させることができる。
【産業上の利用可能性】
【００３５】
本発明は、例えばモノリシックマイクロ波集積回路に有用な半導体装置として好適であって、例えば低雑音増幅器ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）や大出力増幅器ＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）に利用可能である。
【符号の説明】
【００３６】
１０１、５０１ ゲート電極
１０２、４０１ ＩｎＡｌＡｓ上層バリア層
１０３、４０２ ＩｎＡｌＡｓキャップ層
１０４、５０４ ソース電極
１０５、５０５ ドレイン電極
１０６、４０５ ＧａＡｓ基板
１０７、４０６ ＩｎＡｌＡｓ下層バリア層
１０８、４０７ ＩｎＧａＡｓチャネル層
１０９、４０８ 金属合金層
１１０ 金属−チャネル層接触界面
２００ 電極−チャネル層接触面積
４０３ カソード電極
４０４ アノード電極
５０２ ＩｎＡｌＡｓバリア層
５０３ ＩｎＡｌＡｓ層
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）のオーミック抵抗を低減するための半導体装置に関し、特に半導体基板と導電体層とのオーミック電極構造に関する。
【背景技術】
【０００２】
図５は、従来の構造におけるトランジスタ構造の上面パターンを示す。図５には、ゲート電極５０１と、ＩｎＡｌＡｓバリア層５０２と、ＩｎＡｌＡｓ層５０３と、ソース電極５０４と、ドレイン電極５０５とが示されている。従来、半導体基板上の半導体層と電極金属層とのコンタクト部の構造は、低コンタクト抵抗の電極−半導体コンタクト面を得るために、半導体層として不純物添加半導体層、電極金属として例えばＡｕＧｅの合金拡散を用いてきた（特許文献１）。この手法は、コンタクト抵抗Ｒcが以下の（式１）で表されることを利用している。
Ｒc＝ρc／Ｓc （式１）
【０００３】
ここで、ρcはコンタクト抵抗率、Ｓcはコンタクト面積である。従来の技術においては、不純物添加半導体層上にオーミック電極を形成することでρcを下げ、更に合金拡散を利用することで実効的なコンタクト面積Ｓcを増大させるという２つの手段を併用することでコンタクト抵抗を低減させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−０７０１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術による方法では、活性化限界により不純物添加濃度に制限があり、また合金拡散によるコンタクト面積の増大にも限界がある。加えて、近年の通信の高速化によって配線の微細化及び素子の小型化要求が高まっており、コンタクトサイズを縮小し、かつコンタクト抵抗も低減するという新しいオーミック電極構造が求められてきた。
【０００６】
従って、本発明は、上記問題点を鑑みてなされたものであり、同一の素子面積であっても実効的に大きなコンタクト面積を形成し、低コンタクト抵抗を実現し得る半導体基板上の半導体層と電極配線層とのオーミック電極構造を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の請求項１に係る発明は、半導体基板と、前記半導体基板上に形成された第１のバリア層と、前記第１のバリア層上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層と、前記チャネル層の上に形成された第２のバリア層と、少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第１の電極領域と、少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第２の電極領域とを備える半導体装置であって、少なくとも前記第１の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする半導体装置である。
【０００８】
本発明の請求項２に係る発明は、請求項１に記載の半導体装置において、前記第２の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする。
【０００９】
本発明の請求項３に係る発明は、請求項１又は２に記載の半導体装置において、前記第１の電極領域はソース電極の一部であり、前記第２の電極領域はドレイン電極の一部であることを特徴とする電界効果トランジスタである。
【００１０】
本発明の請求項４に係る発明は、半導体基板と、前記半導体基板上に形成された第１のバリア層と、前記第１のバリア層上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層と、前記チャネル層上に形成された第２のバリア層と、少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第１の電極領域と、前記第２のバリア層上に形成された第２の電極領域とを備える半導体装置であって、前記第１の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする半導体装置である。
【００１１】
本発明の請求項５に係る発明は、請求項４に係る半導体装置において、前記第１の電極領域はカソード電極の一部であり、前記第２の電極領域はアノード電極の一部であることを特徴とするショットキーバリアダイオードである。
【発明の効果】
【００１２】
上記半導体装置は、オーミック電極とチャネル層との界面に凹凸を設け、かつオーミック電極を下層バリア層まで浸透させることにより、上記課題を解決することを可能にしている。
【００１３】
本発明に係るオーミック電極構造によれば、素子面積を変えることなくオーミック電極とチャネル層との接触面積を増大させることが可能になり、半導体と導電体間のコンタクト部におけるコンタクト抵抗を低減させ、低コンタクト抵抗な半導体装置を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係るトランジスタの構造を説明するための図である。
【図２】本発明の実施例１に係るトランジスタの俯瞰図である。
【図３】本発明の実施例１に係るトランジスタにおける凹凸部ゲート垂直方向長と抵抗値との関係を示す図である。
【図４】本発明の実施例２に係るダイオードの構造を説明するための図である。
【図５】従来の構造におけるトランジスタ構造の上面パターンを示す図である。
【発明を実施するための形態】
【００１５】
［実施例１］
以下、本発明の実施形態についてＧａＡｓ基板上の高電子移動度トランジスタ（ＨＥＭＴ）への適用した際の例に基づいて、図面を参照しながら説明する。
【００１６】
図１（ａ）は本発明の実施例１に係るトランジスタの構造を説明するための平面図であり、図１（ｂ）は図１（ａ）に示されるＡ−Ａ’線に沿って切断した断面図である。図１（ａ）には、ゲート電極１０１と、ＩｎＡｌＡｓ上層バリア層１０２と、ＩｎＡｌＡｓキャップ層１０３と、ソース電極１０４と、ドレイン電極１０５とが示されている。
【００１７】
図１（ｂ）には、半絶縁性のＧａＡｓ基板１０６と、ＧａＡｓ基板１０６上に形成されたＩｎＡｌＡｓ下層バリア層１０７と、ＩｎＡｌＡｓ下層バリア層１０７上に形成されたＩｎＧａＡｓチャネル層１０８と、ＩｎＧａＡｓチャネル層１０８上に形成されたＩｎＡｌＡｓ上層バリア層１０２と、ＩｎＡｌＡｓ上層バリア層１０２上に形成されたＩｎＧａＡｓキャップ層１０３と、ＩｎＡｌＡｓ下層バリア層１０７上に形成された金属合金層１０９と、金属合金層１０９上にそれぞれ形成されたソース電極１０４及びドレイン電極１０５と、ＩｎＧａＡｓキャップ層１０３上に形成されたゲート電極１０１とが示されている。以下、実施例１に係るトランジスタの作製法に関して、図を用いながら説明する。
【００１８】
図１（ｂ）に示されるように、ＧａＡｓ基板１０６上に、例えば厚さ３００ｎｍのｉ−Ｉｎ0.55Ａｌ0.45Ａｓ下層バリア層１０７と、２０ｎｍのＩｎ0.56Ｇａ0.44Ａｓチャネル層１０８と、２０ｎｍのＩｎ0.55Ａｌ0.45Ａｓ上層バリア層１０２と、１０ｎｍのＩｎ0.56Ｇａ0.44Ａｓキャップ層１０３とを逐次ＭＢＥ装置によりエピタキシャル成長させる。その後、例えば硫酸と過酸化水素水の混合液により、素子分離のためのメサエッチングをＩｎＧａＡｓキャップ層１０３に行い、２つのメサ部を形成する。次に、２つのメサ部上にソース電極１０４及びドレイン電極１０５をそれぞれ形成するため、リフトオフレジストによりレジストパターンを２つのメサ部上に形成する。この際、ソース電極１０４とドレイン電極１０５との相対する側面に凹凸形状を作製するために、例えばくし型のパターンをレジストパターンに形成する。その後、オーミック金属として例えばＡｕ／Ｇｅ／Ａｕの３層構造を２つのメサ部上にそれぞれ真空蒸着させてリフトオフを行うことにより、ソース電極１０４及びドレイン電極１０５を形成する。その後、リフトオフレジストを以ってゲートパターンを形成し、次に有機酸を主とするエッチャント、例えばコハク酸とアンモニア水及び過酸化水素水の混合液からなるエッチャントを用いてリセスエッチングを行い、ゲート電極形成部のＩｎＧａＡｓキャップ層１０３をエッチングする。後に真空蒸着により例えばＴｉ／Ｐｔ／Ｔｉ／Ａｕからなるゲート電極を蒸着し、ゲート電極１０１を形成せしめる。次に、ＳｉＮ保護膜を形成し、窒素雰囲気下で３００℃、９０ｓｅｃのアニールを行うことでＩｎＡｌＡｓ下層バリア層１０７までソース電極１０４及びドレイン電極１０５を拡散させることにより、金属合金層１０９が形成される。上記のようにトランジスタ構造を作製することにより、金属合金層１０９においてＩｎＧａＡｓチャネル層１０８と接触する側の面を凹凸形状で構成することができる。
【００１９】
ここでは、ソース電極１０４及びドレイン電極１０５の合金拡散によりＩｎＡｌＡｓ下層バリア層１０７までの電極の到達を行ったが、凹凸のパターニング後に、例えばＩｎＧａＡｓキャップ層１０３及びＩｎＡｌＡｓ上層バリア層１０２のエッチングを行い、その後に金属合金層１０９を蒸着あるいはスパッタによって積層することで直接金属をＩｎＧａＡｓチャネル層１０８まで到達させてもよい。また、本発明によるコンタクト抵抗の低減は良好な電気特性を持つチャネル層においてトランジスタ特性を向上させる。よって、ＩｎＧａＡｓチャネル層１０８の厚さは、半導体へテロ界面の近傍は結晶性が悪化し電子移動度などの電気特性が劣化するため、１ｎｍ以上の厚みが必要であり、加えてピンチオフ特性の観点から４０ｎｍ以下とすることができる。
【００２０】
図２は、本発明の実施例１に係るトランジスタの俯瞰図である。この凹凸のパターニング及び電極のＩｎＡｌＡｓ下層バリア層１０７への拡散により、図２に示されるようなＩｎＧａＡｓチャネル層１０８とオーミック電極となる金属合金層１０９との電極−チャネル層接触面積２００は、以下の（式２）で表される接触面積Ｓcを有することになる。
【００２１】
【数１】
【００２２】
ｔchは図１（ｂ）中の金属−チャネル層接触界面１１０の積層方向の長さであり、経路Ｂは図１（ａ）において点線で示されるオーミック電極の凹凸パターンに沿った積分経路である。（式２）は、凹凸パターンによる有効接触面積の増大を示す。ここで、従来の凹凸が無い場合の電極−チャネルコンタクト面積をＳc0とする。例えば図１（ａ）で示されるゲート電極１０１の長尺方向に関して凹凸部ゲート長平行方向長ｂを有し、ゲート電極１０１の短尺方向に関して凹凸部ゲート垂直方向長ａを有する矩形の凹凸パターンの場合、接触面積Ｓcは以下の（式３）で表される。
【００２３】
【数２】
【００２４】
（式３）中で、積分経路Ｂは、図１（ａ）において点線で示される経路Ｂに示すような凹凸の経路を示し、ｎは凹凸パターン中の凹凸の数を示す。また、（式４）中で、積分経路Ｃは、図１（ａ）において実線で示される経路Ｃに示す。（式３）から従来構造に比較してａ／ｂ分の面積が増加していることが分かる。（式３）を（式１）に代入し、従来構造によるコンタクト抵抗Ｒ0で割ると、
【００２５】
【数３】
【００２６】
となる。従って、（式５）より、コンタクト抵抗Ｒcの低減率は、凹凸パターンのアスペクト比で決定される。よって、凹凸部ゲート垂直方向長ａが大きく、凹凸部ゲート長平行方向長ｂが小さいほどコンタクト抵抗Ｒcは低くなるが、実際には電極の拡散によってパターン外周部に電極が０．０３μｍ程度広がるため、凹凸部ゲート長平行方向長ｂは０．０５μｍ以上で無ければ逆に接触面積は増大し、抵抗は増大する。
【００２７】
加えて、パターン凹凸部についてのゲート電極１０１の短尺方向の長さである凹凸部ゲート垂直方向長ａを増やすことはソース−ゲート間の長さを長くすることに対応し、チャネル中のチャネル抵抗Ｒgsを増大させる。したがって、チャネル抵抗Ｒgsとコンタクト抵抗Ｒcとの兼ね合いで最適な凹凸部ゲート長垂直方向長ａが決定される。
【００２８】
図３は、本発明の実施例１に係るトランジスタにおける凹凸部ゲート垂直方向長と抵抗値との関係を示す。図３には、ゲート幅Ｗが５０μｍ、ソース−ゲート間長さＬgsが１μｍ、凹凸部ゲート長平行方向長さｂが０．１μｍ、チャネル層シート抵抗Ｒsが１５０Ω／ｓｑ．、チャネル厚が２０ｎｍ、金属−チャネル間コンタクト抵抗が１．２×１０-6Ω・ｃｍ2である場合の凹凸部ゲート垂直方向長ａと抵抗値との関係が例示されている。図３に示すように、凹凸部ゲート垂直方向長ａの最適値は４μｍとなる。また、この効果は、金属−チャネル層接触界面１１０の長さｔchに比例するため、長さｔchがチャネル層に対して十分に厚い必要がある。
【００２９】
このように、オーミック電極とＩｎＧａＡｓチャネル層１０８との界面に凹凸を設け、かつオーミック電極をＩｎＡｌＡｓ下層バリア層１０７まで浸透させることにより、素子面積を変えることなく金属合金層１０９とＩｎＧａＡｓチャネル層１０８との接触面積を増大させることが可能になる。
【００３０】
［実施例２］
以下、本発明の実施例２についてＧａＡｓ基板上のダイオードへ適用した際の例を取り、図面を参照しながら説明する。
【００３１】
図４（ａ）は本発明の実施例２に係るダイオードの構造の一例を説明するための平面図であり、図４（ｂ）は図４（ａ）に示されるＤ−Ｄ’線に沿って切断した断面図である。図４（ａ）には、ＩｎＡｌＡｓ上層バリア層４０１と、ＩｎＧａＡｓキャップ層４０２と、カソード電極４０３と、アノード電極４０４とが示されている。図４（ｂ）には、半絶縁性のＧａＡｓ基板４０５と、ＧａＡｓ基板４０５上に形成されたＩｎＡｌＡｓ下層バリア層４０６と、ＩｎＡｌＡｓ下層バリア層４０６上に形成されたＩｎＧａＡｓチャネル層４０７と、ＩｎＧａＡｓチャネル層４０７上に形成されたＩｎＡｌＡｓ上層バリア層４０１と、ＩｎＡｌＡｓ上層バリア層４０１上に形成されたＩｎＧａＡｓキャップ層４０２と、ＩｎＡｌＡｓ下層バリア層４０６上に形成された金属合金層４０８と、金属合金層４０８上に形成されたカソード電極４０３と、ＩｎＡｌＡｓ上層バリア層４０１上に形成されたアノード電極４０４とが示されている。以下、実施例４に係るダイオードの作製法に関して、図を用いながら説明する。
【００３２】
半絶縁性のＧａＡｓ基板４０５上に、例えば厚さ３００ｎｍのｉ−Ｉｎ0.55Ａｌ0.45Ａｓ下層バリア層４０６と、２０ｎｍのＩｎ0.56Ｇａ0.44Ａｓチャネル層４０７と、２０ｎｍのＩｎ0.55Ａｌ0.45Ａｓ上層バリア層４０１と、１０ｎｍのＩｎ0.56Ｇａ0.44Ａｓキャップ層４０２とを逐次ＭＢＥ装置によりエピタキシャル成長させる。その後、例えば硫酸と過酸化水素水の混合液により、素子分離のためのメサエッチングをＩｎＧａＡｓキャップ層４０２に行い、メサ部を形成する。次に、メサ部上にカソード電極４０３を形成するため、リフトオフレジストによりレジストパターンをメサ部上に形成する。この際、カソード電極４０３においてカソード電極４０３とアノード電極４０４との相対する側面に凹凸形状を作製するために、例えばくし型のパターンをレジストパターンに形成する。その後、オーミック金属として例えばＡｕ／Ｇｅ／Ａｕの３層構造を、メサ部に真空蒸着させてリフトオフを行うことにより、カソード電極４０３を形成する。次に、例えばショットキー金属としてＴｉ／Ｐｔ／Ｔｉ／Ａｕの４層構造を、エッチングにより露出したＩｎＡｌＡｓ上層バリア層４０１上に蒸着して、リフトオフを行うことによりアノード電極４０４を形成する。その後、窒素雰囲気下で３００℃、９０ｓｅｃのアニールを行うことでＩｎＡｌＡｓ下層バリア層４０６までカソード電極４０３を拡散させることにより、金属合金層４０８を形成する。上記のようにダイオード構造を作製することにより、金属合金層４０８においてＩｎＧａＡｓチャネル層４０７と接触する側の面を凹凸形状で構成することができる。
【００３３】
ここでは、電極の合金拡散によってＩｎＡｌＡｓ下層バリア層４０６までの電極の到達を行ったが、凹凸のパターニング後に例えばＩｎＧａＡｓキャップ層４０２及びＩｎＡｌＡｓ上層バリア層４０１のエッチングを行い、その後に金属を蒸着あるいはスパッタによって積層することで直接金属をＩｎＧａＡｓチャネル層４０７まで到達させてもよい。また、本発明によるコンタクト抵抗の低減は良好な電気特性を持つチャネル層においてダイオード特性を向上させる。よってＩｎＧａＡｓチャネル層４０７の厚さは、半導体へテロ界面の近傍は結晶性が悪化し電子移動度などの電気特性が劣化するため、１ｎｍ以上の厚みが必要であり、加えてピンチオフ特性の観点から４０ｎｍ以下とすることができる。
【００３４】
この凹凸のパターニングとカソード電極４０３のＩｎＡｌＡｓ下層バリア層４０６への拡散とにより、ＩｎＧａＡｓチャネル層４０７とオーミック電極の電極−チャネルコンタクト面積Ｓcを実施例１と同様に増大させることができる。
【産業上の利用可能性】
【００３５】
本発明は、例えばモノリシックマイクロ波集積回路に有用な半導体装置として好適であって、例えば低雑音増幅器ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）や大出力増幅器ＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）に利用可能である。
【符号の説明】
【００３６】
１０１、５０１ ゲート電極
１０２、４０１ ＩｎＡｌＡｓ上層バリア層
１０３、４０２ ＩｎＡｌＡｓキャップ層
１０４、５０４ ソース電極
１０５、５０５ ドレイン電極
１０６、４０５ ＧａＡｓ基板
１０７、４０６ ＩｎＡｌＡｓ下層バリア層
１０８、４０７ ＩｎＧａＡｓチャネル層
１０９、４０８ 金属合金層
１１０ 金属−チャネル層接触界面
２００ 電極−チャネル層接触面積
４０３ カソード電極
４０４ アノード電極
５０２ ＩｎＡｌＡｓバリア層
５０３ ＩｎＡｌＡｓ層
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のバリア層と、
前記第１のバリア層上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層と、
前記チャネル層の上に形成された第２のバリア層と、
少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第１の電極領域と、
少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第２の電極領域と
を備える半導体装置であって、
少なくとも前記第１の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする半導体装置。
【請求項２】
前記第２の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、前記第１の電極領域はソース電極の一部であり、前記第２の電極領域はドレイン電極の一部であることを特徴とする電界効果トランジスタ。
【請求項４】
半導体基板と、
前記半導体基板上に形成された第１のバリア層と、
前記第１のバリア層上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層と、
前記チャネル層上に形成された第２のバリア層と、
少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第１の電極領域と、
前記第２のバリア層上に形成された第２の電極領域と
を備える半導体装置であって、
前記第１の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記第１の電極領域はカソード電極の一部であり、前記第２の電極領域はアノード電極の一部であることを特徴とするショットキーバリアダイオード。
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のバリア層と、
前記第１のバリア層上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層と、
前記チャネル層の上に形成された第２のバリア層と、
少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第１の電極領域と、
少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第２の電極領域と
を備える半導体装置であって、
少なくとも前記第１の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする半導体装置。
【請求項２】
前記第２の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、前記第１の電極領域はソース電極の一部であり、前記第２の電極領域はドレイン電極の一部であることを特徴とする電界効果トランジスタ。
【請求項４】
半導体基板と、
前記半導体基板上に形成された第１のバリア層と、
前記第１のバリア層上に形成された厚さ１ｎｍ以上４０ｎｍ以下のチャネル層と、
前記チャネル層上に形成された第２のバリア層と、
少なくとも前記第２のバリア層及び前記チャネル層を厚さ方向に貫通する第１の電極領域と、
前記第２のバリア層上に形成された第２の電極領域と
を備える半導体装置であって、
前記第１の電極領域は、前記チャネル層と接触する側の面が凹凸形状で構成されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記第１の電極領域はカソード電極の一部であり、前記第２の電極領域はアノード電極の一部であることを特徴とするショットキーバリアダイオード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−８０８７０（Ｐ２０１３−８０８７０Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２２１０５２（Ｐ２０１１−２２１０５２）
【出願日】平成２３年１０月５日（２０１１．１０．５）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月５日（２０１１．１０．５）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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