ＧａＮ系半導体装置
【課題】ｐ型のＧａＮ系半導体装置を提供する。
【解決手段】第１導電型のキャリアガスが発生した第１チャネル層１０６と、第１チャネル層１０６上に、第１チャネル層１０６よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層１１０と、バリア層１１０上に、バリア層１１０よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層１１２と、第２チャネル層１１２にオーミック接続する第１ソース電極１１８と、第２チャネル層にオーミック接続する第１ドレイン電極１２０と、第１ソース電極１１８及び第１ドレイン電極１２０の間に形成された第１ゲート電極１２２と、を備え、第２導電型のキャリアガスのキャリア濃度が、第１ゲート電極１２２の下の領域で、第１ソース電極１１８及び第１ドレイン電極１２０の間の他の領域より低く、かつ、第１ゲート電極１２２により制御されるＧａＮ系半導体装置。
【解決手段】第１導電型のキャリアガスが発生した第１チャネル層１０６と、第１チャネル層１０６上に、第１チャネル層１０６よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層１１０と、バリア層１１０上に、バリア層１１０よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層１１２と、第２チャネル層１１２にオーミック接続する第１ソース電極１１８と、第２チャネル層にオーミック接続する第１ドレイン電極１２０と、第１ソース電極１１８及び第１ドレイン電極１２０の間に形成された第１ゲート電極１２２と、を備え、第２導電型のキャリアガスのキャリア濃度が、第１ゲート電極１２２の下の領域で、第１ソース電極１１８及び第１ドレイン電極１２０の間の他の領域より低く、かつ、第１ゲート電極１２２により制御されるＧａＮ系半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ系半導体素子として、２ＤＥＧ（２次元電子ガス）をキャリアとして用いた、ｎ型のＭＯＳトランジスタが知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１０−１０９３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＧａＮ系半導体では、ｐ型の半導体層を形成することが困難であることから、ＧａＮ系半導体を用いたｐ型トランジスタを作製するのが困難であった。ｐ型トランジスタは、例えば、相補型トランジスタ構成に用いることができる。そこで、ＧａＮ系半導体を用いたｐ型トランジスタが望まれていた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、ＧａＮ系半導体で形成され、第１導電型のキャリアガスが発生した第１チャネル層と、第１チャネル層上に、第１チャネル層よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層と、バリア層上に、バリア層よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層と、第２チャネル層にオーミック接続する第１ソース電極と、第２チャネル層にオーミック接続する第１ドレイン電極と、第１ソース電極及び第１ドレイン電極の間に形成された第１ゲート電極と、を備え、第２導電型のキャリアガスのキャリア濃度が、第１ゲート電極の下の領域で、第１ソース電極及び第１ドレイン電極の間の他の領域より低く、かつ、第１ゲート電極により制御されるＧａＮ系半導体装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本発明の第１の実施形態に係るＭＯＳ型トランジスタの模式的な断面図である。
【図２】第１の実施形態に係るＭＯＳ型トランジスタにおけるキャリア濃度を示すグラフである。
【図３】本発明の第２の実施形態に係るＭＯＳ型トランジスタの模式的な断面図である。
【図４】本発明の第３の実施形態に係るショットキーゲート型トランジスタの模式的な断面図である。
【図５】本発明の第４の実施形態に係るショットキーゲート型トランジスタの模式的な断面図である。
【図６】本発明の第５の実施形態に係る相補型トランジスタの模式的な断面図である。
【図７】本発明の第６の実施形態に係る半導体装置の模式的な断面図である。
【図８】第６の実施形態に係る半導体装置の模式的な上視図である。
【図９】本発明の第７の実施形態に係るインバータの上視図である。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本発明の第１の実施形態に係るＭＯＳ型トランジスタ１００の模式的な断面図である。ＭＯＳ型トランジスタ１００は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、第２チャネル層１１２、絶縁層１１６、ソース電極１１８、ドレイン電極１２０、及び、ゲート電極１２２を備える。第１チャネル層１０６には、２ＤＥＧ１０８が発生している。第２チャネル層１１２には、２ＤＨＧ１１４（２次元ホールガス）が発生している。
【０００９】
基板１０２は、シリコン基板である。基板１０２は、その他に例えば、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などである。バッファ層１０４が基板１０２上に形成される。基板１０２がシリコン基板であるとき、例えば、シリコン（１１１）面上にバッファ層１０４が形成される。バッファ層１０４は、第１チャネル層１０６と、基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。バッファ層１０４は、基板１０２上にＡｌＮとＧａＮとを、交互にそれぞれ複数積層して形成される。一例として、バッファ層１０４は、膜厚が１００ｎｍのＡｌＮ（窒化アルミニウム）上に、膜厚が５ｎｍ〜４００ｎｍのＧａＮと、膜厚が１ｎｍ〜４０ｎｍのＡｌＮとよりなる積層膜を３層〜２０層有してもよい。他の例として、バッファ層１０４は、アンドープのＧａＮで形成されてよい。アンドープとは、Ｐ型およびＮ型のいずれかの導電性を与える不純物を意図的に添加せずに形成された半導体膜であることを表す。
【００１０】
第１チャネル層１０６はバッファ層１０４上にＧａＮ系半導体で形成される。バリア層１１０は第１チャネル層１０６上に形成される。バリア層１１０は、第１チャネル層１０６よりバンドギャップエネルギーが大きいＧａＮ系半導体で形成される。第２チャネル層１１２がバリア層１１０上に形成される。第２チャネル層１１２はバリア層１１０上に形成される。第２チャネル層１１２はバリア層１１０よりバンドギャップエネルギーが小さいＧａＮ系半導体で形成される。第１チャネル層１０６及び第２チャネル層１１２が同じ材料で形成されてよいが、これに限られず、互いに異なる材料で形成されてもよい。
【００１１】
例えば、第１チャネル層１０６及び第２チャネル層１１２が、いずれもＧａＮで形成され、バリア層１１０がＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）で形成される。ここで、第１チャネル層１０６およびバリア層１１０がアンドープのＧａＮ系半導体で形成され、第２チャネル層１１２はｐ型のＧａＮ系半導体で形成されることがより好ましい。ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）はＡｌＮとＧａＮとの混晶である。ｘで表される構成比で、バリア層１１０のバンドギャップ、自発分極及びピエゾ分極が変化する。
【００１２】
基板１０２としてシリコン基板を用いて、シリコン（１１１）面上にバッファ層１０４、第１チャネル層１０６、バリア層１１０、及び、第２チャネル層１１２が形成されると、第１チャネル層１０６の、バリア層１１０とのヘテロ接合界面付近に２ＤＥＧ１０８が形成される。これは、シリコン（１１１）面にＧａＮ系半導体が形成されると、Ｇａ面の極性のＧａＮ系半導体が形成されることによる。バリア層１１０と第１チャネル層１０６とのヘテロ接合界面の自発分極およびピエゾ分極によって、２ＤＥＧ１０８が形成される。一例として、バリア層１１０がＡｌ０．２Ｇａ０．８Ｎで形成され、バリア層１１０の厚さが２０ｎｍ〜４０ｎｍであるときには、２ＤＥＧ１０８の濃度は１×１０１３ｃｍ−３以上になる。
【００１３】
第２チャネル層１１２の、バリア層１１０とのヘテロ接合界面付近に２ＤＨＧ１１４が形成される。これは、バリア層１１０の第１チャネル層１０６側が正に分極することによる。すなわち、バリア層１１０の負に分極した側に、第２チャネル層１１２が形成されることになるので、第２チャネル層１１２のバリア層１１０側に２ＤＨＧ１１４が発生する。第２チャネル層１１２がｐ型のＧａＮ系半導体で形成されると、第２チャネル層１１２がｐ型でないときに比べて、２ＤＨＧ１１４の濃度が高くなる。バリア層１１０の厚さを厚くすると、２ＤＥＧ１０８及び２ＤＨＧ１１４において、それぞれのキャリア濃度が高くなる一方で、バリア層１１０及び第２チャネル層１１２にクラックが入りやすくなる。したがって、バリア層１１０は４０ｎｍ〜６０ｎｍであることが好ましい。
【００１４】
第２チャネル層１１２の一部が、相互に分離した領域で除去される。第２チャネル層１１２が除去された領域で、バリア層１１０上にソース電極１１８及びドレイン電極１２０が形成される。ソース電極１１８及びドレイン電極１２０は、いずれも２ＤＨＧ１１４とオーミック接続される。ソース電極１１８及びドレイン電極１２０は、いずれも、２ＤＥＧ１０８とショットキー接続される。一例として、ソース電極１１８及びドレイン電極１２０は、いずれもＮｉで形成される。ソース電極１１８及びドレイン電極１２０は、いずれも、Ｎｉ上に、さらに、Ａｕを有してもよい。ソース電極１１８及びドレイン電極１２０は、その他に、Ｐｔ及びＭｏのいずれかを有してもよい。また、ソース電極１１８は、２ＤＥＧ１０８とオーミック接触してもよい。一例として、ソース電極１１８は、Ｔｉで形成されてもよい。
【００１５】
ソース電極１１８とドレイン電極１２０との間で第２チャネル層１１２の一部が除去される。ソース電極１１８とドレイン電極１２０との間に、絶縁層１１６が形成される。ソース電極１１８とドレイン電極１２０との間において、絶縁層１１６は第２チャネル層１１２上に形成される。また、絶縁層１１６は、第２チャネル層１１２が除去された領域で、第２チャネル層１１２の側面及びバリア層１１０上に形成される。絶縁層１１６は、ソース電極１１８及びドレイン電極１２０の間以外の領域でも、第２チャネル層１１２上に形成される。絶縁層１１６は例えばＳｉＯ２で形成される。
【００１６】
第２チャネル層１１２が除去された領域で、絶縁層１１６上にゲート電極１２２が形成される。ゲート電極１２２は例えば、Ｔｉで形成される。ゲート電極１２２は、Ｔｉ上に、さらに、Ａｕを有してもよい。
【００１７】
２ＤＥＧ１０８の電位は、ソース電極１１８と同電位またはソース電極１１８の電位に近い電位となる。ゲート電極１２２に閾値以上の電圧が印加されている状態で、ＭＯＳ型トランジスタ１００はオフ状態である。すなわち、正孔の濃度が、ゲート電極１２２の下の領域で、ソース電極１１８とドレイン電極１２０との間の他の領域より、低い。当該閾値は、例えばソース電極１１８の電位である。さらに、ソース電極１１８とゲート電極１２２との間の２ＤＨＧ１１４と、ドレイン電極１２０とゲート電極１２２との間の２ＤＨＧ１１４とが、ゲート電極１２２の下側で電気的に分離されてもよい。
【００１８】
ゲート電極１２２に、閾値より低い電圧を印加すると、ゲート電極１２２の下側の領域で、バリア層１１０のゲート電極１２２側に正孔が蓄積する。バリア層１１０に蓄積した正孔と、２ＤＨＧ１１４とが接続されて、ＭＯＳ型トランジスタ１００がオン状態になる。すなわち、ゲート電極１２２の下の領域における正孔の濃度が、ゲート電極１２２によって制御され、ＭＯＳ型トランジスタ１００はｐ型トランジスタとなる。
【００１９】
以上、ＭＯＳ型トランジスタ１００について説明したが、ＭＯＳ型トランジスタ１００の実施の態様は上記に限られない。例えば、基板１０２上にＮ面の極性のＧａＮ系半導体でバッファ層１０４、第１チャネル層１０６、バリア層１１０、及び、第２チャネル層１１２が形成されてもよい。これにより、第１チャネル層１０６の、バリア層１１０とのヘテロ接合界面付近に２ＤＨＧが形成される。また、第２チャネル層１１２の、バリア層１１０とのヘテロ接合界面付近に２ＤＥＧが形成される。
【００２０】
また、別の例として、ソース電極１１８とドレイン電極１２０との間で第２チャネル層１１２が除去されて絶縁層１１６及びゲート電極１２２が形成される領域において、第２チャネル層１１２が厚さ方向にすべて除去されていなくてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、第２チャネル層１１２が他の領域よりも薄くてもよい。そして、第２チャネル層１１２が薄い領域で、第２チャネル層１１２の側面及び上面に絶縁層１１６が形成されてもよい。これによって、ＭＯＳ型トランジスタ１００の閾値を調節することができる。例えば、第２チャネル層１１２が薄い領域における第２チャネル層１１２の厚さを十分厚くすることによって、ＭＯＳ型トランジスタ１００をノーマリーオン型とすることができる。
【００２１】
また、別の例として、ソース電極１１８とドレイン電極１２０との間で第２チャネル層１１２が除去されて絶縁層１１６及びゲート電極１２２が形成される領域において、バリア層１１０が厚さ方向に一部除去されてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、バリア層１１０が他の領域よりも薄くてもよい。そして、バリア層１１０が薄い領域で、絶縁層１１６は、バリア層１１０の側面及び上面、並びに、第２チャネル層１１２の側面に、形成されてもよい。これによって、ＭＯＳ型トランジスタ１００の閾値を調節することができる。
【００２２】
図２は、第１の実施形態に係るＭＯＳ型トランジスタ１００におけるキャリア濃度を示すグラフである。図２に示したグラフは、バリア層１１０が、厚さが２８ｎｍのＡｌ０．２Ｇａ０．８Ｎで形成されたＭＯＳ型トランジスタ１００のキャリア濃度を示す。第２チャネル層１１２はノンドープのＧａＮで形成された。横軸は第２チャネル層１１２の厚さ（ｎｍ）、縦軸は２ＤＥＧ１０８及び２ＤＨＧ１１４のシート密度（ｃｍ−２）を示す。実線が２ＤＨＧ１１４のシート密度、破線が２ＤＥＧ１０８のシート密度である。
【００２３】
第２チャネル層１１２の厚さが５０ｎｍ以上で、２ＤＨＧ１１４のシート密度が３．２×１０１２ｃｍ−２以上となる。したがって、第２チャネル層１１２の厚さは、５０ｎｍ以上が好ましい。一方、第２チャネル層１１２の厚さが２００ｎｍでは、２ＤＨＧ１１４及び２ＤＥＧ１０８は、いずれもシート密度がほぼ飽和する。したがって、第２チャネル層１１２の厚さは２００ｎｍ以下であってもよい。
【００２４】
図３は、本発明の第２の実施形態に係るＭＯＳ型トランジスタ１３０の模式的な断面図である。ＭＯＳ型トランジスタ１３０は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、第２チャネル層１１２、絶縁層１１６、ソース電極１１８、ドレイン電極１２０、及び、ゲート電極１２２を備える。第２チャネル層１１２は、アンドープ半導体層１３２及びｐ型半導体層１３４を有する。第１チャネル層１０６には、２ＤＥＧ１０８が形成される。アンドープ半導体層１３２には、２ＤＨＧ１１４が形成される。図３において、図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有する。
【００２５】
バリア層１１０上に、アンドープのＧａＮ系半導体でアンドープ半導体層１３２が形成される。アンドープ半導体層１３２上に、ｐ型のＧａＮ系半導体でｐ型半導体層１３４が形成される。ｐ型半導体層１３４上の一部に、ソース電極１１８及びドレイン電極１２０が相互に分離されて形成される。ソース電極１１８及びドレイン電極１２０は、ｐ型半導体層１３４とオーミック接触する。
【００２６】
ソース電極１１８とドレイン電極１２０との間でアンドープ半導体層１３２及びｐ型半導体層１３４が除去される。ソース電極１１８とドレイン電極１２０との間において、絶縁層１１６は、ｐ型半導体層１３４上に形成される。また、絶縁層１１６は、アンドープ半導体層１３２及びｐ型半導体層１３４が除去された領域で、アンドープ半導体層１３２及びｐ型半導体層１３４の側面、並びに、バリア層１１０上に形成される。絶縁層１１６は、ソース電極１１８及びドレイン電極１２０の間以外の領域でも、ｐ型半導体層１３４上に形成される。アンドープ半導体層１３２及びｐ型半導体層１３４が除去された領域で、絶縁層１１６上にゲート電極１２２が形成される。
【００２７】
アンドープ半導体層１３２の、バリア層１１０とのヘテロ接合界面付近に２ＤＨＧ１１４が発生する。ゲート電極１２２に閾値以下の電圧を印加すると、バリア層１１０のゲート電極１２２側に正孔が蓄積する。これにより、ＭＯＳ型トランジスタ１３０はｐ型トランジスタとして動作する。当該閾値は、例えばソース電極１１８の電位である。
【００２８】
別の構成として、ソース電極１１８とドレイン電極１２０との間でアンドープ半導体層１３２及びｐ型半導体層１３４が除去されて絶縁層１１６及びゲート電極１２２が形成される領域において、アンドープ半導体層１３２が厚さ方向にすべて除去されていなくてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、ｐ型半導体層１３４が除去される。また、ｐ型半導体層１３４が除去された領域で、アンドープ半導体層１３２が他の領域よりも薄くてもよい。そして、アンドープ半導体層１３２が薄い領域で、ｐ型半導体層１３４の側面、並びに、アンドープ半導体層１３２の側面及び上面に、絶縁層１１６が形成されてもよい。これによって、ＭＯＳ型トランジスタ１３０の閾値を調節することができる。
【００２９】
また、別の例として、ソース電極１１８とドレイン電極１２０との間でアンドープ半導体層１３２及びｐ型半導体層１３４が除去されて絶縁層１１６及びゲート電極１２２が形成される領域において、バリア層１１０が厚さ方向に一部除去されてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、バリア層１１０が他の領域よりも薄くてもよい。そして、バリア層１１０が薄い領域で、絶縁層１１６は、バリア層１１０の側面及び上面、並びに、アンドープ半導体層１３２及びｐ型半導体層１３４の側面に、形成されてもよい。これによって、ＭＯＳ型トランジスタ１３０の閾値を調節することができる。
【００３０】
図４は、本発明の第３の実施形態に係るショットキーゲート型トランジスタ２００の模式的な断面図である。ショットキーゲート型トランジスタ２００は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、第２チャネル層１１２、保護膜２０２、ソース電極１１８、ドレイン電極１２０、及び、ゲート電極１２２を備える。第１チャネル層１０６には、２ＤＥＧ１０８が形成される。第２チャネル層１１２には２ＤＨＧ１１４が形成される。図４において、図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有する。
【００３１】
第２チャネル層１１２の一部が、相互に分離した領域で除去される。第２チャネル層１１２が除去された領域で、バリア層１１０上にソース電極１１８及びドレイン電極１２０が形成される。ソース電極１１８及びドレイン電極１２０は、いずれも、２ＤＥＧ１０８とショットキー接続される。ソース電極１１８及びドレイン電極１２０は、いずれも、２ＤＥＧ１０８とショットキー接触する。また、ソース電極１１８は、２ＤＥＧ１０８とオーミック接触してもよい。ソース電極１１８とドレイン電極１２０との間で、第２チャネル層１１２上に保護膜２０２が形成される。また、保護膜２０２は、ソース電極１１８及びドレイン電極１２０の間以外の領域でも、第２チャネル層１１２上に形成される。
【００３２】
ソース電極１１８とドレイン電極１２０との間の一部で、保護膜２０２が除去される。ソース電極１１８とドレイン電極１２０との間の第２チャネル層１１２が除去された領域で、第２チャネル層１１２が厚さ方向に一部除去されて、第２チャネル層１１２が他の領域より薄い。第２チャネル層１１２が、他の領域の第２チャネル層１１２より薄い領域では、２ＤＨＧ１１４の濃度が低い。
【００３３】
第２チャネル層１１２の一部及び保護膜２０２が除去された領域で、第２チャネル層１１２上にゲート電極１２２が形成される。ゲート電極１２２は、第２チャネル層１１２にショットキー接触する。一例として、ゲート電極１２２は、Ｎｉで形成される。ゲート電極１２２は、Ｎｉ上に、さらに、Ａｕを有してもよい。
【００３４】
ゲート電極１２２に、閾値より低い電圧を印加すると、ゲート電極１２２の下側の領域で、第２チャネル層１１２に正孔が蓄積する。当該閾値は、例えばソース電極１１８の電位である。第２チャネル層１１２に蓄積した正孔と、２ＤＨＧ１１４とが接続されて、ショットキーゲート型トランジスタ２００がオン状態になる。すなわち、ショットキーゲート型トランジスタ２００はｐ型トランジスタとなる。
【００３５】
別の例として、ソース電極１１８とドレイン電極１２０との間で第２チャネル層１１２が除去される領域において、第２チャネル層１１２が除去されて、バリア層１１０上にゲート電極１２２が形成されてもよい。また、さらに、第２チャネル層１１２が除去された領域で、バリア層１１０が厚さ方向に一部除去されてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、バリア層１１０が他の領域よりも薄くてもよい。そして、バリア層１１０が薄い領域で、ゲート電極１２２は、バリア層１１０の側面及び上面、並びに、第２チャネル層１１２の側面に、形成されてもよい。これによって、ショットキーゲート型トランジスタ２００の閾値を調節することができる。
【００３６】
図５は、本発明の第４の実施形態に係るショットキーゲート型トランジスタ２２０の模式的な断面図である。ショットキーゲート型トランジスタ２２０は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、第２チャネル層１１２、保護膜２０２、ソース電極１１８、ドレイン電極１２０、及び、ゲート電極１２２を備える。第２チャネル層１１２は、アンドープ半導体層１３２及びｐ型半導体層１３４を有する。第１チャネル層１０６には、２ＤＥＧ１０８が形成される。アンドープ半導体層１３２には、２ＤＨＧ１１４が形成される。図５において、図３及び図４と同一の符号を付した要素は、図３及び図４において説明した要素と同一の機能および構成を有する。
【００３７】
バリア層１１０上に、アンドープのＧａＮ系半導体でアンドープ半導体層１３２が形成される。アンドープ半導体層１３２上に、ｐ型のＧａＮ系半導体でｐ型半導体層１３４が形成される。ｐ型半導体層１３４上の一部に、ソース電極１１８及びドレイン電極１２０が相互に分離されて形成される。ソース電極１１８及びドレイン電極１２０は、ｐ型半導体層１３４とオーミック接触する。ソース電極１１８とドレイン電極１２０との間で、第２チャネル層１１２上に保護膜２０２が形成される。また、保護膜２０２は、ソース電極１１８及びドレイン電極１２０の間以外の領域でも、第２チャネル層１１２上に形成される。
【００３８】
ソース電極１１８とドレイン電極１２０との間の一部で、保護膜２０２及びｐ型半導体層１３４が除去される。ソース電極１１８とドレイン電極１２０との間の、保護膜２０２及びｐ型半導体層１３４が除去された領域で、アンドープ半導体層１３２が厚さ方向に一部除去されて、アンドープ半導体層１３２が他の領域より薄い。アンドープ半導体層１３２が、他の領域のアンドープ半導体層１３２より薄いので、当該領域では、２ＤＨＧ１１４の濃度が低い。
【００３９】
アンドープ半導体層１３２の一部、ｐ型半導体層１３４、及び、保護膜２０２が除去された領域で、アンドープ半導体層１３２上にゲート電極１２２が形成される。ゲート電極１２２は、アンドープ半導体層１３２にショットキー接触する。
【００４０】
ゲート電極１２２に、閾値より低い電圧を印加すると、ゲート電極１２２の下側の領域で、アンドープ半導体層１３２に正孔が蓄積する。当該閾値は、例えばソース電極１１８の電位である。アンドープ半導体層１３２に蓄積した正孔と、２ＤＨＧ１１４とが接続されて、ショットキーゲート型トランジスタ２００がオン状態になる。すなわち、ショットキーゲート型トランジスタ２００はｐ型トランジスタとなる。
【００４１】
別の例として、ソース電極１１８とドレイン電極１２０との間でｐ型半導体層１３４が除去される領域において、アンドープ半導体層１３２が除去されて、バリア層１１０上にゲート電極１２２が形成されてもよい。また、さらに、アンドープ半導体層１３２が除去された領域で、バリア層１１０が厚さ方向に一部除去されてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、バリア層１１０が他の領域よりも薄くてもよい。そして、バリア層１１０が薄い領域で、ゲート電極１２２は、バリア層１１０の側面及び上面、並びに、アンドープ半導体層１３２及びｐ型半導体層１３４の側面に、形成されてもよい。これによって、ショットキーゲート型トランジスタ２２０の閾値を調節することができる。
【００４２】
図６は、本発明の第５の実施形態に係る相補型トランジスタ３００の模式的な断面図である。相補型トランジスタ３００は、ｐ型トランジスタ３１２、ｎ型トランジスタ３１４、及び、分離領域３１０を備える。ｐ型トランジスタ３１２は、第１の実施形態に係るＭＯＳ型トランジスタ１００である。図５において、図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有する。
【００４３】
分離領域３１０は、ｐ型トランジスタ３１２とｎ型トランジスタ３１４との間に形成されて、ｐ型トランジスタ３１２とｎ型トランジスタ３１４とを分離する。分離領域３１０は、第２チャネル層１１２、及び、バリア層１１０を貫通する。また、分離領域３１０は、第１チャネル層１０６の厚さ方向の一部に形成され、２ＤＥＧ１０８を貫通する。分離領域３１０は、第２チャネル層１１２、バリア層１１０、第１チャネル層１０６にＦｅイオンが注入されて形成される。
【００４４】
分離領域３１０は以上の例に限られず、第２チャネル層１１２、バリア層１１０、及び、第１チャネル層１０６にＦイオンが注入されて形成されてもよい。分離領域３１０は、第２チャネル層１１２、バリア層１１０、及び、第１チャネル層１０６が酸化されて形成されてもよい。分離領域３１０は、第２チャネル層１１２、バリア層１１０、及び、第１チャネル層１０６が除去された開口部であってもよい。さらに、分離領域３１０は、第１チャネル層１０６を貫通して形成されてもよい。
【００４５】
ｎ型トランジスタ３１４は基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、絶縁膜３０８、ソース電極３０２、ドレイン電極３０４、及び、ゲート電極３０６を備える。バリア層１１０上の一部に、相互に分離したソース電極３０２及びドレイン電極３０４が形成される。ソース電極３０２及びドレイン電極３０４は第１チャネル層１０６にオーミック接続される。
【００４６】
ソース電極３０２とドレイン電極３０４との間の一部で、バリア層１１０が除去されて、バリア層１１０に開口が形成される。ソース電極３０２及びドレイン電極３０４が形成されていない領域で、バリア層１１０上に絶縁膜３０８が形成される。バリア層１１０が除去された領域では、バリア層１１０の開口の内側を覆い、かつ、第１チャネル層１０６上に絶縁膜３０８が形成される。バリア層１１０が除去された領域で、絶縁膜３０８上にゲート電極３０６が形成される。バリア層１１０が除去された領域では、第１チャネル層１０６に２ＤＥＧ１０８が発生しない。
【００４７】
ｎ型トランジスタ３１４は、基板１０２上に、バッファ層１０４、第１チャネル層１０６、バリア層１１０、及び、第２チャネル層１１２が形成されてから、ｐ型トランジスタ３１２が形成される前、あるいは、ｐ型トランジスタ３１２が形成された後に、第２チャネル層１１２が除去されて形成される。第２チャネル層１１２の除去は、例えば、エッチングで行われる。これにより、ｐ型トランジスタ３１２とｎ型トランジスタ３１４とが同一の基板上に、連続的に形成されることができる。
【００４８】
ｎ型トランジスタ３１４に閾値以上の電圧が印可されると、ゲート電極３０６の下で、第１チャネル層１０６に電子が蓄積される。これにより、ゲート電極３０６によって、ゲート電極３０６の下の領域のキャリアの濃度が制御されて、ｎ型トランジスタ３１４がオン状態となる。
【００４９】
バリア層１１０の開口部において、第１チャネル層１０６が厚さ方向に除去されて、他の領域より第１チャネル層１０６が薄くてもよい。これにより、ｎ型トランジスタ３１４の閾値を調節してもよい。
【００５０】
相補型トランジスタ３００は、ｐ型トランジスタ３１２とｎ型トランジスタ３１４とを備えるので、相補型トランジスタとして機能する。したがって、エンハンスメント型のトランジスタ及びデプレッション型のトランジスタの双方を形成する場合に比べて、消費電力を小さくし、かつ、小型化することができる。
【００５１】
以上、ｐ型トランジスタ３１２が第１の実施形態に係るＭＯＳ型トランジスタ１００である例を説明したが、これに限られない。例えば、ｐ型トランジスタ３１２は、第２の実施形態から第４の実施形態のいずれかに係るｐ型トランジスタであってもよい。また、ｎ型トランジスタ３１４は、ＭＯＳＦＥＴに限られない。例えば、ｎ型トランジスタ３１４は、ＨＥＭＴであってもよい。
【００５２】
図７は、本発明の第６の実施形態に係る半導体装置４００の模式的な断面図である。半導体装置４００は、ｐ型トランジスタ３１２、ｎ型トランジスタ３１４、耐圧素子４１２、分離領域３１０、及び、分離領域４１０を備える。ｐ型トランジスタ３１２、分離領域３１０、及び、ｎ型トランジスタ３１４は、第５の実施形態に係る相補型トランジスタ３００と同じ構成及び機能を有する。図７において、図６と同一の符号を付した要素は、図６において説明した要素と同一の機能および構成を有する。
【００５３】
耐圧素子４１２のオフ状態におけるソース電極４０２とドレイン電極４０４との間の耐圧は、ｐ型トランジスタ３１２のオフ状態におけるソース電極１１８とドレイン電極１２０との間の耐圧、及び、ｎ型トランジスタ３１４のオフ状態におけるソース電極３０２とドレイン電極３０４との間の耐圧のいずれより、大きい。
【００５４】
分離領域４１０は、ｐ型トランジスタ３１２及びｎ型トランジスタ３１４と、耐圧素子４１２との間に形成されて、ｐ型トランジスタ３１２及びｎ型トランジスタ３１４と、耐圧素子４１２とを分離する。分離領域４１０は、バリア層１１０及び第１チャネル層１０６を貫通する。また、分離領域４１０は、バッファ層１０４の厚さ方向の一部に形成される。分離領域４１０は、バリア層１１０、第１チャネル層１０６、及び、バッファ層１０４にＦｅイオンが注入されて形成される。
【００５５】
分離領域４１０は以上の例に限られず、バリア層１１０、第１チャネル層１０６、及び、バッファ層１０４にＦイオンが注入されて形成されてもよい。分離領域４１０は、バリア層１１０、第１チャネル層１０６、及び、バッファ層１０４が酸化されて形成されてもよい。分離領域４１０は、バリア層１１０、第１チャネル層１０６、及び、バッファ層１０４が除去された開口部であってもよい。さらに、分離領域４１０は、第１チャネル層１０６を貫通して形成されてもよい。
【００５６】
耐圧素子４１２は、２ＤＥＧ１０８をキャリアとするＨＥＭＴである。耐圧素子４１２は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、ソース電極４０２、ドレイン電極４０４、ゲート電極４０６、及び、絶縁膜４０８を備える。バリア層１１０上にソース電極４０２及びドレイン電極４０４が、相互に分離して形成される。ソース電極４０２及びドレイン電極４０４は、第１チャネル層１０６にオーミック接続される。ソース電極４０２とドレイン電極４０４との間にゲート電極４０６が形成される。ゲート電極４０６は第１チャネル層１０６にショットキー接続される。ソース電極４０２、ドレイン電極４０４、及び、ゲート電極４０６が形成されていない領域で、バリア層１１０上に、絶縁膜４０８が形成される。ゲート電極４０６は、ドレイン電極４０４側で、絶縁膜４０８上にも形成されたフィールドプレート構造を有する。
【００５７】
耐圧素子４１２がＨＥＭＴである場合を説明したが、これに限られない。例えば、耐圧素子４１２は、ＭＯＳＦＥＴ、ＰＮダイオード、及び、ショットキーダイオードのいずれかであってもよい。
【００５８】
図８は、第６の実施形態に係る半導体装置４００の模式的な上視図である。半導体装置４００は、基板１０２上に形成された回路領域５０２及びパワー領域５０４を備える。回路領域５０２は、Ｖｓｓ電極パッド５１０、Ｖｄｄ電極パッド５１２、Ｖｉｎ電極パッド５１４、及び、ステータス電極パッド５１６を有する。また、回路領域５０２には、ｐ型トランジスタ３１２及びｎ型トランジスタ３１４を有する駆動回路が形成され、当該駆動回路にＶｓｓ電極パッド５１０、Ｖｄｄ電極パッド５１２、Ｖｉｎ電極パッド５１４、及び、ステータス電極パッド５１６が電気的に接続されている。Ｖｓｓ電極パッド５１０には駆動回路のソース電圧が供給される。Ｖｄｄ電極パッド５１２には駆動回路のドレイン電圧が供給される。Ｖｉｎ電極パッド５１４には駆動回路の電源レギュレータ電圧が供給される。ステータス電極パッド５１６には駆動回路のステータスリードが接続される。
【００５９】
パワー領域５０４は、ソース電極パッド５１８及びドレイン電極パッド５２０を有する。また、パワー領域５０４には、耐圧素子４１２が形成される。耐圧素子４１２のソース電極４０２がソース電極パッド５１８に電気的に接続される。耐圧素子４１２のドレイン電極４０４がドレイン電極パッド５２０に電気的に接続される。耐圧素子４１２のゲート電極４０６は、回路領域５０２に形成された駆動回路に電気的に接続される。
【００６０】
耐圧素子４１２、及び、耐圧素子４１２を駆動する駆動回路が同一の基板上に形成されるので、半導体装置４００は配線が短く、配線ノイズが低減される。さらに、耐圧素子４１２を駆動する駆動回路がＧａＮ系半導体を用いた相補型トランジスタで形成されるので、高温まで動作でき、消費電力が低減され、小型化される。
【００６１】
図９は、本発明の第７の実施形態に係るインバータ６００の上視図である。インバータ６００は、基板１０２上に形成された回路領域５０２、複数のパワー領域５０４、接地電極パッド６０２、Ｖｃｃ電極パッド６０４、Ｕ相電極パッド６０６、Ｖ相電極パッド６０８、及び、Ｗ相電極パッド６１０を備える。回路領域５０２は、Ｖｓｓ電極パッド５１０、Ｖｄｄ電極パッド５１２、Ｖｉｎ電極パッド５１４、及び、ステータス電極パッド５１６を備える。また、回路領域５０２には、ｐ型トランジスタ３１２及びｎ型トランジスタ３１４を有する駆動回路が形成され、当該駆動回路にＶｓｓ電極パッド５１０、Ｖｄｄ電極パッド５１２、Ｖｉｎ電極パッド５１４、及び、ステータス電極パッド５１６が電気的に接続されている。図６と同一の符号を付した要素は、図６において説明した要素と同一の機能および構成を有する。
【００６２】
パワー領域５０４には、耐圧素子４１２が形成される。パワー領域５０４は、接地電極パッド６０２及びＶｃｃ電極パッド６０４に接続される。接地電極パッド６０２は接地される。Ｖｃｃ電極パッド６０４には、正電源電圧が供給される。インバータ６００は６つのパワー領域５０４を有する。Ｕ相電極パッド６０６、Ｖ相電極パッド６０８、及び、Ｗ相電極パッド６１０には、それぞれ２つのパワー領域５０４が接続される。Ｕ相電極パッド６０６、Ｖ相電極パッド６０８、及び、Ｗ相電極パッド６１０には、三相交流のＵ相、Ｖ相、及び、Ｗ相が、それぞれ供給される。
【００６３】
パワー領域５０４に形成された耐圧素子４１２は、回路領域５０２に形成された駆動回路により駆動される。耐圧素子４１２、及び、耐圧素子４１２を駆動する駆動回路が同一の基板上に形成されるので、インバータ６００は配線が短く、配線ノイズが低減される。さらに、耐圧素子４１２を駆動する駆動回路がＧａＮ系半導体を用いた相補型トランジスタで形成されるので、高温まで動作でき、消費電力が低減され、小型化される。
【００６４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６５】
特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６６】
１００ ＭＯＳ型トランジスタ、１０２ 基板、１０４ バッファ層、１０６ 第１チャネル層、１０８ ２ＤＥＧ、１１０ バリア層、１１２ 第２チャネル層、１１４ ２ＤＨＧ、１１６ 絶縁層、１１８ ソース電極、１２０ ドレイン電極、１２２ ゲート電極、１３０ ＭＯＳ型トランジスタ、１３２ アンドープ半導体層、１３４ ｐ型半導体層、２００ ショットキーゲート型トランジスタ、２０２ 保護膜、２２０ ショットキーゲート型トランジスタ、３００ 相補型トランジスタ、３０２ ソース電極、３０４ ドレイン電極、３０６ ゲート電極、３０８ 絶縁膜、３１０ 分離領域、３１２ ｐ型トランジスタ、３１４ ｎ型トランジスタ、４００ 半導体装置、４０２ ソース電極、４０４ ドレイン電極、４０６ ゲート電極、４０８ 絶縁膜、４１０ 分離領域、４１２ 耐圧素子、５０２ 回路領域、５０４ パワー領域、５１０ Ｖｓｓ電極パッド、５１２ Ｖｄｄ電極パッド、５１４ Ｖｉｎ電極パッド、５１６ ステータス電極パッド、５１８ ソース電極パッド、５２０ ドレイン電極パッド、６００ インバータ、６０２ 接地電極パッド、６０４ Ｖｃｃ電極パッド、６０６ Ｕ相電極パッド、６０８ Ｖ相電極パッド、６１０ Ｗ相電極パッド
【技術分野】
【０００１】
本発明は、ＧａＮ系半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ系半導体素子として、２ＤＥＧ（２次元電子ガス）をキャリアとして用いた、ｎ型のＭＯＳトランジスタが知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１０−１０９３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＧａＮ系半導体では、ｐ型の半導体層を形成することが困難であることから、ＧａＮ系半導体を用いたｐ型トランジスタを作製するのが困難であった。ｐ型トランジスタは、例えば、相補型トランジスタ構成に用いることができる。そこで、ＧａＮ系半導体を用いたｐ型トランジスタが望まれていた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、ＧａＮ系半導体で形成され、第１導電型のキャリアガスが発生した第１チャネル層と、第１チャネル層上に、第１チャネル層よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層と、バリア層上に、バリア層よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層と、第２チャネル層にオーミック接続する第１ソース電極と、第２チャネル層にオーミック接続する第１ドレイン電極と、第１ソース電極及び第１ドレイン電極の間に形成された第１ゲート電極と、を備え、第２導電型のキャリアガスのキャリア濃度が、第１ゲート電極の下の領域で、第１ソース電極及び第１ドレイン電極の間の他の領域より低く、かつ、第１ゲート電極により制御されるＧａＮ系半導体装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本発明の第１の実施形態に係るＭＯＳ型トランジスタの模式的な断面図である。
【図２】第１の実施形態に係るＭＯＳ型トランジスタにおけるキャリア濃度を示すグラフである。
【図３】本発明の第２の実施形態に係るＭＯＳ型トランジスタの模式的な断面図である。
【図４】本発明の第３の実施形態に係るショットキーゲート型トランジスタの模式的な断面図である。
【図５】本発明の第４の実施形態に係るショットキーゲート型トランジスタの模式的な断面図である。
【図６】本発明の第５の実施形態に係る相補型トランジスタの模式的な断面図である。
【図７】本発明の第６の実施形態に係る半導体装置の模式的な断面図である。
【図８】第６の実施形態に係る半導体装置の模式的な上視図である。
【図９】本発明の第７の実施形態に係るインバータの上視図である。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本発明の第１の実施形態に係るＭＯＳ型トランジスタ１００の模式的な断面図である。ＭＯＳ型トランジスタ１００は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、第２チャネル層１１２、絶縁層１１６、ソース電極１１８、ドレイン電極１２０、及び、ゲート電極１２２を備える。第１チャネル層１０６には、２ＤＥＧ１０８が発生している。第２チャネル層１１２には、２ＤＨＧ１１４（２次元ホールガス）が発生している。
【０００９】
基板１０２は、シリコン基板である。基板１０２は、その他に例えば、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などである。バッファ層１０４が基板１０２上に形成される。基板１０２がシリコン基板であるとき、例えば、シリコン（１１１）面上にバッファ層１０４が形成される。バッファ層１０４は、第１チャネル層１０６と、基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。バッファ層１０４は、基板１０２上にＡｌＮとＧａＮとを、交互にそれぞれ複数積層して形成される。一例として、バッファ層１０４は、膜厚が１００ｎｍのＡｌＮ（窒化アルミニウム）上に、膜厚が５ｎｍ〜４００ｎｍのＧａＮと、膜厚が１ｎｍ〜４０ｎｍのＡｌＮとよりなる積層膜を３層〜２０層有してもよい。他の例として、バッファ層１０４は、アンドープのＧａＮで形成されてよい。アンドープとは、Ｐ型およびＮ型のいずれかの導電性を与える不純物を意図的に添加せずに形成された半導体膜であることを表す。
【００１０】
第１チャネル層１０６はバッファ層１０４上にＧａＮ系半導体で形成される。バリア層１１０は第１チャネル層１０６上に形成される。バリア層１１０は、第１チャネル層１０６よりバンドギャップエネルギーが大きいＧａＮ系半導体で形成される。第２チャネル層１１２がバリア層１１０上に形成される。第２チャネル層１１２はバリア層１１０上に形成される。第２チャネル層１１２はバリア層１１０よりバンドギャップエネルギーが小さいＧａＮ系半導体で形成される。第１チャネル層１０６及び第２チャネル層１１２が同じ材料で形成されてよいが、これに限られず、互いに異なる材料で形成されてもよい。
【００１１】
例えば、第１チャネル層１０６及び第２チャネル層１１２が、いずれもＧａＮで形成され、バリア層１１０がＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）で形成される。ここで、第１チャネル層１０６およびバリア層１１０がアンドープのＧａＮ系半導体で形成され、第２チャネル層１１２はｐ型のＧａＮ系半導体で形成されることがより好ましい。ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）はＡｌＮとＧａＮとの混晶である。ｘで表される構成比で、バリア層１１０のバンドギャップ、自発分極及びピエゾ分極が変化する。
【００１２】
基板１０２としてシリコン基板を用いて、シリコン（１１１）面上にバッファ層１０４、第１チャネル層１０６、バリア層１１０、及び、第２チャネル層１１２が形成されると、第１チャネル層１０６の、バリア層１１０とのヘテロ接合界面付近に２ＤＥＧ１０８が形成される。これは、シリコン（１１１）面にＧａＮ系半導体が形成されると、Ｇａ面の極性のＧａＮ系半導体が形成されることによる。バリア層１１０と第１チャネル層１０６とのヘテロ接合界面の自発分極およびピエゾ分極によって、２ＤＥＧ１０８が形成される。一例として、バリア層１１０がＡｌ０．２Ｇａ０．８Ｎで形成され、バリア層１１０の厚さが２０ｎｍ〜４０ｎｍであるときには、２ＤＥＧ１０８の濃度は１×１０１３ｃｍ−３以上になる。
【００１３】
第２チャネル層１１２の、バリア層１１０とのヘテロ接合界面付近に２ＤＨＧ１１４が形成される。これは、バリア層１１０の第１チャネル層１０６側が正に分極することによる。すなわち、バリア層１１０の負に分極した側に、第２チャネル層１１２が形成されることになるので、第２チャネル層１１２のバリア層１１０側に２ＤＨＧ１１４が発生する。第２チャネル層１１２がｐ型のＧａＮ系半導体で形成されると、第２チャネル層１１２がｐ型でないときに比べて、２ＤＨＧ１１４の濃度が高くなる。バリア層１１０の厚さを厚くすると、２ＤＥＧ１０８及び２ＤＨＧ１１４において、それぞれのキャリア濃度が高くなる一方で、バリア層１１０及び第２チャネル層１１２にクラックが入りやすくなる。したがって、バリア層１１０は４０ｎｍ〜６０ｎｍであることが好ましい。
【００１４】
第２チャネル層１１２の一部が、相互に分離した領域で除去される。第２チャネル層１１２が除去された領域で、バリア層１１０上にソース電極１１８及びドレイン電極１２０が形成される。ソース電極１１８及びドレイン電極１２０は、いずれも２ＤＨＧ１１４とオーミック接続される。ソース電極１１８及びドレイン電極１２０は、いずれも、２ＤＥＧ１０８とショットキー接続される。一例として、ソース電極１１８及びドレイン電極１２０は、いずれもＮｉで形成される。ソース電極１１８及びドレイン電極１２０は、いずれも、Ｎｉ上に、さらに、Ａｕを有してもよい。ソース電極１１８及びドレイン電極１２０は、その他に、Ｐｔ及びＭｏのいずれかを有してもよい。また、ソース電極１１８は、２ＤＥＧ１０８とオーミック接触してもよい。一例として、ソース電極１１８は、Ｔｉで形成されてもよい。
【００１５】
ソース電極１１８とドレイン電極１２０との間で第２チャネル層１１２の一部が除去される。ソース電極１１８とドレイン電極１２０との間に、絶縁層１１６が形成される。ソース電極１１８とドレイン電極１２０との間において、絶縁層１１６は第２チャネル層１１２上に形成される。また、絶縁層１１６は、第２チャネル層１１２が除去された領域で、第２チャネル層１１２の側面及びバリア層１１０上に形成される。絶縁層１１６は、ソース電極１１８及びドレイン電極１２０の間以外の領域でも、第２チャネル層１１２上に形成される。絶縁層１１６は例えばＳｉＯ２で形成される。
【００１６】
第２チャネル層１１２が除去された領域で、絶縁層１１６上にゲート電極１２２が形成される。ゲート電極１２２は例えば、Ｔｉで形成される。ゲート電極１２２は、Ｔｉ上に、さらに、Ａｕを有してもよい。
【００１７】
２ＤＥＧ１０８の電位は、ソース電極１１８と同電位またはソース電極１１８の電位に近い電位となる。ゲート電極１２２に閾値以上の電圧が印加されている状態で、ＭＯＳ型トランジスタ１００はオフ状態である。すなわち、正孔の濃度が、ゲート電極１２２の下の領域で、ソース電極１１８とドレイン電極１２０との間の他の領域より、低い。当該閾値は、例えばソース電極１１８の電位である。さらに、ソース電極１１８とゲート電極１２２との間の２ＤＨＧ１１４と、ドレイン電極１２０とゲート電極１２２との間の２ＤＨＧ１１４とが、ゲート電極１２２の下側で電気的に分離されてもよい。
【００１８】
ゲート電極１２２に、閾値より低い電圧を印加すると、ゲート電極１２２の下側の領域で、バリア層１１０のゲート電極１２２側に正孔が蓄積する。バリア層１１０に蓄積した正孔と、２ＤＨＧ１１４とが接続されて、ＭＯＳ型トランジスタ１００がオン状態になる。すなわち、ゲート電極１２２の下の領域における正孔の濃度が、ゲート電極１２２によって制御され、ＭＯＳ型トランジスタ１００はｐ型トランジスタとなる。
【００１９】
以上、ＭＯＳ型トランジスタ１００について説明したが、ＭＯＳ型トランジスタ１００の実施の態様は上記に限られない。例えば、基板１０２上にＮ面の極性のＧａＮ系半導体でバッファ層１０４、第１チャネル層１０６、バリア層１１０、及び、第２チャネル層１１２が形成されてもよい。これにより、第１チャネル層１０６の、バリア層１１０とのヘテロ接合界面付近に２ＤＨＧが形成される。また、第２チャネル層１１２の、バリア層１１０とのヘテロ接合界面付近に２ＤＥＧが形成される。
【００２０】
また、別の例として、ソース電極１１８とドレイン電極１２０との間で第２チャネル層１１２が除去されて絶縁層１１６及びゲート電極１２２が形成される領域において、第２チャネル層１１２が厚さ方向にすべて除去されていなくてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、第２チャネル層１１２が他の領域よりも薄くてもよい。そして、第２チャネル層１１２が薄い領域で、第２チャネル層１１２の側面及び上面に絶縁層１１６が形成されてもよい。これによって、ＭＯＳ型トランジスタ１００の閾値を調節することができる。例えば、第２チャネル層１１２が薄い領域における第２チャネル層１１２の厚さを十分厚くすることによって、ＭＯＳ型トランジスタ１００をノーマリーオン型とすることができる。
【００２１】
また、別の例として、ソース電極１１８とドレイン電極１２０との間で第２チャネル層１１２が除去されて絶縁層１１６及びゲート電極１２２が形成される領域において、バリア層１１０が厚さ方向に一部除去されてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、バリア層１１０が他の領域よりも薄くてもよい。そして、バリア層１１０が薄い領域で、絶縁層１１６は、バリア層１１０の側面及び上面、並びに、第２チャネル層１１２の側面に、形成されてもよい。これによって、ＭＯＳ型トランジスタ１００の閾値を調節することができる。
【００２２】
図２は、第１の実施形態に係るＭＯＳ型トランジスタ１００におけるキャリア濃度を示すグラフである。図２に示したグラフは、バリア層１１０が、厚さが２８ｎｍのＡｌ０．２Ｇａ０．８Ｎで形成されたＭＯＳ型トランジスタ１００のキャリア濃度を示す。第２チャネル層１１２はノンドープのＧａＮで形成された。横軸は第２チャネル層１１２の厚さ（ｎｍ）、縦軸は２ＤＥＧ１０８及び２ＤＨＧ１１４のシート密度（ｃｍ−２）を示す。実線が２ＤＨＧ１１４のシート密度、破線が２ＤＥＧ１０８のシート密度である。
【００２３】
第２チャネル層１１２の厚さが５０ｎｍ以上で、２ＤＨＧ１１４のシート密度が３．２×１０１２ｃｍ−２以上となる。したがって、第２チャネル層１１２の厚さは、５０ｎｍ以上が好ましい。一方、第２チャネル層１１２の厚さが２００ｎｍでは、２ＤＨＧ１１４及び２ＤＥＧ１０８は、いずれもシート密度がほぼ飽和する。したがって、第２チャネル層１１２の厚さは２００ｎｍ以下であってもよい。
【００２４】
図３は、本発明の第２の実施形態に係るＭＯＳ型トランジスタ１３０の模式的な断面図である。ＭＯＳ型トランジスタ１３０は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、第２チャネル層１１２、絶縁層１１６、ソース電極１１８、ドレイン電極１２０、及び、ゲート電極１２２を備える。第２チャネル層１１２は、アンドープ半導体層１３２及びｐ型半導体層１３４を有する。第１チャネル層１０６には、２ＤＥＧ１０８が形成される。アンドープ半導体層１３２には、２ＤＨＧ１１４が形成される。図３において、図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有する。
【００２５】
バリア層１１０上に、アンドープのＧａＮ系半導体でアンドープ半導体層１３２が形成される。アンドープ半導体層１３２上に、ｐ型のＧａＮ系半導体でｐ型半導体層１３４が形成される。ｐ型半導体層１３４上の一部に、ソース電極１１８及びドレイン電極１２０が相互に分離されて形成される。ソース電極１１８及びドレイン電極１２０は、ｐ型半導体層１３４とオーミック接触する。
【００２６】
ソース電極１１８とドレイン電極１２０との間でアンドープ半導体層１３２及びｐ型半導体層１３４が除去される。ソース電極１１８とドレイン電極１２０との間において、絶縁層１１６は、ｐ型半導体層１３４上に形成される。また、絶縁層１１６は、アンドープ半導体層１３２及びｐ型半導体層１３４が除去された領域で、アンドープ半導体層１３２及びｐ型半導体層１３４の側面、並びに、バリア層１１０上に形成される。絶縁層１１６は、ソース電極１１８及びドレイン電極１２０の間以外の領域でも、ｐ型半導体層１３４上に形成される。アンドープ半導体層１３２及びｐ型半導体層１３４が除去された領域で、絶縁層１１６上にゲート電極１２２が形成される。
【００２７】
アンドープ半導体層１３２の、バリア層１１０とのヘテロ接合界面付近に２ＤＨＧ１１４が発生する。ゲート電極１２２に閾値以下の電圧を印加すると、バリア層１１０のゲート電極１２２側に正孔が蓄積する。これにより、ＭＯＳ型トランジスタ１３０はｐ型トランジスタとして動作する。当該閾値は、例えばソース電極１１８の電位である。
【００２８】
別の構成として、ソース電極１１８とドレイン電極１２０との間でアンドープ半導体層１３２及びｐ型半導体層１３４が除去されて絶縁層１１６及びゲート電極１２２が形成される領域において、アンドープ半導体層１３２が厚さ方向にすべて除去されていなくてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、ｐ型半導体層１３４が除去される。また、ｐ型半導体層１３４が除去された領域で、アンドープ半導体層１３２が他の領域よりも薄くてもよい。そして、アンドープ半導体層１３２が薄い領域で、ｐ型半導体層１３４の側面、並びに、アンドープ半導体層１３２の側面及び上面に、絶縁層１１６が形成されてもよい。これによって、ＭＯＳ型トランジスタ１３０の閾値を調節することができる。
【００２９】
また、別の例として、ソース電極１１８とドレイン電極１２０との間でアンドープ半導体層１３２及びｐ型半導体層１３４が除去されて絶縁層１１６及びゲート電極１２２が形成される領域において、バリア層１１０が厚さ方向に一部除去されてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、バリア層１１０が他の領域よりも薄くてもよい。そして、バリア層１１０が薄い領域で、絶縁層１１６は、バリア層１１０の側面及び上面、並びに、アンドープ半導体層１３２及びｐ型半導体層１３４の側面に、形成されてもよい。これによって、ＭＯＳ型トランジスタ１３０の閾値を調節することができる。
【００３０】
図４は、本発明の第３の実施形態に係るショットキーゲート型トランジスタ２００の模式的な断面図である。ショットキーゲート型トランジスタ２００は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、第２チャネル層１１２、保護膜２０２、ソース電極１１８、ドレイン電極１２０、及び、ゲート電極１２２を備える。第１チャネル層１０６には、２ＤＥＧ１０８が形成される。第２チャネル層１１２には２ＤＨＧ１１４が形成される。図４において、図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有する。
【００３１】
第２チャネル層１１２の一部が、相互に分離した領域で除去される。第２チャネル層１１２が除去された領域で、バリア層１１０上にソース電極１１８及びドレイン電極１２０が形成される。ソース電極１１８及びドレイン電極１２０は、いずれも、２ＤＥＧ１０８とショットキー接続される。ソース電極１１８及びドレイン電極１２０は、いずれも、２ＤＥＧ１０８とショットキー接触する。また、ソース電極１１８は、２ＤＥＧ１０８とオーミック接触してもよい。ソース電極１１８とドレイン電極１２０との間で、第２チャネル層１１２上に保護膜２０２が形成される。また、保護膜２０２は、ソース電極１１８及びドレイン電極１２０の間以外の領域でも、第２チャネル層１１２上に形成される。
【００３２】
ソース電極１１８とドレイン電極１２０との間の一部で、保護膜２０２が除去される。ソース電極１１８とドレイン電極１２０との間の第２チャネル層１１２が除去された領域で、第２チャネル層１１２が厚さ方向に一部除去されて、第２チャネル層１１２が他の領域より薄い。第２チャネル層１１２が、他の領域の第２チャネル層１１２より薄い領域では、２ＤＨＧ１１４の濃度が低い。
【００３３】
第２チャネル層１１２の一部及び保護膜２０２が除去された領域で、第２チャネル層１１２上にゲート電極１２２が形成される。ゲート電極１２２は、第２チャネル層１１２にショットキー接触する。一例として、ゲート電極１２２は、Ｎｉで形成される。ゲート電極１２２は、Ｎｉ上に、さらに、Ａｕを有してもよい。
【００３４】
ゲート電極１２２に、閾値より低い電圧を印加すると、ゲート電極１２２の下側の領域で、第２チャネル層１１２に正孔が蓄積する。当該閾値は、例えばソース電極１１８の電位である。第２チャネル層１１２に蓄積した正孔と、２ＤＨＧ１１４とが接続されて、ショットキーゲート型トランジスタ２００がオン状態になる。すなわち、ショットキーゲート型トランジスタ２００はｐ型トランジスタとなる。
【００３５】
別の例として、ソース電極１１８とドレイン電極１２０との間で第２チャネル層１１２が除去される領域において、第２チャネル層１１２が除去されて、バリア層１１０上にゲート電極１２２が形成されてもよい。また、さらに、第２チャネル層１１２が除去された領域で、バリア層１１０が厚さ方向に一部除去されてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、バリア層１１０が他の領域よりも薄くてもよい。そして、バリア層１１０が薄い領域で、ゲート電極１２２は、バリア層１１０の側面及び上面、並びに、第２チャネル層１１２の側面に、形成されてもよい。これによって、ショットキーゲート型トランジスタ２００の閾値を調節することができる。
【００３６】
図５は、本発明の第４の実施形態に係るショットキーゲート型トランジスタ２２０の模式的な断面図である。ショットキーゲート型トランジスタ２２０は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、第２チャネル層１１２、保護膜２０２、ソース電極１１８、ドレイン電極１２０、及び、ゲート電極１２２を備える。第２チャネル層１１２は、アンドープ半導体層１３２及びｐ型半導体層１３４を有する。第１チャネル層１０６には、２ＤＥＧ１０８が形成される。アンドープ半導体層１３２には、２ＤＨＧ１１４が形成される。図５において、図３及び図４と同一の符号を付した要素は、図３及び図４において説明した要素と同一の機能および構成を有する。
【００３７】
バリア層１１０上に、アンドープのＧａＮ系半導体でアンドープ半導体層１３２が形成される。アンドープ半導体層１３２上に、ｐ型のＧａＮ系半導体でｐ型半導体層１３４が形成される。ｐ型半導体層１３４上の一部に、ソース電極１１８及びドレイン電極１２０が相互に分離されて形成される。ソース電極１１８及びドレイン電極１２０は、ｐ型半導体層１３４とオーミック接触する。ソース電極１１８とドレイン電極１２０との間で、第２チャネル層１１２上に保護膜２０２が形成される。また、保護膜２０２は、ソース電極１１８及びドレイン電極１２０の間以外の領域でも、第２チャネル層１１２上に形成される。
【００３８】
ソース電極１１８とドレイン電極１２０との間の一部で、保護膜２０２及びｐ型半導体層１３４が除去される。ソース電極１１８とドレイン電極１２０との間の、保護膜２０２及びｐ型半導体層１３４が除去された領域で、アンドープ半導体層１３２が厚さ方向に一部除去されて、アンドープ半導体層１３２が他の領域より薄い。アンドープ半導体層１３２が、他の領域のアンドープ半導体層１３２より薄いので、当該領域では、２ＤＨＧ１１４の濃度が低い。
【００３９】
アンドープ半導体層１３２の一部、ｐ型半導体層１３４、及び、保護膜２０２が除去された領域で、アンドープ半導体層１３２上にゲート電極１２２が形成される。ゲート電極１２２は、アンドープ半導体層１３２にショットキー接触する。
【００４０】
ゲート電極１２２に、閾値より低い電圧を印加すると、ゲート電極１２２の下側の領域で、アンドープ半導体層１３２に正孔が蓄積する。当該閾値は、例えばソース電極１１８の電位である。アンドープ半導体層１３２に蓄積した正孔と、２ＤＨＧ１１４とが接続されて、ショットキーゲート型トランジスタ２００がオン状態になる。すなわち、ショットキーゲート型トランジスタ２００はｐ型トランジスタとなる。
【００４１】
別の例として、ソース電極１１８とドレイン電極１２０との間でｐ型半導体層１３４が除去される領域において、アンドープ半導体層１３２が除去されて、バリア層１１０上にゲート電極１２２が形成されてもよい。また、さらに、アンドープ半導体層１３２が除去された領域で、バリア層１１０が厚さ方向に一部除去されてもよい。すなわち、ソース電極１１８とドレイン電極１２０との間の領域の一部で、バリア層１１０が他の領域よりも薄くてもよい。そして、バリア層１１０が薄い領域で、ゲート電極１２２は、バリア層１１０の側面及び上面、並びに、アンドープ半導体層１３２及びｐ型半導体層１３４の側面に、形成されてもよい。これによって、ショットキーゲート型トランジスタ２２０の閾値を調節することができる。
【００４２】
図６は、本発明の第５の実施形態に係る相補型トランジスタ３００の模式的な断面図である。相補型トランジスタ３００は、ｐ型トランジスタ３１２、ｎ型トランジスタ３１４、及び、分離領域３１０を備える。ｐ型トランジスタ３１２は、第１の実施形態に係るＭＯＳ型トランジスタ１００である。図５において、図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有する。
【００４３】
分離領域３１０は、ｐ型トランジスタ３１２とｎ型トランジスタ３１４との間に形成されて、ｐ型トランジスタ３１２とｎ型トランジスタ３１４とを分離する。分離領域３１０は、第２チャネル層１１２、及び、バリア層１１０を貫通する。また、分離領域３１０は、第１チャネル層１０６の厚さ方向の一部に形成され、２ＤＥＧ１０８を貫通する。分離領域３１０は、第２チャネル層１１２、バリア層１１０、第１チャネル層１０６にＦｅイオンが注入されて形成される。
【００４４】
分離領域３１０は以上の例に限られず、第２チャネル層１１２、バリア層１１０、及び、第１チャネル層１０６にＦイオンが注入されて形成されてもよい。分離領域３１０は、第２チャネル層１１２、バリア層１１０、及び、第１チャネル層１０６が酸化されて形成されてもよい。分離領域３１０は、第２チャネル層１１２、バリア層１１０、及び、第１チャネル層１０６が除去された開口部であってもよい。さらに、分離領域３１０は、第１チャネル層１０６を貫通して形成されてもよい。
【００４５】
ｎ型トランジスタ３１４は基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、絶縁膜３０８、ソース電極３０２、ドレイン電極３０４、及び、ゲート電極３０６を備える。バリア層１１０上の一部に、相互に分離したソース電極３０２及びドレイン電極３０４が形成される。ソース電極３０２及びドレイン電極３０４は第１チャネル層１０６にオーミック接続される。
【００４６】
ソース電極３０２とドレイン電極３０４との間の一部で、バリア層１１０が除去されて、バリア層１１０に開口が形成される。ソース電極３０２及びドレイン電極３０４が形成されていない領域で、バリア層１１０上に絶縁膜３０８が形成される。バリア層１１０が除去された領域では、バリア層１１０の開口の内側を覆い、かつ、第１チャネル層１０６上に絶縁膜３０８が形成される。バリア層１１０が除去された領域で、絶縁膜３０８上にゲート電極３０６が形成される。バリア層１１０が除去された領域では、第１チャネル層１０６に２ＤＥＧ１０８が発生しない。
【００４７】
ｎ型トランジスタ３１４は、基板１０２上に、バッファ層１０４、第１チャネル層１０６、バリア層１１０、及び、第２チャネル層１１２が形成されてから、ｐ型トランジスタ３１２が形成される前、あるいは、ｐ型トランジスタ３１２が形成された後に、第２チャネル層１１２が除去されて形成される。第２チャネル層１１２の除去は、例えば、エッチングで行われる。これにより、ｐ型トランジスタ３１２とｎ型トランジスタ３１４とが同一の基板上に、連続的に形成されることができる。
【００４８】
ｎ型トランジスタ３１４に閾値以上の電圧が印可されると、ゲート電極３０６の下で、第１チャネル層１０６に電子が蓄積される。これにより、ゲート電極３０６によって、ゲート電極３０６の下の領域のキャリアの濃度が制御されて、ｎ型トランジスタ３１４がオン状態となる。
【００４９】
バリア層１１０の開口部において、第１チャネル層１０６が厚さ方向に除去されて、他の領域より第１チャネル層１０６が薄くてもよい。これにより、ｎ型トランジスタ３１４の閾値を調節してもよい。
【００５０】
相補型トランジスタ３００は、ｐ型トランジスタ３１２とｎ型トランジスタ３１４とを備えるので、相補型トランジスタとして機能する。したがって、エンハンスメント型のトランジスタ及びデプレッション型のトランジスタの双方を形成する場合に比べて、消費電力を小さくし、かつ、小型化することができる。
【００５１】
以上、ｐ型トランジスタ３１２が第１の実施形態に係るＭＯＳ型トランジスタ１００である例を説明したが、これに限られない。例えば、ｐ型トランジスタ３１２は、第２の実施形態から第４の実施形態のいずれかに係るｐ型トランジスタであってもよい。また、ｎ型トランジスタ３１４は、ＭＯＳＦＥＴに限られない。例えば、ｎ型トランジスタ３１４は、ＨＥＭＴであってもよい。
【００５２】
図７は、本発明の第６の実施形態に係る半導体装置４００の模式的な断面図である。半導体装置４００は、ｐ型トランジスタ３１２、ｎ型トランジスタ３１４、耐圧素子４１２、分離領域３１０、及び、分離領域４１０を備える。ｐ型トランジスタ３１２、分離領域３１０、及び、ｎ型トランジスタ３１４は、第５の実施形態に係る相補型トランジスタ３００と同じ構成及び機能を有する。図７において、図６と同一の符号を付した要素は、図６において説明した要素と同一の機能および構成を有する。
【００５３】
耐圧素子４１２のオフ状態におけるソース電極４０２とドレイン電極４０４との間の耐圧は、ｐ型トランジスタ３１２のオフ状態におけるソース電極１１８とドレイン電極１２０との間の耐圧、及び、ｎ型トランジスタ３１４のオフ状態におけるソース電極３０２とドレイン電極３０４との間の耐圧のいずれより、大きい。
【００５４】
分離領域４１０は、ｐ型トランジスタ３１２及びｎ型トランジスタ３１４と、耐圧素子４１２との間に形成されて、ｐ型トランジスタ３１２及びｎ型トランジスタ３１４と、耐圧素子４１２とを分離する。分離領域４１０は、バリア層１１０及び第１チャネル層１０６を貫通する。また、分離領域４１０は、バッファ層１０４の厚さ方向の一部に形成される。分離領域４１０は、バリア層１１０、第１チャネル層１０６、及び、バッファ層１０４にＦｅイオンが注入されて形成される。
【００５５】
分離領域４１０は以上の例に限られず、バリア層１１０、第１チャネル層１０６、及び、バッファ層１０４にＦイオンが注入されて形成されてもよい。分離領域４１０は、バリア層１１０、第１チャネル層１０６、及び、バッファ層１０４が酸化されて形成されてもよい。分離領域４１０は、バリア層１１０、第１チャネル層１０６、及び、バッファ層１０４が除去された開口部であってもよい。さらに、分離領域４１０は、第１チャネル層１０６を貫通して形成されてもよい。
【００５６】
耐圧素子４１２は、２ＤＥＧ１０８をキャリアとするＨＥＭＴである。耐圧素子４１２は、基板１０２、バッファ層１０４、第１チャネル層１０６、バリア層１１０、ソース電極４０２、ドレイン電極４０４、ゲート電極４０６、及び、絶縁膜４０８を備える。バリア層１１０上にソース電極４０２及びドレイン電極４０４が、相互に分離して形成される。ソース電極４０２及びドレイン電極４０４は、第１チャネル層１０６にオーミック接続される。ソース電極４０２とドレイン電極４０４との間にゲート電極４０６が形成される。ゲート電極４０６は第１チャネル層１０６にショットキー接続される。ソース電極４０２、ドレイン電極４０４、及び、ゲート電極４０６が形成されていない領域で、バリア層１１０上に、絶縁膜４０８が形成される。ゲート電極４０６は、ドレイン電極４０４側で、絶縁膜４０８上にも形成されたフィールドプレート構造を有する。
【００５７】
耐圧素子４１２がＨＥＭＴである場合を説明したが、これに限られない。例えば、耐圧素子４１２は、ＭＯＳＦＥＴ、ＰＮダイオード、及び、ショットキーダイオードのいずれかであってもよい。
【００５８】
図８は、第６の実施形態に係る半導体装置４００の模式的な上視図である。半導体装置４００は、基板１０２上に形成された回路領域５０２及びパワー領域５０４を備える。回路領域５０２は、Ｖｓｓ電極パッド５１０、Ｖｄｄ電極パッド５１２、Ｖｉｎ電極パッド５１４、及び、ステータス電極パッド５１６を有する。また、回路領域５０２には、ｐ型トランジスタ３１２及びｎ型トランジスタ３１４を有する駆動回路が形成され、当該駆動回路にＶｓｓ電極パッド５１０、Ｖｄｄ電極パッド５１２、Ｖｉｎ電極パッド５１４、及び、ステータス電極パッド５１６が電気的に接続されている。Ｖｓｓ電極パッド５１０には駆動回路のソース電圧が供給される。Ｖｄｄ電極パッド５１２には駆動回路のドレイン電圧が供給される。Ｖｉｎ電極パッド５１４には駆動回路の電源レギュレータ電圧が供給される。ステータス電極パッド５１６には駆動回路のステータスリードが接続される。
【００５９】
パワー領域５０４は、ソース電極パッド５１８及びドレイン電極パッド５２０を有する。また、パワー領域５０４には、耐圧素子４１２が形成される。耐圧素子４１２のソース電極４０２がソース電極パッド５１８に電気的に接続される。耐圧素子４１２のドレイン電極４０４がドレイン電極パッド５２０に電気的に接続される。耐圧素子４１２のゲート電極４０６は、回路領域５０２に形成された駆動回路に電気的に接続される。
【００６０】
耐圧素子４１２、及び、耐圧素子４１２を駆動する駆動回路が同一の基板上に形成されるので、半導体装置４００は配線が短く、配線ノイズが低減される。さらに、耐圧素子４１２を駆動する駆動回路がＧａＮ系半導体を用いた相補型トランジスタで形成されるので、高温まで動作でき、消費電力が低減され、小型化される。
【００６１】
図９は、本発明の第７の実施形態に係るインバータ６００の上視図である。インバータ６００は、基板１０２上に形成された回路領域５０２、複数のパワー領域５０４、接地電極パッド６０２、Ｖｃｃ電極パッド６０４、Ｕ相電極パッド６０６、Ｖ相電極パッド６０８、及び、Ｗ相電極パッド６１０を備える。回路領域５０２は、Ｖｓｓ電極パッド５１０、Ｖｄｄ電極パッド５１２、Ｖｉｎ電極パッド５１４、及び、ステータス電極パッド５１６を備える。また、回路領域５０２には、ｐ型トランジスタ３１２及びｎ型トランジスタ３１４を有する駆動回路が形成され、当該駆動回路にＶｓｓ電極パッド５１０、Ｖｄｄ電極パッド５１２、Ｖｉｎ電極パッド５１４、及び、ステータス電極パッド５１６が電気的に接続されている。図６と同一の符号を付した要素は、図６において説明した要素と同一の機能および構成を有する。
【００６２】
パワー領域５０４には、耐圧素子４１２が形成される。パワー領域５０４は、接地電極パッド６０２及びＶｃｃ電極パッド６０４に接続される。接地電極パッド６０２は接地される。Ｖｃｃ電極パッド６０４には、正電源電圧が供給される。インバータ６００は６つのパワー領域５０４を有する。Ｕ相電極パッド６０６、Ｖ相電極パッド６０８、及び、Ｗ相電極パッド６１０には、それぞれ２つのパワー領域５０４が接続される。Ｕ相電極パッド６０６、Ｖ相電極パッド６０８、及び、Ｗ相電極パッド６１０には、三相交流のＵ相、Ｖ相、及び、Ｗ相が、それぞれ供給される。
【００６３】
パワー領域５０４に形成された耐圧素子４１２は、回路領域５０２に形成された駆動回路により駆動される。耐圧素子４１２、及び、耐圧素子４１２を駆動する駆動回路が同一の基板上に形成されるので、インバータ６００は配線が短く、配線ノイズが低減される。さらに、耐圧素子４１２を駆動する駆動回路がＧａＮ系半導体を用いた相補型トランジスタで形成されるので、高温まで動作でき、消費電力が低減され、小型化される。
【００６４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６５】
特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６６】
１００ ＭＯＳ型トランジスタ、１０２ 基板、１０４ バッファ層、１０６ 第１チャネル層、１０８ ２ＤＥＧ、１１０ バリア層、１１２ 第２チャネル層、１１４ ２ＤＨＧ、１１６ 絶縁層、１１８ ソース電極、１２０ ドレイン電極、１２２ ゲート電極、１３０ ＭＯＳ型トランジスタ、１３２ アンドープ半導体層、１３４ ｐ型半導体層、２００ ショットキーゲート型トランジスタ、２０２ 保護膜、２２０ ショットキーゲート型トランジスタ、３００ 相補型トランジスタ、３０２ ソース電極、３０４ ドレイン電極、３０６ ゲート電極、３０８ 絶縁膜、３１０ 分離領域、３１２ ｐ型トランジスタ、３１４ ｎ型トランジスタ、４００ 半導体装置、４０２ ソース電極、４０４ ドレイン電極、４０６ ゲート電極、４０８ 絶縁膜、４１０ 分離領域、４１２ 耐圧素子、５０２ 回路領域、５０４ パワー領域、５１０ Ｖｓｓ電極パッド、５１２ Ｖｄｄ電極パッド、５１４ Ｖｉｎ電極パッド、５１６ ステータス電極パッド、５１８ ソース電極パッド、５２０ ドレイン電極パッド、６００ インバータ、６０２ 接地電極パッド、６０４ Ｖｃｃ電極パッド、６０６ Ｕ相電極パッド、６０８ Ｖ相電極パッド、６１０ Ｗ相電極パッド
【特許請求の範囲】
【請求項１】
ＧａＮ系半導体で形成され、第１導電型のキャリアガスが発生した第１チャネル層と、
前記第１チャネル層上に、前記第１チャネル層よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層と、
前記バリア層上に、前記バリア層よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層と、
前記第２チャネル層にオーミック接続する第１ソース電極と、
前記第２チャネル層にオーミック接続する第１ドレイン電極と、
前記第１ソース電極及び前記第１ドレイン電極の間に形成された第１ゲート電極と、を備え、
前記第２導電型のキャリアガスのキャリア濃度が、前記第１ゲート電極の下の領域で、前記第１ソース電極及び前記第１ドレイン電極の間の他の領域より低く、かつ、前記第１ゲート電極により制御される
ＧａＮ系半導体装置。
【請求項２】
前記第２チャネル層は、前記第１ゲート電極の下の領域で、前記第１ソース電極及び前記第１ドレイン電極の間の他の領域より薄い請求項１に記載のＧａＮ系半導体装置。
【請求項３】
前記第１ゲート電極と、前記バリア層との間に形成された絶縁層をさらに備える請求項１または２に記載のＧａＮ系半導体装置。
【請求項４】
前記第２チャネル層が、前記第１ゲート電極の下の領域で除去されている請求項３に記載のＧａＮ系半導体装置。
【請求項５】
前記バリア層は、前記第１ゲート電極の下の領域で、前記第１ソース電極及び前記第１ドレイン電極の間の他の領域より薄い請求項４に記載のＧａＮ系半導体装置。
【請求項６】
前記第１チャネル層と前記第１ドレイン電極との間に流れる電流が抑制されている請求項１から５のいずれか一項に記載のＧａＮ系半導体装置。
【請求項７】
前記第１ドレイン電極と前記第１チャネル層との間が、ショットキー接続されている請求項１から５のいずれか一項に記載のＧａＮ系半導体装置。
【請求項８】
前記第１ソース電極は、前記第１チャネル層にオーミック接続している請求項１から７のいずれか一項に記載のＧａＮ系半導体装置。
【請求項９】
前記第１チャネル層はＧａＮで形成され、
前記バリア層はＡｌＧａＮで形成され、
前記第１チャネル層はＧａＮで形成された請求項１から８のいずれか一項に記載のＧａＮ系半導体装置。
【請求項１０】
前記第２チャネル層は、
前記バリア層上に形成された下部第２チャネル層と、
前記下部第２チャネル層上に形成された上部第２チャネル層と、を有する
請求項１から９のいずれか一項に記載のＧａＮ系半導体装置。
【請求項１１】
前記下部第２チャネル層は、アンドープＧａＮで形成され、
前記上部第２チャネル層は、ｐ型ＧａＮで形成された請求項１０に記載のＧａＮ系半導体装置。
【請求項１２】
前記上部第２チャネル層は、前記第１ゲート電極の下部の領域で除去されている請求項１０または１１に記載のＧａＮ系半導体装置。
【請求項１３】
前記第１導電型のキャリアガスは２次元電子ガスであり、
前記第２導電型のキャリアガスは２次元ホールガスである請求項１から１２のいずれか一項に記載のＧａＮ系半導体装置。
【請求項１４】
前記第１チャネル層にオーミック接続する第２ソース電極と、
前記第１チャネル層にオーミック接続する第２ドレイン電極と、
前記第２ソース電極及び前記第２ドレイン電極の間に形成され、前記第１チャネル層のキャリア濃度を制御する第２ゲート電極と、をさらに備える請求項１から１３のいずれか一項に記載のＧａＮ系半導体装置。
【請求項１５】
前記第１ソース電極、前記第１ドレイン電極及び前記第１ゲート電極と、前記第２ソース電極、前記第２ドレイン電極及び前記第２ゲート電極との間に形成され、前記第１導電型のキャリアガスを分離する分離部をさらに有する請求項１４に記載のＧａＮ系半導体装置。
【請求項１６】
前記第１導電型のキャリアガスをキャリアとして用いる半導体デバイスをさらに備え、
前記半導体デバイスのオフ状態における耐圧は、前記第１ソース電極、前記第１ドレイン電極及び前記第１ゲート電極を有する第１トランジスタのオフ状態における耐圧、及び、前記第２ソース電極、前記第２ドレイン電極及び前記第２ゲート電極を有する第２トランジスタのオフ状態における耐圧の、いずれよりも高い請求項１４または１５に記載のＧａＮ系半導体装置。
【請求項１７】
前記半導体デバイスは、前記第１トランジスタ及び前記第２トランジスタによって制御される請求項１６に記載のＧａＮ系半導体装置。
【請求項１】
ＧａＮ系半導体で形成され、第１導電型のキャリアガスが発生した第１チャネル層と、
前記第１チャネル層上に、前記第１チャネル層よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層と、
前記バリア層上に、前記バリア層よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層と、
前記第２チャネル層にオーミック接続する第１ソース電極と、
前記第２チャネル層にオーミック接続する第１ドレイン電極と、
前記第１ソース電極及び前記第１ドレイン電極の間に形成された第１ゲート電極と、を備え、
前記第２導電型のキャリアガスのキャリア濃度が、前記第１ゲート電極の下の領域で、前記第１ソース電極及び前記第１ドレイン電極の間の他の領域より低く、かつ、前記第１ゲート電極により制御される
ＧａＮ系半導体装置。
【請求項２】
前記第２チャネル層は、前記第１ゲート電極の下の領域で、前記第１ソース電極及び前記第１ドレイン電極の間の他の領域より薄い請求項１に記載のＧａＮ系半導体装置。
【請求項３】
前記第１ゲート電極と、前記バリア層との間に形成された絶縁層をさらに備える請求項１または２に記載のＧａＮ系半導体装置。
【請求項４】
前記第２チャネル層が、前記第１ゲート電極の下の領域で除去されている請求項３に記載のＧａＮ系半導体装置。
【請求項５】
前記バリア層は、前記第１ゲート電極の下の領域で、前記第１ソース電極及び前記第１ドレイン電極の間の他の領域より薄い請求項４に記載のＧａＮ系半導体装置。
【請求項６】
前記第１チャネル層と前記第１ドレイン電極との間に流れる電流が抑制されている請求項１から５のいずれか一項に記載のＧａＮ系半導体装置。
【請求項７】
前記第１ドレイン電極と前記第１チャネル層との間が、ショットキー接続されている請求項１から５のいずれか一項に記載のＧａＮ系半導体装置。
【請求項８】
前記第１ソース電極は、前記第１チャネル層にオーミック接続している請求項１から７のいずれか一項に記載のＧａＮ系半導体装置。
【請求項９】
前記第１チャネル層はＧａＮで形成され、
前記バリア層はＡｌＧａＮで形成され、
前記第１チャネル層はＧａＮで形成された請求項１から８のいずれか一項に記載のＧａＮ系半導体装置。
【請求項１０】
前記第２チャネル層は、
前記バリア層上に形成された下部第２チャネル層と、
前記下部第２チャネル層上に形成された上部第２チャネル層と、を有する
請求項１から９のいずれか一項に記載のＧａＮ系半導体装置。
【請求項１１】
前記下部第２チャネル層は、アンドープＧａＮで形成され、
前記上部第２チャネル層は、ｐ型ＧａＮで形成された請求項１０に記載のＧａＮ系半導体装置。
【請求項１２】
前記上部第２チャネル層は、前記第１ゲート電極の下部の領域で除去されている請求項１０または１１に記載のＧａＮ系半導体装置。
【請求項１３】
前記第１導電型のキャリアガスは２次元電子ガスであり、
前記第２導電型のキャリアガスは２次元ホールガスである請求項１から１２のいずれか一項に記載のＧａＮ系半導体装置。
【請求項１４】
前記第１チャネル層にオーミック接続する第２ソース電極と、
前記第１チャネル層にオーミック接続する第２ドレイン電極と、
前記第２ソース電極及び前記第２ドレイン電極の間に形成され、前記第１チャネル層のキャリア濃度を制御する第２ゲート電極と、をさらに備える請求項１から１３のいずれか一項に記載のＧａＮ系半導体装置。
【請求項１５】
前記第１ソース電極、前記第１ドレイン電極及び前記第１ゲート電極と、前記第２ソース電極、前記第２ドレイン電極及び前記第２ゲート電極との間に形成され、前記第１導電型のキャリアガスを分離する分離部をさらに有する請求項１４に記載のＧａＮ系半導体装置。
【請求項１６】
前記第１導電型のキャリアガスをキャリアとして用いる半導体デバイスをさらに備え、
前記半導体デバイスのオフ状態における耐圧は、前記第１ソース電極、前記第１ドレイン電極及び前記第１ゲート電極を有する第１トランジスタのオフ状態における耐圧、及び、前記第２ソース電極、前記第２ドレイン電極及び前記第２ゲート電極を有する第２トランジスタのオフ状態における耐圧の、いずれよりも高い請求項１４または１５に記載のＧａＮ系半導体装置。
【請求項１７】
前記半導体デバイスは、前記第１トランジスタ及び前記第２トランジスタによって制御される請求項１６に記載のＧａＮ系半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−４１９８６（Ｐ２０１３−４１９８６Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７８２５（Ｐ２０１１−１７７８２５）
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
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