半導体装置
【課題】メタルＣＭＰ本来の平坦化効果を維持しつつ、マスクずれが発生してもトランジスタ特性の不均一性を可能な限り抑制し得るような、メタルダミーパターンの構造を提案する。
【解決手段】ゲート電極１の上方に形成されたメタルダミーパターン６は、ゲート長方向Ｄ１に延びており、かつ、その両端がゲート電極１の領域から突き出している。配線のマスクずれの発生により、メタルダミーパターン６の位置が設計時からずれた場合であっても、ゲート電極１の領域内において、ゲート電極１の中心ＧＣから見たメタルダミーパターン６の形状は、左右対称性が保たれる。
【解決手段】ゲート電極１の上方に形成されたメタルダミーパターン６は、ゲート長方向Ｄ１に延びており、かつ、その両端がゲート電極１の領域から突き出している。配線のマスクずれの発生により、メタルダミーパターン６の位置が設計時からずれた場合であっても、ゲート電極１の領域内において、ゲート電極１の中心ＧＣから見たメタルダミーパターン６の形状は、左右対称性が保たれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特にメタルＣＭＰ（Chemical Mechanical Polishing）用ダミーパターンの生成技術に関する。
【背景技術】
【０００２】
半導体装置のパターン微細化に伴って、多層配線における層間絶縁膜の平坦化技術として、メタルＣＭＰ技術が使用されるに至っている。
【０００３】
従来、パターンの粗密差が大きい半導体装置にメタルＣＭＰを適用する場合には、パターン密度の小さい部分（粗の部分）が過度に削られ易くなるため、この点を回避してパターン剥がれを防止するとともに層間絶縁膜のより一層の平坦化を実現するべく、本来必要な正規パターン以外に、ダミーパターンをパターン密度の小さい領域に設けることが提案されている（特許文献１参照）。このようなダミーパターンの形成過程は、配線パターンのレイアウト設計のデザインルール、及び、マスクパターンを作成する際のデータ量によって異なる。
【特許文献１】特開平９−３０６９９６号公報
【特許文献２】特開２００２−３７３８９６号公報（図１、図２）
【非特許文献１】H.P Tuinhout,et al.,“Test Structures for Investigation of Metal Coverage Effects on Mosfet Matching”,Proc.IEEE 1997 Int.Conference on Micorelectoronic Test Structures,Vol.11,pp.179-183,Mar. 1997
【発明の開示】
【発明が解決しようとする課題】
【０００４】
比較的大きい、例えばゲート長が１０μｍ前後のゲート長を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を半導体基板上に形成する場合には、当該ＭＯＳＦＥＴ形成領域におけるパターン密度が他の部分よりも小さくなってしまう。このため、このような半導体装置の製造時にメタルＣＭＰを適用すると、ＭＯＳＦＥＴ形成領域に過度侵食が発生する可能性が高くなり、所望の平坦度が得られなくなるおそれがある。そこで、比較的大きいゲート長を有するＭＯＳＦＥＴのゲート電極の上方に、メタルＣＭＰ用のメタルダミーパターンを配置する必要性が生じる。
【０００５】
ところが、非特許文献１によると、ＭＯＳ構造トランジスタの上部をメタル層で被覆する場合に、ドレイン電流の劣化等のトランジスタの特性変動が起こることが報告されている。このため、ゲート電極の上方にダミーパターンを形成する場合、複数のＭＯＳ構造トランジスタ各々の特性を均一化することが困難になる、という問題が生じる。
【０００６】
そこで、特許文献２では、比較的大きいゲート長を有するＭＯＳＦＥＴに対してメタルＣＭＰ本来の目的を果たしつつ、素子特性の均一化を図ることを目的として、素子に対してゲート長方向のチャネル中心を幾何中心としてダミーパターンを配置する構造が提案されている。この場合、マスク寸法通りに仕上がれば、デバイス上から見た平面図は図１６のようになり、図１６におけるＩ−II線の断面構造は図１７のようになる。
【０００７】
しかしながら、実際の製造プロセスでは、メタル配線のマスクずれが生じる。メタル配線のマスクずれが生じた場合、図１６および図１７のデバイス構造は、図１８および図１９のように仕上がり形状が変化する。特に、ゲート長方向においてマスクずれが生じたことによって、ゲート電極の中心ＧＣから見たときのメタルダミーパターンの左右対称性が失われている。これにより、ソース・ドレイン間における電流の流れる向きによるトランジスタ特性の不一致が生じる。このようなトランジスタ特性の不一致は、特に、ペア性を重視するカレントミラー回路や差動入力部などのアナログ回路特性にとって好ましくない。
【０００８】
前記の問題に鑑み、本発明は、メタルＣＭＰ本来の平坦化効果を維持しつつ、マスクずれが発生してもトランジスタ特性の不均一性を可能な限り抑制し得るような、メタルダミーパターンの構造を提案することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、半導体装置として、半導体基板と、前記半導体基板上に形成されており、ソースおよびドレインとなる第１および第２主電極領域と、前記ソースおよびドレイン間を流れる電流を制御するためのゲート電極とを有するＭＯＳ構造トランジスタと、前記ＭＯＳ構造トランジスタの上に構成された配線層において、前記ゲート電極の上方に形成されたメタルダミーパターンとを備え、前記メタルダミーパターンは、ゲート長方向に延びており、かつ、両端が前記ゲート電極の領域から突き出しているものである。
【００１０】
本発明によると、ゲート電極の上方に形成されたメタルダミーパターンは、ゲート長方向に延びており、かつ、両端がゲート電極の領域から突き出している。このため、配線のマスクずれの発生により、メタルダミーパターンの位置が設計時からずれた場合であっても、ゲート電極の領域内において、ゲート電極の中心から見たメタルダミーパターンの形状は、左右対称性が保たれる。したがって、メタルダミーパターンが各ＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化への影響は、マスクずれが生じた場合でも、均一となる。
【発明の効果】
【００１１】
本発明によると、マスクずれが生じた場合でも、ゲート電極の領域内において、メタルダミーパターンの形状が左右対称性を保つため、メタルＣＭＰ本来の平坦化の目的を果たしつつ、各ＭＯＳ構造トランジスタの特性を均一化することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１３】
（実施形態１）
図１は本発明の実施形態１に係る半導体装置における複数のＭＯＳ構造トランジスタ（ＭＯＳＦＥＴ）を示す平面図である。また図２は複数のＭＯＳ構造トランジスタのうち任意の一つの構造を示す縦断面図あり、図１の線Ａ１−Ａ２における縦断面図に相当している。
【００１４】
図１および図２に示すとおり、半導体基板１０上に形成されたＭＯＳ構造トランジスタは、ソースおよびドレインとなる第１および第２主電極領域２，３（以下、単にソース２およびドレイン３と呼ぶ場合もある）と、ソース−ドレイン間を流れる電流を制御するためのゲート電極１とを有する。第１および第２主電極領域２，３は半導体基板１０内部に向けて形成されている。ゲート電極１は、半導体基板１０の主面１０Ｓ上における第１および第２主電極領域２，３の間の部分に形成されたゲート絶縁膜７の上面上に形成されている。
【００１５】
ここで、ゲート長方向すなわちソース−ドレイン間の電流が流れる方向を第１方向Ｄ１と規定し、ゲート幅方向を第２方向Ｄ２と規定し、半導体基板１０の主面に直交する方向を第３方向Ｄ３と規定する。第１方向Ｄ１、第２方向Ｄ２および第３方向Ｄ３は互いに直交している。第１および第２主電極領域２，３は、第１方向Ｄ１に関して対向配置されている。また、ゲート電極１並びに第１および第２主電極領域２，３は第２方向Ｄ２に沿って延在している。また、ゲート電極１のゲート長（トランジスタチャネル長）Ｌは、例えば３μｍから１０μｍ前後の値であって、比較的大きいものとする。
【００１６】
そして、半導体基板１０の主面１０Ｓ上、およびゲート電極１の上面１Ｓおよび側面１Ｗ上には、ＭＯＳ構造トランジスタを覆う層間絶縁膜１１が形成されている。そして、層間絶縁膜１１内には、ソース用コンタクトホール８およびドレイン用コンタクトホール９が形成されている。なお、両コンタクトホール８,９はともに金属プラグで充填されている。
【００１７】
さらに、層間絶縁膜１１の上面１１Ｓ上に配線層が構成されており、この配線層において、ゲート電極１の上方に、メタルダミーパターン６が形成されている。配線層がアルミニウムを用いるものである場合は、メタルダミーパターン６はアルミニウムの膜から成る。
【００１８】
メタルダミーパターン６は第１方向Ｄ１に沿って延在しており、第２方向Ｄ２に関して幅ＷＤ（＜トランジスタチャネル幅Ｗ）を有する。また、第１方向Ｄ１における長さはゲート長Ｌよりも長く、ゲート電極１の領域から突き出し長ＤＡだけ突き出している。この突き出し長ＤＡは、第１方向Ｄ１におけるマスク最大ずれ距離以上に設定するのが好ましい。突き出し長ＤＡは露光装置の性能に依存するが、具体的には例えば、およそ０．１μｍ〜０．２μｍとなるか、またはゲート長Ｌが２μｍ程度のときはゲート長の５％〜１０％、ゲート長Ｌが１０μｍ程度のときはゲート長の１〜２％という値を取る。またメタルダミーパターン６は、第２方向Ｄ２においてソース・ドレイン端から間隔ＤＢを有している。この間隔ＤＢは、第２方向Ｄ２におけるマスク最大ずれ距離以上に設定するのが好ましい。さらに、第１方向Ｄ１において、メタルダミーパターン６の幾何中心はゲート電極１の幾何中心ＧＣと一致している。
【００１９】
また、層間絶縁膜１１の上面１１Ｓのうち、ソース２の直上方に位置する部分にはアルミニウムの膜から成るソース電極４が形成されており、ドレイン３の直上方に位置する部分にはアルミニウムの膜から成るドレイン電極５が形成されている。ここで第３方向Ｄ３におけるメタルダミーパターン６の厚さは、ソース電極４およびドレイン電極５の厚さと等しい。メタルダミーパターン６の寸法は、具体的には、ソース電極４とドレイン電極５とで挟まれたゲート電極１の上方領域におけるパターンの密度が所定の値以上になるように、決定される。
【００２０】
本実施形態の特徴は、ゲート電極１に対するメタルダミーパターン６の配置位置にある。すなわち本実施形態では、メタルダミーパターン６は第１方向Ｄ１に延びており、突き出し長ＤＡを有し、かつ、第２方向Ｄ２においてソース・ドレイン端から間隔ＤＢを有している。
【００２１】
図３および図４はマスクずれが生じた場合における、本実施形態に係る半導体装置におけるＭＯＳ構造トランジスタを示す平面図および断面図である。図３および図４では、図１および図２の構造において、メタルのマスクが第１方向Ｄ１においてＤ１Ｍ、第２方向Ｄ２においてＤ２Ｍだけずれたものとしている。
【００２２】
図３および図４から分かるように、ゲート長方向すなわち第１方向Ｄ１に延びたメタルダミーパターン６に突き出し長ＤＡを設定していたため、第１方向Ｄ１において距離Ｄ１Ｍのマスクずれが生じた場合でも、メタルダミーパターン６の両端はゲート電極１の領域から突き出している。すなわち、ゲート長Ｌの範囲すなわちゲート電極１の領域内において、ゲート電極１の中心ＧＣから見たメタルダミーパターン６の形状は、左右対称性が保たれている。したがって、メタルダミーパターン６が各ＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化への影響は、マスクずれが生じた場合でも、均一となる。
【００２３】
また、第２方向Ｄ２においてソース・ドレイン端から間隔ＤＢを有していたため、第２方向Ｄ２において距離Ｄ２Ｍのマスクずれが生じた場合でも、メタルダミーパターン６がチャネル領域からはみ出ることはない。このため、チャネル領域上のメタル面積率も一定に保つことができる。
【００２４】
以上のように本実施形態によると、ゲート長方向に延びるメタルダミーパターンに所定の突き出し長を設定したため、マスクずれが生じた場合でも、その両端がゲート電極の領域から突き出すように配置される。したがって、メタルＣＭＰの目的である平坦化を実現しつつ、マスクずれが生じた場合であっても、ゲート電極の領域において、メタルダミーパターンの形状の左右対称性を保つことができる。したがって、デバイス特性の均一化を実現することができる。
【００２５】
（実施形態２）
本発明の実施形態２は、上述した実施形態１に係る半導体装置の改良に関するものである。図５は本実施形態に係る半導体装置のＭＯＳ構造トランジスタを示す平面図であり、図１と共通の構成要素には図１と同一の符号を付している。なお、図５の線Ａ３−Ａ４における縦断面図は、図２と同様である。
【００２６】
図５に示すように本実施形態では、ゲート電極１の上方において、実施形態１で示した突き出し長ＤＡを有するメタルダミーパターン６が複数個、第２方向Ｄ２すなわちゲート幅方向に並んでストライプ状に配置されている。例えば、ＭＯＳ構造トランジスタのチャネル幅がデザインルールの許容する最大配線幅よりも広くなる場合、図５に示すように、複数のメタルダミーパターン６をストライプ状に配置させる。このとき、メタルダミーパターン６の本数は、ソース電極４とドレイン電極５とに挟まれたゲート電極１の直上方領域におけるパターンの密度が所定の値以上になるように、定めればよい。
【００２７】
なお、図５では、メタルダミーパターン６同士の間隔ＰＡは均等であるものとしているが、図６に示すように、必ずしも均等にしなくてもかまわない。
【００２８】
以上のように本実施形態によると、実施形態１で示したメタルダミーパターンをストライプ状に配置することによって、チャネル幅が広いＭＯＳ構造トランジスタに関しても、メタルＣＭＰの目的である平坦化を実現しつつ、マスクずれが生じた場合であっても、ゲート電極の領域において、メタルダミーパターンの形状の左右対称性を保つことができる。したがって、デバイス特性の均一化を実現することができる。
【００２９】
（実施形態３）
本発明の実施形態３は、上述した実施形態１に係る半導体装置の改良に関するものである。図７は本実施形態に係る半導体装置のＭＯＳ構造トランジスタを示す平面図であり、図１と共通の構成要素には図１と同一の符号を付している。また図８は図７の線Ａ５−Ａ６における縦断面図、図９は図７の線Ａ７−Ａ８における縦断面図である。
【００３０】
図７〜図９に示すように本実施形態では、実施形態１に係るＭＯＳ構造トランジスタをよりコンパクトに実現するために、メタルダミーパターン６と第１および第２のメタル電極としてのソース電極４およびドレイン電極５とが、第１方向Ｄ１すなわちゲート長方向においてオーバーラップすることを許容している。すなわち、ソース用コンタクト８およびドレイン用コンタクト９を、ゲート電極１からデザインルールが許容し得る最近接距離ＤＤの間隔で配置している。また、メタルダミーパターン６を、デザインルールが許容する最近接距離ＤＣの間隔でソース電極４およびドレイン電極５と離間させている。
【００３１】
このような構造によって、ＭＯＳ構造トランジスタをアレイ配置したときの単位面積あたりのトランジスタ数を増加させることができ、実施形態１と同様の効果を得つつ、省面積化を実現させることができる。
【００３２】
なお、図７では、メタルダミーパターン６は、ゲート幅方向において、ソース電極４およびドレイン電極５の片側のみに配置されているが、例えば図１０に示すように、ソース電極４およびドレイン電極５の両側に配置してもかまわない。また、図７および図１０の例では、メタルダミーパターン６は、ゲート長方向においてソース電極４およびドレイン電極５の両方とオーバーラップしているが、いずれか一方のみとオーバーラップしている場合であっても、省面積化の効果を得ることができる。
【００３３】
（配線層構造および配線材料が異なる例）
上述した各実施形態では、ＭＯＳ構造トランジスタの上に構成される配線層は、層間絶縁膜の上面上に構成されており、この配線層に形成される配線およびメタルダミーパターンは、例えばアルミニウムによって形成されるものとした。ただし、本発明は、このような配線層構造および配線材料に限定されるものではない。例えば、配線およびメタルダミーパターンの材料が銅であり、層間絶縁膜の上面に形成された溝に埋め込まれて形成される構造であっても、上述した各実施形態と同様の効果が得られる。この場合、平面図は上述の各実施形態と同様であるが、断面図は異なる。
【００３４】
銅（Ｃｕ）は、配線材料として広く用いられているアルミニウム（Ａｌ）よりも比抵抗が低く、かつ高電流密度が可能である。このため、高集積が必要となったデバイス部品や高電流密度を必要とする半導体製品への適用が進んでいる。また、銅を用いる場合、従来のパターニング技術を適用すると材質の腐食が起こるため、絶縁層に予め形成した溝に銅を配線材料として埋め込み、その後に不要な銅を化学的機械的研磨（メタルＣＭＰ）により形成するダマシン法が用いられている。また、下層配線と上層配線とを接続するために、コンタクト用導電体として、同じく銅を埋め込んだコンタクトが用いられている。さらに、いわゆるデユアルダマシン法によれば、ダマシン法で形成された下層配線に対して、コンタクトと上層配線とが同時に形成される。
【００３５】
ダマシン法やデュアルダマシン法においても、アルミニウム配線の場合と同様に、ダミーパターンの生成を必要としており、かつ、メタルによる素子への影響も同様に発生している。
【００３６】
図１１は実施形態１において配線材料を銅に変更した場合の構造を示す縦断面図であり、図１の線Ａ１−Ａ２における縦断面図である。メタルダミーパターン６、並びにソース電極４およびドレイン電極５は、銅によって形成されており、層間絶縁膜１１の上面１１Ｓに形成された溝に埋め込まれている。ダマシン法またはデユアルダマシン法を用いた微細プロセスにおいてマスクずれが生じた場合であっても、実施形態１と同様に、メタルダミーパターン６の両端はゲート電極１の領域から突き出すことになり、ゲート長Ｌの範囲において、メタルダミーパターン６の形状は左右対称性が保たれる。図１２はマスクずれが生じた場合におけるＭＯＳ構造トランジスタの断面図である。したがって、メタルＣＭＰの目的である平坦化を実現しつつ、マスクずれが生じた場合であってもメタルダミーパターン６の左右対称性を保つことができる。
【００３７】
また、実施形態２，３において配線材料を銅に変更した場合も、実施形態２，３と同様の効果が得られる。図１３および図１４は実施形態３において配線材料を銅に変更した場合の構造を示す縦断面図であり、図１３は図７の線Ａ５−Ａ６における縦断面図、図１４は図７の線Ａ７−Ａ８における断面図である。
【００３８】
（適用される回路例）
上述した各実施形態に係るＭＯＳ構造トランジスタは、回路における様々なトランジスタに用いることができるが、特に、アナログ回路における差動対またはカレントミラー対を構成するトランジスタに用いるのが効果的である。
【００３９】
図１５は差動増幅回路の回路構成の一例である。図１５の回路構成において、上述したＭＯＳ構造トランジスタを差動対Ｍ１，Ｍ２に適用することによって、メタルダミーパターンによる特性劣化が差動対Ｍ１，Ｍ２を成すペアトランジスタで均一となるため、オフセット電圧の抑制が期待できる。また、上述したＭＯＳ構造トランジスタをカレントミラー対Ｍ５，Ｍ６に適用することによって、メタルダミーパターンによる特性劣化がカレントミラー対Ｍ５，Ｍ６を成すペアトランジスタで均一となるため、オフセット電流の抑制が期待できる。なお、図１５はあくまでも回路構成の一例であり、差動対またはカレントミラー対を含む他のアナログ回路にも適用することができる。
【産業上の利用可能性】
【００４０】
本発明に係るメタルダミーパターンは、配線のマスクずれを考慮した構造を有し、半導体装置における素子特性の均一化に有用であり、差動増幅回路の入力段やカレントミラー回路などのアナログ基本回路、またアナログ基本回路を搭載したアナログＭＯＳ集積回路にも応用が可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態１に係る半導体装置を模式的に示す平面図である。
【図２】図１および図５の半導体装置の断面図である。
【図３】図１の半導体装置についてマスクずれが生じた場合の仕上がり形状を示す平面図である。
【図４】図３の半導体装置の断面図である。
【図５】本発明の実施形態２に係る半導体装置を模式的に示す平面図である。
【図６】本発明の実施形態２に係る半導体装置の他の例を模式的に示す平面図である。
【図７】本発明の実施形態３に係る半導体装置を模式的に示す平面図である。
【図８】図７の半導体装置の断面図である。
【図９】図７の半導体装置の断面図である。
【図１０】本発明の実施形態３に係る半導体装置の他の例を模式的に示す平面図である。
【図１１】本発明の実施形態１において、配線材料を銅に変更した場合の構造を示す断面図である。
【図１２】図１１の半導体装置においてマスクずれが生じた場合の断面図である。
【図１３】本発明の実施形態３において、配線材料を銅に変更した場合の構造を示す断面図である。
【図１４】本発明の実施形態３において、配線材料を銅に変更した場合の構造を示す断面図である。
【図１５】差動増幅回路の回路構成の一例である。
【図１６】従来の半導体装置を模式的に示す平面図である。
【図１７】図１６の半導体装置の断面図である。
【図１８】図１６の半導体装置についてマスクずれが生じた場合の仕上がり形状を示す平面図である。
【図１９】図１８の半導体装置の断面図である。
【符号の説明】
【００４２】
１ ゲート電極
２ 第１主電極領域（ソース）
３ 第２主電極領域（ドレイン）
４ 第１メタル電極（ソース電極）
５ 第２メタル電極（ドレイン電極）
６ メタルダミーパターン
１０ 半導体基板
１１ 層間絶縁膜
１１Ｓ 層間絶縁膜の上面
Ｄ１ 第１方向（ゲート長方向）
Ｄ２ 第２方向（ゲート幅方向）
Ｍ１，Ｍ２ 差動対を構成するトランジスタ
Ｍ５，Ｍ６ カレントミラー対を構成するトランジスタ
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特にメタルＣＭＰ（Chemical Mechanical Polishing）用ダミーパターンの生成技術に関する。
【背景技術】
【０００２】
半導体装置のパターン微細化に伴って、多層配線における層間絶縁膜の平坦化技術として、メタルＣＭＰ技術が使用されるに至っている。
【０００３】
従来、パターンの粗密差が大きい半導体装置にメタルＣＭＰを適用する場合には、パターン密度の小さい部分（粗の部分）が過度に削られ易くなるため、この点を回避してパターン剥がれを防止するとともに層間絶縁膜のより一層の平坦化を実現するべく、本来必要な正規パターン以外に、ダミーパターンをパターン密度の小さい領域に設けることが提案されている（特許文献１参照）。このようなダミーパターンの形成過程は、配線パターンのレイアウト設計のデザインルール、及び、マスクパターンを作成する際のデータ量によって異なる。
【特許文献１】特開平９−３０６９９６号公報
【特許文献２】特開２００２−３７３８９６号公報（図１、図２）
【非特許文献１】H.P Tuinhout,et al.,“Test Structures for Investigation of Metal Coverage Effects on Mosfet Matching”,Proc.IEEE 1997 Int.Conference on Micorelectoronic Test Structures,Vol.11,pp.179-183,Mar. 1997
【発明の開示】
【発明が解決しようとする課題】
【０００４】
比較的大きい、例えばゲート長が１０μｍ前後のゲート長を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を半導体基板上に形成する場合には、当該ＭＯＳＦＥＴ形成領域におけるパターン密度が他の部分よりも小さくなってしまう。このため、このような半導体装置の製造時にメタルＣＭＰを適用すると、ＭＯＳＦＥＴ形成領域に過度侵食が発生する可能性が高くなり、所望の平坦度が得られなくなるおそれがある。そこで、比較的大きいゲート長を有するＭＯＳＦＥＴのゲート電極の上方に、メタルＣＭＰ用のメタルダミーパターンを配置する必要性が生じる。
【０００５】
ところが、非特許文献１によると、ＭＯＳ構造トランジスタの上部をメタル層で被覆する場合に、ドレイン電流の劣化等のトランジスタの特性変動が起こることが報告されている。このため、ゲート電極の上方にダミーパターンを形成する場合、複数のＭＯＳ構造トランジスタ各々の特性を均一化することが困難になる、という問題が生じる。
【０００６】
そこで、特許文献２では、比較的大きいゲート長を有するＭＯＳＦＥＴに対してメタルＣＭＰ本来の目的を果たしつつ、素子特性の均一化を図ることを目的として、素子に対してゲート長方向のチャネル中心を幾何中心としてダミーパターンを配置する構造が提案されている。この場合、マスク寸法通りに仕上がれば、デバイス上から見た平面図は図１６のようになり、図１６におけるＩ−II線の断面構造は図１７のようになる。
【０００７】
しかしながら、実際の製造プロセスでは、メタル配線のマスクずれが生じる。メタル配線のマスクずれが生じた場合、図１６および図１７のデバイス構造は、図１８および図１９のように仕上がり形状が変化する。特に、ゲート長方向においてマスクずれが生じたことによって、ゲート電極の中心ＧＣから見たときのメタルダミーパターンの左右対称性が失われている。これにより、ソース・ドレイン間における電流の流れる向きによるトランジスタ特性の不一致が生じる。このようなトランジスタ特性の不一致は、特に、ペア性を重視するカレントミラー回路や差動入力部などのアナログ回路特性にとって好ましくない。
【０００８】
前記の問題に鑑み、本発明は、メタルＣＭＰ本来の平坦化効果を維持しつつ、マスクずれが発生してもトランジスタ特性の不均一性を可能な限り抑制し得るような、メタルダミーパターンの構造を提案することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、半導体装置として、半導体基板と、前記半導体基板上に形成されており、ソースおよびドレインとなる第１および第２主電極領域と、前記ソースおよびドレイン間を流れる電流を制御するためのゲート電極とを有するＭＯＳ構造トランジスタと、前記ＭＯＳ構造トランジスタの上に構成された配線層において、前記ゲート電極の上方に形成されたメタルダミーパターンとを備え、前記メタルダミーパターンは、ゲート長方向に延びており、かつ、両端が前記ゲート電極の領域から突き出しているものである。
【００１０】
本発明によると、ゲート電極の上方に形成されたメタルダミーパターンは、ゲート長方向に延びており、かつ、両端がゲート電極の領域から突き出している。このため、配線のマスクずれの発生により、メタルダミーパターンの位置が設計時からずれた場合であっても、ゲート電極の領域内において、ゲート電極の中心から見たメタルダミーパターンの形状は、左右対称性が保たれる。したがって、メタルダミーパターンが各ＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化への影響は、マスクずれが生じた場合でも、均一となる。
【発明の効果】
【００１１】
本発明によると、マスクずれが生じた場合でも、ゲート電極の領域内において、メタルダミーパターンの形状が左右対称性を保つため、メタルＣＭＰ本来の平坦化の目的を果たしつつ、各ＭＯＳ構造トランジスタの特性を均一化することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１３】
（実施形態１）
図１は本発明の実施形態１に係る半導体装置における複数のＭＯＳ構造トランジスタ（ＭＯＳＦＥＴ）を示す平面図である。また図２は複数のＭＯＳ構造トランジスタのうち任意の一つの構造を示す縦断面図あり、図１の線Ａ１−Ａ２における縦断面図に相当している。
【００１４】
図１および図２に示すとおり、半導体基板１０上に形成されたＭＯＳ構造トランジスタは、ソースおよびドレインとなる第１および第２主電極領域２，３（以下、単にソース２およびドレイン３と呼ぶ場合もある）と、ソース−ドレイン間を流れる電流を制御するためのゲート電極１とを有する。第１および第２主電極領域２，３は半導体基板１０内部に向けて形成されている。ゲート電極１は、半導体基板１０の主面１０Ｓ上における第１および第２主電極領域２，３の間の部分に形成されたゲート絶縁膜７の上面上に形成されている。
【００１５】
ここで、ゲート長方向すなわちソース−ドレイン間の電流が流れる方向を第１方向Ｄ１と規定し、ゲート幅方向を第２方向Ｄ２と規定し、半導体基板１０の主面に直交する方向を第３方向Ｄ３と規定する。第１方向Ｄ１、第２方向Ｄ２および第３方向Ｄ３は互いに直交している。第１および第２主電極領域２，３は、第１方向Ｄ１に関して対向配置されている。また、ゲート電極１並びに第１および第２主電極領域２，３は第２方向Ｄ２に沿って延在している。また、ゲート電極１のゲート長（トランジスタチャネル長）Ｌは、例えば３μｍから１０μｍ前後の値であって、比較的大きいものとする。
【００１６】
そして、半導体基板１０の主面１０Ｓ上、およびゲート電極１の上面１Ｓおよび側面１Ｗ上には、ＭＯＳ構造トランジスタを覆う層間絶縁膜１１が形成されている。そして、層間絶縁膜１１内には、ソース用コンタクトホール８およびドレイン用コンタクトホール９が形成されている。なお、両コンタクトホール８,９はともに金属プラグで充填されている。
【００１７】
さらに、層間絶縁膜１１の上面１１Ｓ上に配線層が構成されており、この配線層において、ゲート電極１の上方に、メタルダミーパターン６が形成されている。配線層がアルミニウムを用いるものである場合は、メタルダミーパターン６はアルミニウムの膜から成る。
【００１８】
メタルダミーパターン６は第１方向Ｄ１に沿って延在しており、第２方向Ｄ２に関して幅ＷＤ（＜トランジスタチャネル幅Ｗ）を有する。また、第１方向Ｄ１における長さはゲート長Ｌよりも長く、ゲート電極１の領域から突き出し長ＤＡだけ突き出している。この突き出し長ＤＡは、第１方向Ｄ１におけるマスク最大ずれ距離以上に設定するのが好ましい。突き出し長ＤＡは露光装置の性能に依存するが、具体的には例えば、およそ０．１μｍ〜０．２μｍとなるか、またはゲート長Ｌが２μｍ程度のときはゲート長の５％〜１０％、ゲート長Ｌが１０μｍ程度のときはゲート長の１〜２％という値を取る。またメタルダミーパターン６は、第２方向Ｄ２においてソース・ドレイン端から間隔ＤＢを有している。この間隔ＤＢは、第２方向Ｄ２におけるマスク最大ずれ距離以上に設定するのが好ましい。さらに、第１方向Ｄ１において、メタルダミーパターン６の幾何中心はゲート電極１の幾何中心ＧＣと一致している。
【００１９】
また、層間絶縁膜１１の上面１１Ｓのうち、ソース２の直上方に位置する部分にはアルミニウムの膜から成るソース電極４が形成されており、ドレイン３の直上方に位置する部分にはアルミニウムの膜から成るドレイン電極５が形成されている。ここで第３方向Ｄ３におけるメタルダミーパターン６の厚さは、ソース電極４およびドレイン電極５の厚さと等しい。メタルダミーパターン６の寸法は、具体的には、ソース電極４とドレイン電極５とで挟まれたゲート電極１の上方領域におけるパターンの密度が所定の値以上になるように、決定される。
【００２０】
本実施形態の特徴は、ゲート電極１に対するメタルダミーパターン６の配置位置にある。すなわち本実施形態では、メタルダミーパターン６は第１方向Ｄ１に延びており、突き出し長ＤＡを有し、かつ、第２方向Ｄ２においてソース・ドレイン端から間隔ＤＢを有している。
【００２１】
図３および図４はマスクずれが生じた場合における、本実施形態に係る半導体装置におけるＭＯＳ構造トランジスタを示す平面図および断面図である。図３および図４では、図１および図２の構造において、メタルのマスクが第１方向Ｄ１においてＤ１Ｍ、第２方向Ｄ２においてＤ２Ｍだけずれたものとしている。
【００２２】
図３および図４から分かるように、ゲート長方向すなわち第１方向Ｄ１に延びたメタルダミーパターン６に突き出し長ＤＡを設定していたため、第１方向Ｄ１において距離Ｄ１Ｍのマスクずれが生じた場合でも、メタルダミーパターン６の両端はゲート電極１の領域から突き出している。すなわち、ゲート長Ｌの範囲すなわちゲート電極１の領域内において、ゲート電極１の中心ＧＣから見たメタルダミーパターン６の形状は、左右対称性が保たれている。したがって、メタルダミーパターン６が各ＭＯＳ構造トランジスタに対して与えるトランジスタ特性の劣化への影響は、マスクずれが生じた場合でも、均一となる。
【００２３】
また、第２方向Ｄ２においてソース・ドレイン端から間隔ＤＢを有していたため、第２方向Ｄ２において距離Ｄ２Ｍのマスクずれが生じた場合でも、メタルダミーパターン６がチャネル領域からはみ出ることはない。このため、チャネル領域上のメタル面積率も一定に保つことができる。
【００２４】
以上のように本実施形態によると、ゲート長方向に延びるメタルダミーパターンに所定の突き出し長を設定したため、マスクずれが生じた場合でも、その両端がゲート電極の領域から突き出すように配置される。したがって、メタルＣＭＰの目的である平坦化を実現しつつ、マスクずれが生じた場合であっても、ゲート電極の領域において、メタルダミーパターンの形状の左右対称性を保つことができる。したがって、デバイス特性の均一化を実現することができる。
【００２５】
（実施形態２）
本発明の実施形態２は、上述した実施形態１に係る半導体装置の改良に関するものである。図５は本実施形態に係る半導体装置のＭＯＳ構造トランジスタを示す平面図であり、図１と共通の構成要素には図１と同一の符号を付している。なお、図５の線Ａ３−Ａ４における縦断面図は、図２と同様である。
【００２６】
図５に示すように本実施形態では、ゲート電極１の上方において、実施形態１で示した突き出し長ＤＡを有するメタルダミーパターン６が複数個、第２方向Ｄ２すなわちゲート幅方向に並んでストライプ状に配置されている。例えば、ＭＯＳ構造トランジスタのチャネル幅がデザインルールの許容する最大配線幅よりも広くなる場合、図５に示すように、複数のメタルダミーパターン６をストライプ状に配置させる。このとき、メタルダミーパターン６の本数は、ソース電極４とドレイン電極５とに挟まれたゲート電極１の直上方領域におけるパターンの密度が所定の値以上になるように、定めればよい。
【００２７】
なお、図５では、メタルダミーパターン６同士の間隔ＰＡは均等であるものとしているが、図６に示すように、必ずしも均等にしなくてもかまわない。
【００２８】
以上のように本実施形態によると、実施形態１で示したメタルダミーパターンをストライプ状に配置することによって、チャネル幅が広いＭＯＳ構造トランジスタに関しても、メタルＣＭＰの目的である平坦化を実現しつつ、マスクずれが生じた場合であっても、ゲート電極の領域において、メタルダミーパターンの形状の左右対称性を保つことができる。したがって、デバイス特性の均一化を実現することができる。
【００２９】
（実施形態３）
本発明の実施形態３は、上述した実施形態１に係る半導体装置の改良に関するものである。図７は本実施形態に係る半導体装置のＭＯＳ構造トランジスタを示す平面図であり、図１と共通の構成要素には図１と同一の符号を付している。また図８は図７の線Ａ５−Ａ６における縦断面図、図９は図７の線Ａ７−Ａ８における縦断面図である。
【００３０】
図７〜図９に示すように本実施形態では、実施形態１に係るＭＯＳ構造トランジスタをよりコンパクトに実現するために、メタルダミーパターン６と第１および第２のメタル電極としてのソース電極４およびドレイン電極５とが、第１方向Ｄ１すなわちゲート長方向においてオーバーラップすることを許容している。すなわち、ソース用コンタクト８およびドレイン用コンタクト９を、ゲート電極１からデザインルールが許容し得る最近接距離ＤＤの間隔で配置している。また、メタルダミーパターン６を、デザインルールが許容する最近接距離ＤＣの間隔でソース電極４およびドレイン電極５と離間させている。
【００３１】
このような構造によって、ＭＯＳ構造トランジスタをアレイ配置したときの単位面積あたりのトランジスタ数を増加させることができ、実施形態１と同様の効果を得つつ、省面積化を実現させることができる。
【００３２】
なお、図７では、メタルダミーパターン６は、ゲート幅方向において、ソース電極４およびドレイン電極５の片側のみに配置されているが、例えば図１０に示すように、ソース電極４およびドレイン電極５の両側に配置してもかまわない。また、図７および図１０の例では、メタルダミーパターン６は、ゲート長方向においてソース電極４およびドレイン電極５の両方とオーバーラップしているが、いずれか一方のみとオーバーラップしている場合であっても、省面積化の効果を得ることができる。
【００３３】
（配線層構造および配線材料が異なる例）
上述した各実施形態では、ＭＯＳ構造トランジスタの上に構成される配線層は、層間絶縁膜の上面上に構成されており、この配線層に形成される配線およびメタルダミーパターンは、例えばアルミニウムによって形成されるものとした。ただし、本発明は、このような配線層構造および配線材料に限定されるものではない。例えば、配線およびメタルダミーパターンの材料が銅であり、層間絶縁膜の上面に形成された溝に埋め込まれて形成される構造であっても、上述した各実施形態と同様の効果が得られる。この場合、平面図は上述の各実施形態と同様であるが、断面図は異なる。
【００３４】
銅（Ｃｕ）は、配線材料として広く用いられているアルミニウム（Ａｌ）よりも比抵抗が低く、かつ高電流密度が可能である。このため、高集積が必要となったデバイス部品や高電流密度を必要とする半導体製品への適用が進んでいる。また、銅を用いる場合、従来のパターニング技術を適用すると材質の腐食が起こるため、絶縁層に予め形成した溝に銅を配線材料として埋め込み、その後に不要な銅を化学的機械的研磨（メタルＣＭＰ）により形成するダマシン法が用いられている。また、下層配線と上層配線とを接続するために、コンタクト用導電体として、同じく銅を埋め込んだコンタクトが用いられている。さらに、いわゆるデユアルダマシン法によれば、ダマシン法で形成された下層配線に対して、コンタクトと上層配線とが同時に形成される。
【００３５】
ダマシン法やデュアルダマシン法においても、アルミニウム配線の場合と同様に、ダミーパターンの生成を必要としており、かつ、メタルによる素子への影響も同様に発生している。
【００３６】
図１１は実施形態１において配線材料を銅に変更した場合の構造を示す縦断面図であり、図１の線Ａ１−Ａ２における縦断面図である。メタルダミーパターン６、並びにソース電極４およびドレイン電極５は、銅によって形成されており、層間絶縁膜１１の上面１１Ｓに形成された溝に埋め込まれている。ダマシン法またはデユアルダマシン法を用いた微細プロセスにおいてマスクずれが生じた場合であっても、実施形態１と同様に、メタルダミーパターン６の両端はゲート電極１の領域から突き出すことになり、ゲート長Ｌの範囲において、メタルダミーパターン６の形状は左右対称性が保たれる。図１２はマスクずれが生じた場合におけるＭＯＳ構造トランジスタの断面図である。したがって、メタルＣＭＰの目的である平坦化を実現しつつ、マスクずれが生じた場合であってもメタルダミーパターン６の左右対称性を保つことができる。
【００３７】
また、実施形態２，３において配線材料を銅に変更した場合も、実施形態２，３と同様の効果が得られる。図１３および図１４は実施形態３において配線材料を銅に変更した場合の構造を示す縦断面図であり、図１３は図７の線Ａ５−Ａ６における縦断面図、図１４は図７の線Ａ７−Ａ８における断面図である。
【００３８】
（適用される回路例）
上述した各実施形態に係るＭＯＳ構造トランジスタは、回路における様々なトランジスタに用いることができるが、特に、アナログ回路における差動対またはカレントミラー対を構成するトランジスタに用いるのが効果的である。
【００３９】
図１５は差動増幅回路の回路構成の一例である。図１５の回路構成において、上述したＭＯＳ構造トランジスタを差動対Ｍ１，Ｍ２に適用することによって、メタルダミーパターンによる特性劣化が差動対Ｍ１，Ｍ２を成すペアトランジスタで均一となるため、オフセット電圧の抑制が期待できる。また、上述したＭＯＳ構造トランジスタをカレントミラー対Ｍ５，Ｍ６に適用することによって、メタルダミーパターンによる特性劣化がカレントミラー対Ｍ５，Ｍ６を成すペアトランジスタで均一となるため、オフセット電流の抑制が期待できる。なお、図１５はあくまでも回路構成の一例であり、差動対またはカレントミラー対を含む他のアナログ回路にも適用することができる。
【産業上の利用可能性】
【００４０】
本発明に係るメタルダミーパターンは、配線のマスクずれを考慮した構造を有し、半導体装置における素子特性の均一化に有用であり、差動増幅回路の入力段やカレントミラー回路などのアナログ基本回路、またアナログ基本回路を搭載したアナログＭＯＳ集積回路にも応用が可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態１に係る半導体装置を模式的に示す平面図である。
【図２】図１および図５の半導体装置の断面図である。
【図３】図１の半導体装置についてマスクずれが生じた場合の仕上がり形状を示す平面図である。
【図４】図３の半導体装置の断面図である。
【図５】本発明の実施形態２に係る半導体装置を模式的に示す平面図である。
【図６】本発明の実施形態２に係る半導体装置の他の例を模式的に示す平面図である。
【図７】本発明の実施形態３に係る半導体装置を模式的に示す平面図である。
【図８】図７の半導体装置の断面図である。
【図９】図７の半導体装置の断面図である。
【図１０】本発明の実施形態３に係る半導体装置の他の例を模式的に示す平面図である。
【図１１】本発明の実施形態１において、配線材料を銅に変更した場合の構造を示す断面図である。
【図１２】図１１の半導体装置においてマスクずれが生じた場合の断面図である。
【図１３】本発明の実施形態３において、配線材料を銅に変更した場合の構造を示す断面図である。
【図１４】本発明の実施形態３において、配線材料を銅に変更した場合の構造を示す断面図である。
【図１５】差動増幅回路の回路構成の一例である。
【図１６】従来の半導体装置を模式的に示す平面図である。
【図１７】図１６の半導体装置の断面図である。
【図１８】図１６の半導体装置についてマスクずれが生じた場合の仕上がり形状を示す平面図である。
【図１９】図１８の半導体装置の断面図である。
【符号の説明】
【００４２】
１ ゲート電極
２ 第１主電極領域（ソース）
３ 第２主電極領域（ドレイン）
４ 第１メタル電極（ソース電極）
５ 第２メタル電極（ドレイン電極）
６ メタルダミーパターン
１０ 半導体基板
１１ 層間絶縁膜
１１Ｓ 層間絶縁膜の上面
Ｄ１ 第１方向（ゲート長方向）
Ｄ２ 第２方向（ゲート幅方向）
Ｍ１，Ｍ２ 差動対を構成するトランジスタ
Ｍ５，Ｍ６ カレントミラー対を構成するトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されており、ソースおよびドレインとなる第１および第２主電極領域と、前記ソースおよびドレイン間を流れる電流を制御するためのゲート電極とを有するＭＯＳ構造トランジスタと、
前記ＭＯＳ構造トランジスタの上に構成された配線層において、前記ゲート電極の上方に形成されたメタルダミーパターンとを備え、
前記メタルダミーパターンは、ゲート長方向に延びており、かつ、両端が前記ゲート電極の領域から突き出している
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記メタルダミーパターンは、複数個、ゲート幅方向に並んでストライプ状に、配置されている
ことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記配線層に形成されており、前記第１および第２主電極領域とそれぞれ電気的に接続された第１および第２のメタル電極を備え、
前記メタルダミーパターンは、前記第１および第２のメタル電極と離間しており、かつ、ゲート長方向において、前記第１および第２のメタル電極の少なくともいずれか一方とオーバーラップしている
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記メタルダミーパターンは、前記ＭＯＳ構造トランジスタを覆う層間絶縁膜の上面上に、形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記メタルダミーパターンは、前記ＭＯＳ構造トランジスタを覆う層間絶縁膜の上面に形成された溝に埋め込まれている
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記ＭＯＳ構造トランジスタは、アナログ回路における差動対またはカレントミラー対を構成するトランジスタである
ことを特徴とする半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成されており、ソースおよびドレインとなる第１および第２主電極領域と、前記ソースおよびドレイン間を流れる電流を制御するためのゲート電極とを有するＭＯＳ構造トランジスタと、
前記ＭＯＳ構造トランジスタの上に構成された配線層において、前記ゲート電極の上方に形成されたメタルダミーパターンとを備え、
前記メタルダミーパターンは、ゲート長方向に延びており、かつ、両端が前記ゲート電極の領域から突き出している
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記メタルダミーパターンは、複数個、ゲート幅方向に並んでストライプ状に、配置されている
ことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記配線層に形成されており、前記第１および第２主電極領域とそれぞれ電気的に接続された第１および第２のメタル電極を備え、
前記メタルダミーパターンは、前記第１および第２のメタル電極と離間しており、かつ、ゲート長方向において、前記第１および第２のメタル電極の少なくともいずれか一方とオーバーラップしている
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記メタルダミーパターンは、前記ＭＯＳ構造トランジスタを覆う層間絶縁膜の上面上に、形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記メタルダミーパターンは、前記ＭＯＳ構造トランジスタを覆う層間絶縁膜の上面に形成された溝に埋め込まれている
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記ＭＯＳ構造トランジスタは、アナログ回路における差動対またはカレントミラー対を構成するトランジスタである
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−１０５２６１（Ｐ２００９−１０５２６１Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７６３２５（Ｐ２００７−２７６３２５）
【出願日】平成１９年１０月２４日（２００７．１０．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月２４日（２００７．１０．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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