半導体装置の製造方法および半導体装置
【課題】歩留まりを向上可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行うアニール工程と、アニール工程後における検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程と、検査用サリサイド工程後における検査用トランジスタの特性を測定する測定工程と、測定工程によって測定された特性と所望の特性との差分とに基づいて製品用トランジスタの特性を所望の特性へ近付ける特性調整アニール処理を行う特性調整アニール工程と、特性調整アニール工程後における製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程とを含む。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行うアニール工程と、アニール工程後における検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程と、検査用サリサイド工程後における検査用トランジスタの特性を測定する測定工程と、測定工程によって測定された特性と所望の特性との差分とに基づいて製品用トランジスタの特性を所望の特性へ近付ける特性調整アニール処理を行う特性調整アニール工程と、特性調整アニール工程後における製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、電界効果トランジスタを備えた複数の半導体装置を製造した場合に、電界効果トランジスタの特性にバラツキが生じて半導体装置の歩留まりが低下するという問題があった。
【０００３】
このため、電界効果トランジスタの特性のバラツキを抑制する半導体装置の製造方法がこれまでに種々考案されてきたが、いずれの製造方法にも歩留まりの向上について改善の余地があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５１９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、歩留まりを向上可能な半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、アニール工程と、検査用サリサイド工程と、測定工程と、特性調整アニール工程と、本サリサイド工程とを含む。アニール工程では、半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行う。検査用サリサイド工程では、アニール工程後における検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる。測定工程では、検査用サリサイド工程後における検査用トランジスタの特性を測定する。特性調整アニール工程では、測定工程によって測定された特性と所望の特性との差分とに基づいて、製品用トランジスタの特性を所望の特性へ近付ける特性調整アニール処理を行う。本サリサイド工程では、特性調整アニール工程後における製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置の製造プロセスを示すフローチャート。
【図２】実施形態に係る半導体装置の製造プロセスを示す断面模式図。
【図３】実施形態に係る半導体装置の製造プロセスを示す断面模式図。
【図４】実施形態に係る検査用トランジスタおよび製品用トランジスタの配置を示す図。
【図５Ａ】実施形態に係る特性調整アニール処理の処理条件の決定手法を示す図。
【図５Ｂ】実施形態に係る特性調整アニール処理の処理条件の決定手法を示す図。
【図６Ａ】実施形態に係る検査用トランジスタの特性測定方法を示す図。
【図６Ｂ】実施形態の図６ＡにおけるＡ−Ａ´線による検査用トランジスタの断面模式図。
【図６Ｃ】実施形態の図６ＡにおけるＢ−Ｂ´線による検査用トランジスタの断面模式図。
【図７Ａ】実施形態に係る製品用トランジスタの閾値電圧に関する所望電圧の設定例を示す図。
【図７Ｂ】実施形態に係る製品用トランジスタの閾値電圧に関する所望電圧の設定例を示す図。
【発明を実施するための形態】
【０００８】
以下に、添付図面を参照して、実施形態にかかる半導体装置の製造方法および同製造方法によって製造される半導体装置を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。また、以下では、半導体装置におけるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の部分の製造方法について説明する。
【０００９】
図１は、実施形態に係る半導体装置の製造プロセスを示すフローチャートである。図１に示すように、実施形態に係る半導体装置の製造方法では、まず、シリコンウェハ等の半導体基板上の所定位置に検査用のＭＯＳＦＥＴおよび製品用のＭＯＳＦＥＴの各ゲート、ソース、ドレインを形成する（ステップＳ１０１）。
【００１０】
なお、以下では、検査用のＭＯＳＦＥＴを「検査用Ｔｒ」と記載し、製品用のＭＯＳＦＥＴを「製品用Ｔｒ」と記載する。かかる検査用Ｔｒおよび製品用Ｔｒの形成方法の詳細については、図２および図３を用いて後述する。
【００１１】
続いて、検査用Ｔｒおよび製品用Ｔｒのソース、ドレインに対してレーザを瞬間的に照射することにより、検査用Ｔｒおよび製品用Ｔｒの各ソース、ドレインに対してアニール処理を行う（ステップＳ１０２）。このとき、検査用Ｔｒおよび製品用Ｔｒの特性を所望の特性とする場合よりも弱いパワーのレーザを照射してアニール処理を行う。なお、ここでの所望の特性とは、完成品の製品用Ｔｒに要求される特性である。
【００１２】
続いて、検査用Ｔｒのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程を行って（ステップＳ１０３）、検査用Ｔｒの特性を測定する（ステップＳ１０４）。なお、このとき測定する検査用Ｔｒの特性の詳細については、図５Ａおよび図５Ｂを用いて後述する。
【００１３】
続いて、ステップＳ１０４において測定した検査用Ｔｒの特性と所望の特性との差分に基づき、製品用Ｔｒの特性を所望の特性に近付けるように、製品用Ｔｒのソースおよびドレインに対して特性調整アニール処理を行う（ステップＳ１０５）。
【００１４】
続いて、製品用Ｔｒのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程を行って（ステップＳ１０６）、製品用Ｔｒを製造する。なお、ここでは、図示を省略したが、この後、製品用Ｔｒと半導体基板上に形成された他の回路素子との間を接続する配線層や層間絶縁膜等を形成し、所定のダイシングラインに沿ってチップ単位に切断して半導体装置の製造が完了する。
【００１５】
このように、実施形態に係る半導体の製造方法では、アニール処理が施された検査用Ｔｒに対して検査用サリサイド工程を行った後に検査用Ｔｒの特性を測定するため、より完成品に近い状態の検査用Ｔｒの特性を測定することができる。
【００１６】
これに対し、たとえば、アニール処理を行った後、ゲート、ソースおよびドレインのシリサイド化を行う前に検査用Ｔｒの特性を測定した場合、かかる特性は、後にゲート、ソースおよびドレインをシリサイド化した際の熱処理によって変化する。
【００１７】
したがって、アニール処理後に検査用Ｔｒの特性を測定した場合には、サリサイド工程による特性の変化を考慮した完成品に近い検査用Ｔｒの特性を測定することは困難である。
【００１８】
そこで、実施形態に係る半導体装置の製造方法では、検査用サリサイド工程後における検査用Ｔｒの特性を測定し、かかる特性と所望の特性との差分を低減するような処理条件で製品用Ｔｒに対し特性調整アニール処理を行うことにより特性を所望の特性へ近付けた。
【００１９】
これにより、実施形態に係る半導体装置の製造方法では、アニール処理後における検査用Ｔｒの特性に基づいて特性調整アニール処理の処理条件を決定する場合に比べて、製品用Ｔｒの特性を精度よく所望の特性へ近付けることができる。
【００２０】
したがって、実施形態に係る半導体装置の製造方法によれば、製造した半導体装置における製品用Ｔｒに特性のバラツキが生じることを抑制することが可能となるため、半導体装置の歩留まりを向上させることができる。
【００２１】
次に、図２および図３を用いて、実施例に係る半導体装置の製造方法についてさらに詳細に説明する。図２および図３は、実施形態に係る半導体装置の製造プロセスを示す断面模式図である。なお、図２および図３には、半導体装置における検査用Ｔｒ２０および製品用Ｔｒ１０の形成工程を図示しており、他の回路素子の形成工程については図示を省略している。
【００２２】
実施形態に係る半導体装置の製造方法（以下、「本製造方法」と記載する）では、図２（Ａ）に示すように、シリコンウェハ等の半導体基板１上の所定位置に、検査用Ｔｒ２０のゲート２２、ソース２６およびドレイン２７を形成する。このとき、本製造方法では、同時に半導体基板１の所定位置に製品用Ｔｒ１０のゲート１２、ソース１６およびドレイン１７を形成する。
【００２３】
具体的には、リンイオン等のＮ型の不純物がドープされたシリコンからなる半導体基板１上の所定位置に所定形状の酸化シリコンからなるゲート酸化膜２１および１１を形成する。そして、ゲート酸化膜２１および１１上にポリシリコンからなるゲート２２および１２を形成する。
【００２４】
続いて、ゲート２２および１２の側面に酸化シリコンからなるサイドウォールスペーサ２３および１３を形成し、サイドウォールスペーサ２３および１３によって規定される位置へＰ型の不純物４０（例えば、ボロンイオン）をイオン注入する。これにより、ＬＤＤ（Lightly Doped Drain）領域２５および１５が形成される。
【００２５】
続いて、サイドウォールスペーサ２３および１３の側面に酸化シリコンからなるサイドウォール２４および１４を形成し、サイドウォール２４および１４によって規定される位置へＰ型の不純物４０（例えば、ボロンイオン）をイオン注入する。
【００２６】
このとき、ＬＤＤ領域２５および１５を形成する場合よりも高いエネルギーによって不純物４０をイオン注入することによってソース２６および１６と、ドレイン２７および１７とを形成する。
【００２７】
なお、ここでは、図２（Ａ）に示すものを検査用Ｔｒ２０、製品用Ｔｒ１０と便宜上記載しているが、これら検査用Ｔｒ２０および製品用Ｔｒ１０は、未完成の状態であり、以下に説明する各工程を経て完成品となる。
【００２８】
続いて、本製造方法では、図２（Ｂ）に示すように、検査用Ｔｒ２０および製品用Ｔｒ１０の上面を被覆するように酸化シリコン膜４１を形成した後、アニール処理を行う。これにより、図２（Ｂ）に示すソース２６、１６、ドレイン２７、１７およびＬＤＤ領域２５、１５内の不純物４０が、図２（Ｃ）に示すように半導体基板１の深さ方向へ拡散し、活性化されたソース２８、１８およびドレイン２９、１９が形成される。
【００２９】
このとき、本製造方法では、スパイクアニール、フラッシュアニール、レーザアニールのいずれかによってアニール処理を行う。このとき、アニール処理に用いるレーザのパワー（以下、「アニール処理パワー」と記載する）は、検査用サリサイド工程後における検査用Ｔｒ２０および製品用Ｔｒ１０の特性を所望の特性とする場合よりも弱いアニール処理パワーとする。
【００３０】
なお、ここでの検査用Ｔｒ２０および製品用Ｔｒ１０の特性とは、検査用Ｔｒ２０および製品用Ｔｒ１０の閾値電圧やドレイン電流のことである。また、ここでの閾値電圧は、各ソース２８、１８と各ドレイン２９、１９との間に所定の電位差を設けた状態で、ソース２８、１８とドレイン２９、１９との間に電流が流れ始めるゲート２２、１２の電圧値である。また、ここでのドレイン電流は、各ゲート２２、１２へ所定の電圧を印加した状態で、ソース２８、１８とドレイン２９、１９との間に流れる電流値である。
【００３１】
続いて、図２（Ｄ）に示すように、検査用Ｔｒ２０上および製品用Ｔｒ１０上に形成した酸化シリコン膜４１のうち、検査用Ｔｒ２０上に形成された酸化シリコン膜４１を選択的に除去した後、検査用サリサイド工程を行う。
【００３２】
具体的には、検査用Ｔｒ２０および製品用Ｔｒ１０上にチタンまたはコバルト等の金属膜（図示略）をスパッタリング法によって形成し、所定温度で加熱処理する。これにより、図３（Ａ）に示すように、検査用Ｔｒ２０のゲート２２、ソース２８およびドレイン２９の上面部分がシリサイド化されてシリサイド層３０が形成される。
【００３３】
このとき、製品用Ｔｒ１０の上面と金属膜の下面との間には、酸化シリコン膜４１が介在するため、製品用Ｔｒ１０のゲート１２、ソース１８およびドレイン１９にシリサイド層３０が形成されることはない。
【００３４】
続いて、本製造方法では、検査用Ｔｒ２０の特性を測定する。このとき、検査用Ｔｒ２０の特性として、検査用Ｔｒ２０の閾値電圧を測定する。なお、このとき、検査用Ｔｒ２０の特性として、検査用Ｔｒ２０のドレイン電流を測定してもよい。
【００３５】
ここで、検査用Ｔｒ２０は、ゲート２２、ソース２８およびドレイン２９の上面部分にシリサイド層３０が形成されており、ほぼ完成された状態である。このため、本製造方法では、完成品に極めて近い状態まで形成された検査用Ｔｒ２０の閾値電圧を測定することができる。
【００３６】
また、前述したように、本製造方法では、検査用サリサイド工程後における検査用Ｔｒ２０および製品用Ｔｒ１０の特性を所望の特性とする場合よりも弱いアニール処理パワーによってアニール処理を行う。このため、ここでは、所望の閾値電圧よりも高い閾値電圧が測定される。なお、ドレイン電流を測定した場合には、所望のドレイン電流よりも小さなドレイン電流が測定される。
【００３７】
そこで、本製造方法では、測定した検査用Ｔｒ２０の特性と製品用Ｔｒ１０に要求される所望の特性との差分に基づいて、後に行う本サリサイド工程後の製品用Ｔｒ１０の特性を所望の特性へ近付ける特性調整アニール処理を行う。
【００３８】
これにより、図３（Ｂ）に示すように、ソース２８、１８、ドレイン２９、１９およびＬＤＤ領域２５、１５内の不純物４０が図３（Ａ）に示す状態よりも半導体基板１の深さ方向へ拡散してさらに活性化される。
【００３９】
続いて、本製造方法では、図３（Ｃ）に示すように、製品用Ｔｒ１０上に残存する酸化シリコン膜４１を除去して本サリサイド工程を行う。すなわち、検査用Ｔｒ２０および製品用Ｔｒ１０上にチタンまたはコバルト等の金属膜をスパッタ法によって形成し（図示略）、所定温度で加熱処理する。
【００４０】
これにより、図３（Ｄ）に示すように、製品用Ｔｒ１０のゲート１２、ソース１８およびドレイン１９の上面部分がシリサイド化されてシリサイド層３０が形成される。このとき、検査用Ｔｒ２０では、ゲート２２、ソース２８およびドレイン２９のシリサイド化がさらに進むため、シリサイド層３０がゲート２２、ソース２８およびドレイン２９の深さ方向へ拡張して製品用Ｔｒ１０におけるシリサイド層３０よりも厚くなる。
【００４１】
この後、製品用Ｔｒ１０と半導体基板１上に形成された他の回路素子との間を接続する配線層や層間絶縁膜等を形成し、所定のダイシングラインに沿ってチップ単位に切断して半導体装置の製造が完了する。
【００４２】
このように、本製造方法では、検査用Ｔｒ２０のゲート２２、ソース２８およびドレイン２９の上面部分にシリサイド層３０を形成した後に、検査用Ｔｒ２０の特性を測定することで、より完成品に近い状態の検査用Ｔｒ２０の閾値電圧が測定可能となる。
【００４３】
これにより、測定した検査用Ｔｒ２０の閾値電圧と所望の閾値電圧との差分から、本サリサイド工程後の製品用Ｔｒ１０の閾値電圧を所望の閾値電圧へ近付けるために必要な特性調整アニール処理時のアニール処理パワーを算出することができる。
【００４４】
したがって、本製造方法によれば、こうして算出したアニール処理パワーによって特性調整アニール処理を行うことで製品用Ｔｒ１０の閾値電圧のバラツキを抑制することにより半導体装置の歩留まりを向上させることができる。
【００４５】
また、特性調整アニール処理では、閾値電圧をさらに低下させること、およびドレイン電流をさらに増大させることしかできない。そこで、本製造方法におけるアニール処理（１回目のアニール処理）では、閾値電圧が所望の閾値電圧よりも高くなり、ドレイン電流が所望のドレイン電流未満となるようにアニール処理パワーを抑えている。
【００４６】
これにより、特性調整アニール処理（２回目のアニール処理）を行う前に、製品用Ｔｒ１０の閾値電圧が所望の閾値電圧未満になることを防止することができ、ドレイン電流が所望のドレイン電流より大きくなることを防止することができる。
【００４７】
次に、検査用Ｔｒ２０および製品用Ｔｒ１０の形成位置について図４を用いて説明する。図４は、実施形態に係る検査用Ｔｒ２０および製品用Ｔｒ１０の配置を示す図である。ここで、図４の上段には、検査用Ｔｒ２０および製品用Ｔｒ１０等が作り込まれたウェハ５０を示している。
【００４８】
また、図４の下段には、ウェハ５０におけるチップ５１の拡大模式図を示している。なお、図４の下段に示す図では、検査用Ｔｒ２０、製品用Ｔｒ１０以外の回路素子について図示を省略している。
【００４９】
図４の上段に示すように、ウェハ５０には、複数のチップ５１が形成される。また、図４の下段に示すように、各チップ５１内には、製品用Ｔｒ１０が形成される。また、各チップ５１の間には、ウェハ５０を各チップ５１へ裁断するための裁断線となるダイシングライン５２が設けられる。そして、本製造方法では、ダイシングライン５２上、またはチップ５１内に検査用Ｔｒ２０を形成する。
【００５０】
このように、検査用Ｔｒ２０をダイシングライン５２上に形成することで、チップ５１内の領域を半導体装置の形成領域として有効利用することができるため、半導体装置の高集積化を妨げることなく検査用Ｔｒ２０を形成することができる。
【００５１】
また、検査用Ｔｒ２０をチップ５１内に形成する場合には、製品用Ｔｒ１０の近傍に検査用Ｔｒ２０を形成する。これにより、製品用Ｔｒ１０と略同一の処理環境で検査用Ｔｒ２０を形成することができる。したがって、本製造方法では、製品用Ｔｒ１０の特性が反映された検査用Ｔｒ２０の特性を測定することが可能となる。
【００５２】
次に、実施形態に係る特性調整アニール処理の処理条件の決定手法について説明する。図５Ａおよび図５Ｂは、実施形態に係る特性調整アニール処理の処理条件の決定手法を示す図である。なお、図５Ａには、検査用Ｔｒ２０の特性として閾値電圧を測定する場合における処理条件の決定手法を示しており、図５Ｂには、検査用Ｔｒ２０の特性としてドレイン電流を測定する場合における処理条件の決定手法を示している。
【００５３】
検査用サリサイド工程後に、検査用Ｔｒ２０の特性として検査用Ｔｒ２０の閾値電圧を測定する場合、予めアニール処理パワーと閾値電圧との相関関係を示す関数を算出しておく。ここで、アニール処理パワーと閾値電圧との相関関係は、図５（Ａ）に示すように、アニール処理パワーが増大するほど閾値電圧が低下する関数によって表される。
【００５４】
ここで、前述のように、本製造方法では、検査用サリサイド工程後における検査用Ｔｒ２０の閾値電圧が所望の閾値電圧より高くなるようにアニール処理時のアニール処理パワーを弱く抑えた。
【００５５】
したがって、検査用サリサイド工程後に、検査用Ｔｒ２０の閾値電圧を測定した場合、所望の閾値電圧（以下、「所望電圧Ｖｔ０」と記載する）より高い閾値電圧（以下、「測定電圧Ｖｔ１」と記載する）が測定される。
【００５６】
このとき、アニール処理時のアニール処理パワーがＰ０であったとする。かかる場合、本製造方法では、図５（Ａ）に示す関数に基づき、測定電圧Ｖｔ１と所望電圧Ｖｔ０との差分だけ製品用Ｔｒ１０の閾値電圧を低下させるように、特性調整アニール処理時のアニール処理パワーをＰ０よりも大きなＰ１に決定する。
【００５７】
一方、検査用サリサイド工程後に、検査用Ｔｒ２０の特性として検査用Ｔｒ２０のドレイン電流を測定する場合、予めアニール処理パワーとドレイン電流との相関関係を示す関数を算出しておく。ここで、アニール処理パワーとドレイン電流との相関関係は、図５（Ｂ）に示すように、アニール処理パワーが増大するほどドレイン電流が大きくなる関数によって表される。
【００５８】
ここで、前述のように、本製造方法では、検査用サリサイド工程後における検査用Ｔｒ２０のドレイン電流が所望のドレイン電流未満となるようにアニール処理時のアニール処理パワーを抑えた。
【００５９】
したがって、検査用サリサイド工程後に、検査用Ｔｒ２０のドレイン電流を測定した場合、所望のドレイン電流（以下、「所望電流Ｉｏｎ２」と記載する）よりも小さなドレイン電流（以下、「測定電流Ｉｏｎ１」と記載する）が測定される。
【００６０】
このとき、アニール処理時のアニール処理パワーがＰ２であったとする。かかる場合、本製造方法では、図５（Ｂ）に示す関数に基づき、所望電流Ｉｏｎ２と測定電流Ｉｏｎ１との差分だけ製品用Ｔｒ１０のドレイン電流を増大させるように、特性調整アニール処理時のアニール処理パワーをＰ２よりも大きなＰ３に決定する。
【００６１】
次に、実施形態に係る検査用Ｔｒ２０の特性測定方法について、図６Ａ、図６Ｂおよび図６Ｃを用いて説明する。図６Ａは、実施形態に係る検査用Ｔｒ２０の特性測定方法を示す図である。なお、図６Ａには、検査用サリサイド工程によってシリサイド層３０が形成された検査用Ｔｒ２０を半導体基板１の表面側から見た平面模式図を示している。
【００６２】
図６Ｂは、実施形態の図６ＡにおけるＡ−Ａ´線による検査用Ｔｒ２０の断面模式図であり、図６Ｃは、実施形態の図６ＡにおけるＢ−Ｂ´線による検査用Ｔｒ２０の断面模式図である。
【００６３】
図６（Ｂ）に示すように、本製造方法では、検査用サリサイド工程を行う前に、検査用Ｔｒ２０のアクティブエリアと隣設される他の回路素子等との間に、酸化シリコンからなるＳＴＩ(Shallow Trench Isolation)５３を予め形成しておく。
【００６４】
そして、検査用サリサイド工程では、図６Ａおよび図６Ｂに示すように、検査用Ｔｒ２０のゲート２２上にシリサイド層３０を形成する際、かかるシリサイド層３０を検査用Ｔｒ２０のアクティブエリアよりも外側まで伸延させる。
【００６５】
そして、伸延させたシリサイド層３０の先端に連結するように、同じシリサイドからなる検査用のゲートパッド３１をシリサイド層３０と同一レイヤ上に同時形成する。かかるゲートパッド３１は、アクティブエリア上におけるシリサイド層３０よりも表面積が広くなるように形成する。
【００６６】
また、このとき同時に、図６Ａおよび図６Ｃに示すように、検査用Ｔｒ２０のソース２８およびドレイン２９上にシリサイド層３０を形成する際、かかるシリサイド層３０を検査用Ｔｒ２０のアクティブエリアよりも外側まで伸延させる。
【００６７】
そして、伸延させた各シリサイド層３０の先端に連結するように、同じシリサイドからなる検査用のソースパッド３２とドレインパッド３３とをそれぞれシリサイド層３０と同一レイヤ上に同時形成する。このとき、ソースパッド３２およびドレインパッド３３は、アクティブエリア上におけるシリサイド層３０よりも表面積が広くなるように形成する。
【００６８】
そして、本製造方法では、かかる検査用サリサイド工程の後に、検査用Ｔｒ２０の特性を測定する。具体的には、まず、ゲートパッド３１へゲート用プローブ６１を接触させ、ソースパッド３２へソース用プローブ６２を接触させ、ドレインパッド３３へドレイン用プローブ６３を接触させる。
【００６９】
そして、検査用Ｔｒ２０の特性として閾値電圧を測定する場合、ソース用プローブ６２およびドレイン用プローブ６３にそれぞれ異なる所定の電圧を印加する。続いて、ゲート用プローブ６１へ印加する電圧を徐々に上昇させ、ソース用プローブ６２とドレイン用プローブ６３との間に電流が流れ始めたときにゲート用プローブ６１へ印加されていた電圧を閾値電圧として測定する。
【００７０】
一方、検査用Ｔｒ２０の特性としてドレイン電流を測定する場合、ゲート用プローブ６１へ閾値電圧よりも高い所定の電圧を印加する。続いて、ソース用プローブ６２およびドレイン用プローブ６３にそれぞれ異なる所定の電圧を印加し、ソース用プローブ６２とドレイン用プローブ６３との間を流れる電流をドレイン電流として測定する。
【００７１】
このように、本製造方法では、検査用Ｔｒ２０のアクティブエリアの外側に、アクティブエリア上におけるシリサイド層３０よりも表面積を広く形成したゲートパッド３１、ソースパッド３２およびドレインパッド３３を形成する。
【００７２】
これにより、ゲート用プローブ６１、ソース用プローブ６２およびドレイン用プローブ６３を、対応するゲートパッド３１、ソースパッド３２およびドレインパッド３３へ容易かつ正確に接触させることができる。
【００７３】
また、ゲートパッド３１、ソースパッド３２およびドレインパッド３３は、いずれもシリサイド化されて金属状態となっているので、検査用サリサイド工程前のゲート２２、ソース２８およびドレイン２９よりも電気抵抗が非常に低くなっている。
【００７４】
これにより、本製造方法では、検査用サリサイド工程前のゲート２２、ソース２８およびドレイン２９へゲート用プローブ６１、ソース用プローブ６２およびドレイン用プローブ６３を接触させた場合よりも正確に閾値電圧やドレイン電流を測定することができる。
【００７５】
次に、実施形態に係る製品用Ｔｒ１０の閾値電圧に関する所望電圧の設定例について説明する。図７Ａおよび図７Ｂは、実施形態に係る製品用Ｔｒ１０の閾値電圧に関する所望電圧の設定例を示す図である。
【００７６】
本製造方法では、ウェハ５０内に形成される各チップ５１について、それぞれ閾値電圧に関する所望電圧を設定することができる。たとえば、図７Ａに示すように、ウェハ５０上に４５個のチップ５１が形成される場合、各チップ５１にそれぞれ所望電圧Ｖｔ０１〜Ｖｔ４５を設定することができる。かかる場合、各チップ５１に設定された所望電圧Ｖｔ０１〜Ｖｔ４５に基づいて決定したアニール処理パワーにより、チップ５１毎に特性調整アニール処理を行う。
【００７７】
これにより、本製造方法では、ウェハ５０内における閾値電圧の分布に依存することなく、チップ５１毎に製品用Ｔｒ１０の閾値電圧調整が可能となるため、チップ５１間における閾値電圧のバラツキを抑制して半導体装置の歩留まりを向上させることができる。
【００７８】
また、本製造方法では、ウェハ５０の表面を複数の分割領域へ分割し、分割領域毎に閾値電圧に関する所望電圧を設定することもできる。たとえば、図７Ｂに示すように、ウェハ５０の中央領域７１、周縁領域７２および周縁領域における一部領域７３で閾値電圧に差が生じることが判明していたとする。
【００７９】
かかる場合、本製造方法では、ウェハ５０の中央領域７１に対して所望電圧Ｖｔ１００、周縁領域７２に対して所望電圧Ｖｔ１０１、周縁領域における一部領域７３に対して所望電圧Ｖｔ１０２をそれぞれ設定する。
【００８０】
そして、設定した各所望電圧Ｖｔ１００、Ｖｔ１０１およびＶｔ１０２に基づいて決定したアニール処理パワーにより、分割領域毎に特性調整アニール処理を行う。これにより、全チップ５１の閾値電圧調整を完了するまでに要する処理時間をさらに短縮しつつ、全製品用Ｔｒ１０の閾値電圧に関するバラツキを抑制することができる。
【００８１】
なお、検査用Ｔｒ１０の特性としてドレイン電流を測定する場合には、チップ５１毎またはウェハ５０を分割した分割領域毎に製品用Ｔｒ１０のドレイン電流に関する所望電流を設定してもよい。また、ウェハ５０毎、若しくは、半導体装置のＬｏｔ番号毎に、所望電圧および所望電流の設定を行ってもよい。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１ 半導体基板、１０ 製品用Ｔｒ、 ２０ 検査用Ｔｒ、 １１、２１ ゲート酸化膜、 １２、２２ ゲート、 １５、２５ ＬＤＤ領域、 １８、２８ ソース、 １９、２９ ドレイン、 ３０ シリサイド層、 ３１ ゲートパッド、 ３２ ソースパッド、 ３３ ドレインパッド、 ５０ ウェハ、 ５１ チップ、 ５２ ダイシングライン、 ６１ ゲート用プローブ、 ６２ ソース用プローブ、 ６３ ドレイン用プローブ
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、電界効果トランジスタを備えた複数の半導体装置を製造した場合に、電界効果トランジスタの特性にバラツキが生じて半導体装置の歩留まりが低下するという問題があった。
【０００３】
このため、電界効果トランジスタの特性のバラツキを抑制する半導体装置の製造方法がこれまでに種々考案されてきたが、いずれの製造方法にも歩留まりの向上について改善の余地があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５１９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、歩留まりを向上可能な半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、アニール工程と、検査用サリサイド工程と、測定工程と、特性調整アニール工程と、本サリサイド工程とを含む。アニール工程では、半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行う。検査用サリサイド工程では、アニール工程後における検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる。測定工程では、検査用サリサイド工程後における検査用トランジスタの特性を測定する。特性調整アニール工程では、測定工程によって測定された特性と所望の特性との差分とに基づいて、製品用トランジスタの特性を所望の特性へ近付ける特性調整アニール処理を行う。本サリサイド工程では、特性調整アニール工程後における製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置の製造プロセスを示すフローチャート。
【図２】実施形態に係る半導体装置の製造プロセスを示す断面模式図。
【図３】実施形態に係る半導体装置の製造プロセスを示す断面模式図。
【図４】実施形態に係る検査用トランジスタおよび製品用トランジスタの配置を示す図。
【図５Ａ】実施形態に係る特性調整アニール処理の処理条件の決定手法を示す図。
【図５Ｂ】実施形態に係る特性調整アニール処理の処理条件の決定手法を示す図。
【図６Ａ】実施形態に係る検査用トランジスタの特性測定方法を示す図。
【図６Ｂ】実施形態の図６ＡにおけるＡ−Ａ´線による検査用トランジスタの断面模式図。
【図６Ｃ】実施形態の図６ＡにおけるＢ−Ｂ´線による検査用トランジスタの断面模式図。
【図７Ａ】実施形態に係る製品用トランジスタの閾値電圧に関する所望電圧の設定例を示す図。
【図７Ｂ】実施形態に係る製品用トランジスタの閾値電圧に関する所望電圧の設定例を示す図。
【発明を実施するための形態】
【０００８】
以下に、添付図面を参照して、実施形態にかかる半導体装置の製造方法および同製造方法によって製造される半導体装置を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。また、以下では、半導体装置におけるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の部分の製造方法について説明する。
【０００９】
図１は、実施形態に係る半導体装置の製造プロセスを示すフローチャートである。図１に示すように、実施形態に係る半導体装置の製造方法では、まず、シリコンウェハ等の半導体基板上の所定位置に検査用のＭＯＳＦＥＴおよび製品用のＭＯＳＦＥＴの各ゲート、ソース、ドレインを形成する（ステップＳ１０１）。
【００１０】
なお、以下では、検査用のＭＯＳＦＥＴを「検査用Ｔｒ」と記載し、製品用のＭＯＳＦＥＴを「製品用Ｔｒ」と記載する。かかる検査用Ｔｒおよび製品用Ｔｒの形成方法の詳細については、図２および図３を用いて後述する。
【００１１】
続いて、検査用Ｔｒおよび製品用Ｔｒのソース、ドレインに対してレーザを瞬間的に照射することにより、検査用Ｔｒおよび製品用Ｔｒの各ソース、ドレインに対してアニール処理を行う（ステップＳ１０２）。このとき、検査用Ｔｒおよび製品用Ｔｒの特性を所望の特性とする場合よりも弱いパワーのレーザを照射してアニール処理を行う。なお、ここでの所望の特性とは、完成品の製品用Ｔｒに要求される特性である。
【００１２】
続いて、検査用Ｔｒのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程を行って（ステップＳ１０３）、検査用Ｔｒの特性を測定する（ステップＳ１０４）。なお、このとき測定する検査用Ｔｒの特性の詳細については、図５Ａおよび図５Ｂを用いて後述する。
【００１３】
続いて、ステップＳ１０４において測定した検査用Ｔｒの特性と所望の特性との差分に基づき、製品用Ｔｒの特性を所望の特性に近付けるように、製品用Ｔｒのソースおよびドレインに対して特性調整アニール処理を行う（ステップＳ１０５）。
【００１４】
続いて、製品用Ｔｒのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程を行って（ステップＳ１０６）、製品用Ｔｒを製造する。なお、ここでは、図示を省略したが、この後、製品用Ｔｒと半導体基板上に形成された他の回路素子との間を接続する配線層や層間絶縁膜等を形成し、所定のダイシングラインに沿ってチップ単位に切断して半導体装置の製造が完了する。
【００１５】
このように、実施形態に係る半導体の製造方法では、アニール処理が施された検査用Ｔｒに対して検査用サリサイド工程を行った後に検査用Ｔｒの特性を測定するため、より完成品に近い状態の検査用Ｔｒの特性を測定することができる。
【００１６】
これに対し、たとえば、アニール処理を行った後、ゲート、ソースおよびドレインのシリサイド化を行う前に検査用Ｔｒの特性を測定した場合、かかる特性は、後にゲート、ソースおよびドレインをシリサイド化した際の熱処理によって変化する。
【００１７】
したがって、アニール処理後に検査用Ｔｒの特性を測定した場合には、サリサイド工程による特性の変化を考慮した完成品に近い検査用Ｔｒの特性を測定することは困難である。
【００１８】
そこで、実施形態に係る半導体装置の製造方法では、検査用サリサイド工程後における検査用Ｔｒの特性を測定し、かかる特性と所望の特性との差分を低減するような処理条件で製品用Ｔｒに対し特性調整アニール処理を行うことにより特性を所望の特性へ近付けた。
【００１９】
これにより、実施形態に係る半導体装置の製造方法では、アニール処理後における検査用Ｔｒの特性に基づいて特性調整アニール処理の処理条件を決定する場合に比べて、製品用Ｔｒの特性を精度よく所望の特性へ近付けることができる。
【００２０】
したがって、実施形態に係る半導体装置の製造方法によれば、製造した半導体装置における製品用Ｔｒに特性のバラツキが生じることを抑制することが可能となるため、半導体装置の歩留まりを向上させることができる。
【００２１】
次に、図２および図３を用いて、実施例に係る半導体装置の製造方法についてさらに詳細に説明する。図２および図３は、実施形態に係る半導体装置の製造プロセスを示す断面模式図である。なお、図２および図３には、半導体装置における検査用Ｔｒ２０および製品用Ｔｒ１０の形成工程を図示しており、他の回路素子の形成工程については図示を省略している。
【００２２】
実施形態に係る半導体装置の製造方法（以下、「本製造方法」と記載する）では、図２（Ａ）に示すように、シリコンウェハ等の半導体基板１上の所定位置に、検査用Ｔｒ２０のゲート２２、ソース２６およびドレイン２７を形成する。このとき、本製造方法では、同時に半導体基板１の所定位置に製品用Ｔｒ１０のゲート１２、ソース１６およびドレイン１７を形成する。
【００２３】
具体的には、リンイオン等のＮ型の不純物がドープされたシリコンからなる半導体基板１上の所定位置に所定形状の酸化シリコンからなるゲート酸化膜２１および１１を形成する。そして、ゲート酸化膜２１および１１上にポリシリコンからなるゲート２２および１２を形成する。
【００２４】
続いて、ゲート２２および１２の側面に酸化シリコンからなるサイドウォールスペーサ２３および１３を形成し、サイドウォールスペーサ２３および１３によって規定される位置へＰ型の不純物４０（例えば、ボロンイオン）をイオン注入する。これにより、ＬＤＤ（Lightly Doped Drain）領域２５および１５が形成される。
【００２５】
続いて、サイドウォールスペーサ２３および１３の側面に酸化シリコンからなるサイドウォール２４および１４を形成し、サイドウォール２４および１４によって規定される位置へＰ型の不純物４０（例えば、ボロンイオン）をイオン注入する。
【００２６】
このとき、ＬＤＤ領域２５および１５を形成する場合よりも高いエネルギーによって不純物４０をイオン注入することによってソース２６および１６と、ドレイン２７および１７とを形成する。
【００２７】
なお、ここでは、図２（Ａ）に示すものを検査用Ｔｒ２０、製品用Ｔｒ１０と便宜上記載しているが、これら検査用Ｔｒ２０および製品用Ｔｒ１０は、未完成の状態であり、以下に説明する各工程を経て完成品となる。
【００２８】
続いて、本製造方法では、図２（Ｂ）に示すように、検査用Ｔｒ２０および製品用Ｔｒ１０の上面を被覆するように酸化シリコン膜４１を形成した後、アニール処理を行う。これにより、図２（Ｂ）に示すソース２６、１６、ドレイン２７、１７およびＬＤＤ領域２５、１５内の不純物４０が、図２（Ｃ）に示すように半導体基板１の深さ方向へ拡散し、活性化されたソース２８、１８およびドレイン２９、１９が形成される。
【００２９】
このとき、本製造方法では、スパイクアニール、フラッシュアニール、レーザアニールのいずれかによってアニール処理を行う。このとき、アニール処理に用いるレーザのパワー（以下、「アニール処理パワー」と記載する）は、検査用サリサイド工程後における検査用Ｔｒ２０および製品用Ｔｒ１０の特性を所望の特性とする場合よりも弱いアニール処理パワーとする。
【００３０】
なお、ここでの検査用Ｔｒ２０および製品用Ｔｒ１０の特性とは、検査用Ｔｒ２０および製品用Ｔｒ１０の閾値電圧やドレイン電流のことである。また、ここでの閾値電圧は、各ソース２８、１８と各ドレイン２９、１９との間に所定の電位差を設けた状態で、ソース２８、１８とドレイン２９、１９との間に電流が流れ始めるゲート２２、１２の電圧値である。また、ここでのドレイン電流は、各ゲート２２、１２へ所定の電圧を印加した状態で、ソース２８、１８とドレイン２９、１９との間に流れる電流値である。
【００３１】
続いて、図２（Ｄ）に示すように、検査用Ｔｒ２０上および製品用Ｔｒ１０上に形成した酸化シリコン膜４１のうち、検査用Ｔｒ２０上に形成された酸化シリコン膜４１を選択的に除去した後、検査用サリサイド工程を行う。
【００３２】
具体的には、検査用Ｔｒ２０および製品用Ｔｒ１０上にチタンまたはコバルト等の金属膜（図示略）をスパッタリング法によって形成し、所定温度で加熱処理する。これにより、図３（Ａ）に示すように、検査用Ｔｒ２０のゲート２２、ソース２８およびドレイン２９の上面部分がシリサイド化されてシリサイド層３０が形成される。
【００３３】
このとき、製品用Ｔｒ１０の上面と金属膜の下面との間には、酸化シリコン膜４１が介在するため、製品用Ｔｒ１０のゲート１２、ソース１８およびドレイン１９にシリサイド層３０が形成されることはない。
【００３４】
続いて、本製造方法では、検査用Ｔｒ２０の特性を測定する。このとき、検査用Ｔｒ２０の特性として、検査用Ｔｒ２０の閾値電圧を測定する。なお、このとき、検査用Ｔｒ２０の特性として、検査用Ｔｒ２０のドレイン電流を測定してもよい。
【００３５】
ここで、検査用Ｔｒ２０は、ゲート２２、ソース２８およびドレイン２９の上面部分にシリサイド層３０が形成されており、ほぼ完成された状態である。このため、本製造方法では、完成品に極めて近い状態まで形成された検査用Ｔｒ２０の閾値電圧を測定することができる。
【００３６】
また、前述したように、本製造方法では、検査用サリサイド工程後における検査用Ｔｒ２０および製品用Ｔｒ１０の特性を所望の特性とする場合よりも弱いアニール処理パワーによってアニール処理を行う。このため、ここでは、所望の閾値電圧よりも高い閾値電圧が測定される。なお、ドレイン電流を測定した場合には、所望のドレイン電流よりも小さなドレイン電流が測定される。
【００３７】
そこで、本製造方法では、測定した検査用Ｔｒ２０の特性と製品用Ｔｒ１０に要求される所望の特性との差分に基づいて、後に行う本サリサイド工程後の製品用Ｔｒ１０の特性を所望の特性へ近付ける特性調整アニール処理を行う。
【００３８】
これにより、図３（Ｂ）に示すように、ソース２８、１８、ドレイン２９、１９およびＬＤＤ領域２５、１５内の不純物４０が図３（Ａ）に示す状態よりも半導体基板１の深さ方向へ拡散してさらに活性化される。
【００３９】
続いて、本製造方法では、図３（Ｃ）に示すように、製品用Ｔｒ１０上に残存する酸化シリコン膜４１を除去して本サリサイド工程を行う。すなわち、検査用Ｔｒ２０および製品用Ｔｒ１０上にチタンまたはコバルト等の金属膜をスパッタ法によって形成し（図示略）、所定温度で加熱処理する。
【００４０】
これにより、図３（Ｄ）に示すように、製品用Ｔｒ１０のゲート１２、ソース１８およびドレイン１９の上面部分がシリサイド化されてシリサイド層３０が形成される。このとき、検査用Ｔｒ２０では、ゲート２２、ソース２８およびドレイン２９のシリサイド化がさらに進むため、シリサイド層３０がゲート２２、ソース２８およびドレイン２９の深さ方向へ拡張して製品用Ｔｒ１０におけるシリサイド層３０よりも厚くなる。
【００４１】
この後、製品用Ｔｒ１０と半導体基板１上に形成された他の回路素子との間を接続する配線層や層間絶縁膜等を形成し、所定のダイシングラインに沿ってチップ単位に切断して半導体装置の製造が完了する。
【００４２】
このように、本製造方法では、検査用Ｔｒ２０のゲート２２、ソース２８およびドレイン２９の上面部分にシリサイド層３０を形成した後に、検査用Ｔｒ２０の特性を測定することで、より完成品に近い状態の検査用Ｔｒ２０の閾値電圧が測定可能となる。
【００４３】
これにより、測定した検査用Ｔｒ２０の閾値電圧と所望の閾値電圧との差分から、本サリサイド工程後の製品用Ｔｒ１０の閾値電圧を所望の閾値電圧へ近付けるために必要な特性調整アニール処理時のアニール処理パワーを算出することができる。
【００４４】
したがって、本製造方法によれば、こうして算出したアニール処理パワーによって特性調整アニール処理を行うことで製品用Ｔｒ１０の閾値電圧のバラツキを抑制することにより半導体装置の歩留まりを向上させることができる。
【００４５】
また、特性調整アニール処理では、閾値電圧をさらに低下させること、およびドレイン電流をさらに増大させることしかできない。そこで、本製造方法におけるアニール処理（１回目のアニール処理）では、閾値電圧が所望の閾値電圧よりも高くなり、ドレイン電流が所望のドレイン電流未満となるようにアニール処理パワーを抑えている。
【００４６】
これにより、特性調整アニール処理（２回目のアニール処理）を行う前に、製品用Ｔｒ１０の閾値電圧が所望の閾値電圧未満になることを防止することができ、ドレイン電流が所望のドレイン電流より大きくなることを防止することができる。
【００４７】
次に、検査用Ｔｒ２０および製品用Ｔｒ１０の形成位置について図４を用いて説明する。図４は、実施形態に係る検査用Ｔｒ２０および製品用Ｔｒ１０の配置を示す図である。ここで、図４の上段には、検査用Ｔｒ２０および製品用Ｔｒ１０等が作り込まれたウェハ５０を示している。
【００４８】
また、図４の下段には、ウェハ５０におけるチップ５１の拡大模式図を示している。なお、図４の下段に示す図では、検査用Ｔｒ２０、製品用Ｔｒ１０以外の回路素子について図示を省略している。
【００４９】
図４の上段に示すように、ウェハ５０には、複数のチップ５１が形成される。また、図４の下段に示すように、各チップ５１内には、製品用Ｔｒ１０が形成される。また、各チップ５１の間には、ウェハ５０を各チップ５１へ裁断するための裁断線となるダイシングライン５２が設けられる。そして、本製造方法では、ダイシングライン５２上、またはチップ５１内に検査用Ｔｒ２０を形成する。
【００５０】
このように、検査用Ｔｒ２０をダイシングライン５２上に形成することで、チップ５１内の領域を半導体装置の形成領域として有効利用することができるため、半導体装置の高集積化を妨げることなく検査用Ｔｒ２０を形成することができる。
【００５１】
また、検査用Ｔｒ２０をチップ５１内に形成する場合には、製品用Ｔｒ１０の近傍に検査用Ｔｒ２０を形成する。これにより、製品用Ｔｒ１０と略同一の処理環境で検査用Ｔｒ２０を形成することができる。したがって、本製造方法では、製品用Ｔｒ１０の特性が反映された検査用Ｔｒ２０の特性を測定することが可能となる。
【００５２】
次に、実施形態に係る特性調整アニール処理の処理条件の決定手法について説明する。図５Ａおよび図５Ｂは、実施形態に係る特性調整アニール処理の処理条件の決定手法を示す図である。なお、図５Ａには、検査用Ｔｒ２０の特性として閾値電圧を測定する場合における処理条件の決定手法を示しており、図５Ｂには、検査用Ｔｒ２０の特性としてドレイン電流を測定する場合における処理条件の決定手法を示している。
【００５３】
検査用サリサイド工程後に、検査用Ｔｒ２０の特性として検査用Ｔｒ２０の閾値電圧を測定する場合、予めアニール処理パワーと閾値電圧との相関関係を示す関数を算出しておく。ここで、アニール処理パワーと閾値電圧との相関関係は、図５（Ａ）に示すように、アニール処理パワーが増大するほど閾値電圧が低下する関数によって表される。
【００５４】
ここで、前述のように、本製造方法では、検査用サリサイド工程後における検査用Ｔｒ２０の閾値電圧が所望の閾値電圧より高くなるようにアニール処理時のアニール処理パワーを弱く抑えた。
【００５５】
したがって、検査用サリサイド工程後に、検査用Ｔｒ２０の閾値電圧を測定した場合、所望の閾値電圧（以下、「所望電圧Ｖｔ０」と記載する）より高い閾値電圧（以下、「測定電圧Ｖｔ１」と記載する）が測定される。
【００５６】
このとき、アニール処理時のアニール処理パワーがＰ０であったとする。かかる場合、本製造方法では、図５（Ａ）に示す関数に基づき、測定電圧Ｖｔ１と所望電圧Ｖｔ０との差分だけ製品用Ｔｒ１０の閾値電圧を低下させるように、特性調整アニール処理時のアニール処理パワーをＰ０よりも大きなＰ１に決定する。
【００５７】
一方、検査用サリサイド工程後に、検査用Ｔｒ２０の特性として検査用Ｔｒ２０のドレイン電流を測定する場合、予めアニール処理パワーとドレイン電流との相関関係を示す関数を算出しておく。ここで、アニール処理パワーとドレイン電流との相関関係は、図５（Ｂ）に示すように、アニール処理パワーが増大するほどドレイン電流が大きくなる関数によって表される。
【００５８】
ここで、前述のように、本製造方法では、検査用サリサイド工程後における検査用Ｔｒ２０のドレイン電流が所望のドレイン電流未満となるようにアニール処理時のアニール処理パワーを抑えた。
【００５９】
したがって、検査用サリサイド工程後に、検査用Ｔｒ２０のドレイン電流を測定した場合、所望のドレイン電流（以下、「所望電流Ｉｏｎ２」と記載する）よりも小さなドレイン電流（以下、「測定電流Ｉｏｎ１」と記載する）が測定される。
【００６０】
このとき、アニール処理時のアニール処理パワーがＰ２であったとする。かかる場合、本製造方法では、図５（Ｂ）に示す関数に基づき、所望電流Ｉｏｎ２と測定電流Ｉｏｎ１との差分だけ製品用Ｔｒ１０のドレイン電流を増大させるように、特性調整アニール処理時のアニール処理パワーをＰ２よりも大きなＰ３に決定する。
【００６１】
次に、実施形態に係る検査用Ｔｒ２０の特性測定方法について、図６Ａ、図６Ｂおよび図６Ｃを用いて説明する。図６Ａは、実施形態に係る検査用Ｔｒ２０の特性測定方法を示す図である。なお、図６Ａには、検査用サリサイド工程によってシリサイド層３０が形成された検査用Ｔｒ２０を半導体基板１の表面側から見た平面模式図を示している。
【００６２】
図６Ｂは、実施形態の図６ＡにおけるＡ−Ａ´線による検査用Ｔｒ２０の断面模式図であり、図６Ｃは、実施形態の図６ＡにおけるＢ−Ｂ´線による検査用Ｔｒ２０の断面模式図である。
【００６３】
図６（Ｂ）に示すように、本製造方法では、検査用サリサイド工程を行う前に、検査用Ｔｒ２０のアクティブエリアと隣設される他の回路素子等との間に、酸化シリコンからなるＳＴＩ(Shallow Trench Isolation)５３を予め形成しておく。
【００６４】
そして、検査用サリサイド工程では、図６Ａおよび図６Ｂに示すように、検査用Ｔｒ２０のゲート２２上にシリサイド層３０を形成する際、かかるシリサイド層３０を検査用Ｔｒ２０のアクティブエリアよりも外側まで伸延させる。
【００６５】
そして、伸延させたシリサイド層３０の先端に連結するように、同じシリサイドからなる検査用のゲートパッド３１をシリサイド層３０と同一レイヤ上に同時形成する。かかるゲートパッド３１は、アクティブエリア上におけるシリサイド層３０よりも表面積が広くなるように形成する。
【００６６】
また、このとき同時に、図６Ａおよび図６Ｃに示すように、検査用Ｔｒ２０のソース２８およびドレイン２９上にシリサイド層３０を形成する際、かかるシリサイド層３０を検査用Ｔｒ２０のアクティブエリアよりも外側まで伸延させる。
【００６７】
そして、伸延させた各シリサイド層３０の先端に連結するように、同じシリサイドからなる検査用のソースパッド３２とドレインパッド３３とをそれぞれシリサイド層３０と同一レイヤ上に同時形成する。このとき、ソースパッド３２およびドレインパッド３３は、アクティブエリア上におけるシリサイド層３０よりも表面積が広くなるように形成する。
【００６８】
そして、本製造方法では、かかる検査用サリサイド工程の後に、検査用Ｔｒ２０の特性を測定する。具体的には、まず、ゲートパッド３１へゲート用プローブ６１を接触させ、ソースパッド３２へソース用プローブ６２を接触させ、ドレインパッド３３へドレイン用プローブ６３を接触させる。
【００６９】
そして、検査用Ｔｒ２０の特性として閾値電圧を測定する場合、ソース用プローブ６２およびドレイン用プローブ６３にそれぞれ異なる所定の電圧を印加する。続いて、ゲート用プローブ６１へ印加する電圧を徐々に上昇させ、ソース用プローブ６２とドレイン用プローブ６３との間に電流が流れ始めたときにゲート用プローブ６１へ印加されていた電圧を閾値電圧として測定する。
【００７０】
一方、検査用Ｔｒ２０の特性としてドレイン電流を測定する場合、ゲート用プローブ６１へ閾値電圧よりも高い所定の電圧を印加する。続いて、ソース用プローブ６２およびドレイン用プローブ６３にそれぞれ異なる所定の電圧を印加し、ソース用プローブ６２とドレイン用プローブ６３との間を流れる電流をドレイン電流として測定する。
【００７１】
このように、本製造方法では、検査用Ｔｒ２０のアクティブエリアの外側に、アクティブエリア上におけるシリサイド層３０よりも表面積を広く形成したゲートパッド３１、ソースパッド３２およびドレインパッド３３を形成する。
【００７２】
これにより、ゲート用プローブ６１、ソース用プローブ６２およびドレイン用プローブ６３を、対応するゲートパッド３１、ソースパッド３２およびドレインパッド３３へ容易かつ正確に接触させることができる。
【００７３】
また、ゲートパッド３１、ソースパッド３２およびドレインパッド３３は、いずれもシリサイド化されて金属状態となっているので、検査用サリサイド工程前のゲート２２、ソース２８およびドレイン２９よりも電気抵抗が非常に低くなっている。
【００７４】
これにより、本製造方法では、検査用サリサイド工程前のゲート２２、ソース２８およびドレイン２９へゲート用プローブ６１、ソース用プローブ６２およびドレイン用プローブ６３を接触させた場合よりも正確に閾値電圧やドレイン電流を測定することができる。
【００７５】
次に、実施形態に係る製品用Ｔｒ１０の閾値電圧に関する所望電圧の設定例について説明する。図７Ａおよび図７Ｂは、実施形態に係る製品用Ｔｒ１０の閾値電圧に関する所望電圧の設定例を示す図である。
【００７６】
本製造方法では、ウェハ５０内に形成される各チップ５１について、それぞれ閾値電圧に関する所望電圧を設定することができる。たとえば、図７Ａに示すように、ウェハ５０上に４５個のチップ５１が形成される場合、各チップ５１にそれぞれ所望電圧Ｖｔ０１〜Ｖｔ４５を設定することができる。かかる場合、各チップ５１に設定された所望電圧Ｖｔ０１〜Ｖｔ４５に基づいて決定したアニール処理パワーにより、チップ５１毎に特性調整アニール処理を行う。
【００７７】
これにより、本製造方法では、ウェハ５０内における閾値電圧の分布に依存することなく、チップ５１毎に製品用Ｔｒ１０の閾値電圧調整が可能となるため、チップ５１間における閾値電圧のバラツキを抑制して半導体装置の歩留まりを向上させることができる。
【００７８】
また、本製造方法では、ウェハ５０の表面を複数の分割領域へ分割し、分割領域毎に閾値電圧に関する所望電圧を設定することもできる。たとえば、図７Ｂに示すように、ウェハ５０の中央領域７１、周縁領域７２および周縁領域における一部領域７３で閾値電圧に差が生じることが判明していたとする。
【００７９】
かかる場合、本製造方法では、ウェハ５０の中央領域７１に対して所望電圧Ｖｔ１００、周縁領域７２に対して所望電圧Ｖｔ１０１、周縁領域における一部領域７３に対して所望電圧Ｖｔ１０２をそれぞれ設定する。
【００８０】
そして、設定した各所望電圧Ｖｔ１００、Ｖｔ１０１およびＶｔ１０２に基づいて決定したアニール処理パワーにより、分割領域毎に特性調整アニール処理を行う。これにより、全チップ５１の閾値電圧調整を完了するまでに要する処理時間をさらに短縮しつつ、全製品用Ｔｒ１０の閾値電圧に関するバラツキを抑制することができる。
【００８１】
なお、検査用Ｔｒ１０の特性としてドレイン電流を測定する場合には、チップ５１毎またはウェハ５０を分割した分割領域毎に製品用Ｔｒ１０のドレイン電流に関する所望電流を設定してもよい。また、ウェハ５０毎、若しくは、半導体装置のＬｏｔ番号毎に、所望電圧および所望電流の設定を行ってもよい。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１ 半導体基板、１０ 製品用Ｔｒ、 ２０ 検査用Ｔｒ、 １１、２１ ゲート酸化膜、 １２、２２ ゲート、 １５、２５ ＬＤＤ領域、 １８、２８ ソース、 １９、２９ ドレイン、 ３０ シリサイド層、 ３１ ゲートパッド、 ３２ ソースパッド、 ３３ ドレインパッド、 ５０ ウェハ、 ５１ チップ、 ５２ ダイシングライン、 ６１ ゲート用プローブ、 ６２ ソース用プローブ、 ６３ ドレイン用プローブ
【特許請求の範囲】
【請求項１】
半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行うアニール工程と、
前記アニール工程後における前記検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程と、
前記検査用サリサイド工程後における前記検査用トランジスタの特性を測定する測定工程と、
前記測定工程によって測定された前記特性と所望の特性との差分とに基づいて、前記製品用トランジスタの特性を前記所望の特性へ近付ける特性調整アニール処理を行う特性調整アニール工程と、
前記特性調整アニール工程後における前記製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記検査用トランジスタの特性は、
該トランジスタの閾値電圧であり、
前記アニール工程は、
前記検査用サリサイド工程後における前記閾値電圧が所望の閾値電圧よりも高くなるように前記アニール処理を行う
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記検査用トランジスタの特性は、
該トランジスタのゲートへ所定の電圧を印加した場合に該トランジスタのソースおよびドレイン間に流れる電流であり、
前記アニール工程は、
前記検査用サリサイド工程後における前記電流が所望の電流未満となるように前記アニール処理を行う
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記検査用トランジスタは、
前記半導体基板におけるダイシングライン上に設けられた
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成された検査用トランジスタと製品用トランジスタとを備え、
前記検査用トランジスタは、
ゲートとアニール処理が施されたソースおよびドレインとがシリサイド化された後に測定された特性と所望の特性との差分に基づいて、前記製品用トランジスタの特性を前記所望の特性へ近付ける特性調整アニール処理が施された後に、ゲート、ソースおよびドレインがシリサイド化され、
前記製品用トランジスタは、
前記アニール処理が施されたソースおよびドレインに対して前記特性調整アニール処理が施された後に、ゲート、ソースおよびドレインがシリサイド化された
ことを特徴とする半導体装置。
【請求項１】
半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行うアニール工程と、
前記アニール工程後における前記検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程と、
前記検査用サリサイド工程後における前記検査用トランジスタの特性を測定する測定工程と、
前記測定工程によって測定された前記特性と所望の特性との差分とに基づいて、前記製品用トランジスタの特性を前記所望の特性へ近付ける特性調整アニール処理を行う特性調整アニール工程と、
前記特性調整アニール工程後における前記製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記検査用トランジスタの特性は、
該トランジスタの閾値電圧であり、
前記アニール工程は、
前記検査用サリサイド工程後における前記閾値電圧が所望の閾値電圧よりも高くなるように前記アニール処理を行う
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記検査用トランジスタの特性は、
該トランジスタのゲートへ所定の電圧を印加した場合に該トランジスタのソースおよびドレイン間に流れる電流であり、
前記アニール工程は、
前記検査用サリサイド工程後における前記電流が所望の電流未満となるように前記アニール処理を行う
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記検査用トランジスタは、
前記半導体基板におけるダイシングライン上に設けられた
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成された検査用トランジスタと製品用トランジスタとを備え、
前記検査用トランジスタは、
ゲートとアニール処理が施されたソースおよびドレインとがシリサイド化された後に測定された特性と所望の特性との差分に基づいて、前記製品用トランジスタの特性を前記所望の特性へ近付ける特性調整アニール処理が施された後に、ゲート、ソースおよびドレインがシリサイド化され、
前記製品用トランジスタは、
前記アニール処理が施されたソースおよびドレインに対して前記特性調整アニール処理が施された後に、ゲート、ソースおよびドレインがシリサイド化された
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【公開番号】特開２０１３−１６６０２（Ｐ２０１３−１６６０２Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１４７６６２（Ｐ２０１１−１４７６６２）
【出願日】平成２３年７月１日（２０１１．７．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年７月１日（２０１１．７．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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