【課題】歩留まりを向上可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行うアニール工程と、アニール工程後における検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程と、検査用サリサイド工程後における検査用トランジスタの特性を測定する測定工程と、測定工程によって測定された特性と所望の特性との差分とに基づいて製品用トランジスタの特性を所望の特性へ近付ける特性調整アニール処理を行う特性調整アニール工程と、特性調整アニール工程後における製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程とを含む。 （もっと読む）

【課題】各種電子機器の中枢であるMOSFETの製造において，微細化技術に頼らない高性能化および超低消費電力化技術を提供する。
【解決手段】MOSFETに印加するゲート電圧に連動してゲート絶縁膜中の電荷分布を変化させ，半導体の表面電位を該ゲート電圧の極性とは反対の極性方向に変化させる機能を利用することによりしきい値電圧を低減し，低電圧動作および低消費電力化を可能にする。 （もっと読む）

【課題】ノーマリオフ動作を達成し、十分なチャネル電流が得られ、かつ、しきい値電圧制御が容易な窒化物系半導体ヘテロ接合電界効果トランジスタを提供する。
【解決手段】ＧａＮ層１０とＡｌＧａＮ層１１のヘテロ接合界面をチャネルとする電界効果トランジスタにおいて、負の電荷を有する第三の層４０をゲート電極３４下のゲート絶縁膜３１中に設けるとともに、ヘテロ接合を形成する窒化物半導体内にフッ素イオンＦ⁻等の負のイオン４１を注入する。第三の層４０はＣｌ⁻等の負のイオンが注入される。ゲート絶縁膜３１中およびＡｌＧａＮ層１１中に適量の負のイオンを注入することにより、しきい値電圧が上がりノーマリオフ動作を確実に達成するとともに、十分なチャネル電流が得られる。 （もっと読む）

【課題】ＭＯＳＦＥＴのゲート絶縁膜が薄膜化しゲート構造が複雑化した場合においても、動作速度に優れ、高信頼性を安定して確保できるＭＯＳＦＥＴを実現する。
【解決手段】半導体装置の製造方法は、半導体基板３に、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程（ａ）と、ｎチャネル型電界効果トランジスタ上及びｐチャネル型電界効果トランジスタ上を覆うように応力膜１１を形成する工程（ｂ）と、応力膜１１上に、ｐチャネル型電界効果トランジスタの上方を覆い且つｎチャネル型電界効果トランジスタの上方に開口を有する遮光膜１２を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板３上の全面に紫外線を照射する工程（ｄ）とを備える。 （もっと読む）

【課題】集積回路内に多数形成され、論理回路などを構成するＭＯＳＦＥＴから成る半導体素子１において、高機能化を図る。
【解決手段】ウェル２内にソース領域３とドレイン領域４とが形成され、かつそれらの領域間のチャネル領域５上に、ゲート絶縁膜６を介してゲート電極７が形成されるＭＯＳＦＥＴにおいて、たとえばＳＯＩ基板を用い、かつフィールド酸化膜などによって各素子間を電気的に絶縁し、各素子毎にソース領域３およびドレイン領域４以外の領域で層間絶縁膜にコンタクト孔を形成し、チャネル領域５から基板端子ＴＷを引出す。これによって、ゲート端子ＴＧと該基板端子ＴＷとの２つを入力とする２入力１出力の素子を実現することができ、論理回路などを構成するにあたって、集積度を向上し、高速化および低コスト化を図ることができる。 （もっと読む）

【課題】センス比のコレクタ電流依存性をスイッチング素子自体の構造により制御する。
【解決手段】Ｐ型のベース領域２の表面部に、少なくとも１つのＮ型のエミッタ領域３及びエミッタ領域３と離隔した少なくとも１つのＮ型のセンス領域５が選択的に形成されている。エミッタ領域３及びセンス領域５は、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されている。センス比がコレクタ電流の変化に対応して所望の変化を生じるように、第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅が設定されている。 （もっと読む）

【課題】移動度の低下を極力抑えつつゲートリーク電流が低い良好なゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置、及びその製造方法を提供する。
【解決手段】半導体層と、ゲート電極と、膜厚が１ｎｍ以上で少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜と、ソース／ドレイン領域と、を備えたＭＯＳＦＥＴを有する半導体装置。 （もっと読む）

【課題】スイッチング損失を大きく増加させることなく、導通損失を低減し、電力損失の低減を図る。
【解決手段】半導体基板２０１の表面に、リサーフ領域２０２とベース領域２０６とが互いに隣接するように形成されている。ベース領域２０６上には、ゲート絶縁膜を介して、ゲート電極が形成されている。ベース領域２０６内には、エミッタ／ソース領域２０８が形成されている。リサーフ領域２０２内には、ベース領域２０６とは隔離してドレイン領域２１４が形成されている。リサーフ領域２０２内には、ベース領域２０６とは隔離してコレクタ領域２０９が、コレクタ領域２０９からエミッタ／ソース領域２０８までの距離がドレイン領域２１４からエミッタ／ソース領域２０８までの距離よりも短くなるように形勢されている。 （もっと読む）

【課題】対称フラットバンド電圧、同一ゲート電極材料かつ高誘電率誘電体層を有するＣＭＩＳＦＥＴを提供する。
【解決手段】ｎＭＩＳＦＥＴは、半導体基板１０の表面上に配置された第１ゲート絶縁膜１６と、第１ゲート絶縁膜１６上に配置されたＭ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層２０と、第２金属酸化物層２４と、第２金属酸化物層２４上に配置された第１導電層２８とを備え、ｐＭＩＳＦＥＴは、半導体基板１０表面上に配置された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１８上に配置されたＭ３_zＭ４_wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層２２と、第４金属酸化物層２６と、第４金属酸化物層２６上に配置された第２導電層３０とを備える半導体装置およびその製法。 （もっと読む）

【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】Ｉ_ｄ−Ｖ_ｇ特性のハンプを従来よりも小さくすることができる半導体装置の製造方法を提供する。
【解決手段】ＳＴＩ膜１０で囲まれた素子形成領域１１に形成されたＰウェル領域２２に、トランジスタの閾値電圧を調整するためのボロンを注入し、不純物注入領域２３を形成する。ランプを加熱源に用いた急速加熱装置にシリコン基板２０を載置し、素子形成領域１１をウェット酸化してゲート酸化膜２４を成膜する。５０℃／ｓｅｃのレートで１０００℃までシリコン基板を昇温し、昇温したシリコン基板の温度を１００秒間維持する。更に、冷却時も昇温時と同様に急速に冷却することが好ましい。 （もっと読む）

【課題】ノーマリオフ動作を達成でき、充分なチャンネル電流を得ることができ、かつしきい値電圧の制御が容易な窒化物系半導体ヘテロ接合電界効果トランジスタを提供する。
【解決手段】負の電荷を有する第三の層である浮遊ゲート層（32）が制御ゲート電極（34）とAlGaN 層（11）との間に設けられているので、実質的に浮遊ゲート層（32）に隣接するAlGaN 層（11）の電子に対するポテンシャルを実質的に高くし、チャンネルを空乏化する。これにより、ゲート電圧がゼロの時チャンネルに電流（ドレイン電流）を流れなくする、即ちいわゆるノーマリオフ動作を達成することが出来る。 （もっと読む）

【課題】ノーマリオフ動作が可能な絶縁ゲート電界効果トランジスタを提供する。
【解決手段】このヘテロ接合電界効果トランジスタ(ＭＩＳＨＦＥＴ)は、ＡｌＧａＮバリア層１０４の上にソースオーミック電極１０５とドレインオーミック電極１０６が形成されている。ＡｌＧａＮバリア層１０４上にＳｉＮｘゲート絶縁膜１０８、ｐ型多結晶ＳｉＣ層１０９、オーミック電極であるＰｔ／Ａｕゲート電極１１０が順次形成されている。ｐ型多結晶ＳｉＣ層１０９は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。 （もっと読む）

【課題】従来のＦＥＴにおいては、電流駆動能力が低下してしまう。
【解決手段】ＦＥＴ２０は、半導体基板１０上に設けられた電極膜２４ａと、電極膜２４ａ上に設けられ、当該電極膜２４ａと共にゲート電極２４を構成する応力膜２４ｂと、を備えている。電極膜２４ａおよび応力膜２４ｂの各々は、金属、窒化金属または金属シリサイドからなる。応力膜２４ｂは、半導体基板１０に対して圧縮応力を有している。 （もっと読む）

【課題】安価な構成でＭＯＳＦＥＴの動作速度を向上可能な半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴのソース５、ドレイン６、側壁絶縁層４及びゲートを覆うように応力膜７を形成し、その応力膜７に、応力膜７表面から側壁絶縁層４方向に伸びるスリット８を形成することで、ゲート上の応力膜７ａの局所的な応力成分によって、ソース５、ドレイン６上の応力膜７ｂ、７ｃの局所的な応力成分が緩和される作用が、スリット８によって抑制される。 （もっと読む）

【課題】ゲート幅に依存することなく、均一な組成を持つＦＵＳＩ構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１に互いに間隔をおいて形成された活性領域３Ｔ２及びダミー活性領域４と、活性領域３Ｔ２とダミー活性領域４との間に形成され、活性領域３Ｔ２及びダミー活性領域４の上面よりも低い位置に上面を有する素子分離領域２と、活性領域３Ｔ２上に形成されたゲート絶縁膜と、素子分離領域２、ゲート絶縁膜及びダミー活性領域４上に形成され、シリコン材料からなるゲート用シリコン膜が金属材料によってフルシリサイド化されてなるフルシリサイドゲート電極５とを備えている。 （もっと読む）

【課題】基板上の半導体装置における素子の電気的特性を概ね同じに揃える。
【解決手段】加熱部１２と記憶部１６と演算部１７と制御部１５とを具備するアニール装置を用いる。加熱部１２は、複数の領域を有し、複数の領域の各々ごとにアニール温度の調整が可能である。記憶部１６は、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と加熱対象の素子の電気的特性とを関連付けた実績データを記憶する。演算部１７は、複数の領域の各々ごとに、基板上の製造中の当該領域に対応する素子の形状パラメータに基づいて、記憶部１６を参照して、所望の電気的特性を得られるアニール温度）を決定する。制御部１５は、記複数の領域の各々ごとに、決定されたアニール温度で当該領域に対応する素子を加熱するように加熱部１２を制御する。 （もっと読む）

【課題】低電流密度でスピン反転し、かつスピン反転による出力特性が大きなスピンＭＯＳＦＥＴを提供することを可能にする。
【解決手段】半導体基板２と、半導体基板上に離間して設けられるソース・ドレインの一方となる磁化の向きが固着された第１強磁性層を含む第１磁性膜６と、ソース・ドレインの他方となる磁化の向きが可変の磁化自由層８_１およびこの磁化自由層上に設けられたトンネル絶縁層ならびにこのトンネル絶縁層上に設けられ磁化の向きが固着された磁化固着層を有する第２磁性膜８と、第１および第２磁性膜の間の半導体基板上に少なくとも設けられたゲート絶縁膜１０と、ゲート絶縁膜上に形成されたゲート電極１２と、備えている。 （もっと読む）

【課題】窒化物半導体層のヘテロ構造を含むノーマリオフタイプのＦＥＴを提供する。
【解決手段】格子定数ａ₁およびバンドギャップＥｇ₁を有する第１窒化物半導体層と、第１窒化物半導体層上に積層されていて格子定数ａ₂およびバンドギャップＥｇ₂を有する第２窒化物半導体層と、第２窒化物半導体層上に形成されたソース電極およびドレイン電極と、ソース電極とドレイン電極との間の領域において第２窒化物半導体層上に形成されたピエゾ効果膜と、ピエゾ効果膜の領域上に形成されたゲート電極とを含み、格子定数ａ₁とａ₂との関係がａ₁＞ａ₂であり、バンドギャップＥｇ₁とＥｇ₂との関係がＥｇ₁＜Ｅｇ₂であり、ピエゾ効果膜の第２窒化物半導体層側の表面における残留分極密度が、第１窒化物半導体層と第２窒化物半導体層との界面における２次元電子ガス層の電荷密度以上であって、ピエゾ効果膜の第２窒化物半導体層側の表面にマイナス電荷が分極している電界効果型トランジスタである。 （もっと読む）

【課題】 ディプリーション型ＭＯＳトランジスタのパターン面積を増大させずに、その抵抗を大きくする。
【解決手段】 半導体基板１上にイオン注入することでチャネル領域となる低濃度不純物領域３を形成する。次に、ゲート絶縁膜４及びゲート電極５を形成する。次に、半導体基板１の全面に層間絶縁膜６を形成し、その後当該層間絶縁膜６を選択的にエッチングし、ソース形成領域及びドレイン形成領域をそれぞれ一部露出させるコンタクトホール７を形成する。次に、コンタクトホール７を介してイオン注入・熱処理（アニーリング）し、ソース領域８及びドレイン領域９を形成する。ソース領域８及びドレイン領域９はゲート電極５とオーバーラップせず、ゲート電極５の端部から数μｍ以上（例えば、３μｍ）離間して形成されている。 （もっと読む）