半導体装置の製造方法
【課題】ＭＯＳＦＥＴのゲート絶縁膜が薄膜化しゲート構造が複雑化した場合においても、動作速度に優れ、高信頼性を安定して確保できるＭＯＳＦＥＴを実現する。
【解決手段】半導体装置の製造方法は、半導体基板３に、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程（ａ）と、ｎチャネル型電界効果トランジスタ上及びｐチャネル型電界効果トランジスタ上を覆うように応力膜１１を形成する工程（ｂ）と、応力膜１１上に、ｐチャネル型電界効果トランジスタの上方を覆い且つｎチャネル型電界効果トランジスタの上方に開口を有する遮光膜１２を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板３上の全面に紫外線を照射する工程（ｄ）とを備える。
【解決手段】半導体装置の製造方法は、半導体基板３に、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程（ａ）と、ｎチャネル型電界効果トランジスタ上及びｐチャネル型電界効果トランジスタ上を覆うように応力膜１１を形成する工程（ｂ）と、応力膜１１上に、ｐチャネル型電界効果トランジスタの上方を覆い且つｎチャネル型電界効果トランジスタの上方に開口を有する遮光膜１２を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板３上の全面に紫外線を照射する工程（ｄ）とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、チャネル領域の基板結晶に歪みを与えられたＭＯＳトランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（Field Effect Transistor,ＦＥＴ）においてキャリア移動度を向上させる方法のひとつに、ＦＥＴのチャネル領域に所定の応力を加えて、該チャネル領域の基板結晶に歪みを与える方法がある。例えば、ＭＯＳ（Metal Oxide Semiconductor ）型ＦＥＴ（ＭＯＳＦＥＴ）上に、内部応力として引っ張り応力又は圧縮応力を有する膜（応力膜）を形成し、該応力膜によってチャネル領域に所定の応力を加える方法が提案されている（例えば、特許文献１参照）。尚、ここでは各ＭＯＳＦＥＴのゲート長方向についての応力を考えている。
【０００３】
チャネル領域に加えられる引っ張り応力は電子移動度の向上に効果があり、また、チャネル領域に加えられる圧縮応力は正孔移動度の向上に効果がある。したがって、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）とを共に備える相補型ＭＯＳ（ＣＭＯＳ）トランジスタ構造の場合、ｎＭＯＳＦＥＴ上には、そのチャネル領域に引っ張り応力を加える引っ張り応力膜が形成され、ｐＭＯＳＦＥＴ上には、そのチャネル領域に圧縮応力を加える圧縮応力膜が形成される。
【０００４】
また、応力膜としては、現在、窒化シリコン膜が広く用いられている。但し、窒化シリコン膜と称しているが、Ｓｉ元素及びＮ元素のみからなる膜には限らず、これらに加えて他の元素を含有する膜も一般に用いられている。
【０００５】
通常、ＭＯＳＦＥＴ上にＳｉＮ等の応力膜を形成するには、所定の応力膜を全面に形成した後、該応力膜をエッチングによりパターニングしてＭＯＳＦＥＴ上にのみ残す手法が採られる。
【０００６】
例えば、ＣＭＯＳ構造の場合には、まずｎＭＯＳＦＥＴ上及びｐＭＯＳＦＥＴ上を含む全面に引っ張り応力膜を形成する。その後、ｐＭＯＳＦＥＴ上に形成されている部分の引っ張り応力膜をエッチングにより除去し、ｎＭＯＳＦＥＴ上にのみ引っ張り応力膜を残す。
【０００７】
また、ｐＭＯＳＦＥＴ側についても同様に形成する。つまり、初めに、ｎＭＯＳＦＥＴ上に引っ張り応力膜を形成した後の全面に圧縮応力膜を形成する。その後、ｎＭＯＳＦＥＴ側に形成されている部分の圧縮応力膜をエッチングにより除去し、ｐＭＯＳＦＥＴ上にのみ圧縮応力膜を残す。
【０００８】
このようなプロセスにより、ｎＭＯＳＦＥＴ上には引っ張り応力膜が形成され、ｐＭＯＳＦＥＴ上には圧縮応力膜が形成されたＣＭＯＳ構造、つまりｎＭＯＳＦＥＴ上、ｐＭＯＳＦＥＴ上にそれぞれ引っ張り応力膜、圧縮応力膜の選択形成されたＣＭＯＳ構造が得られる。尚、引っ張り応力膜と圧縮応力膜の形成順序は問われない。つまり、前記の例とは逆の順、つまり、先に圧縮応力膜を形成し、後から引っ張り応力膜を形成するのであっても良い。
【特許文献１】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、前述した従来の技術の場合、さらに微細化が進んだ半導体デバイスにおいて、ＭＯＳＦＥＴのゲート絶縁膜の薄膜化、ゲート構造の複雑化等により、応力膜のエッチング時に発生するダメージによってトランジスタの信頼性が低下するという問題が発生する。
【００１０】
つまり、応力膜のエッチング工程にはプラズマプロセスを用いるため、プラズマチャージの不均一性が生じてチャージ電流が流れる場合がある。ゲート絶縁膜が薄くなると、このプラズマチャージに対する耐性が低下するため、膜そのものの劣化が懸念される。更に、ゲート構造が複雑化して界面が増えると、プラズマチャージに対して界面不整合部が発生しやすくなり、特性の不安定化が懸念される。よって、このような点の解決が課題となっている。
【００１１】
本発明は以上の課題に鑑みてなされたものであり、ＭＯＳＦＥＴのゲート絶縁膜が薄膜化し、また、ゲート構造が複雑化した場合においても、動作速度に優れ、高信頼性を安定して確保できるＭＯＳＦＥＴを実現する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、半導体基板に、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程（ａ）と、ｎチャネル型電界効果トランジスタ上及びｐチャネル型電界効果トランジスタ上を覆うように応力膜を形成する工程（ｂ）と、応力膜上に、ｐチャネル型電界効果トランジスタの上方を覆い且つｎチャネル型電界効果トランジスタの上方に開口を有する遮光膜を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板上の全面に紫外線を照射する工程（ｄ）とを備える。
【００１３】
従来、ｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタとに異なる応力を印加する応力膜を形成するためには、応力膜の一部を除去する工程が必要であり、該工程において、チャージ電流等によりトランジスタのゲート絶縁膜が劣化するおそれがあった。これに対し、第１の半導体装置の製造方法によると、応力膜の一部をエッチング等により除去する工程を回避して、応力膜によってｐチャネル型電界効果トランジスタのチャネル領域とｎチャネル型電界効果トランジスタのチャネル領域とに異なる応力が印加された半導体装置を製造することができる。
【００１４】
前記の目的を達成するため、本発明の第２の半導体装置の製造方法は、半導体基板に、第１のゲート電極と、第１のゲート電極の側面に設けられた第１のサイドウォールと、半導体基板における第１のゲート電極の両側に設けられた第１のソース・ドレイン領域とを備えるｎチャネル型電界効果トランジスタを形成すると共に、第２のゲート電極と、第２のゲート電極の側面に設けられた第２のサイドウォールと、半導体基板における第２のゲート電極の両側に設けられた第２のソース・ドレイン領域とを備えるｐチャネル型電界効果トランジスタを形成する工程（ａ）と、ｎチャネル型電界効果トランジスタ上及びｐチャネル型電界効果トランジスタ上を覆うように応力膜を形成する工程（ｂ）と、応力膜上において、ｐチャネル型電界効果トランジスタにおける第１のサイドウォール上方から第１のソース・ドレイン領域上方までを連続的に覆い且つ第１のゲート電極上方に開口を有すると共に、ｎチャネル型電界効果トランジスタにおける第２のゲート電極上方を覆い且つ第２のサイドウォール上方から第２のソース・ドレイン領域上方まで連続した開口を有する遮光膜を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板上の全面に紫外線を照射する工程（ｄ）とを備える。
【００１５】
第２の半導体装置の製造方法によると、応力膜の一部を除去する工程を回避し、それによりゲート電極の劣化を回避しながら、所定の部分毎に異なる応力が印加された半導体装置を製造することができる。
【００１６】
つまり、ｐチャネル型電界効果トランジスタに関し、第１のサイドウォール上方から第１のソース・ドレイン領域上方までの部分を覆う紫外線が照射された応力膜により、チャネル領域に引張り応力が印加される。これと共に、第１のゲート電極上方の応力膜には紫外線が照射されていないために、この部分の応力膜によってチャネル領域に圧縮応力が印加されるのを避けることができる。
【００１７】
また、ｎチャネル型電界効果トランジスタに関し、第２のゲート電極上方を覆う紫外線が照射された応力膜により、チャネル領域に圧縮応力が印加される。これと共に、第２のサイドウォール上方から第２のソース・ドレイン領域上方までの部分を覆う応力膜には紫外線が照射されていないために、この部分の応力膜によってチャネル領域に引張り応力が印加されるのを避けることができる。
【００１８】
尚、第１及び第２の半導体装置の製造方法のいずれにおいても、工程（ｄ）の後に、遮光膜を除去する工程を更に備えることが好ましい。
【００１９】
遮光膜は、紫外線照射の後に不要となるのであれば除去する。但し、他の目的に転用可能であれば、残しておいても良い。
【００２０】
また、遮光膜は、カラーフィルタ又は金属膜であることが好ましい。
【００２１】
半導体プロセスにて一般に用いられるフォトレジスト等は、紫外線を透過させるために遮光膜としては不適切であり、確実に紫外線の透過を防ぐためには、カラーフィルタ又は金属膜を用いるのがよい。
【００２２】
また、応力膜は、窒化シリコン膜からなることが好ましい。
【００２３】
紫外線照射によって応力の変化する膜として、窒化シリコン膜が有用である。
【発明の効果】
【００２４】
以上のように、本発明に係る半導体装置の製造方法によると、領域によって応力の異なる応力膜を、エッチング等を伴うことなく設けることができる。このため、ＭＯＳＦＥＴのゲート絶縁膜が薄膜化し、ゲート構造が複雑化した場合においても、エッチング時のダメージを避けながら、安定して高信頼性を維持した半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明に係る各実施形態を説明する。説明中、引っ張り応力及び圧縮応力もしくは収縮応力とは、その膜（領域）自体が他から受ける応力の方向によって定義する。従って、引っ張り応力膜とは、その膜自体は体勢が収縮し、他から引っ張り応力を受けている膜であることを意味する。また、チャネル領域にかかる応力とは、サイドウォール、ソース・ドレイン領域、ゲート電極等がチャネル領域に及ぼしている応力を意味しており、ゲート長方向の応力を考えている。
【００２６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｃ）は、該製造工程を示す模式的な断面図である。
【００２７】
初めに、図１（ａ）に示すように、シリコン基板３を用いてｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを共に備えるＣＭＯＳ構造を形成する。これは、以下に例示するような通常のプロセスによって行なえばよい。
【００２８】
まず、シリコン基板３の表面をＳＴＩ（Shallow Trench Isolation）構造の素子分離領域４によって素子分離し、ｎＭＯＳＦＥＴ領域１及びｐＭＯＳＦＥＴ領域２を設ける。
【００２９】
このうちｎＭＯＳＦＥＴ領域１において、シリコン基板３の上部に、ホウ素（Ｂ）等のｐ型不純物を用いて注入等を行ない、ｐ型ウェル領域５を形成する。該ｐ型ウェル領域５上に、酸化シリコン膜等からなるゲート絶縁膜６を介して、ポリシリコン等からなるゲート電極７を形成する。
【００３０】
続いて、ゲート電極７の両側の部分のｐ型ウェル領域５に、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物を用いてソース・ドレイン・エクステンション領域９を形成する。更に、ゲート絶縁膜６及びゲート電極７の側壁に酸化シリコン膜等からなるサイドウォール８を形成し、サイドウォール８の両側の部分のｐ型ウェル領域５に、やはりｎ型不純物を用いてソース・ドレイン領域１０（ソース領域とドレイン領域とを合わせてこのように呼ぶ）を形成する。このような工程により、ｎＭＯＳＦＥＴ領域１にｎチャネル型電界効果トランジスタ（ｎＭＯＳＦＥＴ）が形成される。
【００３１】
ｐＭＯＳＦＥＴ領域２においても、同様の工程によりｐチャネル型電界効果トランジスタ（ｐＭＯＳＦＥＴ）を形成する。つまり、ｎ型不純物を用いたｎ型ウェル領域１５、ゲート絶縁膜１６及びゲート電極１７、ｐ型不純物を用いたソース・ドレイン・エクステンション領域１９、サイドウォール１８、ｐ型不純物を用いたソース・ドレイン領域２０を形成し、ｐＭＯＳＦＥＴとする。
【００３２】
以上のようにして形成されるＣＭＯＳ構造において、各部の膜厚、不純物濃度等は、ＣＭＯＳ構造に要求される特性等に応じて適宜選択される。一例として、ゲート電極７及び１７についてゲート長を４０ｎｍ程度、ゲート高さを１００ｎｍ程度とし、また、サイドウォール８及び１８の幅を５０ｎｍ程度とする。
【００３３】
次に、図１（ｂ）の工程を行なう。初めに、ｎＭＯＳＦＥＴ領域１上及びｐＭＯＳＦＥＴ領域２上を含むシリコン基板３上の全面に、ＳｉＮからなる膜厚約７０ｎｍの応力膜１１を堆積する。例えば、Ｓｉ原料としてシラン系ガス、Ｎ原料としてアンモニアガスを用い、ＣＶＤ（Chemical Vapor Deposition ）法により、窒化シリコン膜を形成すればよい。
【００３４】
応力膜１１の堆積直後における引っ張り応力は、−５０ＭＰａ〜２０ＭＰａ程度であり、ほぼニュートラル状態と考えることができる。また、この状態の応力膜１１には、水素（Ｈ）が多量に残存している。
【００３５】
次に、ｐＭＯＳＦＥＴ領域２を覆い、ｎＭＯＳＦＥＴ領域１上を開けるように、遮光膜１２を形成する。これは、ｎＭＯＳＦＥＴ領域１上の部分の応力膜１１に紫外線１３を照射する際に、ｐＭＯＳＦＥＴ領域２上の部分の応力膜１１に紫外線１３が照射されるのを防ぐために設けるものである。そのため、紫外線を透過させることのない膜とする必要がある。
【００３６】
通常、応力膜に照射する紫外線としては、波長３００ｎｍ以上のものを用いる。半導体装置の製造工程において多用される通常のフォトレジストは、このような紫外線を透過させてしまうため、本実施形態における遮光膜１２としては機能しない。そこで、ＣＣＤ（Charge Coupled Device ）等において用いられるカラーフィルタを遮光膜１２として用いるのがよい。カラーフィルタは、波長３００ｎｍ以上の紫外線についてもほとんど吸収し、透過させることがない。但し、カラーフィルタに限るものではなく、他の例としては、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属膜を遮光膜１２として用いることも可能である。
【００３７】
遮光膜１２を形成した後、ｎＭＯＳＦＥＴ領域１上に露出している部分の応力膜１１と、ｐＭＯＳＦＥＴ領域２上に形成されている遮光膜１２とに対して紫外線１３の照射を行なう。これは、チャンバ内を所定環境に制御して紫外線照射を行なうことができる紫外線照射装置を用い、例えば、照射温度約４５０℃、照射時間約２０分の条件にて行なう。また、紫外線の波長としては、通常は４３６ｎｍ（ｇ線）、３６５ｎｍ（ｉ線）等を用いる。
【００３８】
その後、ｐＭＯＳＦＥＴ（領域）２上に選択的に形成された遮光膜１２は除去する。但し、特に不具合を発生させないのであれば、除去することなく遮光膜１２を残存させても構わない。
【００３９】
図１（ｃ）に、紫外線の照射と遮光膜１２の除去とを終えた状態が示されている。
【００４０】
紫外線１３を照射された部分（ｎＭＯＳＦＥＴ領域１上の部分）の応力膜１１ａにおいて、紫外線照射前に比べて引っ張り応力が大きくなっている。これは、紫外線照射前には応力膜１１中に残存していたＨが除去され、体積が収縮したことに起因する。
【００４１】
具体的に、紫外線照射前には−５０ＭＰａ〜２０ＭＰａ程度であった引っ張り応力は、２ＧＰａ程度にまで向上している。
【００４２】
これに対し、ｐＭＯＳＦＥＴ領域２上の応力膜１１は、遮光膜１２に覆われていたために紫外線１３が照射されず、変化していない。
【００４３】
以上の結果、ｎＭＯＳＦＥＴ領域１におけるチャネル領域（ゲート電極７の下方の領域）のみに強大な引っ張り応力３１を加えることができる。これにより、チャネルにおけるキャリアの移動度が向上し、ｎＭＯＳＦＥＴとしての性能が向上する。尚、ｎＭＯＳＦＥＴのゲート電極７上の部分の応力膜１１ａは、チャネル領域に圧縮応力を加えている。しかし、該圧縮応力の大きさに比べて、サイドウォール８上からソース・ドレイン領域１０上までの応力膜１１ａによる引っ張り応力の大きさの方が大きい。ため、結果としてチャネル領域に加わる応力は引っ張り応力となっている。
【００４４】
ここで、従来技術の場合、ｎＭＯＳＦＥＴ領域のみに強大な引っ張り応力を加えるためには、引っ張り応力の大きい応力膜を設けた後に、ｐＭＯＳＦＥＴ領域上の応力膜を除去し、この部分に引っ張り応力の小さい（又は、圧縮応力の大きい）別の応力膜を付けるということが行なわれていた。この場合、応力膜を除去する工程において、ゲート電極やサイドウォールに物理ダメージが加わること、また、ドライエッチングを用いる場合にはゲート絶縁膜にプラズマダメージが加わること等の問題があり、ＭＯＳトランジスタとしての品質及び信頼性を低下させる原因となっていた。
【００４５】
これに対し、本実施形態の方法によると、紫外線１３が照射されるｎＭＯＳＦＥＴ領域１上の部分の応力膜１１のみ引っ張り応力を向上させると共に、ｐＭＯＳＦＥＴ領域２上の部分の応力膜１１については変化させないでおくことができる。したがって、応力膜１１を除去する工程は不要となっており、ＭＯＳトランジスタとしての品質及び信頼性の低下を防止しながら、チャネル領域に所定の応力が印加された半導体装置を得ることができる。このような効果は、微細化、ゲート絶縁膜６の薄型化が進行した装置においてより顕著に表れる。
【００４６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図２（ａ）及び（ｂ）は、該製造工程を示す模式的な断面図である。
【００４７】
初めに、第１の実施形態において説明したのと同様に、図１（ａ）に示す構造を形成する。つまり、シリコン基板３に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを備えるＣＭＯＳ構造を形成する。
【００４８】
次に、図２（ａ）に示す通り、ｎＭＯＳＦＥＴ領域１上及びｐＭＯＳＦＥＴ領域２上を共に覆う応力膜１１を均一に形成する。これは、第１の実施形態と同様に、窒化シリコン膜として形成する。
【００４９】
更に、応力膜１１上の所定の領域を覆うように、遮光膜を選択的に形成する。具体的には、ｎＭＯＳＦＥＴ領域１において、ゲート電極７の上方に遮光膜１２ａを形成し、サイドウォール８上方からソース・ドレイン領域１０上方までの部分については応力膜１１を露出させておく。これと共に、ｐＭＯＳＦＥＴ領域２において、サイドウォール１８上方からソース・ドレイン領域２０上方までの部分に遮光膜１２ｂを形成し、ゲート電極１７上方を含む部分については応力膜１１を露出させておく。
【００５０】
尚、遮光膜１２ａ及び遮光膜１２ｂとしては、第１の実施形態と同様に、カラーフィルタ、金属膜等を用いる。
【００５１】
この後、遮光膜１２ａ及び遮光膜１２ｂと、該遮光膜に覆われず露出している部分の応力膜１１とに対し、紫外線１３の照射を行なう。使用する紫外線１３の波長、照射の方法等についても、第１の実施形態の場合と同様である。
【００５２】
この後、ｐＭＯＳＦＥＴ上に選択的に形成された遮光膜は除去する。但し、特に不具合を発生させないのであれば、除去することなく遮光膜１２を残存させても良い。
【００５３】
図２（ｂ）に、紫外線の照射と遮光膜１２ａ及び遮光膜１２ｂの除去とを終えた状態が示されている。
【００５４】
ｎＭＯＳＦＥＴ領域１において、サイドウォール８上方からソース・ドレイン領域１０上方までの部分の応力膜１１ａは、紫外線照射により引っ張り応力が強くなっている。これに対し、ゲート電極７の上方の部分については紫外線の照射を受けていないため、応力膜１１が変化無く残されている。
【００５５】
また、ｐＭＯＳＦＥＴ領域２において、ゲート電極１７上方を含む部分の応力膜１１ａは、紫外線照射により引っ張り応力が強くなっている。これに対し、サイドウォール１８上方からソース・ドレイン領域２０上方までの部分については、紫外線の照射を受けていないため、応力膜１１が変化無く残されている。
【００５６】
以上の結果、応力膜１１を除去する工程を伴うことなく、所定の領域についてのみ強大な引っ張り応力を有する応力膜を設けることができる。
【００５７】
具体的に、ｎＭＯＳＦＥＴ領域１において、サイドウォール８及びソース・ドレイン領域１０は、その上に接した応力膜１１ａに生じている収縮応力（紫外線照射により体積が収縮したことによって生じている応力）の影響を受ける。特に、サイドウォール８上方からソース・ドレイン領域１０上方へ移るコーナー部分の応力膜１１ａによる多大な収縮応力の影響を受ける。このため、結果として、ゲート電極７の下方に位置するチャネル領域には、応力膜１１ａから大きな引っ張り応力が加わることになる。
【００５８】
また、ゲート電極７上の部分の応力膜１１については、紫外線照射を受けていないために体積収縮はしておらず、収縮応力も発生していない。よって、この部分の応力膜１１は、ｎＭＯＳＦＥＴ領域１のチャネル領域に対して引っ張り応力を加えることはない。
【００５９】
このようなことから、ｎＭＯＳＦＥＴ領域１のチャネル領域において、紫外線照射には−５０ＭＰａ〜２０ＭＰａ程度であった引っ張り応力を、紫外線照射後には３ＧＰａ程度にまで向上させることができる。これにより、ｎＭＯＳＦＥＴにおいてキャリアの移動度を向上することができる。
【００６０】
次に、ｐＭＯＳＦＥＴ領域２において、ゲート電極１７上を含む部分の応力膜１１ａは、紫外線照射を受けて体積収縮しており、紫外線照射前に比べて引っ張り応力が大きくなっている。このため、ゲート電極１７を介して、ｐＭＯＳＦＥＴ領域２のチャネル領域は、圧縮応力を受けることになる。
【００６１】
また、サイドウォール１８及びソース・ドレイン領域２０が接している応力膜１１については、体積収縮していないため、チャネル領域に引っ張り応力を及ぼすことはない。
【００６２】
このようなことから、ｐＭＯＳＦＥＴ領域２のチャネル領域において、紫外線照射前には−５０ＭＰａ〜２０ＭＰａ程度であった引っ張り応力を、−４００ＭＰａ程度とすることができる。つまり、ほぼニュートラル状態であったものを圧縮応力のかかった状態にすることができる。
【００６３】
以上のように、本実施形態の半導体装置の製造方法によると、ｎＭＯＳＦＥＴ領域１におけるチャネル領域には強大な引っ張り応力３２を加えると共に、ｐＭＯＳＦＥＴ領域２におけるチャネル領域には圧縮応力３３を加えることができる。
【００６４】
これにより、ｎＭＯＳＦＥＴ領域１及びｐＭＯＳＦＥＴ領域２のいずれにおいても、チャネルの移動度を向上することができる。
【００６５】
また、応力膜１１を除去する工程を回避していることから、エッチング等によるダメージを生じることなく、ＭＯＳトランジスタとしての品質及び信頼性の低下を防止しすることができる。
【産業上の利用可能性】
【００６６】
本発明の半導体装置の製造方法は、ＭＯＳＦＥＴのゲート絶縁膜が薄膜化しゲート構造が複雑化した場合にも、動作速度に優れ且つ高信頼性を確保されたＭＯＳＦＥＴを実現でき、特に、チャネル領域の基板結晶に歪みを与えたＭＯＳトランジスタを備える半導体装置の製造方法としても有用である。
【図面の簡単な説明】
【００６７】
【図１】図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す図である。
【図２】図２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示す図である。
【符号の説明】
【００６８】
１ ｎＭＯＳＦＥＴ領域
２ ｐＭＯＳＦＥＴ領域
３ シリコン基板
４ 素子分離領域
５ ｐ型ウェル領域
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォール
９ ソース・ドレイン・エクステンション領域
１０ ソース・ドレイン領域
１１ 応力膜
１１ａ 紫外線を照射された応力膜
１２ 遮光膜
１２ａ、１２ｂ 遮光膜
１３ 紫外線
１５ ｎ型ウェル領域
１６ ゲート絶縁膜
１７ ゲート電極
１８ サイドウォール
１９ ソース・ドレイン・エクステンション領域
２０ ソース・ドレイン領域
３１ 応力
３２ 応力
３３ 応力
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、チャネル領域の基板結晶に歪みを与えられたＭＯＳトランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（Field Effect Transistor,ＦＥＴ）においてキャリア移動度を向上させる方法のひとつに、ＦＥＴのチャネル領域に所定の応力を加えて、該チャネル領域の基板結晶に歪みを与える方法がある。例えば、ＭＯＳ（Metal Oxide Semiconductor ）型ＦＥＴ（ＭＯＳＦＥＴ）上に、内部応力として引っ張り応力又は圧縮応力を有する膜（応力膜）を形成し、該応力膜によってチャネル領域に所定の応力を加える方法が提案されている（例えば、特許文献１参照）。尚、ここでは各ＭＯＳＦＥＴのゲート長方向についての応力を考えている。
【０００３】
チャネル領域に加えられる引っ張り応力は電子移動度の向上に効果があり、また、チャネル領域に加えられる圧縮応力は正孔移動度の向上に効果がある。したがって、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）とを共に備える相補型ＭＯＳ（ＣＭＯＳ）トランジスタ構造の場合、ｎＭＯＳＦＥＴ上には、そのチャネル領域に引っ張り応力を加える引っ張り応力膜が形成され、ｐＭＯＳＦＥＴ上には、そのチャネル領域に圧縮応力を加える圧縮応力膜が形成される。
【０００４】
また、応力膜としては、現在、窒化シリコン膜が広く用いられている。但し、窒化シリコン膜と称しているが、Ｓｉ元素及びＮ元素のみからなる膜には限らず、これらに加えて他の元素を含有する膜も一般に用いられている。
【０００５】
通常、ＭＯＳＦＥＴ上にＳｉＮ等の応力膜を形成するには、所定の応力膜を全面に形成した後、該応力膜をエッチングによりパターニングしてＭＯＳＦＥＴ上にのみ残す手法が採られる。
【０００６】
例えば、ＣＭＯＳ構造の場合には、まずｎＭＯＳＦＥＴ上及びｐＭＯＳＦＥＴ上を含む全面に引っ張り応力膜を形成する。その後、ｐＭＯＳＦＥＴ上に形成されている部分の引っ張り応力膜をエッチングにより除去し、ｎＭＯＳＦＥＴ上にのみ引っ張り応力膜を残す。
【０００７】
また、ｐＭＯＳＦＥＴ側についても同様に形成する。つまり、初めに、ｎＭＯＳＦＥＴ上に引っ張り応力膜を形成した後の全面に圧縮応力膜を形成する。その後、ｎＭＯＳＦＥＴ側に形成されている部分の圧縮応力膜をエッチングにより除去し、ｐＭＯＳＦＥＴ上にのみ圧縮応力膜を残す。
【０００８】
このようなプロセスにより、ｎＭＯＳＦＥＴ上には引っ張り応力膜が形成され、ｐＭＯＳＦＥＴ上には圧縮応力膜が形成されたＣＭＯＳ構造、つまりｎＭＯＳＦＥＴ上、ｐＭＯＳＦＥＴ上にそれぞれ引っ張り応力膜、圧縮応力膜の選択形成されたＣＭＯＳ構造が得られる。尚、引っ張り応力膜と圧縮応力膜の形成順序は問われない。つまり、前記の例とは逆の順、つまり、先に圧縮応力膜を形成し、後から引っ張り応力膜を形成するのであっても良い。
【特許文献１】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、前述した従来の技術の場合、さらに微細化が進んだ半導体デバイスにおいて、ＭＯＳＦＥＴのゲート絶縁膜の薄膜化、ゲート構造の複雑化等により、応力膜のエッチング時に発生するダメージによってトランジスタの信頼性が低下するという問題が発生する。
【００１０】
つまり、応力膜のエッチング工程にはプラズマプロセスを用いるため、プラズマチャージの不均一性が生じてチャージ電流が流れる場合がある。ゲート絶縁膜が薄くなると、このプラズマチャージに対する耐性が低下するため、膜そのものの劣化が懸念される。更に、ゲート構造が複雑化して界面が増えると、プラズマチャージに対して界面不整合部が発生しやすくなり、特性の不安定化が懸念される。よって、このような点の解決が課題となっている。
【００１１】
本発明は以上の課題に鑑みてなされたものであり、ＭＯＳＦＥＴのゲート絶縁膜が薄膜化し、また、ゲート構造が複雑化した場合においても、動作速度に優れ、高信頼性を安定して確保できるＭＯＳＦＥＴを実現する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、半導体基板に、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程（ａ）と、ｎチャネル型電界効果トランジスタ上及びｐチャネル型電界効果トランジスタ上を覆うように応力膜を形成する工程（ｂ）と、応力膜上に、ｐチャネル型電界効果トランジスタの上方を覆い且つｎチャネル型電界効果トランジスタの上方に開口を有する遮光膜を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板上の全面に紫外線を照射する工程（ｄ）とを備える。
【００１３】
従来、ｐチャネル型電界効果トランジスタとｎチャネル型電界効果トランジスタとに異なる応力を印加する応力膜を形成するためには、応力膜の一部を除去する工程が必要であり、該工程において、チャージ電流等によりトランジスタのゲート絶縁膜が劣化するおそれがあった。これに対し、第１の半導体装置の製造方法によると、応力膜の一部をエッチング等により除去する工程を回避して、応力膜によってｐチャネル型電界効果トランジスタのチャネル領域とｎチャネル型電界効果トランジスタのチャネル領域とに異なる応力が印加された半導体装置を製造することができる。
【００１４】
前記の目的を達成するため、本発明の第２の半導体装置の製造方法は、半導体基板に、第１のゲート電極と、第１のゲート電極の側面に設けられた第１のサイドウォールと、半導体基板における第１のゲート電極の両側に設けられた第１のソース・ドレイン領域とを備えるｎチャネル型電界効果トランジスタを形成すると共に、第２のゲート電極と、第２のゲート電極の側面に設けられた第２のサイドウォールと、半導体基板における第２のゲート電極の両側に設けられた第２のソース・ドレイン領域とを備えるｐチャネル型電界効果トランジスタを形成する工程（ａ）と、ｎチャネル型電界効果トランジスタ上及びｐチャネル型電界効果トランジスタ上を覆うように応力膜を形成する工程（ｂ）と、応力膜上において、ｐチャネル型電界効果トランジスタにおける第１のサイドウォール上方から第１のソース・ドレイン領域上方までを連続的に覆い且つ第１のゲート電極上方に開口を有すると共に、ｎチャネル型電界効果トランジスタにおける第２のゲート電極上方を覆い且つ第２のサイドウォール上方から第２のソース・ドレイン領域上方まで連続した開口を有する遮光膜を形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板上の全面に紫外線を照射する工程（ｄ）とを備える。
【００１５】
第２の半導体装置の製造方法によると、応力膜の一部を除去する工程を回避し、それによりゲート電極の劣化を回避しながら、所定の部分毎に異なる応力が印加された半導体装置を製造することができる。
【００１６】
つまり、ｐチャネル型電界効果トランジスタに関し、第１のサイドウォール上方から第１のソース・ドレイン領域上方までの部分を覆う紫外線が照射された応力膜により、チャネル領域に引張り応力が印加される。これと共に、第１のゲート電極上方の応力膜には紫外線が照射されていないために、この部分の応力膜によってチャネル領域に圧縮応力が印加されるのを避けることができる。
【００１７】
また、ｎチャネル型電界効果トランジスタに関し、第２のゲート電極上方を覆う紫外線が照射された応力膜により、チャネル領域に圧縮応力が印加される。これと共に、第２のサイドウォール上方から第２のソース・ドレイン領域上方までの部分を覆う応力膜には紫外線が照射されていないために、この部分の応力膜によってチャネル領域に引張り応力が印加されるのを避けることができる。
【００１８】
尚、第１及び第２の半導体装置の製造方法のいずれにおいても、工程（ｄ）の後に、遮光膜を除去する工程を更に備えることが好ましい。
【００１９】
遮光膜は、紫外線照射の後に不要となるのであれば除去する。但し、他の目的に転用可能であれば、残しておいても良い。
【００２０】
また、遮光膜は、カラーフィルタ又は金属膜であることが好ましい。
【００２１】
半導体プロセスにて一般に用いられるフォトレジスト等は、紫外線を透過させるために遮光膜としては不適切であり、確実に紫外線の透過を防ぐためには、カラーフィルタ又は金属膜を用いるのがよい。
【００２２】
また、応力膜は、窒化シリコン膜からなることが好ましい。
【００２３】
紫外線照射によって応力の変化する膜として、窒化シリコン膜が有用である。
【発明の効果】
【００２４】
以上のように、本発明に係る半導体装置の製造方法によると、領域によって応力の異なる応力膜を、エッチング等を伴うことなく設けることができる。このため、ＭＯＳＦＥＴのゲート絶縁膜が薄膜化し、ゲート構造が複雑化した場合においても、エッチング時のダメージを避けながら、安定して高信頼性を維持した半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明に係る各実施形態を説明する。説明中、引っ張り応力及び圧縮応力もしくは収縮応力とは、その膜（領域）自体が他から受ける応力の方向によって定義する。従って、引っ張り応力膜とは、その膜自体は体勢が収縮し、他から引っ張り応力を受けている膜であることを意味する。また、チャネル領域にかかる応力とは、サイドウォール、ソース・ドレイン領域、ゲート電極等がチャネル領域に及ぼしている応力を意味しており、ゲート長方向の応力を考えている。
【００２６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｃ）は、該製造工程を示す模式的な断面図である。
【００２７】
初めに、図１（ａ）に示すように、シリコン基板３を用いてｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを共に備えるＣＭＯＳ構造を形成する。これは、以下に例示するような通常のプロセスによって行なえばよい。
【００２８】
まず、シリコン基板３の表面をＳＴＩ（Shallow Trench Isolation）構造の素子分離領域４によって素子分離し、ｎＭＯＳＦＥＴ領域１及びｐＭＯＳＦＥＴ領域２を設ける。
【００２９】
このうちｎＭＯＳＦＥＴ領域１において、シリコン基板３の上部に、ホウ素（Ｂ）等のｐ型不純物を用いて注入等を行ない、ｐ型ウェル領域５を形成する。該ｐ型ウェル領域５上に、酸化シリコン膜等からなるゲート絶縁膜６を介して、ポリシリコン等からなるゲート電極７を形成する。
【００３０】
続いて、ゲート電極７の両側の部分のｐ型ウェル領域５に、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物を用いてソース・ドレイン・エクステンション領域９を形成する。更に、ゲート絶縁膜６及びゲート電極７の側壁に酸化シリコン膜等からなるサイドウォール８を形成し、サイドウォール８の両側の部分のｐ型ウェル領域５に、やはりｎ型不純物を用いてソース・ドレイン領域１０（ソース領域とドレイン領域とを合わせてこのように呼ぶ）を形成する。このような工程により、ｎＭＯＳＦＥＴ領域１にｎチャネル型電界効果トランジスタ（ｎＭＯＳＦＥＴ）が形成される。
【００３１】
ｐＭＯＳＦＥＴ領域２においても、同様の工程によりｐチャネル型電界効果トランジスタ（ｐＭＯＳＦＥＴ）を形成する。つまり、ｎ型不純物を用いたｎ型ウェル領域１５、ゲート絶縁膜１６及びゲート電極１７、ｐ型不純物を用いたソース・ドレイン・エクステンション領域１９、サイドウォール１８、ｐ型不純物を用いたソース・ドレイン領域２０を形成し、ｐＭＯＳＦＥＴとする。
【００３２】
以上のようにして形成されるＣＭＯＳ構造において、各部の膜厚、不純物濃度等は、ＣＭＯＳ構造に要求される特性等に応じて適宜選択される。一例として、ゲート電極７及び１７についてゲート長を４０ｎｍ程度、ゲート高さを１００ｎｍ程度とし、また、サイドウォール８及び１８の幅を５０ｎｍ程度とする。
【００３３】
次に、図１（ｂ）の工程を行なう。初めに、ｎＭＯＳＦＥＴ領域１上及びｐＭＯＳＦＥＴ領域２上を含むシリコン基板３上の全面に、ＳｉＮからなる膜厚約７０ｎｍの応力膜１１を堆積する。例えば、Ｓｉ原料としてシラン系ガス、Ｎ原料としてアンモニアガスを用い、ＣＶＤ（Chemical Vapor Deposition ）法により、窒化シリコン膜を形成すればよい。
【００３４】
応力膜１１の堆積直後における引っ張り応力は、−５０ＭＰａ〜２０ＭＰａ程度であり、ほぼニュートラル状態と考えることができる。また、この状態の応力膜１１には、水素（Ｈ）が多量に残存している。
【００３５】
次に、ｐＭＯＳＦＥＴ領域２を覆い、ｎＭＯＳＦＥＴ領域１上を開けるように、遮光膜１２を形成する。これは、ｎＭＯＳＦＥＴ領域１上の部分の応力膜１１に紫外線１３を照射する際に、ｐＭＯＳＦＥＴ領域２上の部分の応力膜１１に紫外線１３が照射されるのを防ぐために設けるものである。そのため、紫外線を透過させることのない膜とする必要がある。
【００３６】
通常、応力膜に照射する紫外線としては、波長３００ｎｍ以上のものを用いる。半導体装置の製造工程において多用される通常のフォトレジストは、このような紫外線を透過させてしまうため、本実施形態における遮光膜１２としては機能しない。そこで、ＣＣＤ（Charge Coupled Device ）等において用いられるカラーフィルタを遮光膜１２として用いるのがよい。カラーフィルタは、波長３００ｎｍ以上の紫外線についてもほとんど吸収し、透過させることがない。但し、カラーフィルタに限るものではなく、他の例としては、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属膜を遮光膜１２として用いることも可能である。
【００３７】
遮光膜１２を形成した後、ｎＭＯＳＦＥＴ領域１上に露出している部分の応力膜１１と、ｐＭＯＳＦＥＴ領域２上に形成されている遮光膜１２とに対して紫外線１３の照射を行なう。これは、チャンバ内を所定環境に制御して紫外線照射を行なうことができる紫外線照射装置を用い、例えば、照射温度約４５０℃、照射時間約２０分の条件にて行なう。また、紫外線の波長としては、通常は４３６ｎｍ（ｇ線）、３６５ｎｍ（ｉ線）等を用いる。
【００３８】
その後、ｐＭＯＳＦＥＴ（領域）２上に選択的に形成された遮光膜１２は除去する。但し、特に不具合を発生させないのであれば、除去することなく遮光膜１２を残存させても構わない。
【００３９】
図１（ｃ）に、紫外線の照射と遮光膜１２の除去とを終えた状態が示されている。
【００４０】
紫外線１３を照射された部分（ｎＭＯＳＦＥＴ領域１上の部分）の応力膜１１ａにおいて、紫外線照射前に比べて引っ張り応力が大きくなっている。これは、紫外線照射前には応力膜１１中に残存していたＨが除去され、体積が収縮したことに起因する。
【００４１】
具体的に、紫外線照射前には−５０ＭＰａ〜２０ＭＰａ程度であった引っ張り応力は、２ＧＰａ程度にまで向上している。
【００４２】
これに対し、ｐＭＯＳＦＥＴ領域２上の応力膜１１は、遮光膜１２に覆われていたために紫外線１３が照射されず、変化していない。
【００４３】
以上の結果、ｎＭＯＳＦＥＴ領域１におけるチャネル領域（ゲート電極７の下方の領域）のみに強大な引っ張り応力３１を加えることができる。これにより、チャネルにおけるキャリアの移動度が向上し、ｎＭＯＳＦＥＴとしての性能が向上する。尚、ｎＭＯＳＦＥＴのゲート電極７上の部分の応力膜１１ａは、チャネル領域に圧縮応力を加えている。しかし、該圧縮応力の大きさに比べて、サイドウォール８上からソース・ドレイン領域１０上までの応力膜１１ａによる引っ張り応力の大きさの方が大きい。ため、結果としてチャネル領域に加わる応力は引っ張り応力となっている。
【００４４】
ここで、従来技術の場合、ｎＭＯＳＦＥＴ領域のみに強大な引っ張り応力を加えるためには、引っ張り応力の大きい応力膜を設けた後に、ｐＭＯＳＦＥＴ領域上の応力膜を除去し、この部分に引っ張り応力の小さい（又は、圧縮応力の大きい）別の応力膜を付けるということが行なわれていた。この場合、応力膜を除去する工程において、ゲート電極やサイドウォールに物理ダメージが加わること、また、ドライエッチングを用いる場合にはゲート絶縁膜にプラズマダメージが加わること等の問題があり、ＭＯＳトランジスタとしての品質及び信頼性を低下させる原因となっていた。
【００４５】
これに対し、本実施形態の方法によると、紫外線１３が照射されるｎＭＯＳＦＥＴ領域１上の部分の応力膜１１のみ引っ張り応力を向上させると共に、ｐＭＯＳＦＥＴ領域２上の部分の応力膜１１については変化させないでおくことができる。したがって、応力膜１１を除去する工程は不要となっており、ＭＯＳトランジスタとしての品質及び信頼性の低下を防止しながら、チャネル領域に所定の応力が印加された半導体装置を得ることができる。このような効果は、微細化、ゲート絶縁膜６の薄型化が進行した装置においてより顕著に表れる。
【００４６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図２（ａ）及び（ｂ）は、該製造工程を示す模式的な断面図である。
【００４７】
初めに、第１の実施形態において説明したのと同様に、図１（ａ）に示す構造を形成する。つまり、シリコン基板３に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを備えるＣＭＯＳ構造を形成する。
【００４８】
次に、図２（ａ）に示す通り、ｎＭＯＳＦＥＴ領域１上及びｐＭＯＳＦＥＴ領域２上を共に覆う応力膜１１を均一に形成する。これは、第１の実施形態と同様に、窒化シリコン膜として形成する。
【００４９】
更に、応力膜１１上の所定の領域を覆うように、遮光膜を選択的に形成する。具体的には、ｎＭＯＳＦＥＴ領域１において、ゲート電極７の上方に遮光膜１２ａを形成し、サイドウォール８上方からソース・ドレイン領域１０上方までの部分については応力膜１１を露出させておく。これと共に、ｐＭＯＳＦＥＴ領域２において、サイドウォール１８上方からソース・ドレイン領域２０上方までの部分に遮光膜１２ｂを形成し、ゲート電極１７上方を含む部分については応力膜１１を露出させておく。
【００５０】
尚、遮光膜１２ａ及び遮光膜１２ｂとしては、第１の実施形態と同様に、カラーフィルタ、金属膜等を用いる。
【００５１】
この後、遮光膜１２ａ及び遮光膜１２ｂと、該遮光膜に覆われず露出している部分の応力膜１１とに対し、紫外線１３の照射を行なう。使用する紫外線１３の波長、照射の方法等についても、第１の実施形態の場合と同様である。
【００５２】
この後、ｐＭＯＳＦＥＴ上に選択的に形成された遮光膜は除去する。但し、特に不具合を発生させないのであれば、除去することなく遮光膜１２を残存させても良い。
【００５３】
図２（ｂ）に、紫外線の照射と遮光膜１２ａ及び遮光膜１２ｂの除去とを終えた状態が示されている。
【００５４】
ｎＭＯＳＦＥＴ領域１において、サイドウォール８上方からソース・ドレイン領域１０上方までの部分の応力膜１１ａは、紫外線照射により引っ張り応力が強くなっている。これに対し、ゲート電極７の上方の部分については紫外線の照射を受けていないため、応力膜１１が変化無く残されている。
【００５５】
また、ｐＭＯＳＦＥＴ領域２において、ゲート電極１７上方を含む部分の応力膜１１ａは、紫外線照射により引っ張り応力が強くなっている。これに対し、サイドウォール１８上方からソース・ドレイン領域２０上方までの部分については、紫外線の照射を受けていないため、応力膜１１が変化無く残されている。
【００５６】
以上の結果、応力膜１１を除去する工程を伴うことなく、所定の領域についてのみ強大な引っ張り応力を有する応力膜を設けることができる。
【００５７】
具体的に、ｎＭＯＳＦＥＴ領域１において、サイドウォール８及びソース・ドレイン領域１０は、その上に接した応力膜１１ａに生じている収縮応力（紫外線照射により体積が収縮したことによって生じている応力）の影響を受ける。特に、サイドウォール８上方からソース・ドレイン領域１０上方へ移るコーナー部分の応力膜１１ａによる多大な収縮応力の影響を受ける。このため、結果として、ゲート電極７の下方に位置するチャネル領域には、応力膜１１ａから大きな引っ張り応力が加わることになる。
【００５８】
また、ゲート電極７上の部分の応力膜１１については、紫外線照射を受けていないために体積収縮はしておらず、収縮応力も発生していない。よって、この部分の応力膜１１は、ｎＭＯＳＦＥＴ領域１のチャネル領域に対して引っ張り応力を加えることはない。
【００５９】
このようなことから、ｎＭＯＳＦＥＴ領域１のチャネル領域において、紫外線照射には−５０ＭＰａ〜２０ＭＰａ程度であった引っ張り応力を、紫外線照射後には３ＧＰａ程度にまで向上させることができる。これにより、ｎＭＯＳＦＥＴにおいてキャリアの移動度を向上することができる。
【００６０】
次に、ｐＭＯＳＦＥＴ領域２において、ゲート電極１７上を含む部分の応力膜１１ａは、紫外線照射を受けて体積収縮しており、紫外線照射前に比べて引っ張り応力が大きくなっている。このため、ゲート電極１７を介して、ｐＭＯＳＦＥＴ領域２のチャネル領域は、圧縮応力を受けることになる。
【００６１】
また、サイドウォール１８及びソース・ドレイン領域２０が接している応力膜１１については、体積収縮していないため、チャネル領域に引っ張り応力を及ぼすことはない。
【００６２】
このようなことから、ｐＭＯＳＦＥＴ領域２のチャネル領域において、紫外線照射前には−５０ＭＰａ〜２０ＭＰａ程度であった引っ張り応力を、−４００ＭＰａ程度とすることができる。つまり、ほぼニュートラル状態であったものを圧縮応力のかかった状態にすることができる。
【００６３】
以上のように、本実施形態の半導体装置の製造方法によると、ｎＭＯＳＦＥＴ領域１におけるチャネル領域には強大な引っ張り応力３２を加えると共に、ｐＭＯＳＦＥＴ領域２におけるチャネル領域には圧縮応力３３を加えることができる。
【００６４】
これにより、ｎＭＯＳＦＥＴ領域１及びｐＭＯＳＦＥＴ領域２のいずれにおいても、チャネルの移動度を向上することができる。
【００６５】
また、応力膜１１を除去する工程を回避していることから、エッチング等によるダメージを生じることなく、ＭＯＳトランジスタとしての品質及び信頼性の低下を防止しすることができる。
【産業上の利用可能性】
【００６６】
本発明の半導体装置の製造方法は、ＭＯＳＦＥＴのゲート絶縁膜が薄膜化しゲート構造が複雑化した場合にも、動作速度に優れ且つ高信頼性を確保されたＭＯＳＦＥＴを実現でき、特に、チャネル領域の基板結晶に歪みを与えたＭＯＳトランジスタを備える半導体装置の製造方法としても有用である。
【図面の簡単な説明】
【００６７】
【図１】図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す図である。
【図２】図２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示す図である。
【符号の説明】
【００６８】
１ ｎＭＯＳＦＥＴ領域
２ ｐＭＯＳＦＥＴ領域
３ シリコン基板
４ 素子分離領域
５ ｐ型ウェル領域
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォール
９ ソース・ドレイン・エクステンション領域
１０ ソース・ドレイン領域
１１ 応力膜
１１ａ 紫外線を照射された応力膜
１２ 遮光膜
１２ａ、１２ｂ 遮光膜
１３ 紫外線
１５ ｎ型ウェル領域
１６ ゲート絶縁膜
１７ ゲート電極
１８ サイドウォール
１９ ソース・ドレイン・エクステンション領域
２０ ソース・ドレイン領域
３１ 応力
３２ 応力
３３ 応力
【特許請求の範囲】
【請求項１】
半導体基板に、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程（ａ）と、
前記ｎチャネル型電界効果トランジスタ上及び前記ｐチャネル型電界効果トランジスタ上を覆うように応力膜を形成する工程（ｂ）と、
前記応力膜上に、前記ｐチャネル型電界効果トランジスタの上方を覆い且つ前記ｎチャネル型電界効果トランジスタの上方に開口を有する遮光膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板上の全面に紫外線を照射する工程（ｄ）とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に、
第１のゲート電極と、前記第１のゲート電極の側面に設けられた第１のサイドウォールと、前記半導体基板における前記第１のゲート電極の両側に設けられた第１のソース・ドレイン領域とを備えるｎチャネル型電界効果トランジスタを形成すると共に、第２のゲート電極と、前記第２のゲート電極の側面に設けられた第２のサイドウォールと、前記半導体基板における前記第２のゲート電極の両側に設けられた第２のソース・ドレイン領域とを備えるｐチャネル型電界効果トランジスタを形成する工程（ａ）と、
前記ｎチャネル型電界効果トランジスタ上及び前記ｐチャネル型電界効果トランジスタ上を覆うように応力膜を形成する工程（ｂ）と、
前記応力膜上において、前記ｐチャネル型電界効果トランジスタにおける前記第１のサイドウォール上方から前記第１のソース・ドレイン領域上方までを連続的に覆い且つ前記第１のゲート電極上方に開口を有すると共に、前記ｎチャネル型電界効果トランジスタにおける前記第２のゲート電極上方を覆い且つ前記第２のサイドウォール上方から前記第２のソース・ドレイン領域上方まで連続した開口を有する遮光膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板上の全面に紫外線を照射する工程（ｄ）とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、
前記工程（ｄ）の後に、前記遮光膜を除去する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記遮光膜は、カラーフィルタ又は金属膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記応力膜は、窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板に、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程（ａ）と、
前記ｎチャネル型電界効果トランジスタ上及び前記ｐチャネル型電界効果トランジスタ上を覆うように応力膜を形成する工程（ｂ）と、
前記応力膜上に、前記ｐチャネル型電界効果トランジスタの上方を覆い且つ前記ｎチャネル型電界効果トランジスタの上方に開口を有する遮光膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板上の全面に紫外線を照射する工程（ｄ）とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に、
第１のゲート電極と、前記第１のゲート電極の側面に設けられた第１のサイドウォールと、前記半導体基板における前記第１のゲート電極の両側に設けられた第１のソース・ドレイン領域とを備えるｎチャネル型電界効果トランジスタを形成すると共に、第２のゲート電極と、前記第２のゲート電極の側面に設けられた第２のサイドウォールと、前記半導体基板における前記第２のゲート電極の両側に設けられた第２のソース・ドレイン領域とを備えるｐチャネル型電界効果トランジスタを形成する工程（ａ）と、
前記ｎチャネル型電界効果トランジスタ上及び前記ｐチャネル型電界効果トランジスタ上を覆うように応力膜を形成する工程（ｂ）と、
前記応力膜上において、前記ｐチャネル型電界効果トランジスタにおける前記第１のサイドウォール上方から前記第１のソース・ドレイン領域上方までを連続的に覆い且つ前記第１のゲート電極上方に開口を有すると共に、前記ｎチャネル型電界効果トランジスタにおける前記第２のゲート電極上方を覆い且つ前記第２のサイドウォール上方から前記第２のソース・ドレイン領域上方まで連続した開口を有する遮光膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板上の全面に紫外線を照射する工程（ｄ）とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、
前記工程（ｄ）の後に、前記遮光膜を除去する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記遮光膜は、カラーフィルタ又は金属膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記応力膜は、窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図２】
【公開番号】特開２００９−３０２１７５（Ｐ２００９−３０２１７５Ａ）
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願番号】特願２００８−１５２６６１（Ｐ２００８−１５２６６１）
【出願日】平成２０年６月１１日（２００８．６．１１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願日】平成２０年６月１１日（２００８．６．１１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]