【課題】薄層化された自立性のシリコン単結晶膜を提供し、また、剥離時の熱処理温度を格段に低減することができる新たなシリコン単結晶膜の形成方法を提供する。
【解決手段】シリコン単結晶膜６は、Ｓｉの含有率が、９０原子％以上であり、厚みが、５０μｍ以下であり、自立性がある。 （もっと読む）

【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】高い結晶品質を有する、多様な材料からなる、完全に緩和した、又は歪んだ半導体層を積層するために絶縁体層の格子寸法を調整するための高い柔軟性を許容する、ＳＯＩ構造の作製のための基板を提供する。
【解決手段】実質的にシリコンからなる単結晶基板ウェハ１、電気絶縁性材料を含み、かつ２ｎｍ〜１００ｎｍの厚さを有する第一非晶質中間層２、立方晶系Ｉａ−３結晶構造と、（Ｍｅ１₂Ｏ₃）_-1-x（Ｍｅ２₂Ｏ₃）_xの組成と、基板ウェハの材料の格子定数と０％〜５％異なる格子定数とを有する単結晶第一酸化物層３を示される順序で含むことを特徴とする半導体ウェハ。 （もっと読む）

【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】 本発明は、シリコンウエーハ中の酸素等不純物の悪影響がエピタキシャル層の撮像素子形成部分まで及ばないエピタキシャルウエーハ及びその製造方法を提供することを目的とする。
【解決手段】 撮像素子製造用のエピタキシャルウエーハを製造する方法であって、前記エピタキシャル層の成長前に、前記撮像素子の製造後において前記エピタキシャル層中の酸素濃度が４×１０^１７ａｔｏｍｓ／ｃｍ^３以上となる領域の厚さＸを計算し、前記エピタキシャル層の成長において、前記エピタキシャル層を、前記厚さＸに加えて、更に前記撮像素子の製造後におけるエピタキシャル層中の酸素濃度が４×１０^１７ａｔｏｍｓ／ｃｍ^３未満となる領域の厚さが６μｍ以上となる厚さで成長することを特徴とするエピタキシャルウエーハの製造方法。 （もっと読む）

【課題】 本発明は、ＳＯＩ層の膜厚の面内均一性の良好なＳＯＩウェーハを製造する方法を提供することを目的とする。
【解決手段】 イオン注入層が形成されたボンドウェーハのイオン注入された側の表面とベースウェーハの表面とを絶縁膜を介して貼り合わせた後、前記ボンドウェーハの一部を前記イオン注入層で剥離して、貼り合わせＳＯＩウェーハを作製し、その後、平坦化処理を行う貼り合わせＳＯＩウェーハの製造方法であって、
前記剥離後の貼り合わせＳＯＩウェーハに対し、前記ＳＯＩ層表面の周辺部の自然酸化膜が除去され、中央部の自然酸化膜が残存するように、水素ガスを含む雰囲気でＲＴＡ処理を行い、前記中央部に自然酸化膜が残存した貼り合わせＳＯＩウェーハに対し、前記ＳＯＩ層の面内膜厚レンジが１．５ｎｍ以下となるように前記平坦化処理を行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法。 （もっと読む）

【課題】剥離前の形状及び特性を保った良好な状態で転置工程を行えるような、剥離工程
を用いて半導体装置及び表示装置を作製できる技術を提供する。よって、より高信頼性の
半導体装置及び表示装置を装置や工程を複雑化することなく、歩留まりよく作製できる技
術を提供することも目的とする。
【解決手段】透光性を有する第１の基板上に光触媒物質を有する有機化合物層を形成し、
光触媒物質を有する有機化合物層上に素子層を形成し、光を第１の基板を通過させて、光
触媒物質を有する有機化合物層に照射し、素子層を前記第１の基板より剥離する。 （もっと読む）

【課題】歪み層形成に供されるウェーハで転位発生に対して耐性が高いエピタキシャルウェーハを提供する。
【解決手段】シリコンエピタキシャル層表面の酸素濃度が１．０×１０^１７〜１２×１０^１７ａｔｏｍｓ／ｃｍ^３とされてなるエピタキシャルウェーハの製造方法であって、酸素濃度設定熱処理の処理温度Ｘと処理時間Ｙとが、処理温度Ｘが８００℃〜１４００℃の範囲、処理時間Ｙが１８０ｍｉｎ以下で、かつ、
Ｙ ≧ １．２１×１０^１０ ｅｘｐ（−０．０１７６Ｘ）
の関係を満たすように設定される。 （もっと読む）

【課題】ＳＯＩ構造のフラッシュメモリーの提供
【解決手段】
半導体基板１上にシリコン窒化膜２及びシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上には、選択的に横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接して横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜４により絶縁分離されている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜１０を介して包囲型フローティングゲート電極１１が設けられ、包囲型フローティングゲート電極１１の周囲には第２のゲート酸化膜１２を介して包囲型コントロールゲート電極１３（ワード線）が設けられ、Ｓｉ層５には概略ソースドレイン領域９が設けられている２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタより構成したフラッシュメモリー。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける半導体装置を提供する。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタ１０２は、半導体特性を示す金属酸化物により設けられ、下部のトランジスタ１００が有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、ゲート電極層と同一の層の一部を上部のトランジスタ１０２のバックゲートＢＧとして機能させる。下部のトランジスタ１００は、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタ１０２のソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】高品質な半導体薄膜を製造する薄膜製造方法を提供する。
【解決手段】薄膜製造方法は、ａ−Ｓｉ膜等の半導体薄膜を第１の基板上に堆積する工程Ｓ１と、第１の基板をエッチングして第１の基板と半導体薄膜との間に中空部を形成する工程Ｓ２と、半導体薄膜に第２の基板を接触させる工程Ｓ３と、半導体薄膜に第２の基板を押し付け、または半導体薄膜が溶融する強度を有するレーザ光を半導体薄膜に照射する工程Ｓ４と、第１の基板を半導体薄膜から引き離す工程Ｓ５とを備える。 （もっと読む）

【課題】単結晶の半導体層を支持基板上に転写し、転写された層がもはや脆化注入によって生成される可能性のある結晶欠陥を含まない方法を提供する。
【解決手段】単結晶の半導体層３を支持基板上に転写する方法に関し、（ａ）ドナー基板３１に注入種を注入するステップと、（ｂ）ドナー基板３１を支持基板に接合するステップと、（ｃ）層３を支持基板上に転写するためにドナー基板３１を破壊するステップと、前記単結晶の層３の第２の部分３５の結晶格子の秩序を乱すことなしに、転写されるべき単結晶の層３の部分３４が非晶質にされるステップであり、部分３４、３５が、それぞれ、単結晶の層３の表面部分および埋め込み部分であるステップと、非晶質の部分３４が５００℃未満の温度で再結晶化されるステップであり、第２の部分３５の結晶格子が再結晶化のための種結晶として働くステップとを含む。 （もっと読む）

【課題】半導体基板の再生に適した方法を提供する。
【解決手段】損傷半導体領域と絶縁層とを含む凸部が周縁部に存在する半導体基板に対し、絶縁層を除去するエッチング処理と、硝酸、硝酸によって酸化された半導体基板を構成する半導体材料を溶解する物質、半導体材料の酸化速度及び酸化された半導体材料の溶解速度を制御する物質、及び亜硝酸を含み、亜硝酸の濃度が１０ｍｇ／ｌ以上１０００ｍｇ／ｌ以下である混合液を用いて、未損傷の半導体領域に対して損傷半導体領域を選択的に除去するエッチング処理と、を行うことで半導体基板を再生する。 （もっと読む）

【課題】プラスチック支持体を用いた半導体装置を提供する。
【解決手段】プラスチック支持体上に形成されたカラーフィルタと、前記カラーフィルタ
上に形成された接着層と、前記接着層上に形成された絶縁膜と、前記絶縁膜上に形成され
た薄膜トランジスタと、前記薄膜トランジスタ上に形成された発光素子とを有する。また
は、プラスチック支持体と、前記プラスチック支持体に対向する対向基板と、前記プラス
チック支持体と前記対向基板との間に保持された液晶とを有し、前記プラスチック支持体
上に形成されたカラーフィルタと、前記カラーフィルタ上に形成された接着層と、前記接
着層上に形成された絶縁膜と、前記絶縁膜上に形成された薄膜トランジスタとを有する。 （もっと読む）

【課題】クリーンかつダメージのない表面を半導体基板上に形成するための装置および方法を提供する。
【解決手段】エピタキシャル層を形成する前にプラズマ洗浄プロセスに基板の表面を暴露するように適合された洗浄チャンバを含有するシステム。洗浄プロセスを基板に実施する前に、該洗浄チャンバの内部表面にゲッタリング材料を堆積することによって、該洗浄チャンバで処理された基板の汚染物を減少するための方法が用いられる。酸化およびエッチングステップが洗浄チャンバにおいて基板に繰り返し実施されて、エピタキシャルを配置可能な基板にクリーンな表面を暴露および生成する。一実施形態において、低エネルギプラズマが該洗浄ステップ時に使用される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ１６２、トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルにおいて、メモリセルへの書き込みは、書き込み用トランジスタ１６２をオン状態とすることにより、書き込み用トランジスタ１６２のソース電極（またはドレイン電極）と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタ１６２をオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、読み出し用トランジスタ１６０として、ｐチャネル型トランジスタを用いて、読み出し電位を正の電位とする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】従来の半導体装置においては、シリコンエピタキシャル層に結晶欠陥が生じ易いという問題がある。
【解決手段】半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０上には、歪み付与層２０が設けられている。歪み付与層２０上には、シリコン層３０が設けられている。歪み付与層２０は、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせる。シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ ｅｘｔｅｎｓｉｏｎ領域４３、ゲート電極４４およびサイドウォール４６を含んでいる。ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。 （もっと読む）

【課題】欠陥を最小限としながら、ＳｉＧｅ−オン−インシュレーター構造を製造するため及びシリコン上に歪み緩和ＳｉＧｅ層を製造するための方法を提供する。
【解決手段】アモルファスＳｉＧｅ層６００が、トリシラン及びＧｅＨ_４からＣＶＤによって、ドーパントの１以下のモノレイヤー上に堆積される。これらのアモルファスＳｉＧｅ層６００は、融解または固相エピタキシー（ＳＰＥ）プロセスによってシリコン上に再結晶される。融解プロセスは、好ましくは、全体のゲルマニウム含量を希釈するようなゲルマニウムの拡散も引き起こし、そして絶縁体の上層のシリコン５００を実質的に消費する。ＳＰＥプロセスは、下地のシリコン５００中へのゲルマニウムの拡散を用いてまたは用いずに実際され得、従って、ＳＯＩ及び従来の半導体基板に適用可能である。 （もっと読む）