シリコン−オン−インシュレーター構造及びバルク基板に対するSiGeの堆積
【課題】欠陥を最小限としながら、SiGe−オン−インシュレーター構造を製造するため及びシリコン上に歪み緩和SiGe層を製造するための方法を提供する。
【解決手段】アモルファスSiGe層600が、トリシラン及びGeH4からCVDによって、ドーパントの1以下のモノレイヤー上に堆積される。これらのアモルファスSiGe層600は、融解または固相エピタキシー(SPE)プロセスによってシリコン上に再結晶される。融解プロセスは、好ましくは、全体のゲルマニウム含量を希釈するようなゲルマニウムの拡散も引き起こし、そして絶縁体の上層のシリコン500を実質的に消費する。SPEプロセスは、下地のシリコン500中へのゲルマニウムの拡散を用いてまたは用いずに実際され得、従って、SOI及び従来の半導体基板に適用可能である。
【解決手段】アモルファスSiGe層600が、トリシラン及びGeH4からCVDによって、ドーパントの1以下のモノレイヤー上に堆積される。これらのアモルファスSiGe層600は、融解または固相エピタキシー(SPE)プロセスによってシリコン上に再結晶される。融解プロセスは、好ましくは、全体のゲルマニウム含量を希釈するようなゲルマニウムの拡散も引き起こし、そして絶縁体の上層のシリコン500を実質的に消費する。SPEプロセスは、下地のシリコン500中へのゲルマニウムの拡散を用いてまたは用いずに実際され得、従って、SOI及び従来の半導体基板に適用可能である。
【発明の詳細な説明】
【技術分野】
【0001】
発明の分野
本発明は、一般に、集積回路製造における、シリコンゲルマニウム−オン−インシュレーター(silicon−germanium−on−insulator)(「SGOI」)技術を含む、歪み緩和(strain relaxed)シリコンゲルマニウム上のストレインドシリコン(strained silicon)に関する。
【背景技術】
【0002】
発明の背景技術
デバイスパフォーマンスを改善するために、従来の「バルク」シリコンウエハを、いわゆるシリコン−オン−インシュレーター(「SOI」)ウエハに置換することが開発される傾向にある。SOI技術の利点は、トランジスタが作られるシリコンがウエハの残りの部分と電気的接触しておらず、その結果、トランジスタ間でのクロストーク(cross−talk)がウエハバルクを通して生じないことである。これらのトランジスタは、互いからより有効に電気的に絶縁される。
【0003】
SOI技術は、代表的には、アクティブ半導体層とウエハとの間の、ウエハの全体を横切った、または少なくともアクティブデバイスが半導体層中で形成されるエリアにおいて、薄い(例えば、約100nm)絶縁層を使用する。酸化ケイ素、窒化ケイ素またはこれら2つのコンビネーションは、絶縁層として典型的に使用される。これらの材料はアモルファスであり、優れた電気的な特性を有し、そして窒化ケイ素及び/または酸化ケイ素を集積するための技術は非常によく開発されている。
【0004】
SOI構造を形成する2つの従来技術が開発されている。SIMOXとして知られている1つの技術は、シリコンウエハのような半導体構造を用いて開始し、そして酸素原子の高エネルギー注入を使用して、シリコンウエハ表面下に、約100nmより大きな酸化被膜を形成する。次いで、高温のアニーリングによって、内部に(buried)酸化ケイ素が形成され、そして同時に注入により作製された表面のシリコン中の結晶欠陥を修復する。表面のシリコンは、半導体材料のままであり、そしてその結晶構造はアニーリングプロセスによって回復する。しかし、これらのステップは、幾分高価であり、そして絶縁層及びその上のアクティブシリコンの品質は幾分か悪い。
【0005】
SOI構造を形成するための別の方法は、酸化したシリコンウエハ上に犠牲シリコンウエハ(sacrificial silicon wafer)をボンディングすることに基づく。研削または他のシンニングプロセス(thinning process)によって、犠牲シリコンウエハが薄くされて、他方の基板の酸化物上の、非常に薄いアクティブ半導体層となる。しかし、アクティブ半導体層の最終的に所望される厚さの均一性が5nm±0.1nmであるので、シンニングプロセスは、SOI構造における高品質を達成するのに決定的に重要である。さらに、ボンディング及びシンニングのプロセスは複雑であり、やや高価である。
【0006】
ストレインドシリコンは、キャリア移動度、ひいてはトランジスタの演算速度を増加させるために利用される。代表的には、シリコンゲルマニウム(SiGe)の薄層が基板上に形成され、そしてシリコンの非常に薄い層がSiGe上に堆積される。シリコンはゲルマニウムより小さな格子定数を有し、そしてシリコン層が緩和SiGe上で成長する場合、ケイ素原子は、下地層においてより広く原子間隔を置いて整列する傾向がある。その結果、最上部のシリコン層は伸ばされるか、または歪んで、電気的キャリアがより少ない抵抗で流れること可能にしている。
【0007】
ストレインドシリコン及びSOIは相補的な技術であり、そしてSiGe−オン−インシュレーター(SGOI)基板を作り上げるためのいくつかの試みがなされている。
【発明の概要】
【課題を解決するための手段】
【0008】
発明の要旨
発明の1つの局面に従って、歪み緩和SiGe−オン−インシュレーター構造上にストレインドシリコンを形成するための方法は、CVDによってSOI基板上にアモルファスSiGe層を形成すること、及びSiGe層の融解を引き起こす温度で基板をアニーリングする工程を含んでいる。SiGe層由来のGeは、アニーリング温度で、下地のSi層中に拡散し、酸化物上に緩和SiGe層をもたらす。
【0009】
本発明の別の局面に従って、基板上に歪み緩和SiGe層を形成するための方法は、前駆物質としてトリシランを用いるCVDによって、シリコン層上に、アモルファスSiGe層を堆積することを含む。固相エピタキシーは、シリコン層上にSiGe層を結晶化させるために実施される。アモルファスのSiGe層を堆積する前に、シリコン層は、幾分かの結晶シリコン領域を露出しながら、酸化物の1未満のモノレイヤーで覆われる。
【0010】
本発明のさらなる局面において、基板上のシリコン層上に歪み緩和SiGe層を形成する方法は、低温でのSiGeのヘテロエピタキシーを含む。好ましくは、ストレインドSiGe層は、トリシラン及びゲルマニウム前駆物質からのCVDによって堆積される。発泡剤(例えば、HまたはHe)がSi/SiGeの界面または界面下に注入され、そしてSiGe層がアニールされる。アニーリングの間、SiGe層は緩和する。ストレインドシリコン層は、引き続き、緩和したSiGe層上に堆積することができる。
【0011】
本発明のこれら及び他の局面は、以下の詳細な説明及び添付の図面(これらは本発明を例示し、そして限定しないことを意味する)から容易に明らかになる。
【図面の簡単な説明】
【0012】
【図1】図1は、シリコン−オン−インシュレーター(SOI)ウエハ上へのアモルファスシリコンゲルマニウム(α−SiGe)層の堆積を示す概略断面図である。
【図2】図2は、図1のα−SiGe層上へのアモルファスシリコン(αSi)層の堆積を例示する。
【図3】図3は、図2のα−Si層の酸化、または図1のα−SiGe層上へのSiO2の別個の堆積のいずれかによる、図1のα−SiGe層上へのシリコン酸化物の形成を例示する。
【図4】図4は、本発明の好ましい実施形態に従う融解/拡散プロセスを例示する。
【図5】図5は、融解/拡散プロセスの結果として緩和したSiGe層を例示する。
【図6】図6は、SiGe層中のゲルマニウムの種々の異なる濃度について、固相エピタキシーの結晶化速度を例示するチャートである。
【図7】図7は、従来のエピタキシー及び好ましい実施形態に従う緩和SiGe層の形成を用いる欠陥密度対ゲルマニウム含量を例示する。
【図8】図8は、SiGe層の中のゲルマニウム濃度に対する融解及び凝固温度を例示する。
【図9】図9は、歪み緩和SiGe層上にストレインドシリコンを形成するための方法を例示するフローチャートである。
【図10】図10は、歪み緩和SiGe層上にストレインドシリコンを形成するための別の方法を例示するフローチャートである。
【図11】図11は、歪み緩和SiGe層上にストレインドシリコンを形成するためのさらなる方法を例示するフローチャートである。
【発明を実施するための形態】
【0013】
好ましい実施形態の詳細な説明
好ましいプロセス
本明細書中に用いられる場合、「単結晶」または、「エピタキシャル」は、主とする大きな結晶構造(その中に許容される数の欠陥を有していてもよい)を記述するために用いられる。当業者は、層の結晶度がアモルファスから多結晶、そして単結晶へと連続的に落ちることを理解している;当業者は、低密度の欠陥が存在していても、結晶構造が単結晶またはエピタキシャルと考えられ得る場合を容易に決定することができる。
【0014】
用語「アモルファス」は、例えば、本明細書中に記載される固相エピタキシー(SPE)または融解プロセスによって、容易に再分配され得る小粒多結晶構造を包含する。
【0015】
エピタキシーとは、堆積層が下地層の結晶構造の延長としての役割を果たす堆積を示す。ヘテロエピタキシーは、下地層及び上層の堆積層が異なる材料のものである一種のエピタキシーである。
【0016】
ヘテロエピタキシー堆積技術は、当該分野において周知であり、実際、下地層と上層との間の格子の不整合によって結晶の歪みを形成することにおいて有利であると考えられている。典型的には、そのようなヘテロエピタキシャル層は、2つの層の格子定数が正確に整合しないように、単結晶シリコン構造上にシリコンゲルマニウムをエピタキシャリーに堆積することにより形成される。この歪みは、半導体構造内の電気的キャリア移動度を増加させ、それによりトランジスタの性能を増強するので、有利であると考えられている。SiGe障壁に基づく相補型金属酸化膜半導体電界効果トランジスタ(CMOS)について、価電子帯と伝導帯とのバンド不連続性が必要である。伸長方向に(tensily)歪んだSi及び圧縮方向に歪んだSiGeは、互い違いの(staggered)バンドオフセット(band offset)(タイプII ヘテロインターフェース)をもたらすが、Si上のストレインドSiGeに関する伝導帯オフセットは無視できる。主要な挑戦の1つは、滑らかな表面形態及びより少ない欠陥を有する緩和SiGe構造の利用可能性である。
【0017】
歪み緩和SiGeを形成するための融解凝固プロセス(図9)
完全な歪み緩和SiGe層は、融解凝固プロセスを使用することによりSOI基板上に形成され得る。(その開示が本明細書中に参考として援用される、Sugiiら、J.Vac.Sci.Technol.B20(5):1891−1896(2002);Kutsukakeら、Jpn.J.Appl.Phys.42:L232−L234(2003)を参照のこと) )。薄いSiGe及びシリコン層が従来のSOIウエハ上で成長し、最上部のシリコン層が酸化し、そして高温アニーリングが実施されて、SiGe層を部分的に融解する。凝固により歪み緩和SiGe層が製造される。この層は、SOI基板上の最上部のシリコン層中へのゲルマニウムの拡散の結果として、均一な組成を有する。従って、緩和SiGe層は、SOIウエハの酸化物の直接上に残留する。得られる層は、好ましくは、約1×105cm−2未満、より好ましくは約1×103cm−2未満、そしてなおより好ましくは約1000cm−2未満の欠陥密度を有する。不運にも、Kutsukake及びSugiiにより開示されるような分子線エピタキシー(MBE)も従来の前駆物質を使用するCVDも、この文脈におけるα−SiGeの商業的に満足な堆積をすることができない。
【0018】
ここで、図1−5を参照して、好ましい実施形態に従う一般的方法が例示される。最初に、アモルファスまたは小粒状の多結晶SiGe層200が、シリコン−オン−インシュレーター(SOI)基板100(図1)上に堆積される。SOI基板は、例えば、SOITEC(Bernin,France)から市販されている。アモルファスまたは小粒状多結晶SiGe層を堆積することによって、下地のシリコン層における欠陥の形成が回避される。
【0019】
アモルファスまたは小粒状の多結晶のSiGe層200の堆積は、例えば、ASM Americaから入手可能なEpsilonTM CVDリアクタのようなリアクタ中で化学気相成長法(CVD)によって実施される。好ましくは、堆積は、約350℃〜約700℃、より好ましくは約400℃〜約600℃の温度で、そして約1Torr〜ほぼ大気圧、より好ましくは50Torrから760Torr、最も好ましくは760Torrの圧力で、トリシラン(Si3H8)及びGeH4(または他のゲルマニウム前駆物質)を原料とする。好ましくは、主なキャリアは、約2〜約100slmのフローレートのH2である。堆積されたSiGe層のアモルファスまたは小粒状の多結晶の性質は、多数の異なる方法によって実現することができる。有利には、これらの条件(例えば、760Torr)の下での堆積は、500℃で40%[Ge]に関して300Å/分より高く、または475℃で50%[Ge]に関して200Å/分より高く、より好ましくは300Å/分より高い速度でα−SiGeを製造することができる。
【実施例1】
【0020】
1つの実施形態において、堆積条件は、SiGeの堆積速度がSiGe層の再結晶の速度より速いように選択される。固相エピタキシー(SPE)またはランダムヌクリエーショングロース(random nucleation growth)(RNG)は、SiGe層を堆積させるとともに、その再結晶を導く。再結晶、または再成長の速度は、図6において示されるように、温度及びゲルマニウム濃度に依存する。再結晶の速度が堆積の速度より大きな場合、アモルファスまたは小粒状の多結晶の層は達成されない。従って、堆積速度より低いSPEまたはRNGの速度を維持し、そしてアモルファス層を達成するために、約50%のゲルマニウム濃度について、堆積温度は、好ましくは、約500℃以下、より好ましくは約475℃以下である。圧力及びキャリアガスフロー(例えば、H2フロー)は、所望の温度で堆積速度を最適化するように、CVDプロセスで調整される。
【0021】
アモルファスまたは小粒状の多結晶SiGeは、酸化物で少なくとも部分的に覆われているシリコン層上へのCVDによるSiGeの堆積によっても実現され得る。
例えば、SiGe層は、SOI基板上の自然酸化膜(native oxide)に対して堆積され得る。好ましくは、酸化物は、シリコン表面上のモノレイヤーの少なくとも約4分の1、より好ましくはモノレイヤーの少なくとも約半分である。一方、完全なモノレイヤー未満(less than a full monolayer)が、好ましくは、幾分かの単結晶Siを露出させておくために、シリコン表面上に形成される。特定の実施形態において、モノレイヤーの半分の酸化物は、酸素環境中で、堆積温度で加熱することによって、SOI基板上に形成される。下記のようなSiGe層を融解するための高温処理の際、酸化物が還元され、凝固の際、均一なSiGe層の形成が導かれる。
【0022】
あるいは、より厚い化学酸化膜が、例えば、従来のSC1ソリューションによって、SiGe層の堆積前に、SOIウエハのSi表面上で形成され得る。この場合、堆積中のSiGe層の再成長は、下地の結晶シリコン層との接触の欠如に起因して可能ではない。その結果、SiGeの堆積のためのCVD条件は、再結晶及び結果としての欠陥を回避するためではなく、堆積速度及び前駆物質消費を最適化するために調整され得る。部分的な酸化被膜と同様に、SiGe層を融解するための高温処理が酸化物を還元し、均一な組成の歪み緩和SiGe層の形成を可能にする。
【0023】
さらなる実施形態において、ホウ素、ヒ素、燐、SbまたはCのようなドーパントのほぼ1層までのモノレイヤーが、SiGe層の堆積前に基板表面上に形成される。この薄層は、SiGe層が堆積される際の、再成長を防ぐ。好ましくは、ドーパント前駆物質を含むガスの短いスパイクが、シリコン表面上にほぼ1層までのドーパントのモノレイヤーを製造するために、SiGe堆積プロセスの開始前に導入される。高温融解の際、この中間ドーパント層が拡散し、凝固の際の均一な歪み緩和SiGe層の形成をもたらす。
【0024】
堆積されるSiGe層200の厚さは、高温融解から生じる歪み緩和SiGe層中のゲルマニウムの所望の濃度に基づいて決定される。特定の最終ゲルマニウム濃度を達成するのに必要な厚さは、堆積された層のゲルマニウム濃度及びSOIウエハ上の下地シリコン層(それはGe拡散によって消費される)の厚さに基づいて容易に計算することができる。
【0025】
下地のシリコン層300は、好ましくは、約50Å〜約500Åの厚さを有する。それがより薄いSiGe層の使用及び/または堆積されたSiGe層におけるより低い初期ゲルマニウム濃度を可能にするので、より薄いシリコン層が好ましい。例えば、約20%のゲルマニウムを含む緩和SiGe層が、現在、工業において所望されている。従って、50Åのシリコン層がSOIウエハ上に存在する場合、40%のゲルマニウム濃度を有する50ÅのSiGe層が堆積され得る。融解及び凝固の際、ゲルマニウムは、下記のように、SiGe層からシリコン層へと拡散する。その結果、約20%のゲルマニウム濃度を有する100ÅのSiGe層になる。
【0026】
好ましくは、堆積された層において得られるゲルマニウム濃度は、欠陥密度を最小限にするために約60%以下に、より好ましくは約50%以下である。図7において見出されるように、約60%ゲルマニウムの濃度より上では、欠陥密度は、SPEの間に有意に増加する。本明細書中に参考として援用される米国特許第6,346,732号を参照のこと。下記のように、高温融解が使用されるが、温度はSPEのための範囲を通して動き、従って、SPEの間の欠陥の形成が考えられる。
【0027】
SiGe層の堆積に続いて、キャップ層400が形成される(図2)。好ましくは、キャップ層は、SiGe層200上に直接形成される。キャップ層は、下記の、引き続く高温融解の間に、下地のSiGe層200からのGeの蒸発を防ぐ。平滑な界面を有するSiO2−キャップ層は、SiGe界面が粗くなるのを防ぐ。好ましくは、アモルファスシリコン層400は、SiGe層上に堆積される。アモルファスシリコン層400は、典型的には、CVDによって、好ましくはSiGe層200と同じ反応スペースにおいて堆積される。例えば、アモルファスSiGe堆積の後、GeH4のフローは止めることができ、そしてアモルファスシリコンの層は、同じ堆積温度でトリシランから成長することができる。
【0028】
堆積に続いて、アモルファスシリコン層は、好ましくは、酸化して、SiO2キャップ層600(図3)を形成する。好ましくは、酸化は、酸化環境に基板を曝露することにより実施される。当該分野において公知の任意の酸化剤、好ましくは、水または酸素を用いることができる。1つの実施形態において、乾燥酸素が用いられる。別の実施形態において、α−Si層400は湿式酸化される。酸化温度は、好ましくは、約800℃〜約900℃の間にある。1つの実施形態において、酸化は、高温アニールの間の酸化種(oxigenated species)の一時的添加による高温融解処理と組み合わせられる。酸素雰囲気は、好ましくは、高温融解のために取り除かれる。あるいは、酸化物(好ましくはSiO2)は、エキソサイチュ(ex−situ)で堆積され得る。1つの実施形態において、酸化物は、SiGe層のSPEを回避するのに十分低い温度で、エキソサイチュで堆積される。
【0029】
次いで、基板は、好ましくは、例えば、N2またはAr雰囲気中のような非反応性環境中で高温融解に供される。高温で、SiGe層は、少なくとも部分的に融解する。融解プロセスの間、ゲルマニウムは、図4における矢印によって例示されるように、SiGe層200から下地のシリコン層300へと拡散する。図5において示されるように、凝固の際、均一の組成の歪み緩和SiGe層が製造される。有利には、垂直または貫通転位は、このプロセスによって最小限にされる。貫通転位は、好ましくは107cm−2未満、より好ましくは105cm−2未満、そして最も好ましくは1000cm−2である。
【0030】
高温アニーリングは、好ましくは、約950℃〜約1425℃の間で実施され、より好ましくはその温度は、約1000℃より高く約1425℃未満である。融解温度は、均一な歪み緩和SiGe層を形成するのに決定的に重要なパラメーターである。2つのSiO2層600、700の間のSiGe層500全体(Geが拡散したSi層を含む)が融解される場合、全ての結晶情報が失われ、そして得られる層は多結晶であり、歪み緩和エピタキシャル層ではない。上記のSugiiらを参照のこと。図8は、温度及びゲルマニウム濃度の関数としての固相及び液相曲線のグラフを示す。高温融解のための温度は、好ましくは、得られるSiGe層500における所定の最終ゲルマニウム濃度についての固相曲線のちょうど左側にある温度が選択される。例えば、堆積されたSiGe層200(図4)が60%のゲルマニウムを含み、得られるSiGe層500(図5)が40%のゲルマニウムを含む状況においては、初期SiGe層は、1150℃で融解する。しかし、得られるSiGe層は、その温度で固体である。従って、両方の層の完全な融解はなく、そして均一な歪み緩和エピタキシャルSiGe層500の形成を可能にするのに十分な結晶構造が維持される。しかし、1200℃の温度(40%Ge濃度について固相線のちょうど右端)が用いられる場合、最初のSiGe層200及び得られるSiGe層500の両方が融解する。結晶構造は残らず、そして結晶化は生じない。
【0031】
高温は、好ましくは、下地のシリコン層300の全体にわたってゲルマニウムが拡散するのに十分な長さの時間の間、維持され、均一なSiGe層500が生じる。従って、高温融解に適する時間は、下地のSi層の厚さ、堆積されたSiGe層の厚さ、堆積されたSiGe層のゲルマニウム濃度及び選択された温度でのシリコン中のゲルマニウムの拡散係数に基づいて決定することができる(Sugiiらを参照のこと)。好ましくは、融解温度は、最終[Ge]含有量に依存して、約1050℃−1300℃の融解温度で、1分〜12時間、より好ましくは1〜2時間維持される。従って、冷却することにより凝固させるよりも、得られるシリコンゲルマニウム層濃度が、選択されたアニール温度での固相曲線より下に下がるまでゲルマニウムの拡散をもたらすように、単一の温度が選択される。
【0032】
凝固に続いて、基板は、特定の用途のために所望されるようなさらなる処理に供され得る。典型的には、SiO2キャップ層400は、ケミカルエッチにより除去される。次いで、ストレインドシリコン層が、歪み緩和SiGe層上に、ヘテロエピタキシャリーに堆積される。
【0033】
低い欠陥密度を有する歪み緩和SiGeを形成するためのSPEプロセス(図10)
発明の別の局面において、歪み緩和SiGe層は、固相エピタキシーによって形成される。この実施形態において、エピタキシャル成長はSPEプロセスの間にSiGe/Si界面で分断(disrupt)される。好ましくは、エピタキシャル成長は、SiGe/Si界面に結晶構造が介在することにより分断される。この分断は、例えば、Si層自体の欠陥によって、またはSi層上に形成または堆積された物質によって引き起こされ得るが、これらに限定されない。
【0034】
SPEが分断されるので、基板とエピタキシャル成長層との間の歪みが緩和される。その結果、融解プロセスに関して上記されるように、歪み緩和SiGe層が製造され、そして貫通欠陥形成が最小限にされる。
【0035】
SiGeは、好ましくは、基板上に、アモルファス状または小粒多結晶形態で堆積される。この基板は、例えば、ブランケットシリコンウエハまたはSOIウエハであり得る。
【0036】
SiGeの堆積は、好ましくは、CVDによる。好ましくは、SiGeは、トリシラン及びGeH4、ジゲルマンまたは他のGe前駆物質から堆積される。高温融解プロセスについて上記されるように、アモルファスSiGeを堆積するために、堆積温度は、好ましくは、再成長速度が堆積速度より遅く、しかし商業上許容される堆積速度(好ましくは、100Å/分より高く、より好ましくは約200Å/分〜600Å/分の間)であるのに充分に低い。温度、圧力及びH2キャリアのフローは、所定の温度及びゲルマニウム濃度で堆積速度を最適化するように調整される。1つの実施形態において、SiGeは、475℃の温度で、トリシラン及びGeH4から、CVDによって堆積される。別の実施形態において、堆積温度は500℃である。好ましくは、堆積温度は、約400C〜約600℃の間である。
【0037】
基板上に堆積されるSiGe層の厚さは、歪み緩和SiGe層の中のゲルマニウムの所望の濃度に基づいて決定される。このプロセスはGe拡散なしで実施され得るので、上記の高温融解の場合と異なり、SiGe層の中のゲルマニウムの濃度が処理中に変化する必要はない。従って、層の中の初期ゲルマニウム濃度と最終ゲルマニウム濃度は、好ましくは同一である。
【0038】
しかし、堆積された層におけるゲルマニウム濃度は、欠陥密度を最小限にするために、好ましくは約60%以下、より好ましくは約50%以下である。図7に見出されるように、約60%ゲルマニウム濃度より上では、欠陥密度は、SPEの間に有意に増加する。本明細書中に参考として援用される、米国特許第6,346,732号を参照のこと。従って、堆積されるSiGe層は、好ましくは、約0%〜約60%の間、より好ましくは、約20%〜約50%の間のゲルマニウム濃度を有している。
【0039】
エピタキシャル成長は、基板表面上の1未満の酸化物モノレイヤーの存在によって分断される。1つの実施形態において、酸化物は自然酸化膜である。別の実施形態において、酸化物は、基板上に故意に成長させられる。好ましくは、酸化物は、完全なモノレイヤー未満、より好ましくはモノレイヤーの4分の3未満、なおより好ましくはモノレイヤーの半分未満(3.5×1014cm−2)である。特定の実施形態において、酸化物の半分のモノレイヤーが、堆積温度での酸素環境における加熱によって、基板上に形成される。
【0040】
1つの実施形態において、1層より厚いモノレイヤーの酸化物層が形成される。次いで、酸化物は、エッチングされるかそうでなければ還元されて、少なくとも幾分かの単結晶Siを露出する。例えば、より厚い化学酸化膜が、基板表面上に形成され得る。次いで、この化学酸化膜が、好ましくは、モノレイヤー未満、より好ましくはモノレイヤーの約半分未満までエッチングされる。エッチプロセスは、アモルファスSiGeの堆積の前に実施される。
【0041】
SiGe層の堆積後、固相エピタキシーが実施される。これらの方法は当該分野において周知である。例えば、米国特許第6,346,732号を参照のこと。好ましくは、基板は、約30分間、約500℃〜約900℃の間の温度まで加熱される。
【0042】
1つの実施形態において、自然酸化膜のような酸化物の薄層が、SPEプロセスの前にSiGe層上に形成される。周囲(または任意の酸化雰囲気)にSiGe層を曝露して、SPEプロセスの前に薄い(自然)酸化膜を形成することは、SPEの間の表面の平滑さをさらに改善するのを助け得る。
【0043】
SPE後に、シリコンの層が、SiGe上に、ヘテロエピタキシャリーに堆積され得る。SiGe層の緩んだ性質は、エピタキシャルシリコン層の中に歪みを生む。酸化物がSPEの前にSiGe層上に堆積された場合、酸化物は、好ましくは、シリコン層の堆積の前に除去される。
【0044】
バルク基板上にSPEによって製造され、最上部にストレインドSi層を有する、歪み緩和SiGeを含む層スタックは、層トランスファー技術によって酸化ハンドルウエハの最上部にトランスファーされ、残留SiGeの選択的な除去によってストレインドSi(のみ)オンインシュレーター(sSOI)を形成する。任意の層トランスファー技術(例えば、Smart−Cut/UnibondTM技術(SOITEC(Bernin,France)製)、Bond and Etch−back or Epitaxial−Layer transfer法(ELTRANTM;Canon NY,USA)またはNanocleaveTM layer transfer法(SiGen製(CA,USA)))が用いられ得る。
【0045】
歪み緩和SiGeを形成するためのヘテロエピタキシー、その後の注入及びアニール(図11)
本発明の別の局面において、歪み緩和SiGe層は、Si上のSiGeのヘテロエピタキシー、その後の発泡剤の注入及びSiGe層を緩和するための引き続くアニーリングによって形成される。歪み緩和の間の欠陥の形成は、下部Si層と上部SiGe層との間の結晶界面の分断によって防がれる。例えば、その開示が本明細書中に参考として援用される、Luysberg J.Applied Physics October 15th 2002;Herzogら、IEEE Electron Device Letters 23:485(2002);及びHuangeら、Appl.Phys.Lett 78:1267(2001)を参照のこと。
【0046】
本質的に上に記述されるように、SiGeは、好ましくは、シリコン前駆物質及びゲルマニウム前駆物質からCVDによってエピタキシャリーに堆積される。好ましくは、シリコン前駆物質はトリシランである。1つの実施形態において、ゲルマニウム前駆物質はジゲルマンである。堆積温度は、好ましくは約350℃〜約700℃、より好ましくは約400℃〜約600℃である。
【0047】
SiGe層は、好ましくは、層が堆積温度で緩和する臨界厚さ以下の厚さに堆積される。従って、堆積されたSiGe層は、歪んだままである。臨界厚さが温度に依存するので、堆積は、好ましくは、全体的な層の厚さを最大限にするために、低温で実施される。それがより高いアニーリング温度で緩和するので、より厚い層が好ましい。
【0048】
1つの実施形態において、SiGe層は、約50〜約200nmの厚さ、より好ましくは約100〜約150nmの厚さまで堆積される。
【0049】
ストレインドSiGe層の堆積後、発泡剤(例えば、イオン)は、SiGe層の真下に、好ましくはSi/SiGe界面もしくはその下に注入される。より好ましくは、発泡剤は、Si/SiGe界面の下約50nm〜約100nmに注入される。1つの実施形態において、発泡剤はH+である。別の実施形態において、発泡剤はHe+である。
【0050】
発泡剤は、Si/SiGe界面で結晶構造を中断させるのに十分な量注入される。特定の実施形態において、約1×1016イオンcm−2〜約1×1017イオンcm−2が注入される。
【0051】
Si/SiGe界面での酸素の注入も企図される。特に、酸素の注入が、SOI基板上に充分に緩和されたSiGe層を形成するために用いられ得る。例えば、本明細書中に参考として援用される、Sugiyamaら、Thin Solid Films 369:199(2000)を参照のこと。
【0052】
引き続くSiGe層のアニーリングは、層の緩和を導く。好ましくは、アニーリングは、約400℃〜約1000℃の間、より好ましくは約700℃〜約850℃の間の温度で、実施される。アニーリングは、好ましくは、約1分〜約12時間、より好ましくは約1分〜約1時間、より好ましくは10分間実行される。アニーリング温度では、泡は、注入された発泡剤(例えばHまたはHe)から形成され、そしてパンチアウト転位ループを作り出す。この転位ループは、Si/SiGe界面まで移動するかそうでなければ広がり、不整合な転位を緩和する歪みを形成する。さらに、層が臨界厚さ未満に堆積されるので、それは、引き続き、アニールプロセスまで歪んだままである(この点において、点緩和は、注入により作り出された欠陥と適応している)。従って、広がった結晶欠陥(例えば、貫通転位)が回避される。好ましくは、107貫通転位未満が、SiGe層中に存在し、より好ましくは105未満、そしてなおより好ましくは103未満である。
【0053】
Siキャップ層は、好ましくは、SiGe層上に堆積されて、ストレインドシリコン層を作り出す。1つの実施形態において、SiGeキャップ層は、アニーリングの後に堆積される。しかし、好ましくは、キャップ層は、アニーリングの前に堆積される。例えば、約10〜約15nm厚さのストレインドシリコンのキャップ層は、アニーリング前に、ストレインドSiGe層上に堆積され得る。
【0054】
さらなる実施形態において、得られる層スタックは、ハンドルウエハに移送される。
【0055】
前述の本発明は、特定の好ましい実施形態を用いて記載されたが、その他の実施形態は、本明細書中の開示を考慮して当業者に明白となる。従って、本発明は、好ましい実施形態の引用によって限定されることは意図されず、もっぱら添付の特許請求の範囲を参照して定義されることが意図される。
【技術分野】
【0001】
発明の分野
本発明は、一般に、集積回路製造における、シリコンゲルマニウム−オン−インシュレーター(silicon−germanium−on−insulator)(「SGOI」)技術を含む、歪み緩和(strain relaxed)シリコンゲルマニウム上のストレインドシリコン(strained silicon)に関する。
【背景技術】
【0002】
発明の背景技術
デバイスパフォーマンスを改善するために、従来の「バルク」シリコンウエハを、いわゆるシリコン−オン−インシュレーター(「SOI」)ウエハに置換することが開発される傾向にある。SOI技術の利点は、トランジスタが作られるシリコンがウエハの残りの部分と電気的接触しておらず、その結果、トランジスタ間でのクロストーク(cross−talk)がウエハバルクを通して生じないことである。これらのトランジスタは、互いからより有効に電気的に絶縁される。
【0003】
SOI技術は、代表的には、アクティブ半導体層とウエハとの間の、ウエハの全体を横切った、または少なくともアクティブデバイスが半導体層中で形成されるエリアにおいて、薄い(例えば、約100nm)絶縁層を使用する。酸化ケイ素、窒化ケイ素またはこれら2つのコンビネーションは、絶縁層として典型的に使用される。これらの材料はアモルファスであり、優れた電気的な特性を有し、そして窒化ケイ素及び/または酸化ケイ素を集積するための技術は非常によく開発されている。
【0004】
SOI構造を形成する2つの従来技術が開発されている。SIMOXとして知られている1つの技術は、シリコンウエハのような半導体構造を用いて開始し、そして酸素原子の高エネルギー注入を使用して、シリコンウエハ表面下に、約100nmより大きな酸化被膜を形成する。次いで、高温のアニーリングによって、内部に(buried)酸化ケイ素が形成され、そして同時に注入により作製された表面のシリコン中の結晶欠陥を修復する。表面のシリコンは、半導体材料のままであり、そしてその結晶構造はアニーリングプロセスによって回復する。しかし、これらのステップは、幾分高価であり、そして絶縁層及びその上のアクティブシリコンの品質は幾分か悪い。
【0005】
SOI構造を形成するための別の方法は、酸化したシリコンウエハ上に犠牲シリコンウエハ(sacrificial silicon wafer)をボンディングすることに基づく。研削または他のシンニングプロセス(thinning process)によって、犠牲シリコンウエハが薄くされて、他方の基板の酸化物上の、非常に薄いアクティブ半導体層となる。しかし、アクティブ半導体層の最終的に所望される厚さの均一性が5nm±0.1nmであるので、シンニングプロセスは、SOI構造における高品質を達成するのに決定的に重要である。さらに、ボンディング及びシンニングのプロセスは複雑であり、やや高価である。
【0006】
ストレインドシリコンは、キャリア移動度、ひいてはトランジスタの演算速度を増加させるために利用される。代表的には、シリコンゲルマニウム(SiGe)の薄層が基板上に形成され、そしてシリコンの非常に薄い層がSiGe上に堆積される。シリコンはゲルマニウムより小さな格子定数を有し、そしてシリコン層が緩和SiGe上で成長する場合、ケイ素原子は、下地層においてより広く原子間隔を置いて整列する傾向がある。その結果、最上部のシリコン層は伸ばされるか、または歪んで、電気的キャリアがより少ない抵抗で流れること可能にしている。
【0007】
ストレインドシリコン及びSOIは相補的な技術であり、そしてSiGe−オン−インシュレーター(SGOI)基板を作り上げるためのいくつかの試みがなされている。
【発明の概要】
【課題を解決するための手段】
【0008】
発明の要旨
発明の1つの局面に従って、歪み緩和SiGe−オン−インシュレーター構造上にストレインドシリコンを形成するための方法は、CVDによってSOI基板上にアモルファスSiGe層を形成すること、及びSiGe層の融解を引き起こす温度で基板をアニーリングする工程を含んでいる。SiGe層由来のGeは、アニーリング温度で、下地のSi層中に拡散し、酸化物上に緩和SiGe層をもたらす。
【0009】
本発明の別の局面に従って、基板上に歪み緩和SiGe層を形成するための方法は、前駆物質としてトリシランを用いるCVDによって、シリコン層上に、アモルファスSiGe層を堆積することを含む。固相エピタキシーは、シリコン層上にSiGe層を結晶化させるために実施される。アモルファスのSiGe層を堆積する前に、シリコン層は、幾分かの結晶シリコン領域を露出しながら、酸化物の1未満のモノレイヤーで覆われる。
【0010】
本発明のさらなる局面において、基板上のシリコン層上に歪み緩和SiGe層を形成する方法は、低温でのSiGeのヘテロエピタキシーを含む。好ましくは、ストレインドSiGe層は、トリシラン及びゲルマニウム前駆物質からのCVDによって堆積される。発泡剤(例えば、HまたはHe)がSi/SiGeの界面または界面下に注入され、そしてSiGe層がアニールされる。アニーリングの間、SiGe層は緩和する。ストレインドシリコン層は、引き続き、緩和したSiGe層上に堆積することができる。
【0011】
本発明のこれら及び他の局面は、以下の詳細な説明及び添付の図面(これらは本発明を例示し、そして限定しないことを意味する)から容易に明らかになる。
【図面の簡単な説明】
【0012】
【図1】図1は、シリコン−オン−インシュレーター(SOI)ウエハ上へのアモルファスシリコンゲルマニウム(α−SiGe)層の堆積を示す概略断面図である。
【図2】図2は、図1のα−SiGe層上へのアモルファスシリコン(αSi)層の堆積を例示する。
【図3】図3は、図2のα−Si層の酸化、または図1のα−SiGe層上へのSiO2の別個の堆積のいずれかによる、図1のα−SiGe層上へのシリコン酸化物の形成を例示する。
【図4】図4は、本発明の好ましい実施形態に従う融解/拡散プロセスを例示する。
【図5】図5は、融解/拡散プロセスの結果として緩和したSiGe層を例示する。
【図6】図6は、SiGe層中のゲルマニウムの種々の異なる濃度について、固相エピタキシーの結晶化速度を例示するチャートである。
【図7】図7は、従来のエピタキシー及び好ましい実施形態に従う緩和SiGe層の形成を用いる欠陥密度対ゲルマニウム含量を例示する。
【図8】図8は、SiGe層の中のゲルマニウム濃度に対する融解及び凝固温度を例示する。
【図9】図9は、歪み緩和SiGe層上にストレインドシリコンを形成するための方法を例示するフローチャートである。
【図10】図10は、歪み緩和SiGe層上にストレインドシリコンを形成するための別の方法を例示するフローチャートである。
【図11】図11は、歪み緩和SiGe層上にストレインドシリコンを形成するためのさらなる方法を例示するフローチャートである。
【発明を実施するための形態】
【0013】
好ましい実施形態の詳細な説明
好ましいプロセス
本明細書中に用いられる場合、「単結晶」または、「エピタキシャル」は、主とする大きな結晶構造(その中に許容される数の欠陥を有していてもよい)を記述するために用いられる。当業者は、層の結晶度がアモルファスから多結晶、そして単結晶へと連続的に落ちることを理解している;当業者は、低密度の欠陥が存在していても、結晶構造が単結晶またはエピタキシャルと考えられ得る場合を容易に決定することができる。
【0014】
用語「アモルファス」は、例えば、本明細書中に記載される固相エピタキシー(SPE)または融解プロセスによって、容易に再分配され得る小粒多結晶構造を包含する。
【0015】
エピタキシーとは、堆積層が下地層の結晶構造の延長としての役割を果たす堆積を示す。ヘテロエピタキシーは、下地層及び上層の堆積層が異なる材料のものである一種のエピタキシーである。
【0016】
ヘテロエピタキシー堆積技術は、当該分野において周知であり、実際、下地層と上層との間の格子の不整合によって結晶の歪みを形成することにおいて有利であると考えられている。典型的には、そのようなヘテロエピタキシャル層は、2つの層の格子定数が正確に整合しないように、単結晶シリコン構造上にシリコンゲルマニウムをエピタキシャリーに堆積することにより形成される。この歪みは、半導体構造内の電気的キャリア移動度を増加させ、それによりトランジスタの性能を増強するので、有利であると考えられている。SiGe障壁に基づく相補型金属酸化膜半導体電界効果トランジスタ(CMOS)について、価電子帯と伝導帯とのバンド不連続性が必要である。伸長方向に(tensily)歪んだSi及び圧縮方向に歪んだSiGeは、互い違いの(staggered)バンドオフセット(band offset)(タイプII ヘテロインターフェース)をもたらすが、Si上のストレインドSiGeに関する伝導帯オフセットは無視できる。主要な挑戦の1つは、滑らかな表面形態及びより少ない欠陥を有する緩和SiGe構造の利用可能性である。
【0017】
歪み緩和SiGeを形成するための融解凝固プロセス(図9)
完全な歪み緩和SiGe層は、融解凝固プロセスを使用することによりSOI基板上に形成され得る。(その開示が本明細書中に参考として援用される、Sugiiら、J.Vac.Sci.Technol.B20(5):1891−1896(2002);Kutsukakeら、Jpn.J.Appl.Phys.42:L232−L234(2003)を参照のこと) )。薄いSiGe及びシリコン層が従来のSOIウエハ上で成長し、最上部のシリコン層が酸化し、そして高温アニーリングが実施されて、SiGe層を部分的に融解する。凝固により歪み緩和SiGe層が製造される。この層は、SOI基板上の最上部のシリコン層中へのゲルマニウムの拡散の結果として、均一な組成を有する。従って、緩和SiGe層は、SOIウエハの酸化物の直接上に残留する。得られる層は、好ましくは、約1×105cm−2未満、より好ましくは約1×103cm−2未満、そしてなおより好ましくは約1000cm−2未満の欠陥密度を有する。不運にも、Kutsukake及びSugiiにより開示されるような分子線エピタキシー(MBE)も従来の前駆物質を使用するCVDも、この文脈におけるα−SiGeの商業的に満足な堆積をすることができない。
【0018】
ここで、図1−5を参照して、好ましい実施形態に従う一般的方法が例示される。最初に、アモルファスまたは小粒状の多結晶SiGe層200が、シリコン−オン−インシュレーター(SOI)基板100(図1)上に堆積される。SOI基板は、例えば、SOITEC(Bernin,France)から市販されている。アモルファスまたは小粒状多結晶SiGe層を堆積することによって、下地のシリコン層における欠陥の形成が回避される。
【0019】
アモルファスまたは小粒状の多結晶のSiGe層200の堆積は、例えば、ASM Americaから入手可能なEpsilonTM CVDリアクタのようなリアクタ中で化学気相成長法(CVD)によって実施される。好ましくは、堆積は、約350℃〜約700℃、より好ましくは約400℃〜約600℃の温度で、そして約1Torr〜ほぼ大気圧、より好ましくは50Torrから760Torr、最も好ましくは760Torrの圧力で、トリシラン(Si3H8)及びGeH4(または他のゲルマニウム前駆物質)を原料とする。好ましくは、主なキャリアは、約2〜約100slmのフローレートのH2である。堆積されたSiGe層のアモルファスまたは小粒状の多結晶の性質は、多数の異なる方法によって実現することができる。有利には、これらの条件(例えば、760Torr)の下での堆積は、500℃で40%[Ge]に関して300Å/分より高く、または475℃で50%[Ge]に関して200Å/分より高く、より好ましくは300Å/分より高い速度でα−SiGeを製造することができる。
【実施例1】
【0020】
1つの実施形態において、堆積条件は、SiGeの堆積速度がSiGe層の再結晶の速度より速いように選択される。固相エピタキシー(SPE)またはランダムヌクリエーショングロース(random nucleation growth)(RNG)は、SiGe層を堆積させるとともに、その再結晶を導く。再結晶、または再成長の速度は、図6において示されるように、温度及びゲルマニウム濃度に依存する。再結晶の速度が堆積の速度より大きな場合、アモルファスまたは小粒状の多結晶の層は達成されない。従って、堆積速度より低いSPEまたはRNGの速度を維持し、そしてアモルファス層を達成するために、約50%のゲルマニウム濃度について、堆積温度は、好ましくは、約500℃以下、より好ましくは約475℃以下である。圧力及びキャリアガスフロー(例えば、H2フロー)は、所望の温度で堆積速度を最適化するように、CVDプロセスで調整される。
【0021】
アモルファスまたは小粒状の多結晶SiGeは、酸化物で少なくとも部分的に覆われているシリコン層上へのCVDによるSiGeの堆積によっても実現され得る。
例えば、SiGe層は、SOI基板上の自然酸化膜(native oxide)に対して堆積され得る。好ましくは、酸化物は、シリコン表面上のモノレイヤーの少なくとも約4分の1、より好ましくはモノレイヤーの少なくとも約半分である。一方、完全なモノレイヤー未満(less than a full monolayer)が、好ましくは、幾分かの単結晶Siを露出させておくために、シリコン表面上に形成される。特定の実施形態において、モノレイヤーの半分の酸化物は、酸素環境中で、堆積温度で加熱することによって、SOI基板上に形成される。下記のようなSiGe層を融解するための高温処理の際、酸化物が還元され、凝固の際、均一なSiGe層の形成が導かれる。
【0022】
あるいは、より厚い化学酸化膜が、例えば、従来のSC1ソリューションによって、SiGe層の堆積前に、SOIウエハのSi表面上で形成され得る。この場合、堆積中のSiGe層の再成長は、下地の結晶シリコン層との接触の欠如に起因して可能ではない。その結果、SiGeの堆積のためのCVD条件は、再結晶及び結果としての欠陥を回避するためではなく、堆積速度及び前駆物質消費を最適化するために調整され得る。部分的な酸化被膜と同様に、SiGe層を融解するための高温処理が酸化物を還元し、均一な組成の歪み緩和SiGe層の形成を可能にする。
【0023】
さらなる実施形態において、ホウ素、ヒ素、燐、SbまたはCのようなドーパントのほぼ1層までのモノレイヤーが、SiGe層の堆積前に基板表面上に形成される。この薄層は、SiGe層が堆積される際の、再成長を防ぐ。好ましくは、ドーパント前駆物質を含むガスの短いスパイクが、シリコン表面上にほぼ1層までのドーパントのモノレイヤーを製造するために、SiGe堆積プロセスの開始前に導入される。高温融解の際、この中間ドーパント層が拡散し、凝固の際の均一な歪み緩和SiGe層の形成をもたらす。
【0024】
堆積されるSiGe層200の厚さは、高温融解から生じる歪み緩和SiGe層中のゲルマニウムの所望の濃度に基づいて決定される。特定の最終ゲルマニウム濃度を達成するのに必要な厚さは、堆積された層のゲルマニウム濃度及びSOIウエハ上の下地シリコン層(それはGe拡散によって消費される)の厚さに基づいて容易に計算することができる。
【0025】
下地のシリコン層300は、好ましくは、約50Å〜約500Åの厚さを有する。それがより薄いSiGe層の使用及び/または堆積されたSiGe層におけるより低い初期ゲルマニウム濃度を可能にするので、より薄いシリコン層が好ましい。例えば、約20%のゲルマニウムを含む緩和SiGe層が、現在、工業において所望されている。従って、50Åのシリコン層がSOIウエハ上に存在する場合、40%のゲルマニウム濃度を有する50ÅのSiGe層が堆積され得る。融解及び凝固の際、ゲルマニウムは、下記のように、SiGe層からシリコン層へと拡散する。その結果、約20%のゲルマニウム濃度を有する100ÅのSiGe層になる。
【0026】
好ましくは、堆積された層において得られるゲルマニウム濃度は、欠陥密度を最小限にするために約60%以下に、より好ましくは約50%以下である。図7において見出されるように、約60%ゲルマニウムの濃度より上では、欠陥密度は、SPEの間に有意に増加する。本明細書中に参考として援用される米国特許第6,346,732号を参照のこと。下記のように、高温融解が使用されるが、温度はSPEのための範囲を通して動き、従って、SPEの間の欠陥の形成が考えられる。
【0027】
SiGe層の堆積に続いて、キャップ層400が形成される(図2)。好ましくは、キャップ層は、SiGe層200上に直接形成される。キャップ層は、下記の、引き続く高温融解の間に、下地のSiGe層200からのGeの蒸発を防ぐ。平滑な界面を有するSiO2−キャップ層は、SiGe界面が粗くなるのを防ぐ。好ましくは、アモルファスシリコン層400は、SiGe層上に堆積される。アモルファスシリコン層400は、典型的には、CVDによって、好ましくはSiGe層200と同じ反応スペースにおいて堆積される。例えば、アモルファスSiGe堆積の後、GeH4のフローは止めることができ、そしてアモルファスシリコンの層は、同じ堆積温度でトリシランから成長することができる。
【0028】
堆積に続いて、アモルファスシリコン層は、好ましくは、酸化して、SiO2キャップ層600(図3)を形成する。好ましくは、酸化は、酸化環境に基板を曝露することにより実施される。当該分野において公知の任意の酸化剤、好ましくは、水または酸素を用いることができる。1つの実施形態において、乾燥酸素が用いられる。別の実施形態において、α−Si層400は湿式酸化される。酸化温度は、好ましくは、約800℃〜約900℃の間にある。1つの実施形態において、酸化は、高温アニールの間の酸化種(oxigenated species)の一時的添加による高温融解処理と組み合わせられる。酸素雰囲気は、好ましくは、高温融解のために取り除かれる。あるいは、酸化物(好ましくはSiO2)は、エキソサイチュ(ex−situ)で堆積され得る。1つの実施形態において、酸化物は、SiGe層のSPEを回避するのに十分低い温度で、エキソサイチュで堆積される。
【0029】
次いで、基板は、好ましくは、例えば、N2またはAr雰囲気中のような非反応性環境中で高温融解に供される。高温で、SiGe層は、少なくとも部分的に融解する。融解プロセスの間、ゲルマニウムは、図4における矢印によって例示されるように、SiGe層200から下地のシリコン層300へと拡散する。図5において示されるように、凝固の際、均一の組成の歪み緩和SiGe層が製造される。有利には、垂直または貫通転位は、このプロセスによって最小限にされる。貫通転位は、好ましくは107cm−2未満、より好ましくは105cm−2未満、そして最も好ましくは1000cm−2である。
【0030】
高温アニーリングは、好ましくは、約950℃〜約1425℃の間で実施され、より好ましくはその温度は、約1000℃より高く約1425℃未満である。融解温度は、均一な歪み緩和SiGe層を形成するのに決定的に重要なパラメーターである。2つのSiO2層600、700の間のSiGe層500全体(Geが拡散したSi層を含む)が融解される場合、全ての結晶情報が失われ、そして得られる層は多結晶であり、歪み緩和エピタキシャル層ではない。上記のSugiiらを参照のこと。図8は、温度及びゲルマニウム濃度の関数としての固相及び液相曲線のグラフを示す。高温融解のための温度は、好ましくは、得られるSiGe層500における所定の最終ゲルマニウム濃度についての固相曲線のちょうど左側にある温度が選択される。例えば、堆積されたSiGe層200(図4)が60%のゲルマニウムを含み、得られるSiGe層500(図5)が40%のゲルマニウムを含む状況においては、初期SiGe層は、1150℃で融解する。しかし、得られるSiGe層は、その温度で固体である。従って、両方の層の完全な融解はなく、そして均一な歪み緩和エピタキシャルSiGe層500の形成を可能にするのに十分な結晶構造が維持される。しかし、1200℃の温度(40%Ge濃度について固相線のちょうど右端)が用いられる場合、最初のSiGe層200及び得られるSiGe層500の両方が融解する。結晶構造は残らず、そして結晶化は生じない。
【0031】
高温は、好ましくは、下地のシリコン層300の全体にわたってゲルマニウムが拡散するのに十分な長さの時間の間、維持され、均一なSiGe層500が生じる。従って、高温融解に適する時間は、下地のSi層の厚さ、堆積されたSiGe層の厚さ、堆積されたSiGe層のゲルマニウム濃度及び選択された温度でのシリコン中のゲルマニウムの拡散係数に基づいて決定することができる(Sugiiらを参照のこと)。好ましくは、融解温度は、最終[Ge]含有量に依存して、約1050℃−1300℃の融解温度で、1分〜12時間、より好ましくは1〜2時間維持される。従って、冷却することにより凝固させるよりも、得られるシリコンゲルマニウム層濃度が、選択されたアニール温度での固相曲線より下に下がるまでゲルマニウムの拡散をもたらすように、単一の温度が選択される。
【0032】
凝固に続いて、基板は、特定の用途のために所望されるようなさらなる処理に供され得る。典型的には、SiO2キャップ層400は、ケミカルエッチにより除去される。次いで、ストレインドシリコン層が、歪み緩和SiGe層上に、ヘテロエピタキシャリーに堆積される。
【0033】
低い欠陥密度を有する歪み緩和SiGeを形成するためのSPEプロセス(図10)
発明の別の局面において、歪み緩和SiGe層は、固相エピタキシーによって形成される。この実施形態において、エピタキシャル成長はSPEプロセスの間にSiGe/Si界面で分断(disrupt)される。好ましくは、エピタキシャル成長は、SiGe/Si界面に結晶構造が介在することにより分断される。この分断は、例えば、Si層自体の欠陥によって、またはSi層上に形成または堆積された物質によって引き起こされ得るが、これらに限定されない。
【0034】
SPEが分断されるので、基板とエピタキシャル成長層との間の歪みが緩和される。その結果、融解プロセスに関して上記されるように、歪み緩和SiGe層が製造され、そして貫通欠陥形成が最小限にされる。
【0035】
SiGeは、好ましくは、基板上に、アモルファス状または小粒多結晶形態で堆積される。この基板は、例えば、ブランケットシリコンウエハまたはSOIウエハであり得る。
【0036】
SiGeの堆積は、好ましくは、CVDによる。好ましくは、SiGeは、トリシラン及びGeH4、ジゲルマンまたは他のGe前駆物質から堆積される。高温融解プロセスについて上記されるように、アモルファスSiGeを堆積するために、堆積温度は、好ましくは、再成長速度が堆積速度より遅く、しかし商業上許容される堆積速度(好ましくは、100Å/分より高く、より好ましくは約200Å/分〜600Å/分の間)であるのに充分に低い。温度、圧力及びH2キャリアのフローは、所定の温度及びゲルマニウム濃度で堆積速度を最適化するように調整される。1つの実施形態において、SiGeは、475℃の温度で、トリシラン及びGeH4から、CVDによって堆積される。別の実施形態において、堆積温度は500℃である。好ましくは、堆積温度は、約400C〜約600℃の間である。
【0037】
基板上に堆積されるSiGe層の厚さは、歪み緩和SiGe層の中のゲルマニウムの所望の濃度に基づいて決定される。このプロセスはGe拡散なしで実施され得るので、上記の高温融解の場合と異なり、SiGe層の中のゲルマニウムの濃度が処理中に変化する必要はない。従って、層の中の初期ゲルマニウム濃度と最終ゲルマニウム濃度は、好ましくは同一である。
【0038】
しかし、堆積された層におけるゲルマニウム濃度は、欠陥密度を最小限にするために、好ましくは約60%以下、より好ましくは約50%以下である。図7に見出されるように、約60%ゲルマニウム濃度より上では、欠陥密度は、SPEの間に有意に増加する。本明細書中に参考として援用される、米国特許第6,346,732号を参照のこと。従って、堆積されるSiGe層は、好ましくは、約0%〜約60%の間、より好ましくは、約20%〜約50%の間のゲルマニウム濃度を有している。
【0039】
エピタキシャル成長は、基板表面上の1未満の酸化物モノレイヤーの存在によって分断される。1つの実施形態において、酸化物は自然酸化膜である。別の実施形態において、酸化物は、基板上に故意に成長させられる。好ましくは、酸化物は、完全なモノレイヤー未満、より好ましくはモノレイヤーの4分の3未満、なおより好ましくはモノレイヤーの半分未満(3.5×1014cm−2)である。特定の実施形態において、酸化物の半分のモノレイヤーが、堆積温度での酸素環境における加熱によって、基板上に形成される。
【0040】
1つの実施形態において、1層より厚いモノレイヤーの酸化物層が形成される。次いで、酸化物は、エッチングされるかそうでなければ還元されて、少なくとも幾分かの単結晶Siを露出する。例えば、より厚い化学酸化膜が、基板表面上に形成され得る。次いで、この化学酸化膜が、好ましくは、モノレイヤー未満、より好ましくはモノレイヤーの約半分未満までエッチングされる。エッチプロセスは、アモルファスSiGeの堆積の前に実施される。
【0041】
SiGe層の堆積後、固相エピタキシーが実施される。これらの方法は当該分野において周知である。例えば、米国特許第6,346,732号を参照のこと。好ましくは、基板は、約30分間、約500℃〜約900℃の間の温度まで加熱される。
【0042】
1つの実施形態において、自然酸化膜のような酸化物の薄層が、SPEプロセスの前にSiGe層上に形成される。周囲(または任意の酸化雰囲気)にSiGe層を曝露して、SPEプロセスの前に薄い(自然)酸化膜を形成することは、SPEの間の表面の平滑さをさらに改善するのを助け得る。
【0043】
SPE後に、シリコンの層が、SiGe上に、ヘテロエピタキシャリーに堆積され得る。SiGe層の緩んだ性質は、エピタキシャルシリコン層の中に歪みを生む。酸化物がSPEの前にSiGe層上に堆積された場合、酸化物は、好ましくは、シリコン層の堆積の前に除去される。
【0044】
バルク基板上にSPEによって製造され、最上部にストレインドSi層を有する、歪み緩和SiGeを含む層スタックは、層トランスファー技術によって酸化ハンドルウエハの最上部にトランスファーされ、残留SiGeの選択的な除去によってストレインドSi(のみ)オンインシュレーター(sSOI)を形成する。任意の層トランスファー技術(例えば、Smart−Cut/UnibondTM技術(SOITEC(Bernin,France)製)、Bond and Etch−back or Epitaxial−Layer transfer法(ELTRANTM;Canon NY,USA)またはNanocleaveTM layer transfer法(SiGen製(CA,USA)))が用いられ得る。
【0045】
歪み緩和SiGeを形成するためのヘテロエピタキシー、その後の注入及びアニール(図11)
本発明の別の局面において、歪み緩和SiGe層は、Si上のSiGeのヘテロエピタキシー、その後の発泡剤の注入及びSiGe層を緩和するための引き続くアニーリングによって形成される。歪み緩和の間の欠陥の形成は、下部Si層と上部SiGe層との間の結晶界面の分断によって防がれる。例えば、その開示が本明細書中に参考として援用される、Luysberg J.Applied Physics October 15th 2002;Herzogら、IEEE Electron Device Letters 23:485(2002);及びHuangeら、Appl.Phys.Lett 78:1267(2001)を参照のこと。
【0046】
本質的に上に記述されるように、SiGeは、好ましくは、シリコン前駆物質及びゲルマニウム前駆物質からCVDによってエピタキシャリーに堆積される。好ましくは、シリコン前駆物質はトリシランである。1つの実施形態において、ゲルマニウム前駆物質はジゲルマンである。堆積温度は、好ましくは約350℃〜約700℃、より好ましくは約400℃〜約600℃である。
【0047】
SiGe層は、好ましくは、層が堆積温度で緩和する臨界厚さ以下の厚さに堆積される。従って、堆積されたSiGe層は、歪んだままである。臨界厚さが温度に依存するので、堆積は、好ましくは、全体的な層の厚さを最大限にするために、低温で実施される。それがより高いアニーリング温度で緩和するので、より厚い層が好ましい。
【0048】
1つの実施形態において、SiGe層は、約50〜約200nmの厚さ、より好ましくは約100〜約150nmの厚さまで堆積される。
【0049】
ストレインドSiGe層の堆積後、発泡剤(例えば、イオン)は、SiGe層の真下に、好ましくはSi/SiGe界面もしくはその下に注入される。より好ましくは、発泡剤は、Si/SiGe界面の下約50nm〜約100nmに注入される。1つの実施形態において、発泡剤はH+である。別の実施形態において、発泡剤はHe+である。
【0050】
発泡剤は、Si/SiGe界面で結晶構造を中断させるのに十分な量注入される。特定の実施形態において、約1×1016イオンcm−2〜約1×1017イオンcm−2が注入される。
【0051】
Si/SiGe界面での酸素の注入も企図される。特に、酸素の注入が、SOI基板上に充分に緩和されたSiGe層を形成するために用いられ得る。例えば、本明細書中に参考として援用される、Sugiyamaら、Thin Solid Films 369:199(2000)を参照のこと。
【0052】
引き続くSiGe層のアニーリングは、層の緩和を導く。好ましくは、アニーリングは、約400℃〜約1000℃の間、より好ましくは約700℃〜約850℃の間の温度で、実施される。アニーリングは、好ましくは、約1分〜約12時間、より好ましくは約1分〜約1時間、より好ましくは10分間実行される。アニーリング温度では、泡は、注入された発泡剤(例えばHまたはHe)から形成され、そしてパンチアウト転位ループを作り出す。この転位ループは、Si/SiGe界面まで移動するかそうでなければ広がり、不整合な転位を緩和する歪みを形成する。さらに、層が臨界厚さ未満に堆積されるので、それは、引き続き、アニールプロセスまで歪んだままである(この点において、点緩和は、注入により作り出された欠陥と適応している)。従って、広がった結晶欠陥(例えば、貫通転位)が回避される。好ましくは、107貫通転位未満が、SiGe層中に存在し、より好ましくは105未満、そしてなおより好ましくは103未満である。
【0053】
Siキャップ層は、好ましくは、SiGe層上に堆積されて、ストレインドシリコン層を作り出す。1つの実施形態において、SiGeキャップ層は、アニーリングの後に堆積される。しかし、好ましくは、キャップ層は、アニーリングの前に堆積される。例えば、約10〜約15nm厚さのストレインドシリコンのキャップ層は、アニーリング前に、ストレインドSiGe層上に堆積され得る。
【0054】
さらなる実施形態において、得られる層スタックは、ハンドルウエハに移送される。
【0055】
前述の本発明は、特定の好ましい実施形態を用いて記載されたが、その他の実施形態は、本明細書中の開示を考慮して当業者に明白となる。従って、本発明は、好ましい実施形態の引用によって限定されることは意図されず、もっぱら添付の特許請求の範囲を参照して定義されることが意図される。
【特許請求の範囲】
【請求項1】
シリコン−オン−インシュレーター(SOI)基板上で、化学気相成長(CVD)法によって、第1のゲルマニウム濃度を有するアモルファスSiGe層をドーパントの1以下のモノレイヤー上に堆積すること;
該アモルファスSiGe層上にSiO2層を堆積すること;及び
該SiO2層を堆積した後、1000℃より高い温度で該アモルファスSiGe層を融解することにより、該第1のゲルマニウム濃度よりも低い第2のゲルマニウム濃度を有するSiGe部分を有するSiGe−オン−インシュレーター基板を形成すること;
を含む、
SiGe−オン−インシュレーター(SiGe−on insulator)基板を形成する方法。
【請求項2】
該アモルファスSiGe層が、トリシラン及びGeH4である前駆体を用いて堆積される、請求項1に記載の方法。
【請求項3】
該アモルファスSiGe層が400℃〜600℃の間の堆積温度で堆積される、請求項2に記載の方法。
【請求項4】
前記ドーパントが、B、P、As、Sb及びCからなる群より選択される、請求項1に記載の方法。
【請求項5】
前記アモルファスSiGe層が、SPEまたはRNGに起因するその再成長の速度より速い速度で堆積される、請求項1に記載の方法。
【請求項6】
該SOI基板が、50Å〜500Åの間の厚さの内在するシリコン層を有する、請求項1に記載の方法。
【請求項7】
前記SiGe層が、20%〜60%の間のゲルマニウム濃度を有する、請求項1に記載の方法。
【請求項8】
SiO2層の堆積が、アモルファスシリコン層を堆積すること及び該アモルファスシリコン層を酸化することを含む、請求項1に記載の方法。
【請求項9】
CVDによって、第一Si層上に、トリシラン及びゲルマニウム前駆物質からSiGe層を堆積し、それによって該第一Si層と該SiGe層との間に界面(interface)を形成すること;
該堆積されたSiGe層を歪み緩和単結晶構造へと変換すること;及び
該歪み緩和SiGe層上に第二Si層をヘテロエピタキシャリーに堆積して、ストレインド第二Si層を形成すること、
を含み、該歪み緩和SiGe層が107未満の貫通転位を有し、
前記ストレインドSiGe層の歪み緩和単結晶構造への変換が、該SiGe層を堆積する前であり且つ固相エピタキシーを実施する前に、1以下のモノレイヤーのドーパントを存在させることを含む、緩和SiGe層上にストレインドシリコン層を形成する方法。
【請求項10】
前記SiGe層が、堆積される際、アモルファスである、請求項9に記載の方法。
【請求項11】
前記SiGe層が、堆積される際、ストレインドヘテロエピタキシャル層である、請求項9に記載の方法。
【請求項12】
前記SiGe層が、該SiGe層の堆積の間、その温度で、その臨界厚さ未満の厚さで堆積される、請求項11に記載の方法。
【請求項13】
前記ストレインドSiGe層の歪み緩和単結晶構造への変換が、前記第一Si層と前記SiGe層との間の界面の下に発泡剤を注入(implant)することを含む、請求項11に記載の方法。
【請求項14】
前記発泡剤が、He及びHからなる群より選択される、請求項13に記載の方法。
【請求項15】
前記ストレインドSiGe層の変換が、前記SiGe層をアニーリングすることをさらに含む、請求項14に記載の方法。
【請求項16】
前記界面が、前記第一Si層上の、モノレイヤーの半分以下の酸化物の存在によって分断される、請求項9に記載の方法。
【請求項17】
前記界面が、不整合転位の存在によって分断される、請求項9に記載の方法。
【請求項18】
前記第一Si層がSOI基板の一部であり、そして前記ストレインドSiGe層の歪み緩和単結晶構造への変換が、該SiGe層を融解することを含む、請求項9に記載の方法。
【請求項19】
融解が、ゲルマニウムを、前記SiGe層から前記第一Si層を通って酸化物界面まで拡散させることを含む、請求項18に記載の方法。
【請求項20】
該SOI基板が、酸化物の部分を覆っているシリコンの部分を有し、
該アモルファスSiGe層を融解することが、該SOI基板のシリコンの部分を融解することをさらに含む、請求項1に記載の方法。
【請求項21】
該SOI基板が、酸化物の部分を覆っているシリコンの部分を有し、
該アモルファスSiGe層を融解することが、該SOI基板のシリコンの部分にゲルマニウムを拡散させることをさらに含む、請求項1に記載の方法。
【請求項22】
該SOI基板が、酸化物の部分を覆っているシリコンの部分を有し、
該SiGe−オン−インシュレーター基板のSiGeの部分を、該酸化物の部分に接触させる、請求項1に記載の方法。
【請求項23】
該SiGe−オン−インシュレーター基板のSiGeの部分が、105cm−2未満の欠陥密度を有する、請求項22に記載の方法。
【請求項24】
該SiGe−オン−インシュレーター基板のSiGeの部分が、103cm−2未満の欠陥密度を有する、請求項1に記載の方法。
【請求項25】
該第2のゲルマニウム濃度が50%以下である、請求項1に記載の方法。
【請求項26】
該SiGe−オン−インシュレーター基板のSiGeの部分が、実質的に均一なゲルマニウム濃度を有する、請求項1に記載の方法。
【請求項1】
シリコン−オン−インシュレーター(SOI)基板上で、化学気相成長(CVD)法によって、第1のゲルマニウム濃度を有するアモルファスSiGe層をドーパントの1以下のモノレイヤー上に堆積すること;
該アモルファスSiGe層上にSiO2層を堆積すること;及び
該SiO2層を堆積した後、1000℃より高い温度で該アモルファスSiGe層を融解することにより、該第1のゲルマニウム濃度よりも低い第2のゲルマニウム濃度を有するSiGe部分を有するSiGe−オン−インシュレーター基板を形成すること;
を含む、
SiGe−オン−インシュレーター(SiGe−on insulator)基板を形成する方法。
【請求項2】
該アモルファスSiGe層が、トリシラン及びGeH4である前駆体を用いて堆積される、請求項1に記載の方法。
【請求項3】
該アモルファスSiGe層が400℃〜600℃の間の堆積温度で堆積される、請求項2に記載の方法。
【請求項4】
前記ドーパントが、B、P、As、Sb及びCからなる群より選択される、請求項1に記載の方法。
【請求項5】
前記アモルファスSiGe層が、SPEまたはRNGに起因するその再成長の速度より速い速度で堆積される、請求項1に記載の方法。
【請求項6】
該SOI基板が、50Å〜500Åの間の厚さの内在するシリコン層を有する、請求項1に記載の方法。
【請求項7】
前記SiGe層が、20%〜60%の間のゲルマニウム濃度を有する、請求項1に記載の方法。
【請求項8】
SiO2層の堆積が、アモルファスシリコン層を堆積すること及び該アモルファスシリコン層を酸化することを含む、請求項1に記載の方法。
【請求項9】
CVDによって、第一Si層上に、トリシラン及びゲルマニウム前駆物質からSiGe層を堆積し、それによって該第一Si層と該SiGe層との間に界面(interface)を形成すること;
該堆積されたSiGe層を歪み緩和単結晶構造へと変換すること;及び
該歪み緩和SiGe層上に第二Si層をヘテロエピタキシャリーに堆積して、ストレインド第二Si層を形成すること、
を含み、該歪み緩和SiGe層が107未満の貫通転位を有し、
前記ストレインドSiGe層の歪み緩和単結晶構造への変換が、該SiGe層を堆積する前であり且つ固相エピタキシーを実施する前に、1以下のモノレイヤーのドーパントを存在させることを含む、緩和SiGe層上にストレインドシリコン層を形成する方法。
【請求項10】
前記SiGe層が、堆積される際、アモルファスである、請求項9に記載の方法。
【請求項11】
前記SiGe層が、堆積される際、ストレインドヘテロエピタキシャル層である、請求項9に記載の方法。
【請求項12】
前記SiGe層が、該SiGe層の堆積の間、その温度で、その臨界厚さ未満の厚さで堆積される、請求項11に記載の方法。
【請求項13】
前記ストレインドSiGe層の歪み緩和単結晶構造への変換が、前記第一Si層と前記SiGe層との間の界面の下に発泡剤を注入(implant)することを含む、請求項11に記載の方法。
【請求項14】
前記発泡剤が、He及びHからなる群より選択される、請求項13に記載の方法。
【請求項15】
前記ストレインドSiGe層の変換が、前記SiGe層をアニーリングすることをさらに含む、請求項14に記載の方法。
【請求項16】
前記界面が、前記第一Si層上の、モノレイヤーの半分以下の酸化物の存在によって分断される、請求項9に記載の方法。
【請求項17】
前記界面が、不整合転位の存在によって分断される、請求項9に記載の方法。
【請求項18】
前記第一Si層がSOI基板の一部であり、そして前記ストレインドSiGe層の歪み緩和単結晶構造への変換が、該SiGe層を融解することを含む、請求項9に記載の方法。
【請求項19】
融解が、ゲルマニウムを、前記SiGe層から前記第一Si層を通って酸化物界面まで拡散させることを含む、請求項18に記載の方法。
【請求項20】
該SOI基板が、酸化物の部分を覆っているシリコンの部分を有し、
該アモルファスSiGe層を融解することが、該SOI基板のシリコンの部分を融解することをさらに含む、請求項1に記載の方法。
【請求項21】
該SOI基板が、酸化物の部分を覆っているシリコンの部分を有し、
該アモルファスSiGe層を融解することが、該SOI基板のシリコンの部分にゲルマニウムを拡散させることをさらに含む、請求項1に記載の方法。
【請求項22】
該SOI基板が、酸化物の部分を覆っているシリコンの部分を有し、
該SiGe−オン−インシュレーター基板のSiGeの部分を、該酸化物の部分に接触させる、請求項1に記載の方法。
【請求項23】
該SiGe−オン−インシュレーター基板のSiGeの部分が、105cm−2未満の欠陥密度を有する、請求項22に記載の方法。
【請求項24】
該SiGe−オン−インシュレーター基板のSiGeの部分が、103cm−2未満の欠陥密度を有する、請求項1に記載の方法。
【請求項25】
該第2のゲルマニウム濃度が50%以下である、請求項1に記載の方法。
【請求項26】
該SiGe−オン−インシュレーター基板のSiGeの部分が、実質的に均一なゲルマニウム濃度を有する、請求項1に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−231165(P2012−231165A)
【公開日】平成24年11月22日(2012.11.22)
【国際特許分類】
【出願番号】特願2012−153053(P2012−153053)
【出願日】平成24年7月6日(2012.7.6)
【分割の表示】特願2006−521223(P2006−521223)の分割
【原出願日】平成16年7月21日(2004.7.21)
【出願人】(500019890)エーエスエム アメリカ インコーポレイテッド (60)
【Fターム(参考)】
【公開日】平成24年11月22日(2012.11.22)
【国際特許分類】
【出願日】平成24年7月6日(2012.7.6)
【分割の表示】特願2006−521223(P2006−521223)の分割
【原出願日】平成16年7月21日(2004.7.21)
【出願人】(500019890)エーエスエム アメリカ インコーポレイテッド (60)
【Fターム(参考)】
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