【課題】シールリングの内側領域生じたクラックを低コストで検出することができる半導体装置を提供する。
【解決手段】図２に示すように、本実施形態に係る半導体装置は、多層配線層と、内部回路領域３と、多層配線層に形成され、内部回路領域３を囲うシールリング２２０と、平面視で内部回路領域３とシールリング２２０とに挟まれた領域に設けられているＴＥＧ２００と、を含んでいる。ＴＥＧ２００は、多層配線層の少なくとも２層それぞれに設けられ、互いに接続する導体パターン７と、Ｐ型ウェル１３と、Ｎ型ウェル１４とによって構成されている。Ｐ型ウェル１３とＮ型ウェル１４は、平面視で交互に互いに接続された状態で配置されており、Ｐ型ウェル１３とＮ型ウェル１４のいずれか一つに導体パターン７が接続されている。 （もっと読む）

【課題】溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できるような半導体装置を提供する。
【解決手段】ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜に埋め込まれた下層溝配線１を備えている。ＴＥＧ２００は、第１絶縁膜８０（図示せず）の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。 （もっと読む）

【課題】評価用ＴＥＧにおいて、ビアエッチングによる層間膜換算におけるオーバーエッチング量を数値化する。
【解決手段】第１の層間絶縁膜１２上の、ＶＩＡ実寸測定用パターン２の形成領域には下部配線を設けずに、ＶＩＡ抵抗測定用パターン４の形成領域には下部配線１４を設け、この上に第２の層間絶縁膜１６を生成する。この第２の層間絶縁膜１６に、エッチングによりビアホール２０ａを形成した後、導電性部材を堆積させてビアＴＥＧ２０を形成する。下層に下部配線１４が配置されたビアＴＥＧ２０（２０４）のビアホール深さｂと下層に下部配線１４が配置されないビアＴＥＧ２０（２０２）のビアホール深さａとの比からオーバーエッチング率（量）を演算する。 （もっと読む）

【課題】機能素子形成領域との乖離が少ないモニター用マーク形成領域において、配線形状並びに配線層間膜の膜厚・膜質を正確に計測し、かつモニター用マーク形成領域における下層パターンと上層パターンとの重ね合わせずれの正確な測定が可能な半導体装置を提供する。
【解決手段】モニター用マーク形成領域の下層配線層Ｍａのパターンは、機能素子形成領域の下層配線層Ｍａのパターンと同じパターン幅およびパターンピッチを有する部分を含む。モニター用マーク形成領域の下層配線層Ｍａのパターンと配線溝ＴＲｂ（または上層配線層Ｍｂ）のパターンとは３μｍ〜１００μｍ□の広さを有する矩形領域Ｒ内において、繰り返しパターンを有しており、かつ互いに同じ方向に平行に延びている。 （もっと読む）

【課題】イメージシフトの際、両立が困難であった、広い偏向領域と高い寸法計測再現性とを両立できる荷電粒子線装置を提供する。
【解決手段】荷電粒子源１０１、偏向手段（１０３、１０４、１０５等）、焦点位置変更手段（１０６、１０８）を制御すると共に検出器１１９により検出された電気信号により画像用データを作成する制御演算部１２１と、撮像条件ごとに登録された補正係数を保存する記録部１２０を有する荷電粒子線装置において、制御演算部は、焦点位置を変えながら複数の画像を取得し、画像内のマークの位置ずれ量と、記録部に登録された補正係数にもとづいて、計測用画像を取得する際に、荷電粒子線のランディング角が垂直となるように光学条件を制御する。 （もっと読む）

【課題】ＴＥＧによる検査結果を容易に確認できるようにしつつ、ＴＥＧの占有面積を小さくする。
【解決手段】ＴＥＧ群３００は、第１テスト用パッド３１０、第２テスト用パッド３１２、及び複数のＴＥＧ（例えば第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０）を有している。複数のＴＥＧは、電気回路上、第１テスト用パッド３１０と第２テスト用パッド３１２の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。本実施形態において、ＴＥＧ群３００を構成するＴＥＧは、ＯＢＲＩＣＨ（Optical Beam Induced Resistance Change）用のＴＥＧである。 （もっと読む）

【課題】正確な検査を短時間で行うことができる欠陥検出装置、欠陥検出方法、及び欠陥検出プログラムを提供する。
【解決手段】配線を有する試料３０に対して電荷を与えることで、与えられた電荷に応じて輝度が変化する画像を、試料３０の配線の方向における異なる箇所で取得する画像取得装置１０と、試料の画像から、欠陥箇所に対応する輝度の不連続点の位置を求める不連続点特定部２３と、複数枚の試料の画像中における輝度の不連続点の位置を比較して、複数枚の画像を取得した箇所の間に、欠陥が存在するか否かを判定する判定部２４と、を備える。 （もっと読む）

【課題】チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができる、半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、内部回路と、内部回路と電気的に接続されるとともに、検査装置に接続された複数の探針がそれぞれ接触する複数のパッドを備える。少なくとも２つのパッド２ａ、２ｂの間に、当該２つのパッド２ａ、２ｂを電気的に接続するとともに、所定の電流を印加することにより、恒久的に、電気的に切断されるヒューズ素子４が設けられる。パッド２ａ、２ｂの間の抵抗値を測定することで、針ずれの有無を検知することができる。その後、ヒューズ素子を切断し、内部回路の検査が実施される。 （もっと読む）

【課題】半導体チップに部分的に大きな電流が流れるのを抑制する技術を提供することを目的とする。
【解決手段】半導体装置は、ゲート電極５を有する半導体チップ１と、半導体チップ１の表面に設けられ、当該表面にかかる応力を検出する応力検出用素子７とを備える。そして、半導体装置は、応力検出用素子７で検出された応力に基づいて、ゲート電極５に印加される制御信号を制御する。また、平面視において半導体チップ１の中央部にかかる応力を検出する応力検出用素子７が、第１応力検出用素子７−１として設けられ、平面視において半導体チップ１の外周部にかかる応力を検出する応力検出用素子７が、第２応力検出用素子７−２として設けられることが好ましい。 （もっと読む）

【課題】製品の半導体チップ毎にシート抵抗を測定することが可能で、また、ウェーハ全面にわたってシート抵抗を測定することが可能なシート抵抗の測定方法を提供する。
【解決手段】半導体装置に形成される寄生トランジスタのコレクタ電流を、エピタキシャル層の不純物濃度及び厚さを変化させて測定するとともに、半導体装置の近傍に形成したＴＥＧにおけるエピタキシャル層のシート抵抗を測定することにより、半導体装置に形成される寄生トランジスタのコレクタ電流とエピタキシャル層のシート抵抗との関係を示す検量線を作成する第１ステップと、測定対象の半導体装置における寄生トランジスタのコレクタ電流を測定するとともに当該コレクタ電流の値を上記した検量線に当てはめることにより、エピタキシャル層のシート抵抗を算出する第２ステップとをこの順序で含むシート抵抗の測定方法。 （もっと読む）

【課題】活性領域と素子分離絶縁膜との段差を精度よく評価する技術を提供する。
【解決手段】半導体基板１０に形成されたトレンチに埋め込まれた素子分離絶縁膜１８と、前記半導体基板１０に形成され不純物を含む活性領域３６と、前記活性領域３６と前記素子分離絶縁膜１８との間の段差を測定するための前記活性領域３６の幅Ｗ１〜Ｗ７が異なる複数の段差測定部５２ａ〜５２ｇと、を具備する評価素子によって前記段差を測定し、この測定結果に基づき、ゲート寸法を調整する。 （もっと読む）

【課題】シリコン以外の半導体で形成される半導体素子で使用可能なＴＥＧを有する半導体装置およびその製造方法を提供する。
【解決手段】ＳＢＤ部２ａと、ＳＢＤ部２ａの電気特性を測定するためのＴＥＧ部３ａと、を備えた半導体装置１ａであって、ＳＢＤ部２ａは、ｎ型のＳｉＣドリフト層８と、ＳｉＣドリフト層８上に、ＳｉＣドリフト層８の表面９と接触して形成された第１のショットキー電極１３と、を有し、ＴＥＧ部３ａは、ＳｉＣドリフト層８の表面９を含む箇所に形成されたｐ型のイオン注入層１８ａと、ＳｉＣドリフト層８上に、ＳｉＣドリフト層８の表面９と接触して形成された第２のショットキー電極２１ａと、第２のショットキー電極２１ａと電気的に接続され、ＳｉＣドリフト層８とは接触しないようにイオン注入層１８ａ上に形成された電極パッド２２と、を有する （もっと読む）

【課題】半導体装置の小型化を図りつつ、正確な故障箇所の位置の特定を可能とする。
【解決手段】半導体基板１０の他面に溝部を形成する工程と、部品２０と溝部の位置関係を示すレイアウトデータを取得する工程と、部品２０に電圧を印加することにより、部品２０の故障箇所５０を発光させるとともに、故障箇所５０からの発光を溝部の内部へ伝播させる工程と、故障箇所５０からの発光により生じる第１の発光部の位置、および故障箇所５０からの発光が溝部の内部を伝播することによって生じる第２の発光部の位置を他面側から検出する工程と、第１の発光部の位置および第２の発光部の位置から、溝部の位置を推定する工程と、推定した溝部の位置に対する第１の発光部の相対位置と、レイアウトデータにおける溝部の位置とを用いて、故障箇所を特定する工程と、を備える。 （もっと読む）

【課題】メッキ不良を検出するパターンを小型化すること。
【解決手段】上面に凹部が形成された絶縁膜と、前記第凹部内に埋め込まれたメッキ金属層１０、１４と、を含み前記メッキ金属層のメッキの不良を検出するパターンを具備し、前記パターン内の外側の第１領域Ｒｏｕｔにおける前記絶縁膜の上面の表面積は、前記パターン内の前記第１領域の内側に位置する第２領域Ｒｉｎにおける前記絶縁膜の上面の表面積とは、異なる評価素子。 （もっと読む）

【課題】製造上のばらつきの影響がないパターン付き標準ウエハを実現する。
【解決手段】標準ウエハ４となるウエハ上にパターン幅２３０ｎｍで、一定のパターンピッチＸを有する複数のパターンからなるチップ１を形成する。そして、チップ１の隣のチップ２は、パターン幅を同一とし、パターンピッチにわずかな差（Δｄ）を持たせる（パターンピッチＸ＋Δｄ）。さらにその隣のチップ３のパターンピッチを２Δｄだけ差をもたせる（パターンピッチＸ＋２Δｄ）。以降、パターンピッチはＸ＋ｎΔｄとなっていく（ｎは３以上の自然数である）。パターンの幅自体に意識的にばらつきを持たせる必要はなく、パターンの幅はウエハ製造上の最適の条件で設定可能であり、パターンのピッチを一定値ずつ増加させることにより、装置を校正する上で必要する特性を創出する。 （もっと読む）

【課題】ＴＥＧパターンより上の層を除去しなくてもＴＥＧパターンを用いた検査を行うことができるようにする。
【解決手段】複数の配線層２００，３００，４００は第１ＴＥＧパターン３０の上に形成されている。複数の配線層２００，３００，４００には、それぞれ配線２４２，３４２，４４２及び複数のダミーパターン２２４，３２４，４２４が形成されている。電極パッド４４４は、最上層の配線層４００に形成されている。そして平面視において、第１ＴＥＧパターン３０は、いずれの配線２４２，３４２，４４２及びダミーパターン２２４，３２４，４２４にも重なっていない。 （もっと読む）

【課題】剥離が発生した段階を知ることのできるテスト方法の提供。
【解決手段】前記複数の剥離補強ブロック２−１，２，３，４の各々は、複数の配線層に形成された配線群と、前記複数の配線層間で前記配線群を電気的に接続する、導体ホールとを備える。前記テスト回路１は、前記複数の剥離補強ブロックに対応して設けられた、複数のデータ保持回路と、前記複数の剥離補強ブロックの各々の一端に、テスト信号を供給する、テスト信号供給端と、前記複数のデータ保持回路に接続された、不揮発性の記憶回路とを備える。前記複数のデータ保持回路の各々は、対応する前記各剥離補強ブロックの他端から前記テスト信号に応じて出力される信号をテスト結果データとして保持する。前記不揮発性の記憶回路は、前記各データ保持回路に保持された前記テスト結果データを、前記各データ保持回路と対応付けて記憶するように、前記各データ保持回路と接続されている。 （もっと読む）

【課題】ウエハの製造を分析するための機構を提供する。
【解決手段】ウエハが部分的に製造された状態である時点からでも、ウエハの製造を分析することができる。特定の性能パラメータ値は、ウエハのダイの能動領域の複数の箇所で決定することができる。特定の性能パラメータが、製造の特定の製造プロセスを示すことは周知である。このとき、評価情報は、複数の箇所における性能パラメータ値の変動に基づいて得ることができる。これは、ダイから生成されるチップの有用性に影響を及ぼさずに実施可能である。評価情報は、性能パラメータ値が示した特定の製造プロセスを含む１つ以上のプロセスが実施された方法を評価するために使用することができる。 （もっと読む）

【課題】より多数のリソグラフィ用合わせマークおよびＰＣＭを設けることができ、かつＰＣＭによる情報の漏えいを防止することができる半導体装置の製造方法を提供する。
【解決手段】複数の第１半導体チップ領域ＣＲａに挟まれる第１スクライブ領域ＳＣａの一部には、第１領域ＲＡおよび第２領域ＲＢが平行に配置されている。第１領域ＲＡには、能動素子（トランジスタなど）および受動素子（抵抗、容量など）の少なくともいずれかの電気的評価を行うための第１モニター、寸法管理を行うための第２モニター、および、膜厚測定を行うための第３モニターから選択された少なくとも１つのモニターが配置されている。第２領域ＲＢにはリソグラフィ用合わせマークが配置されている。切断する工程において第１領域ＲＡが切り落とされる。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、素子破壊によってノード間の電気的接続を制御する電流制御素子を有する半導体装置の信頼性を高める。
【解決手段】本発明による半導体装置の製造方法は、半導体ウエハ１上に形成された素子特性抽出用パタン３０の素子特性を測定するステップと、測定された素子特性を、素子特性抽出用パタン３０に対応付けられた電流制御素子２０の素子特性として抽出するステップと、抽出された素子特性に基づいて、半導体ウエハ１上におけるノード間に形成された電流制御素子２０に供給するエネルギーを設定するステップと、設定されたエネルギーを電流制御素子に供給し、電流制御素子の素子破壊によってノード間の電気的接続を不可逆的に制御するステップとを具備する。 （もっと読む）