半導体装置および半導体装置の製造方法
【課題】溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できるような半導体装置を提供する。
【解決手段】ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜に埋め込まれた下層溝配線１を備えている。ＴＥＧ２００は、第１絶縁膜８０（図示せず）の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。
【解決手段】ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜に埋め込まれた下層溝配線１を備えている。ＴＥＧ２００は、第１絶縁膜８０（図示せず）の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）において多層配線層の配線に、Ｃｕ配線が用いられることが増えている。Ｃｕ配線は、絶縁膜に形成された溝に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて埋め込まれる。
【０００３】
特許文献１および２には、半導体装置における溝配線のＣＭＰ条件を評価する評価用基板、あるいは評価方法が開示されている。特許文献１では、オーバープレーティングの影響を評価することができる。この方法では、Ｌ／Ｓパターンにおける配線間ショートをチェックするためのパターンを複数種類形成している。そして、ＣＭＰ条件の研磨時間をオーバー方向に変更しながら、電気特性の歩留まりを評価している。特許文献２では、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の中央付近の２つ配線溝の間に配されている絶縁膜の厚さを、光学測定している。これによって、密集した配線溝に生じたエロージョンを評価している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０１１２４号公報
【特許文献２】特開２０００−５８６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できる半導体装置が必要である。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
代表的な実施の形態による半導体装置は、多層配線層中に設けられたＴＥＧを備え、上記ＴＥＧは、
上記多層配線層中の第１絶縁膜の表層に埋め込まれた下層導体パターンと、
上記第１絶縁膜上及び上記下層導体パターン上に形成された第２絶縁膜と、
上記第２絶縁膜の表層に埋め込まれ、又は上記第２絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、を有する。
【０００７】
本発明の別の実施形態によれば、本発明によれば、多層配線層中に設けられたＴＥＧと、
上記多層配線層中の第１絶縁膜に埋め込まれた下層溝配線と、
を備え、
上記ＴＥＧは、
上記第１絶縁膜の表層に埋め込まれた下層導体パターンと、
上記第１絶縁膜上及び上記下層導体パターン上に形成された第２絶縁膜と、
上記第２絶縁膜の表層に埋め込まれ、又は上記第２絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、
上記第２絶縁膜内に位置しており、上記複数の上層導体パターンそれぞれに対して設けられ、上記上層導体パターンを上記下層導体パターンに接続するビアと、
を有する半導体装置が提供される。
【０００８】
また本発明の別の実施形態によれば、多層配線層における第１絶縁膜の表層に埋め込まれた下層導体パターンと、
上記第１絶縁膜上及び上記下層導体パターン上に形成された第２絶縁膜と、
上記第２絶縁膜の表層に埋め込まれ、又は上記第２絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、
を含み、
各上記上層導体パターンは、上記下層導体パターンと、上記第２絶縁膜とによって互いに異なる容量素子を形成している半導体装置が提供される。
【０００９】
また本発明の別の実施形態によれば、第１絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、
上記下層導体パターン上および上記下層溝配線上に、層間絶縁膜を成膜する工程と、
上記層間絶縁膜上または上記層間絶縁膜内に、上記下層導体パターンと対向するように複数の上層導体パターンを形成する工程と、
上記スクライブ線内に形成した上記下層導体パターン、上記層間絶縁膜、上記上層導体パターンをＴＥＧとして用い、上記ＴＥＧを検査することによって、上記下層溝配線を評価する工程と、を含む半導体装置の製造方法が提供される。
【００１０】
また本発明の別の実施形態によれば、第１絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、
上記下層導体パターン上および上記下層溝配線上に、層間絶縁膜を成膜する工程と、
上記層間絶縁膜中に複数のビアを設ける工程と、
上記複数のビアによって、上記下層導体パターンを接続する複数の上層導体パターンを形成する工程と、
上記スクライブ線内に形成した上記下層導体パターン、上記複数のビア、上記複数の上層導体パターンをＴＥＧとして用い、上記ＴＥＧを検査することによって、上記下層溝配線を評価する工程と、を含む半導体装置の製造方法が提供される。
【００１１】
本発明によれば、ＴＥＧを用いることによって、上層導体パターンと下層溝配線との距離の分布を求めることができる。この時、ＴＥＧ内に設けられた下層溝配線と、半導体チップ内に設けた下層溝配線は、同時に形成され、かつ同一層に設けられている。このため、ＴＥＧを評価することにより、下層溝配線に形成したディッシングの深さの傾向を知ることができる。
【発明の効果】
【００１２】
本発明によれば、溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は本実施形態に係る配線評価方法の一例を示す図、（ｂ）は（ａ）に示したＡ領域の拡大図である。
【図２】本実施形態に係るＴＥＧの断面図である。
【図３】本実施形態に係るＴＥＧの平面図である。
【図４】本実施形態に係るＴＥＧの配線接続を説明するための断面図である。
【図５】本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】本実施形態に係るＴＥＧの断面図である。
【図１０】本実施形態に係るＴＥＧの平面図である。
【図１１】本実施形態に係るＴＥＧの配線接続を説明するための断面図である。
【図１２】本実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施形態）
図１は、（ａ）は本実施形態に係る配線評価方法の一例を示す図、（ｂ）は（ａ）に示したＡ領域の拡大図である。
図１（ａ）に示すように、半導体ウェハには、複数のチップ領域３０が設けられている。そして、チップ領域３０の間にはスクライブ線５０が設けられている。ＴＥＧ２００は、スクライブ線５０内に配置されている。
【００１６】
本実施形態に係る半導体装置において、多層配線層は、基板に設置されたトランジスタの上に配されている。また、多層配線層上部には複数の電極パッド（ＰＡＤ）を有した構成となっている。
【００１７】
また、図１（ｂ）に示すように、チップ領域３０内にも、下層導体パターン１と同じ層構造を有する下層溝配線２が設けられている。下層溝配線２は、下層導体パターン１と同一層に設けられている。これによって、ＴＥＧ２００の電気特性を検査した場合、チップ領域３０に配された下層溝配線２における配線構造が、正常に形成されているかどうか評価出来る。さらに下層導体パターン１は、下層溝配線２と同じ幅を有する配線構造を有していることが好ましい。
【００１８】
図２は、本実施形態に係るＴＥＧ２００の断面図である。
ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜８０に埋め込まれた下層導体パターン１を備えている。ＴＥＧ２００は、第１絶縁膜８０の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。
【００１９】
なお、１つの上層導体パターン１０、下層導体パターン１、および第２絶縁膜２０は、１つの容量素子を形成している。ＴＥＧ２００は、上層導体パターン１０を複数有しているため、複数の容量素子を有することになる。これら複数の容量素子は、多層配線層に設けられた電極パッドと接続している。また、複数のＴＥＧ２００が同一層に形成されていても良い。このとき、複数の各ＴＥＧ２００において同じ位置に設けられた各上層導体パターン１０は、それぞれ同じ電極パッドに接続している。さらに、これら複数のＴＥＧ２００は、電気パッドに対して並列に接続していることが好ましい。
【００２０】
図３は、本実施形態に係るＴＥＧの平面図である。図３では第２絶縁膜２０は省略し、上層導体パターン１０と下層導体パターン１との平面視上の位置関係が分かるように図示されている。下層導体パターン１に形成されたディッシング形状の深さは、下層導体パターン１の端部であるほど小さく、中心部に近づくほど大きくなることが多い（図２矢印）。さらに、下層導体パターン１に生じたディッシング形状の深さの最大値は、下層導体パターン１の幅が広がるほど大きくなる。このため、ＴＥＧ２００において、複数の上層配線１０は、平面視で下層溝配線１の中心を通る直線に沿って設けられていることが好ましい。
【００２１】
図４は、本実施形態に係るＴＥＧの配線接続を説明するための断面図である。複数のＴＥＧ２００は、電気パッドに対して並列に接続している。そして、各ＴＥＧ２００において、同一箇所に配された上層導体パターン１０には同じ電気信号が入力される。また、各上層導体パターン１０から出力された信号を出力するため、各ＴＥＧ２００における下層導体パターン１はＰＡＤ＿Ｌに対して、並列に接続している。
【００２２】
ＴＥＧ２００が並列に接続されることにより、複数のＴＥＧ２００の内、互いに同一の場所に位置する容量素子の容量が積算される。そして、ＴＥＧ２００の数が多ければ多いほど、測定感度は向上する。これは、個々のＴＥＧ２００における電気容量の和が、積算されることによって、大きくなるためである。
【００２３】
図５−８は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。
図５の３０はチップ内の一部領域を示し、５０はＴＥＧ２００近傍のみを示している。図５に示すように、まず、下地層間膜６０を成膜し、その上に溝配線エッチング用ストッパ膜７０と第１絶縁膜８０を順次成膜する。ＴＥＧ２００は、チップ内に配置しても良いし、スクライブ領域に形成しても良い。
【００２４】
次に、図６に示すように、第１絶縁膜８０に対し、リソグラフィーとドライエッチングを行う。これによって、配線溝が形成される。
【００２５】
次に、図７に示すように、各配線溝の内部および第１絶縁膜８０上に、バリアメタル（シードメタル）を薄く成膜し、この膜を用いてめっき法により下層導体パターン１となる金属膜を成膜する。ここで用いる金属膜としては、銅等が用いられる。
【００２６】
次に、第１絶縁膜８０上に位置する金属膜を、ＣＭＰ法を用いて除去する。これにより、５０の領域に示すＴＥＧ２００内の下層導体パターン１およびチップ内の一部領域３０内の下層溝配線２が、それぞれ形成される。チップ内の下層溝配線２は、チップ内の配線として用いられる。
【００２７】
次に、図８に示すように、下層導体パターン１および下層溝配線２を含む全面に第２絶縁膜２０を成膜する。このとき、第２絶縁膜２０の表層が平坦になるよう、必要に応じて第２絶縁膜２０に対しＣＭＰ研磨を行う。また、第２絶縁膜２０として成膜する材料は、シリコン基板（ＳｉＯ２）やカーボンドープシリコン酸化膜（ＳｉＯＣ）等が用いられる。
【００２８】
次に、スクライブ線５０内に位置する第２絶縁膜２０上に、あるいは第２絶縁膜に埋め込むように上層導体パターン１０を形成する。上層導体パターン１０は、ダマシン法により形成されてもよいし、例えば、Ａｌ層をパターニングすることにより形成されてもよい。
【００２９】
次に、上層導体パターン１０、および第２絶縁膜２０上に必要な層数の配線層および電極パッドが形成される。このとき最上層の配線層には、電極パッドが形成される。
【００３０】
次に、各電極パッド間（ＰＡＤ＿Ｌ〜ＰＡＤ＿１間、ＰＡＤ＿Ｌ〜ＰＡＤ＿２間、ＰＡＤ＿Ｌ〜ＰＡＤ＿３間等）における下層導体パターン１と各上層導体パターン１０間それぞれの、電気容量を測定する。
【００３１】
次に、測定した各容量素子の電気容量から、下層導体パターン１と上層導体パターン１０間の各層間距離を求める。これは、電気容量Ｃ＝（誘電率ε×測定部位の表面積Ｓ）／（下層導体パターン１と上層導体パターン１０との層間距離Ｄ）の関係から求めることができる。すなわち、下層導体パターン１と各上層導体パターン１０との間の電気容量が分かれば、上層導体パターン１０が配置されている任意の箇所と下層導体パターン１との層間距離を求めることができる。このため、複数の上層導体パターン１０それぞれと下層導体パターン１との各層間距離を求めることによって、下層導体パターン１と上層導体パターン１０との層間距離の傾向が分かる。つまり、下層導体パターン１に生じたディッシング形状が分かる。これによって、チップ領域３０に配された下層溝配線２が正しい配線構造を形成しているかどうか評価される。
【００３２】
なお、下層導体パターン１上の第２絶縁膜２０の厚さは、通常の層間絶縁膜厚評価装置（例えばラムダエース等）では評価できない。なぜなら、対象としている下層導体パターン１のサイズが〜数十μｍ程度以下のサイズであり、平面空間内での空間分解能が不足するからである。
【００３３】
次に、本実施形態に係る半導体装置の効果について説明する。
【００３４】
ＴＥＧ２００を形成している各容量素子の電気容量を検査することで、容量素子を形成している各上層導体パターン１０と下層導体パターン１との間の層間距離を求めている。このとき、求めた複数箇所の層間距離それぞれから、層間距離の傾向が分かる。このため、下層導体パターン１に形成したディッシングの深さの傾向が分かる。これによって、半導体チップ３０内に配された下層溝配線２が正しい配線構造を形成しているかどうか評価される。
【００３５】
（第２の実施形態）
図９は、本実施形態に係るＴＥＧの断面図である。
図９に示すように、本実施形態に係る半導体装置は、第１の実施形態と、各上層導体パターン１０と下層導体パターン１とがビア４０を介して接続している点で異なる。ビア４０は、第２絶縁膜に埋め込まれている。このため、本実施形態では第１の実施形態とは異なり、容量素子ではなく、ビア４０が抵抗素子として機能している。
【００３６】
図１０は、本実施形態に係るＴＥＧの平面図である。
図１０に示すように、本実施形態においても、複数の上層導体パターン１０は、平面視で下層導体パターン１の中心を通る直線に沿って設けられていることが好ましい。ただし、本実施形態では、第１の実施形態とは異なり、２つの抵抗素子を１組として扱うため、２つの上層導体パターン１０を１組として配している。なぜなら、上層導体パターン１０ａから信号が入力され、上層導体パターン１０ｂから信号が出力されるように配線接続するからである。
【００３７】
次に、本実施形態の半導体装置の製造方法におけるビア４０の形成方法と、ビア４０を用いた配線構造の評価工程について説明する。
【００３８】
まず、スクライブ線５０内に、下地層間膜６０成膜し、その上に溝配線エッチング用ストッパ膜７０と第１絶縁膜８０を順次成膜する。このとき、チップ領域３０においても、下地層間膜６０、溝配線エッチング用ストッパ膜７０、および第１絶縁膜８０を順次成膜する。
【００３９】
次に、スクライブ線５０に、配線溝を形成する。この時、チップ領域３０にも、配線溝を形成する。
【００４０】
次に、各配線溝の内部および第１絶縁膜８０上に、下層導体パターン１となる金属膜を成膜する。
【００４１】
次に、第１絶縁膜８０上に位置する金属膜を、ＣＭＰ法を用いて除去する。これにより、下層導体パターン１および下層溝配線２が、それぞれ形成される。
【００４２】
次に、下層導体パターン１および下層溝配線２を含む全面に第２絶縁膜２０を成膜する。
【００４３】
これらの形成方法は、第１の実施形態と同様である。次いで、第２絶縁膜２０にビアホールを形成する。形成したビアホールに金属を埋め込むことによって、ビア４０を形成する。このとき、ビアホールに埋め込む金属として、例えば、タングステンが用いられる。
【００４４】
次に、上層導体パターン１０を図１０に示すように形成することで、下層導体パターン１と上層導体パターン１０は、ビア４０を介して電気的に接続される。なお、ビア４０は、上層導体パターン１０から下層導体パターン１まで、つまり、第２絶縁膜２０表面から下層導体パターン１までの層間に設けられている。なお、ダマシン法を用いる場合、ビア４０と上層導体パターン１０は同一工程で形成されてもよい。
【００４５】
次に、ビア４０を用いた配線構造の評価工程について説明する。
【００４６】
図１１は、本実施形態に係るＴＥＧ２００の配線接続を説明するための断面図である。
図１１に示すように、複数のＴＥＧ２００が、電極パッドに対して直列に接続している。なお、これらのＴＥＧ２００は、それぞれ、多層配線層における同一層に設けられている。具体的には、各ＴＥＧ２００において、各抵抗素子に同じ信号が入力されるように配線接続する。すなわち、ＰＡＤ＿２ｎ（ｎは１以上の整数）から出た信号が上層導体パターン１０ａに入力され、下層導体パターン１を経由して上層導体パターン１０ｂから出力される。次に、上層導体パターン１０ｂから出力された信号が、他のＴＥＧ２００において同一箇所に配された上層導体パターン１０ａに入力される。このような配線接続を、全てのＴＥＧ２００に対して行う。最後に、上層導体パターン１０ｂから出力された信号がＰＡＤ＿２ｎ−１（ｎは１以上の整数）に入力されるよう、上層導体パターン１０ｂとＰＡＤ＿２ｎ−１は、接続している。
【００４７】
なお、本実施形態においても、各上層導体パターン１０と接続しているビア４０それぞれの抵抗値を測定するにあたって、抵抗素子の数が多ければ多いほど、測定感度は向上する。これは、個々のＴＥＧ２００におけるビア４０の抵抗値の和が、積算されることによって、大きくなるためである。
【００４８】
次に、図１１に示すように配線接続されたＴＥＧ２００において、異なる位置に配された各ビア４０の抵抗を測定する。これによって、第２絶縁膜２０表面から下層導体パターン１までの各層間距離を求めることが出来る。これは、抵抗Ｒ＝（抵抗率ρ×長さＬ）／（ビア４０の断面積Ａ）の関係から求めることが出来る。すなわち、複数設けられたビア４０それぞれの抵抗が分かれば、ビア４０と接続している各上層導体パターン１０と下層導体パターン１の層間距離を求めることが出来る。このため、複数の各上層導体パターン１０における、下層導体パターン１との層間距離を求めることによって、層間距離の傾向が分かる。これによって、下層導体パターン１に形成したディッシングの深さの傾向が分かる。これによって、チップ領域３０に配された下層溝配線２が正しい配線構造を形成しているかどうか評価される。
【００４９】
（第３の実施形態）
図１２は、本実施形態に係る半導体装置の断面図である。
図１２に示すように、本実施形態に係る半導体装置は、１つの下層導体パターン１と、複数の上層導体パターン１０、第２絶縁膜２０とによって複数の容量素子１００を形成している。複数の容量素子１００は互いに容量が少しずつ異なっている。このとき、下層導体パターン１は、配線構造を形成している。また、本実施形態に係る半導体装置は、ＴＥＧ２００と同じ構造である。ただし、容量素子の少なくとも１つは、電気回路の容量として使用される。
【００５０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５１】
１ 下層導体パターン
２ 下層溝配線
１０（１０ａ，１０ｂ） 上層導体パターン
２０ 第２絶縁膜
３０ チップ領域
４０ ビア
５０ スクライブ線
６０ 下地層間膜
７０ 溝配線エッチング用ストッパ膜
８０ 第１絶縁膜
１００ 容量素子
２００ ＴＥＧ
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）において多層配線層の配線に、Ｃｕ配線が用いられることが増えている。Ｃｕ配線は、絶縁膜に形成された溝に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて埋め込まれる。
【０００３】
特許文献１および２には、半導体装置における溝配線のＣＭＰ条件を評価する評価用基板、あるいは評価方法が開示されている。特許文献１では、オーバープレーティングの影響を評価することができる。この方法では、Ｌ／Ｓパターンにおける配線間ショートをチェックするためのパターンを複数種類形成している。そして、ＣＭＰ条件の研磨時間をオーバー方向に変更しながら、電気特性の歩留まりを評価している。特許文献２では、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の中央付近の２つ配線溝の間に配されている絶縁膜の厚さを、光学測定している。これによって、密集した配線溝に生じたエロージョンを評価している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０１１２４号公報
【特許文献２】特開２０００−５８６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できる半導体装置が必要である。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
代表的な実施の形態による半導体装置は、多層配線層中に設けられたＴＥＧを備え、上記ＴＥＧは、
上記多層配線層中の第１絶縁膜の表層に埋め込まれた下層導体パターンと、
上記第１絶縁膜上及び上記下層導体パターン上に形成された第２絶縁膜と、
上記第２絶縁膜の表層に埋め込まれ、又は上記第２絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、を有する。
【０００７】
本発明の別の実施形態によれば、本発明によれば、多層配線層中に設けられたＴＥＧと、
上記多層配線層中の第１絶縁膜に埋め込まれた下層溝配線と、
を備え、
上記ＴＥＧは、
上記第１絶縁膜の表層に埋め込まれた下層導体パターンと、
上記第１絶縁膜上及び上記下層導体パターン上に形成された第２絶縁膜と、
上記第２絶縁膜の表層に埋め込まれ、又は上記第２絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、
上記第２絶縁膜内に位置しており、上記複数の上層導体パターンそれぞれに対して設けられ、上記上層導体パターンを上記下層導体パターンに接続するビアと、
を有する半導体装置が提供される。
【０００８】
また本発明の別の実施形態によれば、多層配線層における第１絶縁膜の表層に埋め込まれた下層導体パターンと、
上記第１絶縁膜上及び上記下層導体パターン上に形成された第２絶縁膜と、
上記第２絶縁膜の表層に埋め込まれ、又は上記第２絶縁膜上に形成され、それぞれが同一の上記下層導体パターンに対向する複数の上層導体パターンと、
を含み、
各上記上層導体パターンは、上記下層導体パターンと、上記第２絶縁膜とによって互いに異なる容量素子を形成している半導体装置が提供される。
【０００９】
また本発明の別の実施形態によれば、第１絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、
上記下層導体パターン上および上記下層溝配線上に、層間絶縁膜を成膜する工程と、
上記層間絶縁膜上または上記層間絶縁膜内に、上記下層導体パターンと対向するように複数の上層導体パターンを形成する工程と、
上記スクライブ線内に形成した上記下層導体パターン、上記層間絶縁膜、上記上層導体パターンをＴＥＧとして用い、上記ＴＥＧを検査することによって、上記下層溝配線を評価する工程と、を含む半導体装置の製造方法が提供される。
【００１０】
また本発明の別の実施形態によれば、第１絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、
上記下層導体パターン上および上記下層溝配線上に、層間絶縁膜を成膜する工程と、
上記層間絶縁膜中に複数のビアを設ける工程と、
上記複数のビアによって、上記下層導体パターンを接続する複数の上層導体パターンを形成する工程と、
上記スクライブ線内に形成した上記下層導体パターン、上記複数のビア、上記複数の上層導体パターンをＴＥＧとして用い、上記ＴＥＧを検査することによって、上記下層溝配線を評価する工程と、を含む半導体装置の製造方法が提供される。
【００１１】
本発明によれば、ＴＥＧを用いることによって、上層導体パターンと下層溝配線との距離の分布を求めることができる。この時、ＴＥＧ内に設けられた下層溝配線と、半導体チップ内に設けた下層溝配線は、同時に形成され、かつ同一層に設けられている。このため、ＴＥＧを評価することにより、下層溝配線に形成したディッシングの深さの傾向を知ることができる。
【発明の効果】
【００１２】
本発明によれば、溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は本実施形態に係る配線評価方法の一例を示す図、（ｂ）は（ａ）に示したＡ領域の拡大図である。
【図２】本実施形態に係るＴＥＧの断面図である。
【図３】本実施形態に係るＴＥＧの平面図である。
【図４】本実施形態に係るＴＥＧの配線接続を説明するための断面図である。
【図５】本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】本実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】本実施形態に係るＴＥＧの断面図である。
【図１０】本実施形態に係るＴＥＧの平面図である。
【図１１】本実施形態に係るＴＥＧの配線接続を説明するための断面図である。
【図１２】本実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施形態）
図１は、（ａ）は本実施形態に係る配線評価方法の一例を示す図、（ｂ）は（ａ）に示したＡ領域の拡大図である。
図１（ａ）に示すように、半導体ウェハには、複数のチップ領域３０が設けられている。そして、チップ領域３０の間にはスクライブ線５０が設けられている。ＴＥＧ２００は、スクライブ線５０内に配置されている。
【００１６】
本実施形態に係る半導体装置において、多層配線層は、基板に設置されたトランジスタの上に配されている。また、多層配線層上部には複数の電極パッド（ＰＡＤ）を有した構成となっている。
【００１７】
また、図１（ｂ）に示すように、チップ領域３０内にも、下層導体パターン１と同じ層構造を有する下層溝配線２が設けられている。下層溝配線２は、下層導体パターン１と同一層に設けられている。これによって、ＴＥＧ２００の電気特性を検査した場合、チップ領域３０に配された下層溝配線２における配線構造が、正常に形成されているかどうか評価出来る。さらに下層導体パターン１は、下層溝配線２と同じ幅を有する配線構造を有していることが好ましい。
【００１８】
図２は、本実施形態に係るＴＥＧ２００の断面図である。
ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜８０に埋め込まれた下層導体パターン１を備えている。ＴＥＧ２００は、第１絶縁膜８０の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。
【００１９】
なお、１つの上層導体パターン１０、下層導体パターン１、および第２絶縁膜２０は、１つの容量素子を形成している。ＴＥＧ２００は、上層導体パターン１０を複数有しているため、複数の容量素子を有することになる。これら複数の容量素子は、多層配線層に設けられた電極パッドと接続している。また、複数のＴＥＧ２００が同一層に形成されていても良い。このとき、複数の各ＴＥＧ２００において同じ位置に設けられた各上層導体パターン１０は、それぞれ同じ電極パッドに接続している。さらに、これら複数のＴＥＧ２００は、電気パッドに対して並列に接続していることが好ましい。
【００２０】
図３は、本実施形態に係るＴＥＧの平面図である。図３では第２絶縁膜２０は省略し、上層導体パターン１０と下層導体パターン１との平面視上の位置関係が分かるように図示されている。下層導体パターン１に形成されたディッシング形状の深さは、下層導体パターン１の端部であるほど小さく、中心部に近づくほど大きくなることが多い（図２矢印）。さらに、下層導体パターン１に生じたディッシング形状の深さの最大値は、下層導体パターン１の幅が広がるほど大きくなる。このため、ＴＥＧ２００において、複数の上層配線１０は、平面視で下層溝配線１の中心を通る直線に沿って設けられていることが好ましい。
【００２１】
図４は、本実施形態に係るＴＥＧの配線接続を説明するための断面図である。複数のＴＥＧ２００は、電気パッドに対して並列に接続している。そして、各ＴＥＧ２００において、同一箇所に配された上層導体パターン１０には同じ電気信号が入力される。また、各上層導体パターン１０から出力された信号を出力するため、各ＴＥＧ２００における下層導体パターン１はＰＡＤ＿Ｌに対して、並列に接続している。
【００２２】
ＴＥＧ２００が並列に接続されることにより、複数のＴＥＧ２００の内、互いに同一の場所に位置する容量素子の容量が積算される。そして、ＴＥＧ２００の数が多ければ多いほど、測定感度は向上する。これは、個々のＴＥＧ２００における電気容量の和が、積算されることによって、大きくなるためである。
【００２３】
図５−８は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。
図５の３０はチップ内の一部領域を示し、５０はＴＥＧ２００近傍のみを示している。図５に示すように、まず、下地層間膜６０を成膜し、その上に溝配線エッチング用ストッパ膜７０と第１絶縁膜８０を順次成膜する。ＴＥＧ２００は、チップ内に配置しても良いし、スクライブ領域に形成しても良い。
【００２４】
次に、図６に示すように、第１絶縁膜８０に対し、リソグラフィーとドライエッチングを行う。これによって、配線溝が形成される。
【００２５】
次に、図７に示すように、各配線溝の内部および第１絶縁膜８０上に、バリアメタル（シードメタル）を薄く成膜し、この膜を用いてめっき法により下層導体パターン１となる金属膜を成膜する。ここで用いる金属膜としては、銅等が用いられる。
【００２６】
次に、第１絶縁膜８０上に位置する金属膜を、ＣＭＰ法を用いて除去する。これにより、５０の領域に示すＴＥＧ２００内の下層導体パターン１およびチップ内の一部領域３０内の下層溝配線２が、それぞれ形成される。チップ内の下層溝配線２は、チップ内の配線として用いられる。
【００２７】
次に、図８に示すように、下層導体パターン１および下層溝配線２を含む全面に第２絶縁膜２０を成膜する。このとき、第２絶縁膜２０の表層が平坦になるよう、必要に応じて第２絶縁膜２０に対しＣＭＰ研磨を行う。また、第２絶縁膜２０として成膜する材料は、シリコン基板（ＳｉＯ２）やカーボンドープシリコン酸化膜（ＳｉＯＣ）等が用いられる。
【００２８】
次に、スクライブ線５０内に位置する第２絶縁膜２０上に、あるいは第２絶縁膜に埋め込むように上層導体パターン１０を形成する。上層導体パターン１０は、ダマシン法により形成されてもよいし、例えば、Ａｌ層をパターニングすることにより形成されてもよい。
【００２９】
次に、上層導体パターン１０、および第２絶縁膜２０上に必要な層数の配線層および電極パッドが形成される。このとき最上層の配線層には、電極パッドが形成される。
【００３０】
次に、各電極パッド間（ＰＡＤ＿Ｌ〜ＰＡＤ＿１間、ＰＡＤ＿Ｌ〜ＰＡＤ＿２間、ＰＡＤ＿Ｌ〜ＰＡＤ＿３間等）における下層導体パターン１と各上層導体パターン１０間それぞれの、電気容量を測定する。
【００３１】
次に、測定した各容量素子の電気容量から、下層導体パターン１と上層導体パターン１０間の各層間距離を求める。これは、電気容量Ｃ＝（誘電率ε×測定部位の表面積Ｓ）／（下層導体パターン１と上層導体パターン１０との層間距離Ｄ）の関係から求めることができる。すなわち、下層導体パターン１と各上層導体パターン１０との間の電気容量が分かれば、上層導体パターン１０が配置されている任意の箇所と下層導体パターン１との層間距離を求めることができる。このため、複数の上層導体パターン１０それぞれと下層導体パターン１との各層間距離を求めることによって、下層導体パターン１と上層導体パターン１０との層間距離の傾向が分かる。つまり、下層導体パターン１に生じたディッシング形状が分かる。これによって、チップ領域３０に配された下層溝配線２が正しい配線構造を形成しているかどうか評価される。
【００３２】
なお、下層導体パターン１上の第２絶縁膜２０の厚さは、通常の層間絶縁膜厚評価装置（例えばラムダエース等）では評価できない。なぜなら、対象としている下層導体パターン１のサイズが〜数十μｍ程度以下のサイズであり、平面空間内での空間分解能が不足するからである。
【００３３】
次に、本実施形態に係る半導体装置の効果について説明する。
【００３４】
ＴＥＧ２００を形成している各容量素子の電気容量を検査することで、容量素子を形成している各上層導体パターン１０と下層導体パターン１との間の層間距離を求めている。このとき、求めた複数箇所の層間距離それぞれから、層間距離の傾向が分かる。このため、下層導体パターン１に形成したディッシングの深さの傾向が分かる。これによって、半導体チップ３０内に配された下層溝配線２が正しい配線構造を形成しているかどうか評価される。
【００３５】
（第２の実施形態）
図９は、本実施形態に係るＴＥＧの断面図である。
図９に示すように、本実施形態に係る半導体装置は、第１の実施形態と、各上層導体パターン１０と下層導体パターン１とがビア４０を介して接続している点で異なる。ビア４０は、第２絶縁膜に埋め込まれている。このため、本実施形態では第１の実施形態とは異なり、容量素子ではなく、ビア４０が抵抗素子として機能している。
【００３６】
図１０は、本実施形態に係るＴＥＧの平面図である。
図１０に示すように、本実施形態においても、複数の上層導体パターン１０は、平面視で下層導体パターン１の中心を通る直線に沿って設けられていることが好ましい。ただし、本実施形態では、第１の実施形態とは異なり、２つの抵抗素子を１組として扱うため、２つの上層導体パターン１０を１組として配している。なぜなら、上層導体パターン１０ａから信号が入力され、上層導体パターン１０ｂから信号が出力されるように配線接続するからである。
【００３７】
次に、本実施形態の半導体装置の製造方法におけるビア４０の形成方法と、ビア４０を用いた配線構造の評価工程について説明する。
【００３８】
まず、スクライブ線５０内に、下地層間膜６０成膜し、その上に溝配線エッチング用ストッパ膜７０と第１絶縁膜８０を順次成膜する。このとき、チップ領域３０においても、下地層間膜６０、溝配線エッチング用ストッパ膜７０、および第１絶縁膜８０を順次成膜する。
【００３９】
次に、スクライブ線５０に、配線溝を形成する。この時、チップ領域３０にも、配線溝を形成する。
【００４０】
次に、各配線溝の内部および第１絶縁膜８０上に、下層導体パターン１となる金属膜を成膜する。
【００４１】
次に、第１絶縁膜８０上に位置する金属膜を、ＣＭＰ法を用いて除去する。これにより、下層導体パターン１および下層溝配線２が、それぞれ形成される。
【００４２】
次に、下層導体パターン１および下層溝配線２を含む全面に第２絶縁膜２０を成膜する。
【００４３】
これらの形成方法は、第１の実施形態と同様である。次いで、第２絶縁膜２０にビアホールを形成する。形成したビアホールに金属を埋め込むことによって、ビア４０を形成する。このとき、ビアホールに埋め込む金属として、例えば、タングステンが用いられる。
【００４４】
次に、上層導体パターン１０を図１０に示すように形成することで、下層導体パターン１と上層導体パターン１０は、ビア４０を介して電気的に接続される。なお、ビア４０は、上層導体パターン１０から下層導体パターン１まで、つまり、第２絶縁膜２０表面から下層導体パターン１までの層間に設けられている。なお、ダマシン法を用いる場合、ビア４０と上層導体パターン１０は同一工程で形成されてもよい。
【００４５】
次に、ビア４０を用いた配線構造の評価工程について説明する。
【００４６】
図１１は、本実施形態に係るＴＥＧ２００の配線接続を説明するための断面図である。
図１１に示すように、複数のＴＥＧ２００が、電極パッドに対して直列に接続している。なお、これらのＴＥＧ２００は、それぞれ、多層配線層における同一層に設けられている。具体的には、各ＴＥＧ２００において、各抵抗素子に同じ信号が入力されるように配線接続する。すなわち、ＰＡＤ＿２ｎ（ｎは１以上の整数）から出た信号が上層導体パターン１０ａに入力され、下層導体パターン１を経由して上層導体パターン１０ｂから出力される。次に、上層導体パターン１０ｂから出力された信号が、他のＴＥＧ２００において同一箇所に配された上層導体パターン１０ａに入力される。このような配線接続を、全てのＴＥＧ２００に対して行う。最後に、上層導体パターン１０ｂから出力された信号がＰＡＤ＿２ｎ−１（ｎは１以上の整数）に入力されるよう、上層導体パターン１０ｂとＰＡＤ＿２ｎ−１は、接続している。
【００４７】
なお、本実施形態においても、各上層導体パターン１０と接続しているビア４０それぞれの抵抗値を測定するにあたって、抵抗素子の数が多ければ多いほど、測定感度は向上する。これは、個々のＴＥＧ２００におけるビア４０の抵抗値の和が、積算されることによって、大きくなるためである。
【００４８】
次に、図１１に示すように配線接続されたＴＥＧ２００において、異なる位置に配された各ビア４０の抵抗を測定する。これによって、第２絶縁膜２０表面から下層導体パターン１までの各層間距離を求めることが出来る。これは、抵抗Ｒ＝（抵抗率ρ×長さＬ）／（ビア４０の断面積Ａ）の関係から求めることが出来る。すなわち、複数設けられたビア４０それぞれの抵抗が分かれば、ビア４０と接続している各上層導体パターン１０と下層導体パターン１の層間距離を求めることが出来る。このため、複数の各上層導体パターン１０における、下層導体パターン１との層間距離を求めることによって、層間距離の傾向が分かる。これによって、下層導体パターン１に形成したディッシングの深さの傾向が分かる。これによって、チップ領域３０に配された下層溝配線２が正しい配線構造を形成しているかどうか評価される。
【００４９】
（第３の実施形態）
図１２は、本実施形態に係る半導体装置の断面図である。
図１２に示すように、本実施形態に係る半導体装置は、１つの下層導体パターン１と、複数の上層導体パターン１０、第２絶縁膜２０とによって複数の容量素子１００を形成している。複数の容量素子１００は互いに容量が少しずつ異なっている。このとき、下層導体パターン１は、配線構造を形成している。また、本実施形態に係る半導体装置は、ＴＥＧ２００と同じ構造である。ただし、容量素子の少なくとも１つは、電気回路の容量として使用される。
【００５０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５１】
１ 下層導体パターン
２ 下層溝配線
１０（１０ａ，１０ｂ） 上層導体パターン
２０ 第２絶縁膜
３０ チップ領域
４０ ビア
５０ スクライブ線
６０ 下地層間膜
７０ 溝配線エッチング用ストッパ膜
８０ 第１絶縁膜
１００ 容量素子
２００ ＴＥＧ
【特許請求の範囲】
【請求項１】
多層配線層と、
前記多層配線層中に設けられたＴＥＧと、
を備え、
前記ＴＥＧは、
前記多層配線層中の第１絶縁膜の表層に埋め込まれた下層導体パターンと、
前記第１絶縁膜上及び前記下層導体パターン上に形成された第２絶縁膜と、
前記第２絶縁膜の表層に埋め込まれ、又は前記第２絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、
を有する半導体装置。
【請求項２】
前記多層配線層には電極パッドが設けられており、
異なる複数の前記ＴＥＧが、前記電極パッドに対して並列に接続している請求項１に記載の半導体装置。
【請求項３】
多層配線層と、
前記多層配線層中に設けられたＴＥＧと、
を備え、
前記ＴＥＧは、
前記多層配線層中の第１絶縁膜の表層に埋め込まれた下層導体パターンと、
前記第１絶縁膜上及び前記下層導体パターン上に形成された第２絶縁膜と、
前記第２絶縁膜の表層に埋め込まれ、又は前記第２絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、
前記第２絶縁膜内に位置しており、前記複数の上層導体パターンそれぞれに対して設けられ、前記上層導体パターンを前記下層導体パターンに接続するビアと、
を有する半導体装置。
【請求項４】
前記多層配線層には電極パッドが設けられており、
異なる複数の前記ＴＥＧが、前記電極パッドに対して直列に接続している請求項３に記載の半導体装置。
【請求項５】
前記複数の上層導体パターンは、平面視で前記下層導体パターンの中心を通る直線に沿って並んでいる請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
多層配線層における第１絶縁膜の表層に埋め込まれた下層導体パターンと、
前記第１絶縁膜上及び前記下層導体パターン上に形成された第２絶縁膜と、
前記第２絶縁膜の表層に埋め込まれ、又は前記第２絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、
を含み、
各前記上層導体パターンは、前記下層導体パターンと、前記第２絶縁膜とによって互いに異なる容量素子を形成している半導体装置。
【請求項７】
第１絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、
前記下層導体パターン上および前記下層溝配線上に、層間絶縁膜を成膜する工程と、
前記層間絶縁膜上または前記層間絶縁膜内に、前記下層導体パターンと対向するように複数の上層導体パターンを形成する工程と、
前記スクライブ線内に形成した前記下層導体パターン、前記層間絶縁膜、前記上層導体パターンをＴＥＧとして用い、前記ＴＥＧを検査することによって、前記下層溝配線を評価する工程と、を含む半導体装置の製造方法。
【請求項８】
第１絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、
前記下層導体パターン上および前記下層溝配線上に、層間絶縁膜を成膜する工程と、
前記層間絶縁膜中に複数のビアを設ける工程と、
前記複数のビアによって、前記下層導体パターンを接続する複数の上層導体パターンを形成する工程と、
前記スクライブ線内に形成した前記下層導体パターン、前記複数のビア、前記複数の上層導体パターンをＴＥＧとして用い、前記ＴＥＧを検査することによって、前記下層溝配線を評価する工程と、を含む半導体装置の製造方法。
【請求項１】
多層配線層と、
前記多層配線層中に設けられたＴＥＧと、
を備え、
前記ＴＥＧは、
前記多層配線層中の第１絶縁膜の表層に埋め込まれた下層導体パターンと、
前記第１絶縁膜上及び前記下層導体パターン上に形成された第２絶縁膜と、
前記第２絶縁膜の表層に埋め込まれ、又は前記第２絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、
を有する半導体装置。
【請求項２】
前記多層配線層には電極パッドが設けられており、
異なる複数の前記ＴＥＧが、前記電極パッドに対して並列に接続している請求項１に記載の半導体装置。
【請求項３】
多層配線層と、
前記多層配線層中に設けられたＴＥＧと、
を備え、
前記ＴＥＧは、
前記多層配線層中の第１絶縁膜の表層に埋め込まれた下層導体パターンと、
前記第１絶縁膜上及び前記下層導体パターン上に形成された第２絶縁膜と、
前記第２絶縁膜の表層に埋め込まれ、又は前記第２絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、
前記第２絶縁膜内に位置しており、前記複数の上層導体パターンそれぞれに対して設けられ、前記上層導体パターンを前記下層導体パターンに接続するビアと、
を有する半導体装置。
【請求項４】
前記多層配線層には電極パッドが設けられており、
異なる複数の前記ＴＥＧが、前記電極パッドに対して直列に接続している請求項３に記載の半導体装置。
【請求項５】
前記複数の上層導体パターンは、平面視で前記下層導体パターンの中心を通る直線に沿って並んでいる請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
多層配線層における第１絶縁膜の表層に埋め込まれた下層導体パターンと、
前記第１絶縁膜上及び前記下層導体パターン上に形成された第２絶縁膜と、
前記第２絶縁膜の表層に埋め込まれ、又は前記第２絶縁膜上に形成され、それぞれが同一の前記下層導体パターンに対向する複数の上層導体パターンと、
を含み、
各前記上層導体パターンは、前記下層導体パターンと、前記第２絶縁膜とによって互いに異なる容量素子を形成している半導体装置。
【請求項７】
第１絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、
前記下層導体パターン上および前記下層溝配線上に、層間絶縁膜を成膜する工程と、
前記層間絶縁膜上または前記層間絶縁膜内に、前記下層導体パターンと対向するように複数の上層導体パターンを形成する工程と、
前記スクライブ線内に形成した前記下層導体パターン、前記層間絶縁膜、前記上層導体パターンをＴＥＧとして用い、前記ＴＥＧを検査することによって、前記下層溝配線を評価する工程と、を含む半導体装置の製造方法。
【請求項８】
第１絶縁膜に、スクライブ線内に位置する下層導体パターンを埋め込み、かつチップ領域内に位置する下層溝配線を埋め込む工程と、
前記下層導体パターン上および前記下層溝配線上に、層間絶縁膜を成膜する工程と、
前記層間絶縁膜中に複数のビアを設ける工程と、
前記複数のビアによって、前記下層導体パターンを接続する複数の上層導体パターンを形成する工程と、
前記スクライブ線内に形成した前記下層導体パターン、前記複数のビア、前記複数の上層導体パターンをＴＥＧとして用い、前記ＴＥＧを検査することによって、前記下層溝配線を評価する工程と、を含む半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−３８２７１（Ｐ２０１３−３８２７１Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７４０８０（Ｐ２０１１−１７４０８０）
【出願日】平成２３年８月９日（２０１１．８．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月９日（２０１１．８．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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