【課題】シールリングの内側領域生じたクラックを低コストで検出することができる半導体装置を提供する。
【解決手段】図２に示すように、本実施形態に係る半導体装置は、多層配線層と、内部回路領域３と、多層配線層に形成され、内部回路領域３を囲うシールリング２２０と、平面視で内部回路領域３とシールリング２２０とに挟まれた領域に設けられているＴＥＧ２００と、を含んでいる。ＴＥＧ２００は、多層配線層の少なくとも２層それぞれに設けられ、互いに接続する導体パターン７と、Ｐ型ウェル１３と、Ｎ型ウェル１４とによって構成されている。Ｐ型ウェル１３とＮ型ウェル１４は、平面視で交互に互いに接続された状態で配置されており、Ｐ型ウェル１３とＮ型ウェル１４のいずれか一つに導体パターン７が接続されている。 （もっと読む）

【課題】溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できるような半導体装置を提供する。
【解決手段】ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜に埋め込まれた下層溝配線１を備えている。ＴＥＧ２００は、第１絶縁膜８０（図示せず）の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。 （もっと読む）

【課題】機能素子形成領域との乖離が少ないモニター用マーク形成領域において、配線形状並びに配線層間膜の膜厚・膜質を正確に計測し、かつモニター用マーク形成領域における下層パターンと上層パターンとの重ね合わせずれの正確な測定が可能な半導体装置を提供する。
【解決手段】モニター用マーク形成領域の下層配線層Ｍａのパターンは、機能素子形成領域の下層配線層Ｍａのパターンと同じパターン幅およびパターンピッチを有する部分を含む。モニター用マーク形成領域の下層配線層Ｍａのパターンと配線溝ＴＲｂ（または上層配線層Ｍｂ）のパターンとは３μｍ〜１００μｍ□の広さを有する矩形領域Ｒ内において、繰り返しパターンを有しており、かつ互いに同じ方向に平行に延びている。 （もっと読む）

【課題】ＴＥＧによる検査結果を容易に確認できるようにしつつ、ＴＥＧの占有面積を小さくする。
【解決手段】ＴＥＧ群３００は、第１テスト用パッド３１０、第２テスト用パッド３１２、及び複数のＴＥＧ（例えば第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０）を有している。複数のＴＥＧは、電気回路上、第１テスト用パッド３１０と第２テスト用パッド３１２の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。本実施形態において、ＴＥＧ群３００を構成するＴＥＧは、ＯＢＲＩＣＨ（Optical Beam Induced Resistance Change）用のＴＥＧである。 （もっと読む）

【課題】本発明は、ＴＥＧを備えた半導体装置において、１枚の半導体基板から取得可能な半導体チップの数を増加させることの可能な半導体装置を提供することを課題とする。
【解決手段】第１のスクライブ領域１１の幅Ｗ_１をＴＥＧ用パッド２１〜２４の幅Ｗ_３よりも広くして、第１のスクライブ領域１１にＴＥＧ１８及びＴＥＧ用パッド２１〜２４を配置すると共に、第１のスクライブ領域１１と交差する第２のスクライブ領域１２の幅Ｗ_２をＴＥＧ用パッド２１〜２４の幅Ｗ_３よりも狭くする。 （もっと読む）

【課題】一つのＴＥＧで複数方向の位置ずれを検出できるようにする。
【解決手段】この半導体装置は、ＴＥＧ３００を有している。ＴＥＧ３００は、プラグ及び配線のいずれか一方である第１要素と、プラグ及び配線の他方である第２要素を有している。第２要素は、互いに異なる方向から第１要素に面しており、第１要素から離間している。本実施形態において、第１要素はプラグ３２０であり、第２要素は配線３３０である。プラグ３２０は、コンタクトであってもよいし、ビアであってもよい。またプラグ３２０は、配線３３０の上に位置していてもよいし、下に位置していてもよい。 （もっと読む）

【課題】被測定素子の配置密度を高めることが可能な半導体装置を提供する。
【解決手段】異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とを、互いに異なる層に設ける。複数の単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つを接続する。複数の単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１，１２の配置密度を高めることが可能となる。 （もっと読む）

【課題】製品用半導体ウェーハについて配線不良を検出することが可能で、かつ、製品となる各半導体素子について配線不良を検出することが可能な、半導体素子における配線不良検出方法を提供する。
【解決手段】半導体ウェーハ１０に複数の半導体素子１００を製造する際に、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に当該接地配線１１２よりも細い不良検出用配線１２２を各半導体素子１００に形成するとともに、不良検出用配線１２２に接続された測定用端子１２４を素子形成領域Ｒ１の周囲のスクライブ領域Ｒ２に形成しておき、当該測定用端子１２４を用いて配線不良を検出することを特徴とする半導体素子における配線不良検出方法。 （もっと読む）

【課題】ｐｎ接合ダイオードの寄生抵抗を抑制すること。
【解決手段】半導体基板１０とｐｎ接合を形成する第１拡散領域３２を備える電子回路を形成する工程と、前記電子回路が形成される回路領域２０の少なくとも一辺とスクライブライン２６との間に、前記半導体基板内に前記半導体基板とｐｎ接合を形成する第２拡散領域２４を形成する工程と、前記第２拡散領域上に前記第２拡散領域と電気的に接触し、前記回路領域を囲む第１金属層１８ａを形成する工程と、前記回路領域の前記少なくとも一辺の前記スクライブラインに対し反対側に前記スクライブラインに沿って前記半導体基板上に、前記半導体基板と電気的に接触するように第２金属層１８ｂを形成する工程と、を含む半導体装置の製造方法。 （もっと読む）

【課題】例えばクラック発生などに起因する大量生産段階での低歩留りという問題を防止できる半導体集積回路を提供する。
【解決手段】パッドメタルの下に回路を有する半導体集積回路において、パッド開口部分のパッドメタルの少なくとも下全面に、互いに同一の電位を有する配線メタルを形成し、当該配線メタルの電位を上記パッドメタルと異なる電位に設定した。また、上記配線メタル、及び上記配線メタル以外の電位を有する別の配線メタルは、上記パッドメタルよりも下層に形成される。さらに、上記半導体集積回路の複数のパッドにおいて、バッド開口部分のパッドメタルの少なくとも下全面に形成された複数の配線メタルは互いに同一の電位に設定される。 （もっと読む）

【課題】層間絶縁膜に生じたボイドを高感度に検出する。
【解決手段】この半導体装置は、多層配線層（非図示、以下略）と、多層配線層中に形成された第一ＴＥＧパターン（非図示）を備える。第一ＴＥＧパターンは、互いに平行に延伸した複数の第一下層配線４０２と、層間絶縁膜（非図示）を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２と、多層配線層の最上層（非図示）に形成され、第一ビア６０２に接続している第一端子７６２と、上記した同一の最上層に形成され、第一下層配線４０２に接続している第二端子７６４と、を備える。 （もっと読む）

【課題】レジストパターンにおいて発生する欠陥であるレジスト倒れの発生頻度を正確に計測する、レジストパターンの評価方法を提供する。
【解決手段】レジストパターンの評価方法において、レジストパターン１内に、スペースを挟んで隣接する二つのパターン部分２を含む測定領域を設定し、測定領域内でＣＤ-ＳＥＭを用いた測定を行い、その二つのパターン部分２の二次電子像３を取得し、その二次電子像に含まれる、二つのパターン部分それぞれの二次電子像の分離の程度を評価して、レジストパターン中の欠陥の有無を評価するようにする。 （もっと読む）

【課題】 インバータ等の論理ゲートからなる大規模なゲートチェーンを有し、そのゲートチェーンにおいて不良の原因となっている論理ゲートを特定することが容易な素子評価用半導体集積回路を提供する。
【解決手段】 多段接続された複数の論理ゲートからなるゲートチェーンと、モニタ信号線ＭＯＮと、ゲートチェーンにおける各論理ゲートの出力ノードとモニタ信号線ＭＯＮとの間に各々介挿され、当該モニタユニットＭＵａを指示する制御信号が与えられることにより、モニタ信号線ＭＯＮに当該出力ノードの電圧に依存した信号を発生させる複数のモニタユニットＭＵａと、ゲートチェーンにおける複数の論理ゲートの出力ノードを順次モニタ対象とし、モニタ対象とする論理ゲートの出力ノードに接続されたモニタユニットを指示する制御信号を発生するモニタユニット選択手段を有する。 （もっと読む）

【課題】異物の種類によらずに高効率で異物の存在を検査しうる異物検出用パターン、並びにこのような異物検出用パターンを有する半導体装置を提供する。
【解決手段】基板上に形成された複数の角部を除いたＬ字型パターンを有し、複数の角部を除いたＬ字型パターンは、除いた前記角部の位置が直線上に並ぶように離間して配置されている。 （もっと読む）

【課題】 半導体基板上に形成された半導体集積回路の、特にプローブ検査時間を短縮することができる検査工程を提供する。
【解決手段】 検査対象となる半導体基板には、半導体集積回路本体を含む回路領域２ａと、それに隣接するスクライブエリアにＴＥＧ３ａが形成され、回路領域２ａには第１パッド電極５ａ、５ｂの列が、またＴＥＧ３ａには第２パッド電極６の列が設けられる。ここでＴＥＧ３ａに隣接している方の第１パッド電極５ａが第２のパッド電極６に対向しないように配置される。このような状態の第１パッド電極５ａ、５ｂおよび第２パッド電極６にプローブ針８ａ、８ｂ、９を接触させて半導体集積回路の検査とＴＥＧの測定とを同時に行う。 （もっと読む）

【課題】パッシベーション膜にクラックを生じさせるか否かを容易に判定できる構造を有する半導体装置を提供する。
【解決手段】半導体装置１は、下部電極２３の上面に達する接続孔３０ｈを持つパッシベーション膜３０を備える。パッシベーション膜３０は、接続孔３０ｈを除いて下部電極２３の周縁部を含む領域を被覆する。下部バリアメタル膜３１は、下部電極２３とパッシベーション膜３０の凸状部分３０ｂとを被覆するように形成されている。バンプ電極３５から離れた領域でパッシベーション膜３０に形成されている段差部分を被覆するように金属膜パターン３１Ｔが形成されている。 （もっと読む）

【課題】ＴＥＧパターンより上の層を除去しなくてもＴＥＧパターンを用いた検査を行うことができるようにする。
【解決手段】複数の配線層２００，３００，４００は第１ＴＥＧパターン３０の上に形成されている。複数の配線層２００，３００，４００には、それぞれ配線２４２，３４２，４４２及び複数のダミーパターン２２４，３２４，４２４が形成されている。電極パッド４４４は、最上層の配線層４００に形成されている。そして平面視において、第１ＴＥＧパターン３０は、いずれの配線２４２，３４２，４４２及びダミーパターン２２４，３２４，４２４にも重なっていない。 （もっと読む）

【課題】短時間に、評価素子内を均一且つ正確な温度条件に保つことができるウエハレベル信頼性評価素子を提供する。
【解決手段】ウエハレベル信頼性評価素子は、信頼性評価対象素子１と、信頼性評価対象素子１に電気的に接続された複数の電極パッド３ａ〜３ｄと、信頼性評価対象素子１の周囲に設けられた複数の発熱体２ａ〜２ｆと、一対の発熱体用電極パッド５とを備える。発熱体２ａ〜２ｆは、ＰＴＣ（Positive Temperature Coefficient）材料からなる。一対の発熱体用電極パッド５には、発熱体２ａ〜２ｆが並列に電気的に接続されている。 （もっと読む）

【課題】プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化する。
【解決手段】半導体装置は、半導体基板の上に行列状に形成された複数の半導体集積回路１０１と、複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、第１のスクライブライン領域に形成され、第１の評価素子１２０〜１２５及び評価用電極パッド１１０〜１１６を含むスクライブＴＥＧ１２８と、第２のスクライブライン領域に形成された第２の評価素子１６０、１６１と、複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、第１のスクライブライン領域又は第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線１７０〜１７３とを備えている。第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して電気的に接続されている。 （もっと読む）

【課題】 微妙なプロセスコントロールのための判断材料となる情報を短時間のうちに採取することができるプロセス評価用半導体集積回路を提供する。
【解決手段】 プロセス評価用半導体集積回路としてのＳＲＡＭは、メモリセルに電源電圧を供給する給電系統と、メモリセル以外の回路に電源電圧を供給する給電系統とが分離されており、メモリセルに供給する電源電圧を他の回路に対する電源電圧と独立に制御可能な構成となっている。メモリセルに対する電源電圧を段階的に下げつつ、各メモリセルに対するアクセスを試み、動作不良を検出することにより、メモリセル間のトランジスタの電気的特性の微妙な変化を判定することができる。 （もっと読む）