半導体装置
【課題】プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化する。
【解決手段】半導体装置は、半導体基板の上に行列状に形成された複数の半導体集積回路１０１と、複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、第１のスクライブライン領域に形成され、第１の評価素子１２０〜１２５及び評価用電極パッド１１０〜１１６を含むスクライブＴＥＧ１２８と、第２のスクライブライン領域に形成された第２の評価素子１６０、１６１と、複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、第１のスクライブライン領域又は第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線１７０〜１７３とを備えている。第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して電気的に接続されている。
【解決手段】半導体装置は、半導体基板の上に行列状に形成された複数の半導体集積回路１０１と、複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、第１のスクライブライン領域に形成され、第１の評価素子１２０〜１２５及び評価用電極パッド１１０〜１１６を含むスクライブＴＥＧ１２８と、第２のスクライブライン領域に形成された第２の評価素子１６０、１６１と、複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、第１のスクライブライン領域又は第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線１７０〜１７３とを備えている。第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スクライブライン領域を有する半導体装置に関し、特に、スクライブライン領域に形成される特性評価用素子（Test Element Group：ＴＥＧ）を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路を低コスト化させるためには、１枚のウェハから得られる半導体集積回路の採れ数を増やすことが極めて重要となる。
【０００３】
ウェハに形成される半導体集積回路の一般的な配置について図３を参照しながら説明する。
【０００４】
図３に示すように、ウェハ３００の主面に、行列状に配置された複数の半導体集積回路３０１が形成され、半導体集積回路３０１同士の間には、所定の幅のスクライブライン領域３０２が形成されている。ウェハ３００がダイシングブレード等を用いてスクライブライン領域３０２に沿って切削されることにより、複数の半導体集積回路３０１は個々に分割される。ダイシングブレードによるダイシングの際において、半導体集積回路３０１を保護するために、各半導体集積回路３０１の周辺部には、所定の拡散層とその上層の銅配線層と最上層のアルミニウム配線層とからなるシールリング３０３が形成されている。
【０００５】
一般に、ウェハ３００には、半導体集積回路を構成するＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の半導体素子からなる評価素子と、該評価素子の電気的特性を測定するための評価用電極パッドとを含むＴＥＧが、半導体集積回路３０１と共に形成される。
【０００６】
ウェハ３００を切削する前に、ウェハ３００に形成されたＴＥＧを評価することにより、半導体集積回路３０１の出来映えの評価を行って、チップの良否を判定する。このとき、ＴＥＧを半導体集積回路３０１内に形成すると、半導体集積回路３０１自体の面積が大きくなってしまい、１枚のウェハ当たりの半導体集積回路の採れ数が減少する。このため、通常、ＴＥＧはスクライブライン領域３０２に形成される。以下、スクライブライン領域３０２に形成されるＴＥＧをスクライブＴＥＧと呼ぶ。
【０００７】
ＴＥＧの他にも、半導体集積回路３０１を高精度に製造するために、リソグラフィ技術におけるマスクの位置合わせに用いられるアライメントマーク等のように、製造工程において用いられるマークが必要である。これらのマークもスクライブＴＥＧと同様に前記の理由により、スクライブライン領域３０２に形成される。
【０００８】
なお、スクライブＴＥＧ又はマークをスクライブライン領域３０２に形成する場合には、スクライブライン領域３０２の幅をスクライブＴＥＧ又はマークが形成できる幅に設定する必要がある。また、スクライブＴＥＧはスクライブライン領域３０２におけるマークが形成されていない空き領域に形成しなければならない。
【０００９】
さらに、スクライブライン領域３０２におけるスクライブＴＥＧ及びマーク類の一部には、その用途及び目的により、半導体集積回路３０１を製造するためのリソグラフィ技術における露光装置の１ショット領域又はウェハ３００の全体において、スクライブライン領域３０２の特定の位置に配置が限定される場合がある。ここで、特定の位置とは、例えば、ウェハ３００又はリソグラフィにおける１ショット領域の中心、最外周、四隅又はスクライブライン領域３０２の交差領域等である。
【００１０】
このため、配置場所が限定されたスクライブＴＥＧ及びマーク類の配置状態によっては、その配置の後の空き領域が所望のスクライブＴＥＧもマークも形成できない長さ又は幅となる場合がある。このような場合には、所望のスクライブＴＥＧ及びマークを形成するためのスクライブライン領域３０２の長さ又は幅を確保するために、スクライブライン領域３０２の面積を拡大せざるを得ない。このため、１枚のウェハ３００当たりの半導体集積回路の採れ数が減少し、低コスト化に不利となる。このことは、昨今の微細化指向及び高集積化指向の半導体装置において重大な問題となる。
【００１１】
次に、従来の一般的なスクライブＴＥＧの構成について説明する。一般に、スクライブＴＥＧに含まれる複数の評価用電極パッドの構成及び配置ピッチは全て同一であり、複数の評価用電極パッドによって１単位として構成される。１単位の評価用電極パッド群により複数の評価素子が測定され、また、さらに数多くの評価素子を評価するために、露光装置の１ショット領域に複数の単位のスクライブＴＥＧが形成される。なお、評価用電極パッドの構成及び配置ピッチは、電気的特性の測定において用いられるプローブ針の構成及び配置ピッチと同一である。異なるスクライブＴＥＧ同士において、評価用電極パッドの構成及び配置ピッチを全て同一とすることにより、異なるスクライブＴＥＧであっても、上記プローブ針を搭載したプローブカードを共有化することができ、これにより測定時間を短縮化できるという利点がある。
【００１２】
従来のスクライブＴＥＧを備える半導体装置を図４を参照しながら説明する。
【００１３】
図４に示すように、ウェハにおけるリソグラフィ技術の露光装置の１ショット領域４００には、複数の半導体集積回路４０１が行列状に形成され、半導体集積回路４０１の周辺部には、シールリング４０２が形成されている。半導体集積回路４０１同士の間には、列方向スクライブライン領域４０３ａ、４０３ｂ、４０３ｃ、４０３ｄ及び４０３ｅと、行方向スクライブライン領域４０４ａ、４０４ｂ、４０４ｃ、４０４ｄ及び４０４ｅとがそれぞれ形成されている。列方向スクライブライン領域４０３ｂには、評価素子４２０〜４２５を１単位とする評価素子群４２７と、評価素子４２０〜４２５の特性を測定するための評価用電極パッド４１０〜４１６を１単位とする評価用電極パッド群４１７とにより構成されたスクライブＴＥＧ４２８が形成されている。また、列方向スクライブライン領域４０３ｄには、評価素子４４０〜４４５を１単位とする評価素子群４４７と、評価素子４４０〜４４６を測定するための評価用電極パッド４３０〜４３６を１単位とする評価用電極パッド群４３７とにより構成されたスクライブＴＥＧ４４８が形成されている。評価用電極パッド群４１７及び評価用電極パッド群４３７を構成する評価用電極パッドの構成及び配置ピッチは、互いに同一である。さらに、同様に、列方向スクライブライン領域４０３ｃに形成されたスクライブＴＥＧ４６８の評価用電極パッド群を構成する評価用電極パッドの構成及び配置ピッチも、スクライブＴＥＧ４２８及びスクライブＴＥＧ４４８と同一である。また、列方向スクライブライン領域４０３ａ、４０３ｂ、４０３ｃ、４０３ｄ及び４０３ｅと行方向スクライブライン領域４０４ａ、４０４ｂ、４０４ｃ、４０４ｄ及び４０４ｅとに各種マーク４５０が形成されている。
【００１４】
近年の半導体素子の微細化及び高集積化に伴い、半導体素子の特性のばらつきが半導体集積回路の良否に多大な影響を与えるようになってきている。特性のばらつきを把握するには、多数の素子の様々な電気的特性を測定する必要があり、ＴＥＧにおける評価素子の規模は、半導体素子自体が微細化するにもかかわらず、拡大する一途である。
【００１５】
さらに、マークについても、露光工程におけるアライメント用マーク、重ね合わせ精度管理用マーク、寸法管理用マーク及び膜厚管理用マーク等が必要であり、昨今の半導体装置の製造方法の複雑化により増加する製造工程数等に合わせて多数のマークを形成することが不可欠となっている。このため、スクライブライン領域の空き領域の問題と相まって、ますます、スクライブライン領域を有効に活用する技術開発の要望が高まっている。
【００１６】
このため、ＴＥＧを形成できる程に幅が広いスクライブライン領域と、スクライブＴＥＧの評価用電極パッドを形成できない程に幅が狭いスクライブライン領域とを同一のウェハの上に互いに直交するように形成して、１枚のウェハ当たりの半導体集積回路の採れ数を増やす方法が例えば特許文献１等に提示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００５−１０８９９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記の従来技術を用いたとしても、昨今の微細化及び高集積化の技術指向において、スクライブＴＥＧに搭載される評価素子自体を大規模化することができない限り、半導体集積回路の良否判定を正確に行うことはできない。また、従来技術により単純に半導体集積回路の採れ数を増やして、低コスト化を図ることも困難となってきている。このため、以下に詳述するような対策が必要となる。
【００１９】
第１の対策として、評価用電極パッド同士の間に大規模化した評価素子を形成する方法が考えられる。
【００２０】
しかしながら、この方法では評価用電極パッドの配置位置が変わるため、評価用電極パッドの配置ピッチの変更に伴って検査に用いるプローブ針のピッチを変える必要がある。このため、評価用電極パッドの配置ピッチが異なるスクライブＴＥＧの単位数分だけプローブ針の配置ピッチが異なるプローブカードを準備する必要がある。この結果、プローブカードの汎用性が低下し、プローブカードの交換時間及び測定対象へのプローブ針の移動時間を考えると、測定時間が長時間化するという不具合が生じる。また、評価用電極パッド群自体が、この評価用電極パッド群が形成されたスクライブライン領域が延びる方向と同一の方向において長くなる。このため、配置位置が限定されたスクライブＴＥＧ及びマークを考慮すると、半導体集積回路のサイズによってはリソグラフィ技術における露光装置の１ショット領域において、評価素子が大規模化したスクライブＴＥＧを形成することが困難となる。
【００２１】
第２の対策として、評価用電極パッド群の端部の外側（延長線上）に大規模化した評価素子を形成する方法が考えられる。
【００２２】
しかしながら、この方法では評価用電極パッドの配置ピッチ自体は変更する必要がないものの、スクライブＴＥＧとして、このスクライブＴＥＧが形成されたスクライブライン領域が延びる方向と同一の方向において長くなる。このため、配置位置が限定されたスクライブＴＥＧ及びマークを考慮すると、前記の第１の対策と同様に、半導体集積回路のサイズによってはリソグラフィ技術における露光装置の１ショット領域において、評価素子を大規模化したスクライブＴＥＧを形成することが困難となる。
【００２３】
第３の対策として、スクライブライン領域に所望のスクライブＴＥＧ及びマークを形成した後に、生じた空き領域に新たに評価素子群と評価用電極パッド群とを形成する方法が考えられる。しかしながら、この方法では、単位をいたずらに増やすこととなり、測定時間が増大することに加え、評価用電極パッドの数と配置ピッチとが、他のスクライブＴＥＧと異なる。このため、前記の第１の対策と同様に、評価用電極パッドの数が変わったことに対応して複数のプローブカードを準備する必要性が生じ、プローブカードの交換時間及び測定対象へのプローブ針の移動時間を考えると、測定時間が長時間化するという不具合が生じる。
【００２４】
本発明は、前記の問題に鑑み、その目的は、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することにある。
【課題を解決するための手段】
【００２５】
前記の目的を達成するために、本発明は半導体装置を、第１のスクライブライン領域及び第２のスクライブライン領域を備えている構成とする。
【００２６】
具体的に、本発明に係る半導体装置は、半導体基板の上に行列状に形成された複数の半導体集積回路と、複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、第１のスクライブライン領域に形成され、第１の評価素子及び評価用電極パッドを含むスクライブＴＥＧと、第２のスクライブライン領域に形成された第２の評価素子と、複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、第１のスクライブライン領域又は第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線とを備え、第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して、電気的に接続されている。
【００２７】
本発明に係る半導体装置によると、第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して電気的に接続されているため、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができることにより、半導体集積回路の特性評価を短時間に且つ確実に行うことが可能となる。
【００２８】
本発明の半導体装置において、第２の評価素子と、第１の評価素子及び評価用電極パッドのうちの少なくとも一方とは、スクライブ間配線を介して、電気的に接続されていることが好ましい。
【００２９】
本発明の半導体装置において、第１のスクライブライン領域の幅と、第２のスクライブライン領域の幅とは、大きさが異なることが好ましい。
【００３０】
本発明の半導体装置において、第２のスクライブライン領域の幅は、スクライブＴＥＧを形成するのに必要な大きさよりも小さいことが好ましい。
【００３１】
本発明の半導体装置において、複数の第２のスクライブライン領域は、それぞれ同一の方向に延びていることが好ましい。
【００３２】
本発明の半導体装置において、複数の第２のスクライブライン領域のうちの一部は、行方向に延びており、残部は列方向に延びていることが好ましい。
【００３３】
本発明の半導体装置において、半導体集積回路は、半導体素子及び電極パッドを含み、スクライブ間配線は、半導体集積回路に形成され、且つ半導体素子及び電極パッドと電気的に接続されていないことが好ましい。
【００３４】
本発明の半導体装置において、半導体集積回路は、該半導体集積回路の周辺部に形成され、且つ部分的に切断されたシールリングを含み、スクライブ間配線は、半導体集積回路のシールリングが切断された領域に形成されていることにより、シールリングと電気的に接続されていないことが好ましい。
【００３５】
本発明の半導体装置において、半導体集積回路は、該半導体集積回路の周辺部に形成されたシールリングを含み、スクライブ間配線は、同一の半導体集積回路に複数が形成され、複数のスクライブ間配線のうちの１つは、シールリングと電気的に接続され、複数のスクライブ間配線の残りはシールリングと電気的に接続しないように、シールリングが部分的に切断された領域に形成されていることが好ましい。
【００３６】
本発明の半導体装置において、半導体集積回路は、該半導体集積回路の周辺部に形成されたシールリングを含み、複数のスクライブ間配線は、互いに異なる半導体集積回路のそれぞれに形成され、半導体集積回路に形成されたそれぞれのシールリングは電気的に接続されていないことが好ましい。
【００３７】
本発明の半導体装置において、第１のスクライブライン領域及び第２のスクライブライン領域に形成されたアクセサリをさらに備え、スクライブＴＥＧ、第２の評価素子及びスクライブ間配線は、アクセサリが形成された層よりも上層に形成されており、スクライブＴＥＧ、第２の評価素子及びスクライブ間配線のうちの少なくとも１つは、アクセサリと上下に重なるように形成されていることが好ましい。
【００３８】
本発明の半導体装置において、スクライブＴＥＧは、複数個が形成され、複数のスクライブＴＥＧのそれぞれは、評価用電極パッドを複数個有しており、各スクライブＴＥＧにおける複数の評価用電極パッドの配置ピッチは、それぞれ同一であることが好ましい。
【発明の効果】
【００３９】
本発明に係る半導体装置によると、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができることにより半導体集積回路の特性評価を短時間に且つ確実に行うことが可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図２】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図３】従来の一般的なウェハ上における複数の半導体集積回路の配置を模式的に示す平面図である。
【図４】従来のウェハ上に形成された半導体装置を示す平面図である。
【発明を実施するための形態】
【００４１】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００４２】
図１に示すように、ウェハにおけるリソグラフィ技術の露光装置の１ショット領域１００の上には、複数の半導体集積回路１０１が行列状に形成されている。半導体集積回路１０１の周辺部には、例えば、所定の拡散層、その上層の銅配線及び最上層のアルミニウム配線からなるシールリング１０２が形成されている。半導体集積回路１０１同士の間には、列方向スクライブライン領域１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ及び１０３ｅが列方向に延びるように順次形成され、行方向スクライブライン領域１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ及び１０４ｅが行方向に延びるように順次形成されている。
【００４３】
列方向スクライブライン領域１０３ｂ、１０３ｄには、第１の評価素子１２０〜１２５、１４０〜１４５と評価用電極パッド１１０〜１１６、１３０〜１３６とマーク１５０とがそれぞれ形成されている。なお、列方向スクライブライン領域１０３ｂ、１０３ｄは、第１の評価素子及び評価用電極パッドを有するスクライブＴＥＧ（Test Element Group）及びマークを形成できる幅を有している。一方、列方向スクライブライン領域１０３ａ、１０３ｃ及び１０３ｅには、第２の評価素子１６０、１６１及びマーク１５０が形成されている。なお、列方向スクライブライン領域１０３ａ、１０３ｃ及び１０３ｅは、スクライブＴＥＧを形成できない程に狭い幅を有している。以下、スクライブＴＥＧ及びマークを形成できる幅を有するスクライブライン領域を第１のスクライブライン領域と呼び、スクライブＴＥＧを形成できない程に狭い幅を有するスクライブライン領域を第２のスクライブライン領域と呼ぶ。また、第１のスクライブライン領域に形成された評価素子を第１の評価素子とし、第２のスクライブライン領域に形成された評価素子を第２の評価素子とする。
【００４４】
また、行方向スクライブライン領域１０４ａ〜１０４ｅは、マークを形成できる幅を有し、この領域にはマーク１５０のみが形成されている。ここで、本実施形態においては、マーク１５０を形成しているが、マーク１５０以外の他のアクセサリ、例えば、膜厚評価用パターン、寸法評価用パターン、平坦後段差評価用パターン及び断面形状解析用パターン等を形成してもよい。
【００４５】
列方向スクライブライン領域１０３ｄに形成された複数の第１の評価素子１４０〜１４５を１単位とする評価素子群１４７と、評価素子群１４７を測定するための複数の評価用電極パッド１３０〜１３６を１単位とする評価用電極パッド群１３７とは、互いに配線により接続されて、スクライブＴＥＧ１４８が形成されている。
【００４６】
一方、第１の評価素子１２０〜１２５及び第２の評価素子１６０、１６１を１単位とする評価素子群１２７と、評価用電極パッド１１０〜１１６を１単位とする評価用電極パッド群１１７とは、互いに配線により接続されている。
【００４７】
ここで、第２の評価素子１６０、１６１は、スクライブＴＥＧ１２８と、それぞれ半導体集積回路１０１の上を通過するスクライブ間配線１７０〜１７３を介して接続されている。なお、本実施形態において、スクライブ間配線１７０〜１７３は、半導体集積回路１０１の上を通過するように形成されているが、半導体集積回路１０１の中を通過するように形成されていてもよい。但し、スクライブ間配線１７０〜１７３が半導体集積回路１０１の中を通過する場合には、スクライブ間配線１７０〜１７３は半導体集積回路１０１の半導体素子及び電極パッドとは電気的に接続されない。また、評価用電極パッド群１１７と評価用電極パッド群１３７との評価用電極パッドの構成及び配置ピッチは互いに同一である。
【００４８】
なお、第２の評価素子１６０、１６１が形成されている幅が狭い列方向スクライブ領域１０３ａ、１０３ｃは、マーク１５０と第２の評価素子１６０、１６１とによりそれぞれほぼ全領域が占有されている。
【００４９】
半導体集積回路１０１の上を通過するスクライブ間配線は、第２の評価素子１６０、１６１を測定するために、スクライブＴＥＧから第２の評価素子１６０、１６１に対して２本ずつ設けられている。ここで、一方を往路の配線、他方を復路の配線と呼ぶ。図１では、第２の評価素子１６０において、例えばスクライブ間配線１７０が往路の配線となり、スクライブ間配線１７１が復路の配線となる。また、第２の評価素子１６１において、例えばスクライブ間配線１７２が往路の配線となり、スクライブ間配線１７３が復路の配線となる。
【００５０】
往路の配線及び復路の配線はそれぞれシールリング１０２と接続しても構わない。但し、各配線がシールリング１０２と接続される場合に、同一の半導体集積回路１０１の上を通過すると、これらの配線が短絡してしまうため、一般には、往路の配線と復路の配線とは、異なるシールリング１０２が周辺部に形成された半導体集積回路１０１の上をそれぞれ通過していなければならない。但し、往路の配線及び復路の配線のうち少なくとも一方がシールリング１０２を部分的に切断した領域を通過すれば短絡は回避できるため、同一の半導体集積回路１０１の上に往路の配線と復路の配線とを通過させることは可能である。
【００５１】
図１においては、スクライブ間配線１７０及びスクライブ間配線１７１は、同一の半導体集積回路１０１の上を通過する場合を示し、スクライブ間配線１７２及びスクライブ間配線１７３は、異なる半導体集積回路１０１の上を通過する場合を示す。なお、図１では、シールリング１０２とスクライブ間配線１７０又はスクライブ間配線１７１との分離は省略している。また、ここでは、往路の配線及び復路の配線が異なる半導体集積回路１０１の上をそれぞれ通過する場合に、それぞれの半導体集積回路１０１の周辺部に形成されたシールリング１０２同士は電気的に接続していない。また、どちらの場合においても、半導体集積回路１０１の上を通過するスクライブ間配線は、半導体集積回路１０１における半導体素子及び電極パッドとは電気的な接続はない。
【００５２】
このような構成とすることにより、１枚のウェハ当たりの半導体集積回路１０１の採れ数を増やすことができる。また、第１のスクライブライン領域と、第２のスクライブライン領域とを、同一のウェハの上に形成し、第２のスクライブライン領域に評価素子を最大限に形成することによって空き領域を有効に利用できる。このため、スクライブＴＥＧにおける評価素子を大規模化することが可能となる。
【００５３】
次に、複数の評価用電極パッド群１１７の評価用電極パッドの構成及び配置ピッチを互いに同一とする理由について説明する。
【００５４】
評価用電極パッドの構成及び配置ピッチが各スクライブＴＥＧにおいて異なっていると、評価用電極パッドの構成及び配置ピッチと一致したプローブ針を持つプローブカードを、スクライブＴＥＧの単位数分を用意する必要がある。このため、測定するスクライブＴＥＧ毎にプローブカードを交換する作業が生じることにより、測定工数は増加し、測定時間が長時間化してしまう。そこで、複数の評価用電極パッド群の評価用電極パッドの構成及び配置ピッチを互いに同一とすることにより、プローブカードを統一し、プローブカードの交換作業並びにプローブカードの管理及びメンテナンスの工数及び費用を削減できる。
【００５５】
次に、複数の評価用電極パッドを１つの測定単位にまとめている理由について説明する。
【００５６】
仮に、複数の評価用電極パッドを１つの測定単位にまとめないとすると、単体の評価素子を測定することとなるため、実際に評価素子を測定する時間に加え、評価素子毎にプローブカードの移動又はウェハの移動に要する時間が加わることとなり、測定時間が長時間化してしまう。そこで、複数の評価用電極パッドを１単位としてまとめることにより、プローブカードの移動又はウェハの移動に要する時間を削減できる。
【００５７】
従って、複数の評価用電極パッドを１単位としてまとめ、まとめられた１単位の評価用電極パッド群の評価用電極パッドの構成と配置ピッチとを各スクライブＴＥＧにおいて共通化して電気的特性を測定することにより、簡便且つ容易に評価することが可能となり、測定時間が長時間化することを防ぐことができる。
【００５８】
なお、前記に示した構成に限らず、列方向でなく行方向に延びるように第２のスクライブライン領域が形成された構成としてもよい。
【００５９】
また、半導体集積回路の上を通過するスクライブ間配線は、評価素子の評価目的により２本よりも多い複数本であってもよいし、通過する半導体集積回路の個数も数個に亘っても構わない。
【００６０】
本実施形態では、半導体集積回路の上を通過するスクライブ間配線を示したが、スクライブ間配線はスクライブライン領域を通過してもよい。また、第１の評価素子と第２の評価素子とを接続するスクライブ間配線を示したが、スクライブ間配線は、第２の評価素子と評価用電極パッドとを接続していてもよい。
【００６１】
半導体集積回路の上を通過するスクライブ間配線が形成された層である配線層のみにおいて評価素子群が構成されている場合は、配線層よりも下層において構成されたマークについては、評価素子群と上下に重なり合うことを許容している。各マークは半導体プロセスの一工程において必要となることが多く、その後の工程では不要となる場合が多い。従って、このようにマークの機能及び目的の電気的特性の評価に影響を互いに及ぼさないようにマークと評価素子群とを上下に重ねることができれば、さらに、スクライブライン領域における空き領域を確保することができるため、評価素子群を大規模化するのに有利となる。
【００６２】
次に、本実施形態における１枚のウェハ当たりの半導体集積回路の採れ数について、実際の半導体装置に即した具体的な数値を用いて説明する。
【００６３】
まず、前提として、ウェハの直径を３００ｍｍとし、最外周から５ｍｍの領域は、半導体製造工程において半導体素子が形成できない領域とする。半導体集積回路とその周囲のスクライブライン領域の幅の２分の１を合わせた領域が、ウェハの直径から最外周の５ｍｍを除いた領域に全て収まる半導体集積回路を採れ数の対象とする。また、計算を簡単にするために、ウェハの中心と一の半導体集積回路及びその周囲のスクライブライン領域の幅の２分の１を合わせた領域の中心とを一致させ、半導体集積回路をウェハの上に配列する。
【００６４】
ここで、スクライブライン領域の幅の具体的な数値について説明する。スクライブＴＥＧにおける一般的な評価用電極パッドの幅は、電気的特性の測定器におけるプローブ針の電極パッドに対する位置ずれを考慮して、５０μｍ〜６０μｍは必要である。また、評価素子と評価用電極パッドとの間の配線引き回し領域及び評価素子領域の確保のために、スクライブＴＥＧが形成できる第１のスクライブライン領域の幅は１００μｍ程度となる。
【００６５】
一方、ダイシングの一般的な方法は、レーザグルービングの後に、幅が１５μｍ〜３０μｍのダイシングブレードにより実施する方法である。但し、加工領域の幅のばらつきを考慮すると、スクライブＴＥＧの評価用電極パッドを形成しない場合は、５０μｍ程度のスクライブライン領域の幅が最小となる。加えて、近年、レーザにより直接にダイシングを実施する方法も実用化されており、スクライブライン領域の幅は３０μｍ程度まで小さくすることが可能である。そこで、本実施形態におけるスクライブＴＥＧを形成できない第２のスクライブライン領域の幅を、３０μｍとして半導体集積回路の採れ数の計算を行う。
【００６６】
例えば、半導体集積回路の外形寸法を２ｍｍ×２ｍｍとすると、全てのスクライブライン領域の幅を１００μｍとする従来構造では、１枚のウェハ当たりの半導体集積回路の採れ数は、１４７１３個となる。これに対して、前記の通りに定義したサイズの本実施形態の構造では、１枚のウェハ当たりの半導体集積回路の採れ数は、１４９５９個となり、従来構造と比べて、１．６７％も採れ数を増やすことが可能となる。
【００６７】
本発明の第１の実施形態に係る半導体装置によると、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができ、微細化及び高集積化が進んでも半導体集積回路の特性評価を短時間に且つ確実に行えると共に、半導体集積回路の採れ数を増やすことができて、低コスト化を可能とする。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図２を参照しながら説明する。本実施形態において、第１の実施形態と異なる部分についてのみ説明し、同一の部分については説明を省略する。
【００６９】
第２の実施形態は、第１の実施形態と比較して行方向スクライブライン領域の幅が異なる。
【００７０】
図２に示すように、行方向スクライブライン領域２０４ｂにはマーク２５０が形成され、行方向スクライブライン領域２０４ｄには、第１の評価素子２９０〜２９５及び評価用電極パッド２８０〜２８６を含むスクライブＴＥＧ２６８とマーク２５０とが形成されている。なお、行方向スクライブライン領域２０４ｂ、２０４ｄは、スクライブＴＥＧ及びマークを形成できる幅を有し、すなわち、これらは第１のスクライブライン領域である。一方、行方向スクライブライン領域２０４ａにはマーク２５０が形成され、行方向スクライブライン領域２０４ｃには第２の評価素子２６２及びマーク２５０が形成され、行方向スクライブライン領域２０４ｅには、第２の評価素子２６３が形成されている。なお、行方向スクライブライン領域２０４ａ、２０４ｃ及び２０４ｅは、スクライブＴＥＧが形成できない程に狭い幅を有し、すなわち、これらは第２のスクライブライン領域である。また、行方向スクライブライン領域２０４ｂ、２０４ｄと行方向スクライブライン領域２０４ａ、２０４ｃ及び２０４ｅとは交互に形成されている。
【００７１】
第１の評価素子２９０〜２９５及び第２の評価素子２６２、２６３を１単位とする評価素子群２９７と、評価用電極パッド２８０〜２８６を１単位とする評価用電極パッド群２８７とは、互いに配線により接続されている。
【００７２】
ここで、第２の評価素子２６２、２６３は、スクライブＴＥＧ２６８と、半導体集積回路２０１の上を通過するスクライブ間配線２７４〜２７７を介して接続されている。なお、列方向スクライブライン２０３ｂ、２０３ｄに形成されている評価用電極パッド群２１７、２３７と評価用電極パッド群２８７の評価用電極パッドの構成及び配置ピッチは互いに同一である。
【００７３】
このように、評価用電極パッドの構成及び配置ピッチが互いに同一であれば、プローブカードを共有化することができ、プローブカードを交換する余分な時間も発生することがないため、測定時間が長時間化することを防ぐことができる。
【００７４】
なお、第２の評価素子２６２、２６３が形成されている行方向スクライブ領域２０４ｃ、２０４ｅは、マーク２５０と第２の評価素子２６２、２６３とにより、それぞれほぼ全領域が占有されている。
【００７５】
このような構成とすることにより、１枚のウェハ当たりの半導体集積回路の採れ数を増やすことができる。また、第１のスクライブライン領域と第２のスクライブライン領域とを、同一のウェハの上において、列方向及び行方向の両方向に配置させることにより、第２のスクライブライン領域に評価素子を最大限に形成し、空き領域を有効に利用できる。このため、スクライブＴＥＧにおける評価素子を大規模化することが可能となる。
【００７６】
特に、本実施形態では、第１のスクライブライン領域と第２のスクライブライン領域とを、同一のウェハの上において列方向及び行方向の両方向に配置させるため、第１の実施形態よりもさらにスクライブＴＥＧにおける評価素子が大規模化する効果が大きくなる。
【００７７】
また、半導体集積回路の上を通過するスクライブ間配線は、評価素子の評価目的により２本よりも多い複数本であってもよいし、通過する半導体集積回路の個数も数個に亘っても構わない。
【００７８】
本実施形態では、半導体集積回路の上を通過するスクライブ間配線を示したが、スクライブ間配線はスクライブライン領域を通過してもよい。
【００７９】
半導体集積回路の上を通過するスクライブ間配線が形成された層である配線層のみにおいて評価素子群が構成されている場合は、配線層よりも下層において構成されたマークについては、評価素子群と上下に重なり合うことを許容している。各マークは半導体プロセスの一工程において必要となることが多く、その後の工程では不要となる場合が多い。従って、このようにマークの機能及び目的の電気的特性の評価に影響を互いに及ぼさないようにマークと評価素子群とを上下に重ねることができれば、さらに、スクライブライン領域における空き領域を確保することができるため、評価素子群の大規模化に有利となる。
【００８０】
次に、本実施形態における１枚のウェハ当たりの半導体集積回路の採れ数について、実際の半導体装置に即した具体的な数値を用いて説明する。なお、前提の条件は第１の実施形態と同一とする。
【００８１】
例えば、半導体集積回路の外形寸法を２ｍｍ×２ｍｍとすると、全てのスクライブライン領域の幅を１００μｍとする従来構造では、１枚のウェハ当たりの半導体集積回路の採れ数は、１４７１３個となる。これに対して、本実施形態の構造では、第１のスクライブライン領域の幅は１００μｍとし、第２のスクライブラインの幅を３０μｍとすると、１枚のウェハ当たりの半導体集積回路の採れ数は、１５２０９個となる。すなわち、従来構造に比べて、３．３７％も採れ数を増やすことが可能となる。
【００８２】
本発明の第２の実施形態に係る半導体装置によると、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができ、微細化及び高集積化が進んでも半導体集積回路の特性評価を短時間に且つ確実に行えると共に、半導体集積回路の採れ数を増やすことができて、低コスト化を可能とする。
【産業上の利用可能性】
【００８３】
本発明に係る半導体装置は、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができ、特に、スクライブライン領域に形成されるＴＥＧを有する半導体装置等に有用である。
【符号の説明】
【００８４】
１００ １ショット領域
１０１ 半導体集積回路
１０２ シールリング
１０３ａ〜１０３ｅ 列方向スクライブライン領域
１０４ａ〜１０４ｅ 行方向スクライブライン領域
１１０〜１１６ 評価用電極パッド
１１７ 電極パッド群
１２０〜１２５ 第１の評価素子
１２７ 評価素子群
１２８ スクライブＴＥＧ
１３０〜１３６ 評価用電極パッド
１３７ 電極パッド群
１４０〜１４５ 第１の評価素子
１４７ 評価素子群
１４８ スクライブＴＥＧ
１５０ マーク
１６０、１６１ 第２の評価素子
１７０〜１７３ スクライブ間配線
２００ １ショット領域
２０１ 半導体集積回路
２０２ シールリング
２０３ａ〜２０３ｅ 列方向スクライブライン領域
２０４ａ〜２０４ｅ 行方向スクライブライン領域
２１０〜２１６ 評価用電極パッド
２１７ 電極パッド群
２２０〜２２５ 第１の評価素子
２２７ 評価素子群
２２８ スクライブＴＥＧ
２３０〜２３６ 評価用電極パッド
２３７ 電極パッド群
２４０〜２４５ 第１の評価素子
２４７ 評価素子群
２４８ スクライブＴＥＧ
２５０ マーク
２６０〜２６３ 第２の評価素子
２６８ スクライブＴＥＧ
２７０〜２７７ スクライブ間配線
２８０〜２８６ 評価用電極パッド
２８７ 電極パッド群
２９０〜２９５ 第１の評価素子
２９７ 評価素子群
【技術分野】
【０００１】
本発明は、スクライブライン領域を有する半導体装置に関し、特に、スクライブライン領域に形成される特性評価用素子（Test Element Group：ＴＥＧ）を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路を低コスト化させるためには、１枚のウェハから得られる半導体集積回路の採れ数を増やすことが極めて重要となる。
【０００３】
ウェハに形成される半導体集積回路の一般的な配置について図３を参照しながら説明する。
【０００４】
図３に示すように、ウェハ３００の主面に、行列状に配置された複数の半導体集積回路３０１が形成され、半導体集積回路３０１同士の間には、所定の幅のスクライブライン領域３０２が形成されている。ウェハ３００がダイシングブレード等を用いてスクライブライン領域３０２に沿って切削されることにより、複数の半導体集積回路３０１は個々に分割される。ダイシングブレードによるダイシングの際において、半導体集積回路３０１を保護するために、各半導体集積回路３０１の周辺部には、所定の拡散層とその上層の銅配線層と最上層のアルミニウム配線層とからなるシールリング３０３が形成されている。
【０００５】
一般に、ウェハ３００には、半導体集積回路を構成するＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の半導体素子からなる評価素子と、該評価素子の電気的特性を測定するための評価用電極パッドとを含むＴＥＧが、半導体集積回路３０１と共に形成される。
【０００６】
ウェハ３００を切削する前に、ウェハ３００に形成されたＴＥＧを評価することにより、半導体集積回路３０１の出来映えの評価を行って、チップの良否を判定する。このとき、ＴＥＧを半導体集積回路３０１内に形成すると、半導体集積回路３０１自体の面積が大きくなってしまい、１枚のウェハ当たりの半導体集積回路の採れ数が減少する。このため、通常、ＴＥＧはスクライブライン領域３０２に形成される。以下、スクライブライン領域３０２に形成されるＴＥＧをスクライブＴＥＧと呼ぶ。
【０００７】
ＴＥＧの他にも、半導体集積回路３０１を高精度に製造するために、リソグラフィ技術におけるマスクの位置合わせに用いられるアライメントマーク等のように、製造工程において用いられるマークが必要である。これらのマークもスクライブＴＥＧと同様に前記の理由により、スクライブライン領域３０２に形成される。
【０００８】
なお、スクライブＴＥＧ又はマークをスクライブライン領域３０２に形成する場合には、スクライブライン領域３０２の幅をスクライブＴＥＧ又はマークが形成できる幅に設定する必要がある。また、スクライブＴＥＧはスクライブライン領域３０２におけるマークが形成されていない空き領域に形成しなければならない。
【０００９】
さらに、スクライブライン領域３０２におけるスクライブＴＥＧ及びマーク類の一部には、その用途及び目的により、半導体集積回路３０１を製造するためのリソグラフィ技術における露光装置の１ショット領域又はウェハ３００の全体において、スクライブライン領域３０２の特定の位置に配置が限定される場合がある。ここで、特定の位置とは、例えば、ウェハ３００又はリソグラフィにおける１ショット領域の中心、最外周、四隅又はスクライブライン領域３０２の交差領域等である。
【００１０】
このため、配置場所が限定されたスクライブＴＥＧ及びマーク類の配置状態によっては、その配置の後の空き領域が所望のスクライブＴＥＧもマークも形成できない長さ又は幅となる場合がある。このような場合には、所望のスクライブＴＥＧ及びマークを形成するためのスクライブライン領域３０２の長さ又は幅を確保するために、スクライブライン領域３０２の面積を拡大せざるを得ない。このため、１枚のウェハ３００当たりの半導体集積回路の採れ数が減少し、低コスト化に不利となる。このことは、昨今の微細化指向及び高集積化指向の半導体装置において重大な問題となる。
【００１１】
次に、従来の一般的なスクライブＴＥＧの構成について説明する。一般に、スクライブＴＥＧに含まれる複数の評価用電極パッドの構成及び配置ピッチは全て同一であり、複数の評価用電極パッドによって１単位として構成される。１単位の評価用電極パッド群により複数の評価素子が測定され、また、さらに数多くの評価素子を評価するために、露光装置の１ショット領域に複数の単位のスクライブＴＥＧが形成される。なお、評価用電極パッドの構成及び配置ピッチは、電気的特性の測定において用いられるプローブ針の構成及び配置ピッチと同一である。異なるスクライブＴＥＧ同士において、評価用電極パッドの構成及び配置ピッチを全て同一とすることにより、異なるスクライブＴＥＧであっても、上記プローブ針を搭載したプローブカードを共有化することができ、これにより測定時間を短縮化できるという利点がある。
【００１２】
従来のスクライブＴＥＧを備える半導体装置を図４を参照しながら説明する。
【００１３】
図４に示すように、ウェハにおけるリソグラフィ技術の露光装置の１ショット領域４００には、複数の半導体集積回路４０１が行列状に形成され、半導体集積回路４０１の周辺部には、シールリング４０２が形成されている。半導体集積回路４０１同士の間には、列方向スクライブライン領域４０３ａ、４０３ｂ、４０３ｃ、４０３ｄ及び４０３ｅと、行方向スクライブライン領域４０４ａ、４０４ｂ、４０４ｃ、４０４ｄ及び４０４ｅとがそれぞれ形成されている。列方向スクライブライン領域４０３ｂには、評価素子４２０〜４２５を１単位とする評価素子群４２７と、評価素子４２０〜４２５の特性を測定するための評価用電極パッド４１０〜４１６を１単位とする評価用電極パッド群４１７とにより構成されたスクライブＴＥＧ４２８が形成されている。また、列方向スクライブライン領域４０３ｄには、評価素子４４０〜４４５を１単位とする評価素子群４４７と、評価素子４４０〜４４６を測定するための評価用電極パッド４３０〜４３６を１単位とする評価用電極パッド群４３７とにより構成されたスクライブＴＥＧ４４８が形成されている。評価用電極パッド群４１７及び評価用電極パッド群４３７を構成する評価用電極パッドの構成及び配置ピッチは、互いに同一である。さらに、同様に、列方向スクライブライン領域４０３ｃに形成されたスクライブＴＥＧ４６８の評価用電極パッド群を構成する評価用電極パッドの構成及び配置ピッチも、スクライブＴＥＧ４２８及びスクライブＴＥＧ４４８と同一である。また、列方向スクライブライン領域４０３ａ、４０３ｂ、４０３ｃ、４０３ｄ及び４０３ｅと行方向スクライブライン領域４０４ａ、４０４ｂ、４０４ｃ、４０４ｄ及び４０４ｅとに各種マーク４５０が形成されている。
【００１４】
近年の半導体素子の微細化及び高集積化に伴い、半導体素子の特性のばらつきが半導体集積回路の良否に多大な影響を与えるようになってきている。特性のばらつきを把握するには、多数の素子の様々な電気的特性を測定する必要があり、ＴＥＧにおける評価素子の規模は、半導体素子自体が微細化するにもかかわらず、拡大する一途である。
【００１５】
さらに、マークについても、露光工程におけるアライメント用マーク、重ね合わせ精度管理用マーク、寸法管理用マーク及び膜厚管理用マーク等が必要であり、昨今の半導体装置の製造方法の複雑化により増加する製造工程数等に合わせて多数のマークを形成することが不可欠となっている。このため、スクライブライン領域の空き領域の問題と相まって、ますます、スクライブライン領域を有効に活用する技術開発の要望が高まっている。
【００１６】
このため、ＴＥＧを形成できる程に幅が広いスクライブライン領域と、スクライブＴＥＧの評価用電極パッドを形成できない程に幅が狭いスクライブライン領域とを同一のウェハの上に互いに直交するように形成して、１枚のウェハ当たりの半導体集積回路の採れ数を増やす方法が例えば特許文献１等に提示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００５−１０８９９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記の従来技術を用いたとしても、昨今の微細化及び高集積化の技術指向において、スクライブＴＥＧに搭載される評価素子自体を大規模化することができない限り、半導体集積回路の良否判定を正確に行うことはできない。また、従来技術により単純に半導体集積回路の採れ数を増やして、低コスト化を図ることも困難となってきている。このため、以下に詳述するような対策が必要となる。
【００１９】
第１の対策として、評価用電極パッド同士の間に大規模化した評価素子を形成する方法が考えられる。
【００２０】
しかしながら、この方法では評価用電極パッドの配置位置が変わるため、評価用電極パッドの配置ピッチの変更に伴って検査に用いるプローブ針のピッチを変える必要がある。このため、評価用電極パッドの配置ピッチが異なるスクライブＴＥＧの単位数分だけプローブ針の配置ピッチが異なるプローブカードを準備する必要がある。この結果、プローブカードの汎用性が低下し、プローブカードの交換時間及び測定対象へのプローブ針の移動時間を考えると、測定時間が長時間化するという不具合が生じる。また、評価用電極パッド群自体が、この評価用電極パッド群が形成されたスクライブライン領域が延びる方向と同一の方向において長くなる。このため、配置位置が限定されたスクライブＴＥＧ及びマークを考慮すると、半導体集積回路のサイズによってはリソグラフィ技術における露光装置の１ショット領域において、評価素子が大規模化したスクライブＴＥＧを形成することが困難となる。
【００２１】
第２の対策として、評価用電極パッド群の端部の外側（延長線上）に大規模化した評価素子を形成する方法が考えられる。
【００２２】
しかしながら、この方法では評価用電極パッドの配置ピッチ自体は変更する必要がないものの、スクライブＴＥＧとして、このスクライブＴＥＧが形成されたスクライブライン領域が延びる方向と同一の方向において長くなる。このため、配置位置が限定されたスクライブＴＥＧ及びマークを考慮すると、前記の第１の対策と同様に、半導体集積回路のサイズによってはリソグラフィ技術における露光装置の１ショット領域において、評価素子を大規模化したスクライブＴＥＧを形成することが困難となる。
【００２３】
第３の対策として、スクライブライン領域に所望のスクライブＴＥＧ及びマークを形成した後に、生じた空き領域に新たに評価素子群と評価用電極パッド群とを形成する方法が考えられる。しかしながら、この方法では、単位をいたずらに増やすこととなり、測定時間が増大することに加え、評価用電極パッドの数と配置ピッチとが、他のスクライブＴＥＧと異なる。このため、前記の第１の対策と同様に、評価用電極パッドの数が変わったことに対応して複数のプローブカードを準備する必要性が生じ、プローブカードの交換時間及び測定対象へのプローブ針の移動時間を考えると、測定時間が長時間化するという不具合が生じる。
【００２４】
本発明は、前記の問題に鑑み、その目的は、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することにある。
【課題を解決するための手段】
【００２５】
前記の目的を達成するために、本発明は半導体装置を、第１のスクライブライン領域及び第２のスクライブライン領域を備えている構成とする。
【００２６】
具体的に、本発明に係る半導体装置は、半導体基板の上に行列状に形成された複数の半導体集積回路と、複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、第１のスクライブライン領域に形成され、第１の評価素子及び評価用電極パッドを含むスクライブＴＥＧと、第２のスクライブライン領域に形成された第２の評価素子と、複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、第１のスクライブライン領域又は第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線とを備え、第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して、電気的に接続されている。
【００２７】
本発明に係る半導体装置によると、第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して電気的に接続されているため、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができることにより、半導体集積回路の特性評価を短時間に且つ確実に行うことが可能となる。
【００２８】
本発明の半導体装置において、第２の評価素子と、第１の評価素子及び評価用電極パッドのうちの少なくとも一方とは、スクライブ間配線を介して、電気的に接続されていることが好ましい。
【００２９】
本発明の半導体装置において、第１のスクライブライン領域の幅と、第２のスクライブライン領域の幅とは、大きさが異なることが好ましい。
【００３０】
本発明の半導体装置において、第２のスクライブライン領域の幅は、スクライブＴＥＧを形成するのに必要な大きさよりも小さいことが好ましい。
【００３１】
本発明の半導体装置において、複数の第２のスクライブライン領域は、それぞれ同一の方向に延びていることが好ましい。
【００３２】
本発明の半導体装置において、複数の第２のスクライブライン領域のうちの一部は、行方向に延びており、残部は列方向に延びていることが好ましい。
【００３３】
本発明の半導体装置において、半導体集積回路は、半導体素子及び電極パッドを含み、スクライブ間配線は、半導体集積回路に形成され、且つ半導体素子及び電極パッドと電気的に接続されていないことが好ましい。
【００３４】
本発明の半導体装置において、半導体集積回路は、該半導体集積回路の周辺部に形成され、且つ部分的に切断されたシールリングを含み、スクライブ間配線は、半導体集積回路のシールリングが切断された領域に形成されていることにより、シールリングと電気的に接続されていないことが好ましい。
【００３５】
本発明の半導体装置において、半導体集積回路は、該半導体集積回路の周辺部に形成されたシールリングを含み、スクライブ間配線は、同一の半導体集積回路に複数が形成され、複数のスクライブ間配線のうちの１つは、シールリングと電気的に接続され、複数のスクライブ間配線の残りはシールリングと電気的に接続しないように、シールリングが部分的に切断された領域に形成されていることが好ましい。
【００３６】
本発明の半導体装置において、半導体集積回路は、該半導体集積回路の周辺部に形成されたシールリングを含み、複数のスクライブ間配線は、互いに異なる半導体集積回路のそれぞれに形成され、半導体集積回路に形成されたそれぞれのシールリングは電気的に接続されていないことが好ましい。
【００３７】
本発明の半導体装置において、第１のスクライブライン領域及び第２のスクライブライン領域に形成されたアクセサリをさらに備え、スクライブＴＥＧ、第２の評価素子及びスクライブ間配線は、アクセサリが形成された層よりも上層に形成されており、スクライブＴＥＧ、第２の評価素子及びスクライブ間配線のうちの少なくとも１つは、アクセサリと上下に重なるように形成されていることが好ましい。
【００３８】
本発明の半導体装置において、スクライブＴＥＧは、複数個が形成され、複数のスクライブＴＥＧのそれぞれは、評価用電極パッドを複数個有しており、各スクライブＴＥＧにおける複数の評価用電極パッドの配置ピッチは、それぞれ同一であることが好ましい。
【発明の効果】
【００３９】
本発明に係る半導体装置によると、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができることにより半導体集積回路の特性評価を短時間に且つ確実に行うことが可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図２】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図３】従来の一般的なウェハ上における複数の半導体集積回路の配置を模式的に示す平面図である。
【図４】従来のウェハ上に形成された半導体装置を示す平面図である。
【発明を実施するための形態】
【００４１】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００４２】
図１に示すように、ウェハにおけるリソグラフィ技術の露光装置の１ショット領域１００の上には、複数の半導体集積回路１０１が行列状に形成されている。半導体集積回路１０１の周辺部には、例えば、所定の拡散層、その上層の銅配線及び最上層のアルミニウム配線からなるシールリング１０２が形成されている。半導体集積回路１０１同士の間には、列方向スクライブライン領域１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ及び１０３ｅが列方向に延びるように順次形成され、行方向スクライブライン領域１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ及び１０４ｅが行方向に延びるように順次形成されている。
【００４３】
列方向スクライブライン領域１０３ｂ、１０３ｄには、第１の評価素子１２０〜１２５、１４０〜１４５と評価用電極パッド１１０〜１１６、１３０〜１３６とマーク１５０とがそれぞれ形成されている。なお、列方向スクライブライン領域１０３ｂ、１０３ｄは、第１の評価素子及び評価用電極パッドを有するスクライブＴＥＧ（Test Element Group）及びマークを形成できる幅を有している。一方、列方向スクライブライン領域１０３ａ、１０３ｃ及び１０３ｅには、第２の評価素子１６０、１６１及びマーク１５０が形成されている。なお、列方向スクライブライン領域１０３ａ、１０３ｃ及び１０３ｅは、スクライブＴＥＧを形成できない程に狭い幅を有している。以下、スクライブＴＥＧ及びマークを形成できる幅を有するスクライブライン領域を第１のスクライブライン領域と呼び、スクライブＴＥＧを形成できない程に狭い幅を有するスクライブライン領域を第２のスクライブライン領域と呼ぶ。また、第１のスクライブライン領域に形成された評価素子を第１の評価素子とし、第２のスクライブライン領域に形成された評価素子を第２の評価素子とする。
【００４４】
また、行方向スクライブライン領域１０４ａ〜１０４ｅは、マークを形成できる幅を有し、この領域にはマーク１５０のみが形成されている。ここで、本実施形態においては、マーク１５０を形成しているが、マーク１５０以外の他のアクセサリ、例えば、膜厚評価用パターン、寸法評価用パターン、平坦後段差評価用パターン及び断面形状解析用パターン等を形成してもよい。
【００４５】
列方向スクライブライン領域１０３ｄに形成された複数の第１の評価素子１４０〜１４５を１単位とする評価素子群１４７と、評価素子群１４７を測定するための複数の評価用電極パッド１３０〜１３６を１単位とする評価用電極パッド群１３７とは、互いに配線により接続されて、スクライブＴＥＧ１４８が形成されている。
【００４６】
一方、第１の評価素子１２０〜１２５及び第２の評価素子１６０、１６１を１単位とする評価素子群１２７と、評価用電極パッド１１０〜１１６を１単位とする評価用電極パッド群１１７とは、互いに配線により接続されている。
【００４７】
ここで、第２の評価素子１６０、１６１は、スクライブＴＥＧ１２８と、それぞれ半導体集積回路１０１の上を通過するスクライブ間配線１７０〜１７３を介して接続されている。なお、本実施形態において、スクライブ間配線１７０〜１７３は、半導体集積回路１０１の上を通過するように形成されているが、半導体集積回路１０１の中を通過するように形成されていてもよい。但し、スクライブ間配線１７０〜１７３が半導体集積回路１０１の中を通過する場合には、スクライブ間配線１７０〜１７３は半導体集積回路１０１の半導体素子及び電極パッドとは電気的に接続されない。また、評価用電極パッド群１１７と評価用電極パッド群１３７との評価用電極パッドの構成及び配置ピッチは互いに同一である。
【００４８】
なお、第２の評価素子１６０、１６１が形成されている幅が狭い列方向スクライブ領域１０３ａ、１０３ｃは、マーク１５０と第２の評価素子１６０、１６１とによりそれぞれほぼ全領域が占有されている。
【００４９】
半導体集積回路１０１の上を通過するスクライブ間配線は、第２の評価素子１６０、１６１を測定するために、スクライブＴＥＧから第２の評価素子１６０、１６１に対して２本ずつ設けられている。ここで、一方を往路の配線、他方を復路の配線と呼ぶ。図１では、第２の評価素子１６０において、例えばスクライブ間配線１７０が往路の配線となり、スクライブ間配線１７１が復路の配線となる。また、第２の評価素子１６１において、例えばスクライブ間配線１７２が往路の配線となり、スクライブ間配線１７３が復路の配線となる。
【００５０】
往路の配線及び復路の配線はそれぞれシールリング１０２と接続しても構わない。但し、各配線がシールリング１０２と接続される場合に、同一の半導体集積回路１０１の上を通過すると、これらの配線が短絡してしまうため、一般には、往路の配線と復路の配線とは、異なるシールリング１０２が周辺部に形成された半導体集積回路１０１の上をそれぞれ通過していなければならない。但し、往路の配線及び復路の配線のうち少なくとも一方がシールリング１０２を部分的に切断した領域を通過すれば短絡は回避できるため、同一の半導体集積回路１０１の上に往路の配線と復路の配線とを通過させることは可能である。
【００５１】
図１においては、スクライブ間配線１７０及びスクライブ間配線１７１は、同一の半導体集積回路１０１の上を通過する場合を示し、スクライブ間配線１７２及びスクライブ間配線１７３は、異なる半導体集積回路１０１の上を通過する場合を示す。なお、図１では、シールリング１０２とスクライブ間配線１７０又はスクライブ間配線１７１との分離は省略している。また、ここでは、往路の配線及び復路の配線が異なる半導体集積回路１０１の上をそれぞれ通過する場合に、それぞれの半導体集積回路１０１の周辺部に形成されたシールリング１０２同士は電気的に接続していない。また、どちらの場合においても、半導体集積回路１０１の上を通過するスクライブ間配線は、半導体集積回路１０１における半導体素子及び電極パッドとは電気的な接続はない。
【００５２】
このような構成とすることにより、１枚のウェハ当たりの半導体集積回路１０１の採れ数を増やすことができる。また、第１のスクライブライン領域と、第２のスクライブライン領域とを、同一のウェハの上に形成し、第２のスクライブライン領域に評価素子を最大限に形成することによって空き領域を有効に利用できる。このため、スクライブＴＥＧにおける評価素子を大規模化することが可能となる。
【００５３】
次に、複数の評価用電極パッド群１１７の評価用電極パッドの構成及び配置ピッチを互いに同一とする理由について説明する。
【００５４】
評価用電極パッドの構成及び配置ピッチが各スクライブＴＥＧにおいて異なっていると、評価用電極パッドの構成及び配置ピッチと一致したプローブ針を持つプローブカードを、スクライブＴＥＧの単位数分を用意する必要がある。このため、測定するスクライブＴＥＧ毎にプローブカードを交換する作業が生じることにより、測定工数は増加し、測定時間が長時間化してしまう。そこで、複数の評価用電極パッド群の評価用電極パッドの構成及び配置ピッチを互いに同一とすることにより、プローブカードを統一し、プローブカードの交換作業並びにプローブカードの管理及びメンテナンスの工数及び費用を削減できる。
【００５５】
次に、複数の評価用電極パッドを１つの測定単位にまとめている理由について説明する。
【００５６】
仮に、複数の評価用電極パッドを１つの測定単位にまとめないとすると、単体の評価素子を測定することとなるため、実際に評価素子を測定する時間に加え、評価素子毎にプローブカードの移動又はウェハの移動に要する時間が加わることとなり、測定時間が長時間化してしまう。そこで、複数の評価用電極パッドを１単位としてまとめることにより、プローブカードの移動又はウェハの移動に要する時間を削減できる。
【００５７】
従って、複数の評価用電極パッドを１単位としてまとめ、まとめられた１単位の評価用電極パッド群の評価用電極パッドの構成と配置ピッチとを各スクライブＴＥＧにおいて共通化して電気的特性を測定することにより、簡便且つ容易に評価することが可能となり、測定時間が長時間化することを防ぐことができる。
【００５８】
なお、前記に示した構成に限らず、列方向でなく行方向に延びるように第２のスクライブライン領域が形成された構成としてもよい。
【００５９】
また、半導体集積回路の上を通過するスクライブ間配線は、評価素子の評価目的により２本よりも多い複数本であってもよいし、通過する半導体集積回路の個数も数個に亘っても構わない。
【００６０】
本実施形態では、半導体集積回路の上を通過するスクライブ間配線を示したが、スクライブ間配線はスクライブライン領域を通過してもよい。また、第１の評価素子と第２の評価素子とを接続するスクライブ間配線を示したが、スクライブ間配線は、第２の評価素子と評価用電極パッドとを接続していてもよい。
【００６１】
半導体集積回路の上を通過するスクライブ間配線が形成された層である配線層のみにおいて評価素子群が構成されている場合は、配線層よりも下層において構成されたマークについては、評価素子群と上下に重なり合うことを許容している。各マークは半導体プロセスの一工程において必要となることが多く、その後の工程では不要となる場合が多い。従って、このようにマークの機能及び目的の電気的特性の評価に影響を互いに及ぼさないようにマークと評価素子群とを上下に重ねることができれば、さらに、スクライブライン領域における空き領域を確保することができるため、評価素子群を大規模化するのに有利となる。
【００６２】
次に、本実施形態における１枚のウェハ当たりの半導体集積回路の採れ数について、実際の半導体装置に即した具体的な数値を用いて説明する。
【００６３】
まず、前提として、ウェハの直径を３００ｍｍとし、最外周から５ｍｍの領域は、半導体製造工程において半導体素子が形成できない領域とする。半導体集積回路とその周囲のスクライブライン領域の幅の２分の１を合わせた領域が、ウェハの直径から最外周の５ｍｍを除いた領域に全て収まる半導体集積回路を採れ数の対象とする。また、計算を簡単にするために、ウェハの中心と一の半導体集積回路及びその周囲のスクライブライン領域の幅の２分の１を合わせた領域の中心とを一致させ、半導体集積回路をウェハの上に配列する。
【００６４】
ここで、スクライブライン領域の幅の具体的な数値について説明する。スクライブＴＥＧにおける一般的な評価用電極パッドの幅は、電気的特性の測定器におけるプローブ針の電極パッドに対する位置ずれを考慮して、５０μｍ〜６０μｍは必要である。また、評価素子と評価用電極パッドとの間の配線引き回し領域及び評価素子領域の確保のために、スクライブＴＥＧが形成できる第１のスクライブライン領域の幅は１００μｍ程度となる。
【００６５】
一方、ダイシングの一般的な方法は、レーザグルービングの後に、幅が１５μｍ〜３０μｍのダイシングブレードにより実施する方法である。但し、加工領域の幅のばらつきを考慮すると、スクライブＴＥＧの評価用電極パッドを形成しない場合は、５０μｍ程度のスクライブライン領域の幅が最小となる。加えて、近年、レーザにより直接にダイシングを実施する方法も実用化されており、スクライブライン領域の幅は３０μｍ程度まで小さくすることが可能である。そこで、本実施形態におけるスクライブＴＥＧを形成できない第２のスクライブライン領域の幅を、３０μｍとして半導体集積回路の採れ数の計算を行う。
【００６６】
例えば、半導体集積回路の外形寸法を２ｍｍ×２ｍｍとすると、全てのスクライブライン領域の幅を１００μｍとする従来構造では、１枚のウェハ当たりの半導体集積回路の採れ数は、１４７１３個となる。これに対して、前記の通りに定義したサイズの本実施形態の構造では、１枚のウェハ当たりの半導体集積回路の採れ数は、１４９５９個となり、従来構造と比べて、１．６７％も採れ数を増やすことが可能となる。
【００６７】
本発明の第１の実施形態に係る半導体装置によると、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができ、微細化及び高集積化が進んでも半導体集積回路の特性評価を短時間に且つ確実に行えると共に、半導体集積回路の採れ数を増やすことができて、低コスト化を可能とする。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図２を参照しながら説明する。本実施形態において、第１の実施形態と異なる部分についてのみ説明し、同一の部分については説明を省略する。
【００６９】
第２の実施形態は、第１の実施形態と比較して行方向スクライブライン領域の幅が異なる。
【００７０】
図２に示すように、行方向スクライブライン領域２０４ｂにはマーク２５０が形成され、行方向スクライブライン領域２０４ｄには、第１の評価素子２９０〜２９５及び評価用電極パッド２８０〜２８６を含むスクライブＴＥＧ２６８とマーク２５０とが形成されている。なお、行方向スクライブライン領域２０４ｂ、２０４ｄは、スクライブＴＥＧ及びマークを形成できる幅を有し、すなわち、これらは第１のスクライブライン領域である。一方、行方向スクライブライン領域２０４ａにはマーク２５０が形成され、行方向スクライブライン領域２０４ｃには第２の評価素子２６２及びマーク２５０が形成され、行方向スクライブライン領域２０４ｅには、第２の評価素子２６３が形成されている。なお、行方向スクライブライン領域２０４ａ、２０４ｃ及び２０４ｅは、スクライブＴＥＧが形成できない程に狭い幅を有し、すなわち、これらは第２のスクライブライン領域である。また、行方向スクライブライン領域２０４ｂ、２０４ｄと行方向スクライブライン領域２０４ａ、２０４ｃ及び２０４ｅとは交互に形成されている。
【００７１】
第１の評価素子２９０〜２９５及び第２の評価素子２６２、２６３を１単位とする評価素子群２９７と、評価用電極パッド２８０〜２８６を１単位とする評価用電極パッド群２８７とは、互いに配線により接続されている。
【００７２】
ここで、第２の評価素子２６２、２６３は、スクライブＴＥＧ２６８と、半導体集積回路２０１の上を通過するスクライブ間配線２７４〜２７７を介して接続されている。なお、列方向スクライブライン２０３ｂ、２０３ｄに形成されている評価用電極パッド群２１７、２３７と評価用電極パッド群２８７の評価用電極パッドの構成及び配置ピッチは互いに同一である。
【００７３】
このように、評価用電極パッドの構成及び配置ピッチが互いに同一であれば、プローブカードを共有化することができ、プローブカードを交換する余分な時間も発生することがないため、測定時間が長時間化することを防ぐことができる。
【００７４】
なお、第２の評価素子２６２、２６３が形成されている行方向スクライブ領域２０４ｃ、２０４ｅは、マーク２５０と第２の評価素子２６２、２６３とにより、それぞれほぼ全領域が占有されている。
【００７５】
このような構成とすることにより、１枚のウェハ当たりの半導体集積回路の採れ数を増やすことができる。また、第１のスクライブライン領域と第２のスクライブライン領域とを、同一のウェハの上において、列方向及び行方向の両方向に配置させることにより、第２のスクライブライン領域に評価素子を最大限に形成し、空き領域を有効に利用できる。このため、スクライブＴＥＧにおける評価素子を大規模化することが可能となる。
【００７６】
特に、本実施形態では、第１のスクライブライン領域と第２のスクライブライン領域とを、同一のウェハの上において列方向及び行方向の両方向に配置させるため、第１の実施形態よりもさらにスクライブＴＥＧにおける評価素子が大規模化する効果が大きくなる。
【００７７】
また、半導体集積回路の上を通過するスクライブ間配線は、評価素子の評価目的により２本よりも多い複数本であってもよいし、通過する半導体集積回路の個数も数個に亘っても構わない。
【００７８】
本実施形態では、半導体集積回路の上を通過するスクライブ間配線を示したが、スクライブ間配線はスクライブライン領域を通過してもよい。
【００７９】
半導体集積回路の上を通過するスクライブ間配線が形成された層である配線層のみにおいて評価素子群が構成されている場合は、配線層よりも下層において構成されたマークについては、評価素子群と上下に重なり合うことを許容している。各マークは半導体プロセスの一工程において必要となることが多く、その後の工程では不要となる場合が多い。従って、このようにマークの機能及び目的の電気的特性の評価に影響を互いに及ぼさないようにマークと評価素子群とを上下に重ねることができれば、さらに、スクライブライン領域における空き領域を確保することができるため、評価素子群の大規模化に有利となる。
【００８０】
次に、本実施形態における１枚のウェハ当たりの半導体集積回路の採れ数について、実際の半導体装置に即した具体的な数値を用いて説明する。なお、前提の条件は第１の実施形態と同一とする。
【００８１】
例えば、半導体集積回路の外形寸法を２ｍｍ×２ｍｍとすると、全てのスクライブライン領域の幅を１００μｍとする従来構造では、１枚のウェハ当たりの半導体集積回路の採れ数は、１４７１３個となる。これに対して、本実施形態の構造では、第１のスクライブライン領域の幅は１００μｍとし、第２のスクライブラインの幅を３０μｍとすると、１枚のウェハ当たりの半導体集積回路の採れ数は、１５２０９個となる。すなわち、従来構造に比べて、３．３７％も採れ数を増やすことが可能となる。
【００８２】
本発明の第２の実施形態に係る半導体装置によると、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができ、微細化及び高集積化が進んでも半導体集積回路の特性評価を短時間に且つ確実に行えると共に、半導体集積回路の採れ数を増やすことができて、低コスト化を可能とする。
【産業上の利用可能性】
【００８３】
本発明に係る半導体装置は、プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化することができ、特に、スクライブライン領域に形成されるＴＥＧを有する半導体装置等に有用である。
【符号の説明】
【００８４】
１００ １ショット領域
１０１ 半導体集積回路
１０２ シールリング
１０３ａ〜１０３ｅ 列方向スクライブライン領域
１０４ａ〜１０４ｅ 行方向スクライブライン領域
１１０〜１１６ 評価用電極パッド
１１７ 電極パッド群
１２０〜１２５ 第１の評価素子
１２７ 評価素子群
１２８ スクライブＴＥＧ
１３０〜１３６ 評価用電極パッド
１３７ 電極パッド群
１４０〜１４５ 第１の評価素子
１４７ 評価素子群
１４８ スクライブＴＥＧ
１５０ マーク
１６０、１６１ 第２の評価素子
１７０〜１７３ スクライブ間配線
２００ １ショット領域
２０１ 半導体集積回路
２０２ シールリング
２０３ａ〜２０３ｅ 列方向スクライブライン領域
２０４ａ〜２０４ｅ 行方向スクライブライン領域
２１０〜２１６ 評価用電極パッド
２１７ 電極パッド群
２２０〜２２５ 第１の評価素子
２２７ 評価素子群
２２８ スクライブＴＥＧ
２３０〜２３６ 評価用電極パッド
２３７ 電極パッド群
２４０〜２４５ 第１の評価素子
２４７ 評価素子群
２４８ スクライブＴＥＧ
２５０ マーク
２６０〜２６３ 第２の評価素子
２６８ スクライブＴＥＧ
２７０〜２７７ スクライブ間配線
２８０〜２８６ 評価用電極パッド
２８７ 電極パッド群
２９０〜２９５ 第１の評価素子
２９７ 評価素子群
【特許請求の範囲】
【請求項１】
半導体基板の上に行列状に形成された複数の半導体集積回路と、
前記複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、
前記第１のスクライブライン領域に形成され、第１の評価素子及び評価用電極パッドを含むスクライブＴＥＧと、
前記第２のスクライブライン領域に形成された第２の評価素子と、
前記複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、前記第１のスクライブライン領域又は前記第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線とを備え、
前記第２の評価素子と前記スクライブＴＥＧとは、前記スクライブ間配線を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第２の評価素子と、前記第１の評価素子及び評価用電極パッドのうちの少なくとも一方とは、前記スクライブ間配線を介して、電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のスクライブライン領域の幅と、前記第２のスクライブライン領域の幅とは、大きさが異なることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のスクライブライン領域の幅は、前記スクライブＴＥＧを形成するのに必要な大きさよりも小さいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の第２のスクライブライン領域は、それぞれ同一の方向に延びていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記複数の第２のスクライブライン領域のうちの一部は、行方向に延びており、残部は列方向に延びていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項７】
前記半導体集積回路は、半導体素子及び電極パッドを含み、
前記スクライブ間配線は、前記半導体集積回路に形成され、且つ前記半導体素子及び電極パッドと電気的に接続されていないことを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記半導体集積回路は、該半導体集積回路の周辺部に形成され、且つ部分的に切断されたシールリングを含み、
前記スクライブ間配線は、前記半導体集積回路の前記シールリングが切断された領域に形成されていることにより、前記シールリングと電気的に接続されていないことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記半導体集積回路は、該半導体集積回路の周辺部に形成されたシールリングを含み、
前記スクライブ間配線は、同一の前記半導体集積回路に複数が形成され、
前記複数のスクライブ間配線のうちの１つは、前記シールリングと電気的に接続され、前記複数のスクライブ間配線の残りは前記シールリングと電気的に接続しないように、前記シールリングが部分的に切断された領域に形成されていることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体集積回路は、該半導体集積回路の周辺部に形成されたシールリングを含み、
前記スクライブ間配線は、互いに異なる前記半導体集積回路のそれぞれに形成され、
前記半導体集積回路に形成されたそれぞれのシールリングは電気的に接続されていないことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項１１】
前記第１のスクライブライン領域及び第２のスクライブライン領域に形成されたアクセサリをさらに備え、
前記スクライブＴＥＧ、第２の評価素子及びスクライブ間配線は、前記アクセサリが形成された層よりも上層に形成されており、
前記スクライブＴＥＧ、第２の評価素子及びスクライブ間配線のうちの少なくとも１つは、前記アクセサリと上下に重なるように形成されていることを特徴とする請求項１〜１０のうちのいずれか１項に記載の半導体装置。
【請求項１２】
前記スクライブＴＥＧは、複数個が形成され、
前記複数のスクライブＴＥＧのそれぞれは、前記評価用電極パッドを複数個有しており、
前記各スクライブＴＥＧにおける前記複数の評価用電極パッドの配置ピッチは、それぞれ同一であることを特徴とする請求項１〜１１のうちのいずれか１項に記載の半導体装置。
【請求項１】
半導体基板の上に行列状に形成された複数の半導体集積回路と、
前記複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、
前記第１のスクライブライン領域に形成され、第１の評価素子及び評価用電極パッドを含むスクライブＴＥＧと、
前記第２のスクライブライン領域に形成された第２の評価素子と、
前記複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、前記第１のスクライブライン領域又は前記第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線とを備え、
前記第２の評価素子と前記スクライブＴＥＧとは、前記スクライブ間配線を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第２の評価素子と、前記第１の評価素子及び評価用電極パッドのうちの少なくとも一方とは、前記スクライブ間配線を介して、電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のスクライブライン領域の幅と、前記第２のスクライブライン領域の幅とは、大きさが異なることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のスクライブライン領域の幅は、前記スクライブＴＥＧを形成するのに必要な大きさよりも小さいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の第２のスクライブライン領域は、それぞれ同一の方向に延びていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記複数の第２のスクライブライン領域のうちの一部は、行方向に延びており、残部は列方向に延びていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項７】
前記半導体集積回路は、半導体素子及び電極パッドを含み、
前記スクライブ間配線は、前記半導体集積回路に形成され、且つ前記半導体素子及び電極パッドと電気的に接続されていないことを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記半導体集積回路は、該半導体集積回路の周辺部に形成され、且つ部分的に切断されたシールリングを含み、
前記スクライブ間配線は、前記半導体集積回路の前記シールリングが切断された領域に形成されていることにより、前記シールリングと電気的に接続されていないことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記半導体集積回路は、該半導体集積回路の周辺部に形成されたシールリングを含み、
前記スクライブ間配線は、同一の前記半導体集積回路に複数が形成され、
前記複数のスクライブ間配線のうちの１つは、前記シールリングと電気的に接続され、前記複数のスクライブ間配線の残りは前記シールリングと電気的に接続しないように、前記シールリングが部分的に切断された領域に形成されていることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体集積回路は、該半導体集積回路の周辺部に形成されたシールリングを含み、
前記スクライブ間配線は、互いに異なる前記半導体集積回路のそれぞれに形成され、
前記半導体集積回路に形成されたそれぞれのシールリングは電気的に接続されていないことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項１１】
前記第１のスクライブライン領域及び第２のスクライブライン領域に形成されたアクセサリをさらに備え、
前記スクライブＴＥＧ、第２の評価素子及びスクライブ間配線は、前記アクセサリが形成された層よりも上層に形成されており、
前記スクライブＴＥＧ、第２の評価素子及びスクライブ間配線のうちの少なくとも１つは、前記アクセサリと上下に重なるように形成されていることを特徴とする請求項１〜１０のうちのいずれか１項に記載の半導体装置。
【請求項１２】
前記スクライブＴＥＧは、複数個が形成され、
前記複数のスクライブＴＥＧのそれぞれは、前記評価用電極パッドを複数個有しており、
前記各スクライブＴＥＧにおける前記複数の評価用電極パッドの配置ピッチは、それぞれ同一であることを特徴とする請求項１〜１１のうちのいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−２５８６５２（Ｐ２０１１−２５８６５２Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３０１９５（Ｐ２０１０−１３０１９５）
【出願日】平成２２年６月７日（２０１０．６．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月７日（２０１０．６．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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