【課題】大規模な被測定素子の測定を短時間で行うことができ、且つ、高抵抗状態の短絡不良が発生した場合でも、不良の発生箇所を容易に特定することができるようにする。
【解決手段】直列接続された第１の被評価パターン１０１、及び該第１の評価パターンと隣接して配置された第２の被評価パターン１０２と、第２の被評価パターンとそれぞれ電気的に接続可能に設けられたノード情報伝達回路１０５とを備えている。第１の被評価パターンと第２の被評価パターンとは、互いに対向する領域により被測定素子１０３が構成されている。複数の第１の被評価パターンには、外部から所定の電圧が印加され、第２の被評価パターンとノード情報伝達回路とが電気的に接続されることにより、被測定素子の評価結果である第２の被評価パターンの電位がノード情報伝達回路に入力される。ノード情報伝達回路は入力された第２の被評価パターンの電位を外部へ順次出力する。 （もっと読む）

【課題】チップサイズへの影響を低減しつつ、半導体装置の特性を補正することができる半導体装置の製造方法を提供する。
【解決手段】半導体ウェハのチップ領域に半導体回路２を形成し、半導体ウェハのスクライブ領域に、半導体回路２の特性と対応する特性を備えた測定用半導体回路１を形成し、測定用半導体回路１の特性を測定し、測定用半導体回路１の測定結果に基づき、チップ領域に形成された半導体回路２を補正する。 （もっと読む）

【課題】チッピング検出用配線が他の部材で覆われている状態であっても、ダイシングによって電子部品を形成した後に、チッピング検出用配線の導通状態を検出するための電圧を印加できる基板を提供する。
【解決手段】電子部品４０は、互いに平行を成す一方の主面４１ａと他方の主面４１ｂが矩形状の基体４１を有する。基体４１の一方の主面４１ａには、第一チッピング検出用配線４２が配されている。また、基体４１の他方の主面４１ｂには、第二チッピング検出用配線４４が配されている。第一チッピング検出用配線４２は貫通配線４３ａを介して第二チッピング検出用配線４４に電気的に接続される。 （もっと読む）

【課題】一つのＴＥＧで複数方向の位置ずれを検出できるようにする。
【解決手段】この半導体装置は、ＴＥＧ３００を有している。ＴＥＧ３００は、プラグ及び配線のいずれか一方である第１要素と、プラグ及び配線の他方である第２要素を有している。第２要素は、互いに異なる方向から第１要素に面しており、第１要素から離間している。本実施形態において、第１要素はプラグ３２０であり、第２要素は配線３３０である。プラグ３２０は、コンタクトであってもよいし、ビアであってもよい。またプラグ３２０は、配線３３０の上に位置していてもよいし、下に位置していてもよい。 （もっと読む）

【課題】プローブ検査においても、理想の電源環境を提供する。
【解決手段】試験装置は、ウエハ上に形成されたＤＵＴ１を試験する。電源補償回路２０は、制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２に応じて制御されるソーススイッチＳＷ１、シンクスイッチＳＷ２を含み、それぞれがオンした状態において補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを生成し、補償パルス電流Ｉ_ＳＲＣをメイン電源とは別経路からＤＵＴ１の電源端子Ｐ１に注入し、またはメイン電源からＤＵＴ１へ流れる電源電流から、補償パルス電流Ｉ_ＳＩＮＫをＤＵＴ１とは別経路に引きこむ。電源補償回路２０のうち、ソーススイッチＳＷ１、シンクスイッチＳＷ２を含む一部は、ウエハＷ上に形成される。ウエハには、ウエハ上に形成される電源補償回路２０の一部に信号を印加するためのパッドＰ５〜Ｐ７が設けられる。 （もっと読む）

【課題】保護ダイオードの有無に拘らず、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供する。
【解決手段】テストエレメントグループ１０において、電界効果型トランジスタからなるｎ個の素子ＤＵＴ１〜ＤＵＴｎが規則的に配置されている。ドレイン線ＤＬおよびソース線ＳＬがそれぞれ、全ての素子ＤＵＴ１〜ＤＵＴｎに対して共通化されており、その一方で、ウェル線ＷＬが素子ＤＵＴ１〜ＤＵＴｎごとに１つずつ設けられている。選択対象の素子（選択素子ＤＵＴｘ）の素子特性を測定する際には、基板バイアス効果を利用して、非選択対象の素子（非選択素子ＤＵＴｙ）に流れるオフリーク電流を小さくする。 （もっと読む）

【課題】ボンディング工程でのボンディング不良を低減可能な切削方法を提供する。
【解決手段】第１分割予定ラインＳ１及び該第１分割予定ラインＳ１に交差する第２分割予定ラインＳ２と、該第１分割予定ラインＳ１上に形成された特性評価用金属素子と、各領域に形成された複数のデバイスとを備え、ボンディングパッドは該特性評価用金属素子に比べてイオン化傾向が大きい金属から形成されているデバイスウエーハＷへ純水を含む切削水を供給しつつ該分割予定ライン上を切削ブレードで切削する切削方法であって、該デバイスウエーハＷに該切削水を供給しつつ、複数の該第２分割予定ラインＳ２を該特性評価用金属素子とともに切削ブレードで切削する第１切削ステップと、該第１切削ステップを実施した後に、該デバイスウエーハＷに該切削水を供給しつつ、複数の該第１分割予定ラインＳ１を切削ブレードで切削する第２切削ステップと、を具備した。 （もっと読む）

【課題】プローブカードの汎用性を維持しつつ、スクライブＴＥＧの評価素子を大規模化する。
【解決手段】半導体装置は、半導体基板の上に行列状に形成された複数の半導体集積回路１０１と、複数の半導体集積回路に沿ってそれぞれ行方向又は列方向に延びるように形成された複数の第１のスクライブライン領域及び第２のスクライブライン領域と、第１のスクライブライン領域に形成され、第１の評価素子１２０〜１２５及び評価用電極パッド１１０〜１１６を含むスクライブＴＥＧ１２８と、第２のスクライブライン領域に形成された第２の評価素子１６０、１６１と、複数の半導体集積回路のうちの少なくとも１つの半導体集積回路、第１のスクライブライン領域又は第２のスクライブライン領域に形成された少なくとも１つのスクライブ間配線１７０〜１７３とを備えている。第２の評価素子とスクライブＴＥＧとは、スクライブ間配線を介して電気的に接続されている。 （もっと読む）

【課題】ダイシングブレードの寿命を延ばすことができるとともに、半導体装置のエッジ部へのダメージを低減できる半導体装置を提供する。
【解決手段】機能素子領域２においては、第３層間絶縁膜２７表面とパッシベーション膜３３との間には、下配線２５に接続される上配線２９およびキャップメタル層３２が形成されている。下配線２５はＣｕ以外の配線材料からなり、上配線２９はＣｕからなる。このキャップメタル層３２におけるパッシベーション膜３３のパッド開口３４から露出した部分が第１パッド６である。一方、スクライブ領域３においては、第３層間絶縁膜２７表面とパッシベーション膜３３との間には、下配線２５に接続されるキャップメタル層３２が形成されている。このキャップメタル層３２におけるパッシベーション膜３３のパッド開口４４から露出した部分が第２パッド１０である。 （もっと読む）

【課題】 リーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法に関し、複数種類のデバイス特性をできるかぎり同じ構造のモニタで評価する。
【解決手段】 形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する。 （もっと読む）

【課題】半導体チップ形成に係るマスクパターン、及び、複数種類のＴＥＧ形成に係るマスクパターンが、新規なデザインで配置されたレチクルを提供する。
【解決手段】レチクルは、半導体チップを形成するためのマスクパターンが形成されたチップ領域とチップ領域の周りに配置されたスクライブ領域とを含み、スクライブ領域内にＴＥＧ配置用遮光帯が配置された、チップパターニング領域と、第１のＴＥＧを形成するためのマスクパターンが形成された第１ＴＥＧ領域を含み、第１ＴＥＧ領域は、ＴＥＧ配置用遮光帯に内包される大きさである、第１ＴＥＧパターニング領域と、第２のＴＥＧを形成するためのマスクパターンが形成された第２ＴＥＧ領域を含み、第２ＴＥＧ領域は、ＴＥＧ配置用遮光帯に内包される大きさである、第２ＴＥＧパターニング領域とを有する。 （もっと読む）

【課題】半導体リソグラフィ技術を用いて感光性樹脂膜をパターニングする工程の良否を正確且つ簡易に検査することができるパターン形成方法を提供する。
【解決手段】パターン形成方法は、基板１の主面上の被検査領域に感光性樹脂膜を形成する工程と、投影光学系を用いて、マスクに形成された原版パターンを透過した露光光を感光性樹脂膜の表面に照射する露光工程と、感光性樹脂膜に現像処理を施して原版パターンに対応する被検査パターン２を形成する現像工程とを備える。被検査パターン２は、一端側から他端側に向かうにつれて厚みが変化する傾斜構造２ｓａ，２ｓｂを有する。原版パターンは、被検査パターン２の厚み分布に応じた光透過率分布を有する。 （もっと読む）

【課題】等ピッチに並んだ特性評価素子の境界の視認性が向上し、作業ミスの防止や、マニュアルプロービングによる測定において素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングについて、正確に、かつ手間や時間を掛けない方法を提供する。
【解決手段】１つのスクライブＴＥＧはＭＯＳＦＥＴであれば評価素子３と４個の電極端子４a、４ｂ、４ｃ、４ｄ及び評価素子と電極端子を電気的に接続する配線５により構成されている。抵抗体であれば評価素子と２個の電極端子及び評価素子３と電極端子を電気的に接続する配線５により構成されている。電極端子は異なる大きさで、等ピッチに並んでいる。スクライブ領域２には評価素子と電極端子及びスクライブＴＥＧの評価素子と電極端子を接続する配線が存在する領域を避けるようにして配線層毎に配線ダミーが配置されている。 （もっと読む）

【課題】短時間でウエハー面内分布などの数多くのパターン変換差に係るデータを収集することができ、適切に半導体装置の製造精度判定或いは管理を行い得る。
【解決手段】複数の異なる面積を有するキャパシタを、半導体素子生成工程においてアクティブエリアに形成し、各キャパシタに電圧を印加して、夫々のキャパシタ電流を検出し、検出された電流値と対応するキャパシタの面積とからアクティブエリアのパターン変換差を算出し、パターン変換差に基づき製造精度を判定する。 （もっと読む）

【課題】ＯＢＩＲＣＨ法を行う際に、特性チェック素子の特性を容易に測定することができる、半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】レーザ光が照射されることにより特性が検査される、特性チェック素子と、前記特性チェック素子よりも上層に位置し、ダミーメタルが配置された、上部配線層とを具備する。前記上部配線層は、前記特性チェック素子に重なる第１領域と、前記特性チェック素子に重ならない第２領域とを備える。前記第１領域における前記ダミーメタルの密度は、前記第２領域における前記ダミーメタルの密度よりも、小さい。 （もっと読む）

【課題】半導体装置とその製造方法、及び半導体ウエハにおいて、個片化後の半導体チップがもとの半導体ウエハのどこに位置していたかを容易に特定すること。
【解決手段】複数のチップ領域R_cとスクライブ領域R_sとを有するシリコン基板２０と、複数のチップ領域R_cの各々に対応する複数のモニタ素子Mと、スクライブ領域R_sに形成され、複数のモニタ素子Mの各々を電気的に接続する配線２とを有し、スクライブ領域R_sにおけるダイシングラインX₁〜X₇、Y₁〜Y₇の位置をずらしたときに、配線２の異なる部分がダイシングされるようにして、配線２と複数のモニタ素子Mとの結線状態をダイシングラインX₁〜X₇、Y₁〜Y₇の位置に応じて可変にした半導体ウエハWによる。 （もっと読む）

【課題】ＳＯＩウェーハに半導体素子を形成する前に当該ＳＯＩウェーハの転位欠陥に関する良否の判定を行うことが可能な検査方法を提供する。
【解決手段】ＳＯＩウェーハ１にＳＯＩウェーハ１のスクライブ領域６ａにおける表面から埋め込み酸化膜３まで到達する検査用トレンチ７・７・・・を形成し、検査用トレンチ７・７・・・にシリコンと異なる熱膨張係数を有する埋め込み材８・８・・・を埋め込み、ＳＯＩウェーハ１を所定の処理温度に到達するまで加熱し、ＳＯＩウェーハ１の表面のうち検査用トレンチ７・７・・・の周囲となる部分に現れた転位９・９・・・を検出し、検出された転位９・９・・・に基づいてＳＯＩウェーハ１の良否を判定する。 （もっと読む）

【課題】本発明は、プローブテストが行われてから、プローブテストのためのロジック回路を除去し得る半導体装置を提供する。
【解決手段】本発明の半導体製造装置は、第１のチップ；前記第１のチップの周囲に配置されるスクライブレーン；及び、前記第１のチップのプローブテストを行うプローブテストロジック回路を含み、前記プローブテストロジック回路は、前記スクライブレーンの一部分に位置することを特徴とする。 （もっと読む）

【課題】半導体チップのピックアップ工程を正確に検証することが可能な半導体装置の製造方法を提供する。
【解決手段】例えば、ピックアップ済みの半導体ウェハＷＦに対し、ラインカメラＬＣＭを用いた各列毎の撮像が行われ、この撮像データ群３１から得られるマップデータと、プローブ検査によって得られたウェハマップデータＷＭＤとが自動照合手段３２で照合される。この撮像データ群３１からマップデータを得る際には、ダイシング時のブレードによってダイシングシートＤＳ上に形成されたダイシング溝１０が検出され、このダイシング溝１０の区画と基準チップＣＰ＿Ｒとの位置関係に応じてチップ座標が認識され、各チップ座標におけるチップＣＰの有無に基づいてマップデータが生成される。 （もっと読む）

【課題】欠陥検査パターン回路に関し、ｐ側コンタクト及びｎ側コンタクトのいずれのコンタクト不良も検出可能にする。
【解決手段】ｐ型半導体基板１と、少なくとも２つのｐ型ウエル領域２，４と、少なくとも１つのｎ型ウエル領域３と、ｐ型ウエル領域の一つに設けた第１のｐ⁺型活性領域６と、他のｐ型ウエル領域４に設けたｎ⁺型活性領域８と、ｎ型ウエル領域３に設けた第２のｐ⁺型活性領域７と、第１のｐ⁺型活性領域６に設けたコンタクトプラグ１０と、ｎ⁺型活性領域８及び第２のｐ⁺型活性領域７に設けた各一対のコンタクトプラグ１２，１３と、各コンタクトプラグを、第１のｐ⁺型活性領域６に設けたコンタクトプラグ１０から順に上下互いに接続してコンタクトチェーンを形成する配線１５，１６，１７とを有する欠陥検査パターン回路におけるｎ型ウエル領域３の体積を第１のｐ⁺型活性領域６を形成したｐ型ウエル領域２の体積より小さくする。 （もっと読む）