半導体装置、半導体装置のレイアウト方法、及びプログラム
【課題】等ピッチに並んだ特性評価素子の境界の視認性が向上し、作業ミスの防止や、マニュアルプロービングによる測定において素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングについて、正確に、かつ手間や時間を掛けない方法を提供する。
【解決手段】１つのスクライブＴＥＧはＭＯＳＦＥＴであれば評価素子３と４個の電極端子４a、４ｂ、４ｃ、４ｄ及び評価素子と電極端子を電気的に接続する配線５により構成されている。抵抗体であれば評価素子と２個の電極端子及び評価素子３と電極端子を電気的に接続する配線５により構成されている。電極端子は異なる大きさで、等ピッチに並んでいる。スクライブ領域２には評価素子と電極端子及びスクライブＴＥＧの評価素子と電極端子を接続する配線が存在する領域を避けるようにして配線層毎に配線ダミーが配置されている。
【解決手段】１つのスクライブＴＥＧはＭＯＳＦＥＴであれば評価素子３と４個の電極端子４a、４ｂ、４ｃ、４ｄ及び評価素子と電極端子を電気的に接続する配線５により構成されている。抵抗体であれば評価素子と２個の電極端子及び評価素子３と電極端子を電気的に接続する配線５により構成されている。電極端子は異なる大きさで、等ピッチに並んでいる。スクライブ領域２には評価素子と電極端子及びスクライブＴＥＧの評価素子と電極端子を接続する配線が存在する領域を避けるようにして配線層毎に配線ダミーが配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、素子特性評価用の回路であるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に設けられた電極端子の形状に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板にトランジスタ、抵抗、コンデンサ等の多数の回路素子を形成し、要求される回路動作や機能を果たすように、各回路素子間を結線して構成される。要求される回路動作や機能を果たすためには、その製造段階でトランジスタ、抵抗、コンデンサ等が要求通りの特性であるかを検査し評価する必要がある。検査に必要な評価素子数は、半導体装置の微細化、多層配線化、高機能化に伴い増加している。
【０００３】
そのため、微小な半導体装置に多数の評価素子を詰め込んで配置することになる。その結果、作業ミスの発生や、マニュアルプロービングによる測定において評価素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングが正しく行われているかのチェックに手間と時間がかかる問題がある。したがって、容易に評価素子の位置を判断する手法が望まれている。
【０００４】
図１は、従来技術の構成に関わるスクライブ領域の一部を拡大して模式的に示す平面図である。図２は、図１のスクライブＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が配置されているスクライブ領域の一部を拡大して模式的に示す平面図である。図１と図２で同一の部分は同じ番号を附してその説明は省略する。なお、ＴＥＧは、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に発生する設計上や製造上の問題を見つけ出すための評価用素子である。
【０００５】
ＬＳＩチップ１は、ウエハ（ｗａｆｅｒ）面上に格子状に形成され、ＬＳＩチップ１の周辺にはチップを切断するためのスクライブ領域２が形成されている。スクライブ領域２には、スクライブＴＥＧの評価素子３と、スクライブＴＥＧの電極端子４が形成されている。
【０００６】
１つのスクライブＴＥＧは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であれば、評価素子３と、４個の電極端子４ａ、４ｂ、４ｃ、４ｄと、評価素子３と電極端子４ａ、４ｂ、４ｃ、４ｄを電気的に接続する配線５を備える。また、抵抗体であれば、評価素子３と、２個の電極端子４ａ、４ｂと、評価素子３と電極端子４ａ、４ｂを電気的に接続する配線５を備える。
【０００７】
電極端子４ａ、４ｂ、４ｃ、４ｄは、同じ大きさ／形状で（均一な大きさ／形状で）、等ピッチに並んでいる。図１では図示を省略しているが、図２に示すように、スクライブ領域２には、スクライブＴＥＧの評価素子３と、スクライブＴＥＧの電極端子４ａ、４ｂ、４ｃ、４ｄと、スクライブＴＥＧの評価素子３とスクライブＴＥＧの電極端子を接続する配線５が存在する領域を避けるようにして、配線層毎に配線ダミー６が配置されている。
【０００８】
従来の方法で構成されたスクライブＴＥＧでは、スクライブＴＥＧの境界が判別しにくいため、測定ミスを引き起こしやすくなる。視認性を向上させようと電極端子近傍に認識用の文字を付加した場合は、スクライブＴＥＧの配置面積増加をもたらす。
【０００９】
判別しにくい理由は、以下の理由による。
１．同じ大きさ／形状の電極端子の繰り返しのため。
２．配線ダミーが配置されており評価素子や電極端子を電気的に接続している配線が見えにくい。
３．電極端子と評価素子が離れている。
【００１０】
関連する技術として、特開２００６−３３９５４８号公報（特許文献１）に半導体装置が開示されている。この半導体装置は、半導体素子からなる内部回路が集積して形成されたＬＳＩチップと、ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブＴＥＧとを備える。そして、スクライブＴＥＧの評価素子の少なくとも一つとスクライブＴＥＧの電極端子とが、それぞれスクライブ領域内の異なる領域に分離して形成され、互いに電気的に接続されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−３３９５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、特性評価素子の電極端子を等ピッチのまま大きさ／形状を不均一にした半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に設けられた評価素子と、ＴＥＧに設けられた複数の電極端子と、評価素子と複数の電極端子の各々とを電気的に接続する配線とを具備する。各電極端子は、それぞれ異なる形状で等ピッチに並んでいる。
【００１４】
本発明の半導体装置のレイアウト方法は、計算機により実施される。この半導体装置のレイアウト方法では、ＴＥＧに評価素子を設ける。また、ＴＥＧに複数の電極端子を設ける。また、評価素子と複数の電極端子の各々とを電気的に接続する配線を設ける。このとき、各電極端子を、それぞれ異なる形状で等ピッチに並べる。
【００１５】
本発明のプログラムは、ＴＥＧに評価素子を設けるステップと、ＴＥＧに複数の電極端子を設けるステップと、評価素子と複数の電極端子の各々とを電気的に接続する配線を設けるステップと、各電極端子を、それぞれ異なる形状で等ピッチに並べるステップとを計算機に実行させるためのプログラムである。なお、このプログラムは、記憶装置や記憶媒体（メディア）に格納することが可能である。
【発明の効果】
【００１６】
等ピッチに並んだ特性評価素子の境界の視認性が向上し、マニュアルプロービングによる測定において評価素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングが正しく行われているかのチェックに手間や時間が掛かるという課題を解決できる。
【図面の簡単な説明】
【００１７】
【図１】従来技術の平面図である。
【図２】従来技術の平面図である。
【図３】本発明の第１実施形態による平面図である。
【図４】本発明の第１実施形態による平面図である。
【図５】本発明の第２実施形態による平面図である。
【図６】本発明の第２実施形態による平面図である。
【図７】本発明に係る計算機の構成例を示すブロック図である。
【図８】本発明に係るプログラム実行処理のフローチャートである。
【発明を実施するための形態】
【００１８】
＜第１実施形態＞
以下に、本発明の第１実施形態について添付図面を参照して説明する。
図３は、本実施形態に関わるスクライブ領域の一部を拡大して模式的に示す平面図である。図４は、図３のスクライブＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が配置されているスクライブ領域の一部を拡大して模式的に示す平面図である。従来例を示す図１および図２と同一の部分は同じ番号を附してその説明は省略する。図３と図４で同一の部分は同じ番号を附してその説明は省略する。
【００１９】
本実施形態における１つのスクライブＴＥＧは、ＭＯＳＦＥＴであれば、評価素子３と、４個の電極端子７ａ、７ｂ、７ｃ、７ｄと、評価素子３と電極端子７ａ、７ｂ、７ｃ、７ｄを電気的に接続する配線５を備える。また、抵抗体であれば、評価素子３と、２個の電極端子７ａ、７ｂと、評価素子３と電極端子７ａ、７ｂを電気的に接続する配線５を備える。
【００２０】
電極端子７ａ、７ｂ、７ｃ、７ｄは、異なる大きさ／形状で（不均一な大きさ／形状で）、等ピッチに並んでいる。プロービングの安定性を確保するために電極端子の１辺の長さは４０ｕｍ以上を必要とする。図では、電極端子は矩形で示しているが、六角形等の多角形や円形の形状でも良い。図３では図示を省略しているが、図４に示すように、スクライブ領域２には、スクライブＴＥＧの評価素子３と、スクライブＴＥＧの電極端子７ａ、７ｂ、７ｃ、７ｄと、スクライブＴＥＧの評価素子３とスクライブＴＥＧの電極端子を接続する配線５が存在する領域を避けるようにして、配線層毎に配線ダミー６が配置されている。
【００２１】
マニュアルプロービングによる測定における素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングが正しく行われているかのチェックでは、配置位置を記した図面と比較して目的の評価素子の位置を認識する。
【００２２】
目的の評価素子の位置を認識するには、本発明の第１実施形態の特徴である異なる大きさ／形状の電極端子の大きさで評価素子境界をパターン認識し位置を判断する。
【００２３】
従来は、電極端子の大きさが一定である、配線ダミーにより評価素子や接続配線が隠れている、電極端子と評価素子が離れている、などの理由により、スクライブＴＥＧ間の境界が判別しづらかった。このことにより、電極端子を１端子ずれた状態でプロービングするような作業ミスを起こしやすかった。
【００２４】
自動プロービングでのプロービングが正しく行われているかのチェックでも１端子ずれた状態をチェックしにくかった。
【００２５】
認識文字、認識記号のパターンをスクライブＴＥＧ近傍に配置することでも境界は判別可能だが、この方法ではＴＥＧパターンの面積の増大を招くことになる。
【００２６】
これらの問題を解決するために図３および図４で示すようにＭＯＳＦＥＴであれば大きさ／形状の異なる電極端子７ａ、７ｂ、７ｃ、７ｄを用い、抵抗体であれば電極端子７ａ、７ｂを用いることで容易に境界を判別することが出来る。ひいては作業ミスの防止、プロービング状態のチェック時間の短縮を図ることが可能になる。
【００２７】
＜第２実施形態＞
以下に、本発明の第２実施形態について添付図面を参照して説明する。
図５は、本実施形態を模式的に示す平面図である。図６は、図５の一部を拡大して模式的に示す平面図である。本発明の第１実施形態と同一の部分は同じ番号を附してその説明は省略する。
【００２８】
本実施形態における１つのスクライブＴＥＧは、ＭＯＳＦＥＴであれば、評価素子３と、４個の電極端子７ａ、７ｂ、７ｃ、７ｄと、評価素子３と電極端子７ａ、７ｂ、７ｃ、７ｄを電気的に接続する配線５を備える。また、抵抗体であれば、評価素子３と、２個の電極端子７ａ、７ｂと、評価素子３と電極端子７ａ、７ｂを電気的に接続する配線５を備える。
【００２９】
電極端子７ａ、７ｂ、７ｃ、７ｄは、異なる大きさ／形状で（不均一な大きさ／形状で）、等ピッチに並んでいる。プロービングの安定性を確保するために電極端子の１辺の長さは４０ｕｍ以上を必要とする。図では電極端子は矩形で示しているが、六角形等の多角形や円形の形状でも良い。図５では図示を省略しているが、図６に示すように、スクライブ領域２には、スクライブＴＥＧの評価素子３と、スクライブＴＥＧの電極端子７ａ、７ｂ、７ｃ、７ｄと、スクライブＴＥＧの評価素子３とスクライブＴＥＧの電極端子を接続する配線５が存在する領域を避けるようにして、配線層毎に配線ダミー６が配置されている。
【００３０】
動作、及び、問題点が解決される理由は、本発明の第１実施形態と同様である。
【００３１】
本発明の第１実施形態では、ＴＥＧは１列に並んでいるだけであり上下の境界の判断に関わる改良であったが、本発明の第２実施形態では、ＴＥＧはアレイ状に並んでおり上下左右のＴＥＧ境界の判断を容易にするための改良を示すものである。
【００３２】
なお、上記の各実施形態は、組み合わせて実施することも可能である。
【００３３】
＜半導体装置のレイアウト設計、製造＞
本発明の各実施形態における半導体装置のレイアウトを、計算機により設計することが考えられる。このような計算機の例として、ＰＣ（パソコン）、シンクライアントサーバ、ワークステーション、メインフレーム、スーパーコンピュータ等が考えられる。但し、実際には、これらの例に限定されない。
【００３４】
ここでは、計算機によるレイアウト設計を、本発明の半導体装置のレイアウト方法とする。また、計算機に本発明の半導体装置のレイアウト方法を実施させるために、本発明の半導体装置のレイアウト用のプログラムを実行させる場合も考えられる。なお、実際には、レイアウト方法に限らず、当該レイアウトに基づく半導体の製造方法であっても良い。
【００３５】
＜計算機のハードウェア構成＞
図７に、上記のような計算機の構成例を示す。上記のような計算機１００は、処理装置１０１と、主記憶装置１０２と、二次記憶装置１０３と、記憶媒体挿入口１０４と、ネットワークインタフェース１０５を備える。計算機１００がプログラム１５０を既に保持しており外部から取得する必要がない場合、記憶媒体挿入口１０４及びネットワークインタフェース１０５は無くても良い。プログラム１５０は、計算機１００に本発明の半導体装置のレイアウト方法（又はレイアウトに基づく半導体の製造方法）を実施させるための計算機読み取り可能なプログラムである。ここでは、処理装置１０１、主記憶装置１０２、二次記憶装置１０３、記憶媒体挿入口１０４、及びネットワークインタフェース１０５は、互いにデータバスで接続されているものとする。なお、特に図示しないが、実際には、計算機１００は、更に、入力装置や表示装置等を備えていても良い。
【００３６】
処理装置１０１は、プログラム１５０を読み取り、実際にプログラム１５０を実行する。処理装置１０１の例として、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ、或いは、同様の機能を有する半導体集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＩＣ））等が考えられる。但し、実際には、これらの例に限定されない。
【００３７】
主記憶装置１０２は、処理装置１０１が実際にプログラム１５０を実行している時、プログラム１５０や処理中のデータを一時的に記憶する。主記憶装置１０２の例として、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、又はこれらの組み合わせ等が考えられる。但し、実際には、これらの例に限定されない。
【００３８】
二次記憶装置１０３は、プログラム１５０を記憶し、処理装置１０１にプログラム１５０を提供する。ここでは、二次記憶装置１０３は、プログラム１５０、処理に使用するデータ、及び処理結果のデータを記憶する。なお、処理装置１０１が記憶媒体２００から直接プログラム１５０をロードし、主記憶装置１０２にプログラム１５０を一時的に記憶して使用する場合、二次記憶装置１０３は、プログラム１５０を記憶しなくても良い。二次記憶装置１０３の例として、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等が考えられる。二次記憶装置１０３は、必ずしも計算機１００に内蔵されていなくても良い。例えば、二次記憶装置１０３は、周辺機器（外付けＨＤＤ等）でも良い。但し、実際には、これらの例に限定されない。
【００３９】
計算機が記憶媒体からプログラムを取得する場合、計算機１００は、記憶媒体挿入口１０４を介して、記憶媒体２００を読み取る。記憶媒体２００は、プログラム１５０を格納している記憶媒体である。記憶媒体２００の例として、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、ＵＳＢメモリ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ ｍｅｍｏｒｙ）、ＳＤカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ ｍｅｍｏｒｙ ｃａｒｄ）、或いは他のメモリカード等が考えられる。なお、記憶媒体２００は、ＵＳＢケーブル等を介して計算機に接続される電子装置でも良い。本質的に同じだからである。但し、実際には、これらの例に限定されない。
【００４０】
記憶媒体挿入口１０４は、記憶媒体２００を配置することで、記憶媒体２００を読み取るための挿入口である。ここでは、記憶媒体挿入口１０４は、記憶媒体２００が配置された際に、記憶媒体２００に格納されたプログラム１５０を読み取る。記憶媒体挿入口１０４の例として、ＤＶＤ駆動装置（ＤＶＤドライブ）、ＵＳＢポート、ＳＤカードスロット、ＵＳＢ以外の規格に準拠した各種ケーブルを差し込む接続口（コネクタ）等が考えられる。但し、実際には、これらの例に限定されない。
【００４１】
また、計算機がネットワークを介してプログラムを取得する場合、計算機１００は、ネットワークインタフェース１０５を介して、外部記憶装置３００と通信する。外部記憶装置３００は、プログラム１５０を格納している外部記憶装置である。外部記憶装置３００の例として、外部のサーバ（Ｗｅｂサーバ、ファイルサーバ等）、ＤＡＳ（Ｄｉｒｅｃｔ Ａｔｔａｃｈｅｄ Ｓｔｏｒａｇｅ）、ＦＣ−ＳＡＮ（Ｆｉｂｒｅ Ｃｈａｎｎｅｌ − Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＮＡＳ（Ｎｅｔｗｏｒｋ Ａｔｔａｃｈｅｄ Ｓｔｏｒａｇｅ）、ＩＰ−ＳＡＮ（ＩＰ − Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）等が考えられる。但し、実際には、これらの例に限定されない。
【００４２】
ネットワークインタフェース１０５は、ネットワークを介して、外部記憶装置３００と通信する。また、計算機１００が他の端末から半導体装置のレイアウト設計等の要求を受け取るサーバである場合、ネットワークインタフェース１０５は、ネットワークを介して、他の端末から必要なデータを受信し、レイアウトデータ等の処理結果を返信する。ネットワークインタフェース１０５の例として、ＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃａｒｄ）等のネットワークアダプタや、アンテナ等の通信装置、接続口（コネクタ）等の通信ポート等が考えられる。また、ネットワークの例として、インターネット、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ ＬＡＮ）、バックボーン（Ｂａｃｋｂｏｎｅ）、ケーブルテレビ（ＣＡＴＶ）回線、固定電話網、携帯電話網、専用線（ｌｅａｓｅ ｌｉｎｅ）、ＩｒＤＡ（Ｉｎｆｒａｒｅｄ Ｄａｔａ Ａｓｓｏｃｉａｔｉｏｎ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、シリアル通信回線等が考えられる。但し、実際には、これらの例に限定されない。
【００４３】
＜プログラム実行による処理＞
図８に、上記のような計算機が本発明の半導体装置のレイアウト方法（又はレイアウトに基づく半導体の製造方法）を実施させるための計算機読み取り可能なプログラムを実行した時の動作を示す。
【００４４】
（１）ステップＳ１
計算機１００において、処理装置１０１は、プログラム１５０を読み取り、プログラム１５０を実行する。
【００４５】
（２）ステップＳ２
処理装置１０１は、プログラム１５０に従い、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に評価素子を設ける。
【００４６】
（３）ステップＳ３
処理装置１０１は、プログラム１５０に従い、ＴＥＧに複数の電極端子を設ける。このとき、処理装置１０１は、各電極端子をそれぞれ異なる形状で等ピッチに並べる。或いは、各電極端子をそれぞれ異なる大きさで等ピッチに並べる。各電極端子の形状を矩形に統一して、各電極端子をそれぞれ異なる大きさで等ピッチに並べる場合、電極端子の１辺の長さを、４０ｕｍ以上とする。プロービングの安定性を確保するために電極端子の１辺の長さは４０ｕｍ以上を必要とするためである。
【００４７】
（４）ステップＳ４
処理装置１０１は、プログラム１５０に従い、評価素子と複数の電極端子の各々とを電気的に接続する配線を設ける。
【００４８】
（５）ステップＳ５
処理装置１０１は、プログラム１５０に従い、上記のように設計されたＴＥＧを、半導体装置上に配置する。ここでは、処理装置１０１は、半導体装置上にＴＥＧをアレイ状に並べる。
【００４９】
なお、当該計算機１００が半導体装置の製造装置を制御している場合、処理装置１０１は、当該製造装置に対して、実際に、上記のようにＴＥＧを設計し、半導体装置上にＴＥＧを配置する旨の指示・命令を送る。
【００５０】
＜まとめ＞
以上説明したように、本発明では、半導体装置において、特性評価素子の電極端子を等ピッチのまま大きさ／形状を不均一にした。
【００５１】
本発明によれば、等ピッチに並んだ特性評価素子の境界の視認性が向上し、作業ミスの防止や、マニュアルプロービングによる測定において素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングが正しく行われているかのチェックに手間や時間が掛かるという課題を解決できる。
【００５２】
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【００５３】
１… ＬＳＩチップ
２… スクライブ領域
３… 評価素子
４ａ、４ｂ、４ｃ、４ｄ… 電極端子（大きさ／形状が均一）
５… 配線
６… 配線ダミー
７ａ、７ｂ、７ｃ、７ｄ… 電極端子（大きさ／形状が不均一）
１００… 計算機
１０１… 処理装置
１０２… 主記憶装置
１０３… 二次記憶装置
１０４… 記憶媒体挿入口
１０５… ネットワークインタフェース
１５０… プログラム
２００… 記憶媒体（メディア）
３００… 外部記憶装置
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、素子特性評価用の回路であるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に設けられた電極端子の形状に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板にトランジスタ、抵抗、コンデンサ等の多数の回路素子を形成し、要求される回路動作や機能を果たすように、各回路素子間を結線して構成される。要求される回路動作や機能を果たすためには、その製造段階でトランジスタ、抵抗、コンデンサ等が要求通りの特性であるかを検査し評価する必要がある。検査に必要な評価素子数は、半導体装置の微細化、多層配線化、高機能化に伴い増加している。
【０００３】
そのため、微小な半導体装置に多数の評価素子を詰め込んで配置することになる。その結果、作業ミスの発生や、マニュアルプロービングによる測定において評価素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングが正しく行われているかのチェックに手間と時間がかかる問題がある。したがって、容易に評価素子の位置を判断する手法が望まれている。
【０００４】
図１は、従来技術の構成に関わるスクライブ領域の一部を拡大して模式的に示す平面図である。図２は、図１のスクライブＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が配置されているスクライブ領域の一部を拡大して模式的に示す平面図である。図１と図２で同一の部分は同じ番号を附してその説明は省略する。なお、ＴＥＧは、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に発生する設計上や製造上の問題を見つけ出すための評価用素子である。
【０００５】
ＬＳＩチップ１は、ウエハ（ｗａｆｅｒ）面上に格子状に形成され、ＬＳＩチップ１の周辺にはチップを切断するためのスクライブ領域２が形成されている。スクライブ領域２には、スクライブＴＥＧの評価素子３と、スクライブＴＥＧの電極端子４が形成されている。
【０００６】
１つのスクライブＴＥＧは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であれば、評価素子３と、４個の電極端子４ａ、４ｂ、４ｃ、４ｄと、評価素子３と電極端子４ａ、４ｂ、４ｃ、４ｄを電気的に接続する配線５を備える。また、抵抗体であれば、評価素子３と、２個の電極端子４ａ、４ｂと、評価素子３と電極端子４ａ、４ｂを電気的に接続する配線５を備える。
【０００７】
電極端子４ａ、４ｂ、４ｃ、４ｄは、同じ大きさ／形状で（均一な大きさ／形状で）、等ピッチに並んでいる。図１では図示を省略しているが、図２に示すように、スクライブ領域２には、スクライブＴＥＧの評価素子３と、スクライブＴＥＧの電極端子４ａ、４ｂ、４ｃ、４ｄと、スクライブＴＥＧの評価素子３とスクライブＴＥＧの電極端子を接続する配線５が存在する領域を避けるようにして、配線層毎に配線ダミー６が配置されている。
【０００８】
従来の方法で構成されたスクライブＴＥＧでは、スクライブＴＥＧの境界が判別しにくいため、測定ミスを引き起こしやすくなる。視認性を向上させようと電極端子近傍に認識用の文字を付加した場合は、スクライブＴＥＧの配置面積増加をもたらす。
【０００９】
判別しにくい理由は、以下の理由による。
１．同じ大きさ／形状の電極端子の繰り返しのため。
２．配線ダミーが配置されており評価素子や電極端子を電気的に接続している配線が見えにくい。
３．電極端子と評価素子が離れている。
【００１０】
関連する技術として、特開２００６−３３９５４８号公報（特許文献１）に半導体装置が開示されている。この半導体装置は、半導体素子からなる内部回路が集積して形成されたＬＳＩチップと、ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブＴＥＧとを備える。そして、スクライブＴＥＧの評価素子の少なくとも一つとスクライブＴＥＧの電極端子とが、それぞれスクライブ領域内の異なる領域に分離して形成され、互いに電気的に接続されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−３３９５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、特性評価素子の電極端子を等ピッチのまま大きさ／形状を不均一にした半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に設けられた評価素子と、ＴＥＧに設けられた複数の電極端子と、評価素子と複数の電極端子の各々とを電気的に接続する配線とを具備する。各電極端子は、それぞれ異なる形状で等ピッチに並んでいる。
【００１４】
本発明の半導体装置のレイアウト方法は、計算機により実施される。この半導体装置のレイアウト方法では、ＴＥＧに評価素子を設ける。また、ＴＥＧに複数の電極端子を設ける。また、評価素子と複数の電極端子の各々とを電気的に接続する配線を設ける。このとき、各電極端子を、それぞれ異なる形状で等ピッチに並べる。
【００１５】
本発明のプログラムは、ＴＥＧに評価素子を設けるステップと、ＴＥＧに複数の電極端子を設けるステップと、評価素子と複数の電極端子の各々とを電気的に接続する配線を設けるステップと、各電極端子を、それぞれ異なる形状で等ピッチに並べるステップとを計算機に実行させるためのプログラムである。なお、このプログラムは、記憶装置や記憶媒体（メディア）に格納することが可能である。
【発明の効果】
【００１６】
等ピッチに並んだ特性評価素子の境界の視認性が向上し、マニュアルプロービングによる測定において評価素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングが正しく行われているかのチェックに手間や時間が掛かるという課題を解決できる。
【図面の簡単な説明】
【００１７】
【図１】従来技術の平面図である。
【図２】従来技術の平面図である。
【図３】本発明の第１実施形態による平面図である。
【図４】本発明の第１実施形態による平面図である。
【図５】本発明の第２実施形態による平面図である。
【図６】本発明の第２実施形態による平面図である。
【図７】本発明に係る計算機の構成例を示すブロック図である。
【図８】本発明に係るプログラム実行処理のフローチャートである。
【発明を実施するための形態】
【００１８】
＜第１実施形態＞
以下に、本発明の第１実施形態について添付図面を参照して説明する。
図３は、本実施形態に関わるスクライブ領域の一部を拡大して模式的に示す平面図である。図４は、図３のスクライブＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が配置されているスクライブ領域の一部を拡大して模式的に示す平面図である。従来例を示す図１および図２と同一の部分は同じ番号を附してその説明は省略する。図３と図４で同一の部分は同じ番号を附してその説明は省略する。
【００１９】
本実施形態における１つのスクライブＴＥＧは、ＭＯＳＦＥＴであれば、評価素子３と、４個の電極端子７ａ、７ｂ、７ｃ、７ｄと、評価素子３と電極端子７ａ、７ｂ、７ｃ、７ｄを電気的に接続する配線５を備える。また、抵抗体であれば、評価素子３と、２個の電極端子７ａ、７ｂと、評価素子３と電極端子７ａ、７ｂを電気的に接続する配線５を備える。
【００２０】
電極端子７ａ、７ｂ、７ｃ、７ｄは、異なる大きさ／形状で（不均一な大きさ／形状で）、等ピッチに並んでいる。プロービングの安定性を確保するために電極端子の１辺の長さは４０ｕｍ以上を必要とする。図では、電極端子は矩形で示しているが、六角形等の多角形や円形の形状でも良い。図３では図示を省略しているが、図４に示すように、スクライブ領域２には、スクライブＴＥＧの評価素子３と、スクライブＴＥＧの電極端子７ａ、７ｂ、７ｃ、７ｄと、スクライブＴＥＧの評価素子３とスクライブＴＥＧの電極端子を接続する配線５が存在する領域を避けるようにして、配線層毎に配線ダミー６が配置されている。
【００２１】
マニュアルプロービングによる測定における素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングが正しく行われているかのチェックでは、配置位置を記した図面と比較して目的の評価素子の位置を認識する。
【００２２】
目的の評価素子の位置を認識するには、本発明の第１実施形態の特徴である異なる大きさ／形状の電極端子の大きさで評価素子境界をパターン認識し位置を判断する。
【００２３】
従来は、電極端子の大きさが一定である、配線ダミーにより評価素子や接続配線が隠れている、電極端子と評価素子が離れている、などの理由により、スクライブＴＥＧ間の境界が判別しづらかった。このことにより、電極端子を１端子ずれた状態でプロービングするような作業ミスを起こしやすかった。
【００２４】
自動プロービングでのプロービングが正しく行われているかのチェックでも１端子ずれた状態をチェックしにくかった。
【００２５】
認識文字、認識記号のパターンをスクライブＴＥＧ近傍に配置することでも境界は判別可能だが、この方法ではＴＥＧパターンの面積の増大を招くことになる。
【００２６】
これらの問題を解決するために図３および図４で示すようにＭＯＳＦＥＴであれば大きさ／形状の異なる電極端子７ａ、７ｂ、７ｃ、７ｄを用い、抵抗体であれば電極端子７ａ、７ｂを用いることで容易に境界を判別することが出来る。ひいては作業ミスの防止、プロービング状態のチェック時間の短縮を図ることが可能になる。
【００２７】
＜第２実施形態＞
以下に、本発明の第２実施形態について添付図面を参照して説明する。
図５は、本実施形態を模式的に示す平面図である。図６は、図５の一部を拡大して模式的に示す平面図である。本発明の第１実施形態と同一の部分は同じ番号を附してその説明は省略する。
【００２８】
本実施形態における１つのスクライブＴＥＧは、ＭＯＳＦＥＴであれば、評価素子３と、４個の電極端子７ａ、７ｂ、７ｃ、７ｄと、評価素子３と電極端子７ａ、７ｂ、７ｃ、７ｄを電気的に接続する配線５を備える。また、抵抗体であれば、評価素子３と、２個の電極端子７ａ、７ｂと、評価素子３と電極端子７ａ、７ｂを電気的に接続する配線５を備える。
【００２９】
電極端子７ａ、７ｂ、７ｃ、７ｄは、異なる大きさ／形状で（不均一な大きさ／形状で）、等ピッチに並んでいる。プロービングの安定性を確保するために電極端子の１辺の長さは４０ｕｍ以上を必要とする。図では電極端子は矩形で示しているが、六角形等の多角形や円形の形状でも良い。図５では図示を省略しているが、図６に示すように、スクライブ領域２には、スクライブＴＥＧの評価素子３と、スクライブＴＥＧの電極端子７ａ、７ｂ、７ｃ、７ｄと、スクライブＴＥＧの評価素子３とスクライブＴＥＧの電極端子を接続する配線５が存在する領域を避けるようにして、配線層毎に配線ダミー６が配置されている。
【００３０】
動作、及び、問題点が解決される理由は、本発明の第１実施形態と同様である。
【００３１】
本発明の第１実施形態では、ＴＥＧは１列に並んでいるだけであり上下の境界の判断に関わる改良であったが、本発明の第２実施形態では、ＴＥＧはアレイ状に並んでおり上下左右のＴＥＧ境界の判断を容易にするための改良を示すものである。
【００３２】
なお、上記の各実施形態は、組み合わせて実施することも可能である。
【００３３】
＜半導体装置のレイアウト設計、製造＞
本発明の各実施形態における半導体装置のレイアウトを、計算機により設計することが考えられる。このような計算機の例として、ＰＣ（パソコン）、シンクライアントサーバ、ワークステーション、メインフレーム、スーパーコンピュータ等が考えられる。但し、実際には、これらの例に限定されない。
【００３４】
ここでは、計算機によるレイアウト設計を、本発明の半導体装置のレイアウト方法とする。また、計算機に本発明の半導体装置のレイアウト方法を実施させるために、本発明の半導体装置のレイアウト用のプログラムを実行させる場合も考えられる。なお、実際には、レイアウト方法に限らず、当該レイアウトに基づく半導体の製造方法であっても良い。
【００３５】
＜計算機のハードウェア構成＞
図７に、上記のような計算機の構成例を示す。上記のような計算機１００は、処理装置１０１と、主記憶装置１０２と、二次記憶装置１０３と、記憶媒体挿入口１０４と、ネットワークインタフェース１０５を備える。計算機１００がプログラム１５０を既に保持しており外部から取得する必要がない場合、記憶媒体挿入口１０４及びネットワークインタフェース１０５は無くても良い。プログラム１５０は、計算機１００に本発明の半導体装置のレイアウト方法（又はレイアウトに基づく半導体の製造方法）を実施させるための計算機読み取り可能なプログラムである。ここでは、処理装置１０１、主記憶装置１０２、二次記憶装置１０３、記憶媒体挿入口１０４、及びネットワークインタフェース１０５は、互いにデータバスで接続されているものとする。なお、特に図示しないが、実際には、計算機１００は、更に、入力装置や表示装置等を備えていても良い。
【００３６】
処理装置１０１は、プログラム１５０を読み取り、実際にプログラム１５０を実行する。処理装置１０１の例として、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ、或いは、同様の機能を有する半導体集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＩＣ））等が考えられる。但し、実際には、これらの例に限定されない。
【００３７】
主記憶装置１０２は、処理装置１０１が実際にプログラム１５０を実行している時、プログラム１５０や処理中のデータを一時的に記憶する。主記憶装置１０２の例として、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、又はこれらの組み合わせ等が考えられる。但し、実際には、これらの例に限定されない。
【００３８】
二次記憶装置１０３は、プログラム１５０を記憶し、処理装置１０１にプログラム１５０を提供する。ここでは、二次記憶装置１０３は、プログラム１５０、処理に使用するデータ、及び処理結果のデータを記憶する。なお、処理装置１０１が記憶媒体２００から直接プログラム１５０をロードし、主記憶装置１０２にプログラム１５０を一時的に記憶して使用する場合、二次記憶装置１０３は、プログラム１５０を記憶しなくても良い。二次記憶装置１０３の例として、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等が考えられる。二次記憶装置１０３は、必ずしも計算機１００に内蔵されていなくても良い。例えば、二次記憶装置１０３は、周辺機器（外付けＨＤＤ等）でも良い。但し、実際には、これらの例に限定されない。
【００３９】
計算機が記憶媒体からプログラムを取得する場合、計算機１００は、記憶媒体挿入口１０４を介して、記憶媒体２００を読み取る。記憶媒体２００は、プログラム１５０を格納している記憶媒体である。記憶媒体２００の例として、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、ＵＳＢメモリ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ ｍｅｍｏｒｙ）、ＳＤカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ ｍｅｍｏｒｙ ｃａｒｄ）、或いは他のメモリカード等が考えられる。なお、記憶媒体２００は、ＵＳＢケーブル等を介して計算機に接続される電子装置でも良い。本質的に同じだからである。但し、実際には、これらの例に限定されない。
【００４０】
記憶媒体挿入口１０４は、記憶媒体２００を配置することで、記憶媒体２００を読み取るための挿入口である。ここでは、記憶媒体挿入口１０４は、記憶媒体２００が配置された際に、記憶媒体２００に格納されたプログラム１５０を読み取る。記憶媒体挿入口１０４の例として、ＤＶＤ駆動装置（ＤＶＤドライブ）、ＵＳＢポート、ＳＤカードスロット、ＵＳＢ以外の規格に準拠した各種ケーブルを差し込む接続口（コネクタ）等が考えられる。但し、実際には、これらの例に限定されない。
【００４１】
また、計算機がネットワークを介してプログラムを取得する場合、計算機１００は、ネットワークインタフェース１０５を介して、外部記憶装置３００と通信する。外部記憶装置３００は、プログラム１５０を格納している外部記憶装置である。外部記憶装置３００の例として、外部のサーバ（Ｗｅｂサーバ、ファイルサーバ等）、ＤＡＳ（Ｄｉｒｅｃｔ Ａｔｔａｃｈｅｄ Ｓｔｏｒａｇｅ）、ＦＣ−ＳＡＮ（Ｆｉｂｒｅ Ｃｈａｎｎｅｌ − Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＮＡＳ（Ｎｅｔｗｏｒｋ Ａｔｔａｃｈｅｄ Ｓｔｏｒａｇｅ）、ＩＰ−ＳＡＮ（ＩＰ − Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）等が考えられる。但し、実際には、これらの例に限定されない。
【００４２】
ネットワークインタフェース１０５は、ネットワークを介して、外部記憶装置３００と通信する。また、計算機１００が他の端末から半導体装置のレイアウト設計等の要求を受け取るサーバである場合、ネットワークインタフェース１０５は、ネットワークを介して、他の端末から必要なデータを受信し、レイアウトデータ等の処理結果を返信する。ネットワークインタフェース１０５の例として、ＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃａｒｄ）等のネットワークアダプタや、アンテナ等の通信装置、接続口（コネクタ）等の通信ポート等が考えられる。また、ネットワークの例として、インターネット、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ ＬＡＮ）、バックボーン（Ｂａｃｋｂｏｎｅ）、ケーブルテレビ（ＣＡＴＶ）回線、固定電話網、携帯電話網、専用線（ｌｅａｓｅ ｌｉｎｅ）、ＩｒＤＡ（Ｉｎｆｒａｒｅｄ Ｄａｔａ Ａｓｓｏｃｉａｔｉｏｎ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、シリアル通信回線等が考えられる。但し、実際には、これらの例に限定されない。
【００４３】
＜プログラム実行による処理＞
図８に、上記のような計算機が本発明の半導体装置のレイアウト方法（又はレイアウトに基づく半導体の製造方法）を実施させるための計算機読み取り可能なプログラムを実行した時の動作を示す。
【００４４】
（１）ステップＳ１
計算機１００において、処理装置１０１は、プログラム１５０を読み取り、プログラム１５０を実行する。
【００４５】
（２）ステップＳ２
処理装置１０１は、プログラム１５０に従い、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に評価素子を設ける。
【００４６】
（３）ステップＳ３
処理装置１０１は、プログラム１５０に従い、ＴＥＧに複数の電極端子を設ける。このとき、処理装置１０１は、各電極端子をそれぞれ異なる形状で等ピッチに並べる。或いは、各電極端子をそれぞれ異なる大きさで等ピッチに並べる。各電極端子の形状を矩形に統一して、各電極端子をそれぞれ異なる大きさで等ピッチに並べる場合、電極端子の１辺の長さを、４０ｕｍ以上とする。プロービングの安定性を確保するために電極端子の１辺の長さは４０ｕｍ以上を必要とするためである。
【００４７】
（４）ステップＳ４
処理装置１０１は、プログラム１５０に従い、評価素子と複数の電極端子の各々とを電気的に接続する配線を設ける。
【００４８】
（５）ステップＳ５
処理装置１０１は、プログラム１５０に従い、上記のように設計されたＴＥＧを、半導体装置上に配置する。ここでは、処理装置１０１は、半導体装置上にＴＥＧをアレイ状に並べる。
【００４９】
なお、当該計算機１００が半導体装置の製造装置を制御している場合、処理装置１０１は、当該製造装置に対して、実際に、上記のようにＴＥＧを設計し、半導体装置上にＴＥＧを配置する旨の指示・命令を送る。
【００５０】
＜まとめ＞
以上説明したように、本発明では、半導体装置において、特性評価素子の電極端子を等ピッチのまま大きさ／形状を不均一にした。
【００５１】
本発明によれば、等ピッチに並んだ特性評価素子の境界の視認性が向上し、作業ミスの防止や、マニュアルプロービングによる測定において素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングが正しく行われているかのチェックに手間や時間が掛かるという課題を解決できる。
【００５２】
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【００５３】
１… ＬＳＩチップ
２… スクライブ領域
３… 評価素子
４ａ、４ｂ、４ｃ、４ｄ… 電極端子（大きさ／形状が均一）
５… 配線
６… 配線ダミー
７ａ、７ｂ、７ｃ、７ｄ… 電極端子（大きさ／形状が不均一）
１００… 計算機
１０１… 処理装置
１０２… 主記憶装置
１０３… 二次記憶装置
１０４… 記憶媒体挿入口
１０５… ネットワークインタフェース
１５０… プログラム
２００… 記憶媒体（メディア）
３００… 外部記憶装置
【特許請求の範囲】
【請求項１】
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に設けられた評価素子と、
前記ＴＥＧに設けられた複数の電極端子と、
前記評価素子と前記複数の電極端子の各々とを電気的に接続する配線と
を具備し、
前記各電極端子は、それぞれ異なる形状で等ピッチに並んでいる
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記各電極端子は、それぞれ異なる大きさで等ピッチに並んでいる
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記電極端子の１辺の長さは、４０ｕｍ以上である
半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置であって、
前記ＴＥＧは、アレイ状に並んでいる
半導体装置。
【請求項５】
計算機により実施される半導体装置のレイアウト方法であって、
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に評価素子を設けることと、
前記ＴＥＧに複数の電極端子を設けることと、
前記評価素子と前記複数の電極端子の各々とを電気的に接続する配線を設けることと、
前記各電極端子を、それぞれ異なる形状で等ピッチに並べることと
を含む
半導体装置のレイアウト方法。
【請求項６】
請求項５に記載の半導体装置のレイアウト方法であって、
前記各電極端子を、それぞれ異なる大きさで等ピッチに並べること
を更に含む
半導体装置のレイアウト方法。
【請求項７】
請求項６に記載の半導体装置のレイアウト方法であって、
前記電極端子の１辺の長さを、４０ｕｍ以上とすること
を更に含む
半導体装置のレイアウト方法。
【請求項８】
請求項５乃至７のいずれか一項に記載の半導体装置のレイアウト方法であって、
前記ＴＥＧを、アレイ状に並べること
を更に含む
半導体装置のレイアウト方法。
【請求項９】
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に評価素子を設けるステップと、
前記ＴＥＧに複数の電極端子を設けるステップと、
前記評価素子と前記複数の電極端子の各々とを電気的に接続する配線を設けるステップと、
前記各電極端子を、それぞれ異なる形状で等ピッチに並べるステップと
を計算機に実行させるための
プログラム。
【請求項１０】
請求項９に記載のプログラムであって、
前記各電極端子を、それぞれ異なる大きさで等ピッチに並べるステップ
を更に計算機に実行させるための
プログラム。
【請求項１１】
請求項１０に記載のプログラムであって、
前記電極端子の１辺の長さを、４０ｕｍ以上とするステップ
を更に計算機に実行させるための
プログラム。
【請求項１２】
請求項９乃至１１のいずれか一項に記載のプログラムであって、
前記ＴＥＧを、アレイ状に並べるステップ
を更に計算機に実行させるための
プログラム。
【請求項１】
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に設けられた評価素子と、
前記ＴＥＧに設けられた複数の電極端子と、
前記評価素子と前記複数の電極端子の各々とを電気的に接続する配線と
を具備し、
前記各電極端子は、それぞれ異なる形状で等ピッチに並んでいる
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記各電極端子は、それぞれ異なる大きさで等ピッチに並んでいる
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記電極端子の１辺の長さは、４０ｕｍ以上である
半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置であって、
前記ＴＥＧは、アレイ状に並んでいる
半導体装置。
【請求項５】
計算機により実施される半導体装置のレイアウト方法であって、
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に評価素子を設けることと、
前記ＴＥＧに複数の電極端子を設けることと、
前記評価素子と前記複数の電極端子の各々とを電気的に接続する配線を設けることと、
前記各電極端子を、それぞれ異なる形状で等ピッチに並べることと
を含む
半導体装置のレイアウト方法。
【請求項６】
請求項５に記載の半導体装置のレイアウト方法であって、
前記各電極端子を、それぞれ異なる大きさで等ピッチに並べること
を更に含む
半導体装置のレイアウト方法。
【請求項７】
請求項６に記載の半導体装置のレイアウト方法であって、
前記電極端子の１辺の長さを、４０ｕｍ以上とすること
を更に含む
半導体装置のレイアウト方法。
【請求項８】
請求項５乃至７のいずれか一項に記載の半導体装置のレイアウト方法であって、
前記ＴＥＧを、アレイ状に並べること
を更に含む
半導体装置のレイアウト方法。
【請求項９】
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に評価素子を設けるステップと、
前記ＴＥＧに複数の電極端子を設けるステップと、
前記評価素子と前記複数の電極端子の各々とを電気的に接続する配線を設けるステップと、
前記各電極端子を、それぞれ異なる形状で等ピッチに並べるステップと
を計算機に実行させるための
プログラム。
【請求項１０】
請求項９に記載のプログラムであって、
前記各電極端子を、それぞれ異なる大きさで等ピッチに並べるステップ
を更に計算機に実行させるための
プログラム。
【請求項１１】
請求項１０に記載のプログラムであって、
前記電極端子の１辺の長さを、４０ｕｍ以上とするステップ
を更に計算機に実行させるための
プログラム。
【請求項１２】
請求項９乃至１１のいずれか一項に記載のプログラムであって、
前記ＴＥＧを、アレイ状に並べるステップ
を更に計算機に実行させるための
プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−２１６５５４（Ｐ２０１１−２１６５５４Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−８１２３３（Ｐ２０１０−８１２３３）
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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