【課題】再配線形成前のウエハテストを適切に実施する。
【解決手段】半導体チップ１は、周辺電極パッド３０内又はＶ／Ｇ配線２０において周辺電極パッド３０に相対的に近い位置にある第１の再配線接続部６１と、Ｖ／Ｇ配線２０において周辺電極パッド３０から相対的に遠い位置にあり、再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい第２の再配線接続部６２とが、再配線６０により接続されたものである。半導体チップ１は、第２の再配線接続部６２、Ｖ／Ｇ配線２０上の第２の再配線接続部６２の近傍で再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい部分、又は、Ｖ／Ｇ配線２０から第２の再配線接続部６２の近傍に引き出され、再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい導電部に、ウエハテスト用の検査部８０を備えている。 （もっと読む）

【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４_ｍ−４から４_ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３_ｌ−３から３_ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４_ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４_ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌ_ｍ−１およびＬ_ｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。 （もっと読む）

【課題】検査時におけるゲート電極パッドへのストレスを低減し得る半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、ＭＯＳＦＥＴ構造を有する複数の単位セルを含む半導体装置であって、各単位セルのＭＯＳＦＥＴ構造が有するゲート電極に電気的に接続されるゲート電極配線２４と、ゲート電極配線に電気的に接続されており各ゲート電極を外部接続するためのゲート電極パッド３０と、ゲート電極配線に電気的に接続されており検査用プローブが接触されるプローブ用電極パッド５８とを備える。 （もっと読む）

【課題】 プローバーテストの製品への影響をさらに軽減して、より一層信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置１００を、半導体基板１０ａと、半導体基板１０ａの一方の面上に形成された絶縁膜１０ｂと、縦孔配線部３０と、金属膜１１と、導電性保護膜１２とを備える構成とする。金属膜１１は、絶縁膜１０ｂ内に形成され、縦孔配線部３０と電気的に接続される。そして、導電性保護膜１２は、絶縁膜１０ｂ内において金属膜１１に接して形成され、かつ、金属膜１１の膜面において製造途中で行うプローバーテスト時のプローブの接触領域を含む領域に形成される。 （もっと読む）

【課題】複数のＴＥＧ ＰＡＤを有する半導体装置であって、カンチレバータイプのプローブカードを使用して同時に複数のＴＥＧ ＰＡＤの測定を行う場合であっても、プローブのＰＡＤからの踏外しが生じにくい半導体装置を提供すること。また、このような半導体装置において、プローブのＰＡＤからの踏外しが生じにくいＴＥＧ ＰＡＤの配列方法を提供すること。
【解決手段】複数本の探針を同時に接触させて測定を行う複数のＴＥＧ ＰＡＤを配列した半導体装置であって、各ＴＥＧ ＰＡＤに投下される探針の投下位置と最終的に停止して接触する接触位置を対角として規定される長方形の領域内に、各ＴＥＧ ＰＡＤの中心位置を配置したことを特徴とする半導体装置及びそのＴＥＧ ＰＡＤ配列方法。 （もっと読む）

【課題】電子部品の貫通電極において、基板の両面から貫通電極に接触することが必要であることに起因して高度な検査技術が必要である貫通電極の検査を容易にすることができる、マザー基板、電子部品の検査方法、電子部品、及び電子部品の製造方法、並びに電子機器を提供する。
【解決手段】電子部品の製造方法は、マザー基板に区画形成された電子部品の製造方法であって、基板の第１面における複数の区画領域に回路を形成する回路形成工程と、区画領域にて、第１面と第１面の反対面である第２面とを電気的に接続する貫通電極を形成する貫通電極形成工程と、互いに異なる区画領域に位置する貫通電極を第１面にて連結配線で電気的に接続する連結配線形成工程と、第２面にて、連結配線形成工程で電気的に接続された複数の貫通電極に検査プローブを電気的に接続させることによって、貫通電極の機能を検査する機能検査工程と、を有する。 （もっと読む）

【課題】本発明は、薄いウェハでも破損させることなく、高温でもウェハの良否判定が可能な半導体装置の製造方法の提供を目的とする。
【解決手段】本発明の半導体装置の製造方法は、（ａ）ウェハ１３の第１主面と第２主面上に電極を有する半導体素子をウェハ１３に形成する工程と、（ｂ）工程（ａ）の後に、ウェハ１３の第２主面と金属製の支持部材１５の第１主面を接合部材１４により接合する工程と、（ｃ）工程（ｂ）の後に、ウェハ１３の第１主面上の電極と支持部材１５の第２主面上に電圧を印加してウェハテストを行う工程とを備える。 （もっと読む）

【課題】 半導体基板上に形成された半導体集積回路の、特にプローブ検査時間を短縮することができる検査工程を提供する。
【解決手段】 検査対象となる半導体基板には、半導体集積回路本体を含む回路領域２ａと、それに隣接するスクライブエリアにＴＥＧ３ａが形成され、回路領域２ａには第１パッド電極５ａ、５ｂの列が、またＴＥＧ３ａには第２パッド電極６の列が設けられる。ここでＴＥＧ３ａに隣接している方の第１パッド電極５ａが第２のパッド電極６に対向しないように配置される。このような状態の第１パッド電極５ａ、５ｂおよび第２パッド電極６にプローブ針８ａ、８ｂ、９を接触させて半導体集積回路の検査とＴＥＧの測定とを同時に行う。 （もっと読む）

【課題】外部ループバックテストが容易な半導体装置を提供する。
【解決手段】主面に形成された格子状のダイシングライン１４、１５と、ダイシングライン１４、１５で囲まれた矩形状格子に形成され、信号出力パッド２４有する送信回路２２と、信号入力パッド２５を有する受信回路２３と、送信回路２２および受信回路２３に入出力されるデータを処理する内部回路２１とを有する複数の集積回路１２と、ダイシングライン１４、１５上に形成され、信号出力パッド２４と信号入力パッド２５間を電気的に接続する信号配線２６とを具備する。 （もっと読む）

【課題】半導体チップを小型化することができる半導体ウェハを提供する。
【解決手段】半導体基板２１における複数のチップ形成領域２３にそれぞれ半導体素子２４が形成され、一面上に層間絶縁膜５０〜８０が配置されていると共に、層間絶縁膜５０〜８０上に検査用パッド４１ａおよび信号用パッド４１ｂが配置されている半導体ウェハにおいて、検査用パッド４１ａおよび信号用パッド４１ｂのうち信号用パッド４１ｂを、半導体素子２４と対向する位置に備えると共に、層間絶縁膜５０〜８０の内部に形成されたビア５２ｃ〜８２ｃを介して半導体素子２４と電気的に接続する。そして、層間絶縁膜５０〜８０内の信号用パッド４１ｂと半導体素子２４との間に位置する部分に検査用配線６１ｃを備え、検査用パッド４１ａと信号用パッド４１ｂとを検査用配線６１ｃを介して電気的に接続する。 （もっと読む）

【課題】チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下（ＩＲドロップ）を抑えることができる半導体装置を提供する。
【解決手段】本発明の一形態に係る半導体装置５０は、半導体チップ１００と、半導体チップ１００上面の中央部のチップ中央領域１２０に形成された複数の外部接続用パッド１０２及び複数の検査用パッド１０４と、複数の外部接続用パッド１０２上に形成されたバンプ１０５とを備える。 （もっと読む）

【課題】ＭＭＩＣの特性測定において，ＤＣバイアス印加時の発振を抑制する。
【解決手段】この発明に係る高周波回路チップのＭＭＩＣ６０は、ＧａＡｓ基板１２上に所定の間隔をおいて並行して配設されたＤＣバイアス線路６２が、その端部に互いに間隔をおいて隣接したＤＣパッド６４を備えたもので、ＤＣバイアス線路６２の端部のＤＣパッド６４に個別にＤＣバイアスを印加することができ、高周波信号の影響を少ない状態でチップの電気的特性を測定することができる。 （もっと読む）

【課題】接続部材が接続されるボンディングパッドを一面に有する半導体基板を備えた半導体装置において、接続部材の接続によるボンディングパッド下のダメージを検出する場合に、適切にパッド数の増加を抑制する。
【解決手段】半導体基板１の内部にてボンディングパッド１１〜１３の直下部位には、当該半導体装置の特性を検査するための検査用配線３１〜３３が設けられており、検査用配線３１〜３３の一端側は、半導体基板１の一面に設けられた検査用パッド２０に導通し、検査用配線３１〜３３の他端側はボンディングパッド１１〜１３に導通している。 （もっと読む）

【課題】半導体チップを切り出す際に生じるばりによる半導体装置の歩留まりの低下及び信頼性の低下を防止し且つ半導体チップの取り数を向上させることができるようにする。
【解決手段】上面に複数のボンディングパッド１４と複数の検査用パッドのパッド断片１９とが形成された平面方形状の半導体チップにおいて、複数のパッド断片１９は半導体チップの４辺のうちの対向する２辺に沿って形成されている。複数のボンディングパッド１４は異なる２辺に沿って形成されている。 （もっと読む）

【課題】ボンディングワイヤが接続されたボンディングパッドを一面に有する半導体基板において、ワイヤの接続によるボンディングパッド下部のクラックの発生を適切に検出できるようにする。
【解決手段】半導体基板１の内部にてボンディングパッド１０の下部には、当該半導体基板１の特性を検査するための検査用配線４０が設けられており、検査用配線４０は、ボンディングパッド１０のうちボンディングワイヤ７０の端部が位置する部位の直下に配置されている。 （もっと読む）

【課題】等ピッチに並んだ特性評価素子の境界の視認性が向上し、作業ミスの防止や、マニュアルプロービングによる測定において素子の位置の判断や、配置座標を用いた自動プロービングでのプロービングについて、正確に、かつ手間や時間を掛けない方法を提供する。
【解決手段】１つのスクライブＴＥＧはＭＯＳＦＥＴであれば評価素子３と４個の電極端子４a、４ｂ、４ｃ、４ｄ及び評価素子と電極端子を電気的に接続する配線５により構成されている。抵抗体であれば評価素子と２個の電極端子及び評価素子３と電極端子を電気的に接続する配線５により構成されている。電極端子は異なる大きさで、等ピッチに並んでいる。スクライブ領域２には評価素子と電極端子及びスクライブＴＥＧの評価素子と電極端子を接続する配線が存在する領域を避けるようにして配線層毎に配線ダミーが配置されている。 （もっと読む）

【課題】半導体チップを互いに接続する共通配線を備えた半導体ウェハの製造コストが増大するという課題を解決する半導体ウェハおよび半導体ウェハにおける電圧供給方法を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１上に規則的に配置された複数の半導体チップ１０２と、半導体チップ１０２を互いに接続する共通配線１０３と、共通配線１０３に接続された共用電極パッド１０４、とを有し、共用電極パッド１０４は、複数の半導体チップ１０２を内包する露光照射領域と同一の規則性をもって配置され、かつ、露光照射領域に含まれる半導体チップ１０２を囲む外縁の内部に配置されている。 （もっと読む）

【課題】半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を完全に防止する。
【解決方法】半導体装置は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える。複数の製品領域のそれぞれは、プロービング用電極３４、４０とセンス電極３６、３８を少なくとも有するＴＥＧ３０を有している。ＴＥＧ３０には、ＴＥＧ内の他の部分と比較して電流許容量が低く設定されているセンス配線３６ａ、３８ａが設けられている。半導体装置では、センス配線３６ａ、３８ａに所定電流以下の電流が印加された状態でＴＥＧ３０の特性を測定することができる。その一方、センス配線３６ａ、３８ａに所定電流を越える電流を印加するとセンス配線３６ａ、３８ａが破壊される。 （もっと読む）

【課題】シェアテストを行う半導体装置形成用基板から得られる半導体装置の数量が減少するのを防止する。
【解決手段】半導体装置テスト用領域１１ａの周辺部には、半導体装置形成領域１１内に形成される外部接続用電極２１と同一プロセスで同一の外形サイズおよび断面積の外部接続用電極２１が形成される。半導体装置テスト用領域１１ａは、有効半導体ウエハ領域１ａの周縁部に数箇所設けられ、それぞれ、その一部が有効半導体ウエハ領域１ａの外部に食み出すように形成される。このため、製品となる半導体装置形成領域の数量が減少するのを防止することができる。 （もっと読む）

【課題】データ入出力パッドとテストパッド間の経路や当該経路途中の回路の不良を検出することを可能とする方法を提供する。
【解決手段】半導体装置のテストのためのテストパッド（第２パッド２２）と内部回路２３との接続経路に、データ入出力のためのマイクロバンプパッド（第１パッド２１）が配置されている。このため、前記第２パッド２２を用いたテスト時に、前記内部回路２３までの全経路の段線不良、回路不良が検出できる。 （もっと読む）