半導体装置及び半導体チップ
【課題】半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を完全に防止する。
【解決方法】半導体装置は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える。複数の製品領域のそれぞれは、プロービング用電極３４、４０とセンス電極３６、３８を少なくとも有するＴＥＧ３０を有している。ＴＥＧ３０には、ＴＥＧ内の他の部分と比較して電流許容量が低く設定されているセンス配線３６ａ、３８ａが設けられている。半導体装置では、センス配線３６ａ、３８ａに所定電流以下の電流が印加された状態でＴＥＧ３０の特性を測定することができる。その一方、センス配線３６ａ、３８ａに所定電流を越える電流を印加するとセンス配線３６ａ、３８ａが破壊される。
【解決方法】半導体装置は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える。複数の製品領域のそれぞれは、プロービング用電極３４、４０とセンス電極３６、３８を少なくとも有するＴＥＧ３０を有している。ＴＥＧ３０には、ＴＥＧ内の他の部分と比較して電流許容量が低く設定されているセンス配線３６ａ、３８ａが設けられている。半導体装置では、センス配線３６ａ、３８ａに所定電流以下の電流が印加された状態でＴＥＧ３０の特性を測定することができる。その一方、センス配線３６ａ、３８ａに所定電流を越える電流を印加するとセンス配線３６ａ、３８ａが破壊される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域を備える半導体装置に関する。また、その半導体装置をスクライブ領域で切断することで製造される半導体チップに関する。
【背景技術】
【０００２】
例えば特許文献１に、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置が開示されている。この半導体装置では、スクライブ領域にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が設けられている。ＴＥＧとは、製品領域に形成される製品パターンと同一材料及び同一の製造条件で製造されるテストパターンである。この半導体装置では、半導体装置を製造した後にＴＥＧを用いての各種の測定を行うことで、製品パターンが正常に製造されたか否かを検査することができる。また、引用文献２には、テスト回路が製品領域に形成された集積回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３９５４９号公報
【特許文献２】特開２０００−１７２５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の中には、製品パターンの電極に厚い金属層を使用することがあり、この場合、ＴＥＧを構成する電極も厚膜化することがある。特許文献１のようにスクライブ領域にＴＥＧが設けられている場合、半導体装置をスクライブ領域でダイシングして半導体チップを製造する際に、ＴＥＧ上をダイシングブレードが通過する。ＴＥＧを構成する電極が厚膜化していると、ＴＥＧ上をダイシングブレードが通過する際に、圧膜化した電極によってダイシングブレードが目詰まりしたり、半導体装置のチッピングやワレが生じたりして、半導体装置から半導体チップを精度よくダイシングすることができない。
【０００５】
一方、特許文献２のように、ＴＥＧを製品領域に設ければ、ＴＥＧによってダイシング精度が悪化することはない。しかし、ＴＥＧを製品領域に形成すると、ＴＥＧが半導体チップとともに流通することとなり、半導体チップを取得した第３者がＴＥＧを用いて測定を実行することができてしまう。例えば、競合他社によってＴＥＧを用いた測定が実行された場合、ＴＥＧの内容や特性から半導体チップを製造したメーカーの生産能力や加工精度等の技術情報が競合他社に流出してしまう。
【０００６】
特許文献２のテスト回路では、外部回路とＴＥＧとを接続する制御回路が破壊容易に設けられ、出荷前にこの制御回路を破壊しておくことで、外部回路からＴＥＧへのアクセスを困難にしている。しかし、この場合でも、ＴＥＧ自体が破壊されずに半導体チップに存在し続けるため、ＴＥＧを用いた測定の実行を完全に防止することはできない。
【０００７】
本発明は、上記課題に鑑みて創作された。本発明は、半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を防止する技術を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本明細書が開示する半導体装置は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置に関する。この半導体装置では、複数の製品領域のそれぞれはテスト用電極を有するＴＥＧを有している。ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられている。この半導体装置では、特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっている。その一方、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊される。
【０００９】
この半導体装置は、製品領域内にＴＥＧが設けられており、スクライブ領域にＴＥＧが設けられていない。そのため、半導体装置をスクライブ領域でダイシングして半導体チップを製造する際に、ＴＥＧ上をダイシングブレードが通過することがない。ＴＥＧを構成する電極が厚膜化している場合でも、ダイシング精度が悪化することが防止される。また、ＴＥＧには、特異部が設けられており、破壊しやすく形成されている。そのため、半導体チップを製造してＴＥＧを用いた特性の測定を実行した後であって、半導体チップの出荷前に特異部を利用してＴＥＧを容易に破壊することができる。このため、流通後のＴＥＧを用いた測定の実行を防止することができる。
【００１０】
本明細書が開示する１つの半導体装置では、ＴＥＧが、ＴＥＧ本体と、一対の第１テスト用電極と、一対の第２テスト用電極と、第１テスト用電極とＴＥＧ本体を接続する一対の第１配線と、第２テスト用電極とＴＥＧ本体を接続する一対の第２配線と、をさらに有している。ＴＥＧの特性を測定する際は、一対の第１テスト用電極の間にＴＥＧ本体を介して電流を流すと共に、その電流がＴＥＧ本体を流れることにより生じる第２テスト用電極間の電圧を測定するようになっている。そして、特異部は、第２配線の少なくとも一方に設けられており、第２配線の電流許容量は、第１配線の電流許容量よりも少なく、かつ、ＴＥＧ本体の電流許容量よりも少なくされている。
この半導体装置では、ＴＥＧの特性を測定する際は、ＴＥＧ本体を介して第１テスト用電極間に電流が流れ、第２テスト用電極間の電圧が測定される。第２テスト用電極は電圧測定に用いられるため、第２配線に流れる電流を小さくすることができる。このため、第２配線に特異部が設けられていても、第２配線が破壊されることはない。その一方、ＴＥＧ本体を介して第２テスト用電極間に特異部が設けられた配線の電流許容量よりも大きな電流を流すことで、特異部が設けられた配線を容易に破壊することができる。これによって、流通前のＴＥＧを用いた測定を実行可能とすると共に、流通後のＴＥＧを用いた測定の実行を防止することができる。
【００１１】
本明細書が開示する他の半導体装置では、ＴＥＧが、第１テスト用電極と、第１テスト用電極に接する第１導電型の第１半導体領域と、第２テスト用電極と、第２テスト用電極に接する第１導電型の第２半導体領域と、第１半導体領域と第２半導体領域の間に設けられ、第１半導体領域と第２半導体領域とを分離する第２導電型の第３半導体領域と、第１半導体領域と第２半導体領域とを分離している範囲の第３半導体領域にゲート酸化膜を介して対向する第３テスト用電極と、をさらに有している。この半導体装置では、さらに、第３テスト用電極の少なくとも一部がゲート酸化膜を介して第１半導体領域にも対向している。そして、特異部は、第３テスト用電極が第１半導体領域に対向している範囲内のゲート酸化膜に設けられており、特異部の酸化膜の膜厚が周囲の酸化膜の膜厚に比べて薄く形成されている。
この半導体装置では、第１テスト用電極と第３テスト用電極の間に特異部の耐圧よりも小さな電圧を印加してＴＥＧの特性を測定する。その一方、第１テスト用電極と第３テスト用電極の間に特異部の耐圧よりも大きな電圧を印加することでゲート酸化膜を破壊し、ＴＥＧの特性を測定できなくすることができる。
【００１２】
本明細書は、上記の半導体装置から製造される新規で有用な半導体チップも開示する。すなわち、本明細書が開示する半導体チップは、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置をスクライブ領域で切断することで製造される半導体チップに関する。この半導体チップはテスト用電極を有するＴＥＧを有している。ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられている。この半導体チップでは、特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっている。その一方、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊される。
【００１３】
この半導体チップによれば、ダイシング精度が悪化することを防止すると共に、流通後のＴＥＧを用いた測定の実行を防止することができる。
【発明の効果】
【００１４】
本発明によると、半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置１０を示す。
【図２】ＴＥＧ３０を示す。
【図３】ＴＥＧ１３０を示す。
【図４】ＴＥＧ１３０のＩＶ−ＩＶ断面図を示す。
【図５】ＴＥＧ１３０のＶ−Ｖ断面図を示す。
【実施例１】
【００１６】
本実施例の半導体装置１０を図１に示す。半導体装置１０には、複数の製品領域１２（つまり、切断される前の半導体チップ２０）が設けられており、製品領域１２の間及び周辺にスクライブ領域１４が設けられている。半導体装置１０から半導体チップ２０を製造する際には、スクライブ領域１４に沿ってダイシングブレードを移動させ、製品領域１２毎に分離する。この分離した製品領域１２が、半導体チップ２０となる。
【００１７】
製品領域１２では、終端耐圧領域２４が半導体チップ２０の外周に沿って一巡している。終端耐圧領域２４には、ＦＬＲ２５が形成されている。終端耐圧領域２４及びＦＬＲ２５を形成することで、製品領域１２の耐圧が高められている。終端耐圧領域２４の内側の有効領域２６には、半導体装置が機能するのに必要な製品パターン（例えば、パワー半導体素子）が形成されている。終端耐圧領域２４の外側の非有効領域２２には、製品パターンと同一材料及び同一の製造条件で製造されるＴＥＧ３０が形成されている。
【００１８】
図２に実施例１のＴＥＧ３０を拡大して示す。ＴＥＧ３０は、被測定物であるＴＥＧ本体３２の抵抗値を、４探針法を用いて測定するテストパターンであり、ＴＥＧ本体３２と、プロービング用電極３４、４０（第１テスト用電極に相当）と、プロービング用配線３４ａ、４０ａ（第１配線に相当）と、センス電極３６、３８（第２テスト用電極に相当）と、センス配線３６ａ、３８ａ（第２配線に相当）を備えている。ＴＥＧ本体３２は一様の幅及び厚さに形成された導電層であり、ゲートポリシリコン等、製品パターンにおいてその抵抗値を厳密に管理する必要がある層と同一材料及び同一層として形成される。そのため、ＴＥＧ本体３２は、製品パターンの該当する層と同一の抵抗値を有しており、ＴＥＧ本体３２の抵抗値を測定することで、製品パターンの該当する層の抵抗値を測定することができる。また、プロービング用電極３４、４０、プロービング用配線３４ａ、４０ａ、センス電極３６、３８、センス配線３６ａ、３８ａは、製品パターンの配線層と同一の層で形成される。そのため、半導体チップ２０がパワー半導体等、高電圧用の半導体チップである場合において、製品パターンに使用される配線層の膜厚が厚膜化すると、プロービング用電極３４、４０等の膜厚も厚膜化する。しかしながら、実施例１の半導体装置１０では、ＴＥＧ３０が製品領域１２に形成されており、スクライブ領域１４に形成されていない。そのため、半導体装置１０をスクライブ領域１４で切断して半導体チップ２０を製造する際に、厚膜化したＴＥＧ３０のプロービング用電極３４、４０等によって、ダイシングブレードが目詰まりしたり、製品領域１２（半導体チップ２０）のチッピングやワレが生じたりすることが抑制される。
【００１９】
プロービング用電極３４、４０は、プロービング用配線３４ａ、４０ａに接続されており、コンタクト３４ｂ、４０ｂによってＴＥＧ本体３２と接続されている。センス電極３６、３８は、センス配線３６ａ、３８ａに接続されており、コンタクト３６ｂ、３８ｂによってＴＥＧ本体３２と接続されている。センス配線３６ａ、３８ａの厚みとプロービング用配線３４ａ、４０ａの厚みは同一であり、センス配線３６ａ、３８ａの幅はプロービング用配線３４ａ、４０ａの幅よりも細く形成されている。そのため、センス配線３６ａ、３８ａの電流許容量は、プロービング用配線３４ａ、４０ａの電流許容量よりも小さくなる。また、ＴＥＧ本体３２の材料と幅と厚みは、ＴＥＧ本体３２の電流許容量がセンス配線３６ａ、３８ａの電流許容量より大きくなるように設定されている。したがって、センス配線３６ａ、３８ａの電流許容量は、プロービング用配線３４ａ、４０ａやＴＥＧ本体３２の電流許容量よりも小さくされている。
【００２０】
測定者がＴＥＧ３０を用いてＴＥＧ本体３２の抵抗値を測定する場合、測定装置（図示されていない）のプローブピンをプロービング用電極３４、４０に接続し、プロービング用電極３４、４０の間に一定の電流値Ｉ１を流す。これによって、ＴＥＧ本体３２に電流Ｉ１が流れ、センス電極３６、３８の間に電圧が発生する。次に、測定装置の別のプローブピンをセンス電極３６、３８に接続し、センス電極３６、３８間に発生する電位差Ｖ１を測定する。測定装置は、測定された電位差Ｖ１と電流値Ｉ１からＴＥＧ本体３２の抵抗値Ｒ＝Ｖ１／Ｉ１を算出する。測定者は、測定装置が算出した値が所定の範囲内に入っている場合に、ＴＥＧ本体３２が所定の規格内で製造されたことを確認する。
【００２１】
なお、ＴＥＧ本体３２の抵抗値を測定する場合、図２に示す４探針法に代えて、２探針法よる測定も可能である。２探針法によるＴＥＧ本体３２の抵抗値の測定では、例えばプロービング用電極３４、４０の間に一定の電流値Ｉ１を流すとともに、コンタクト３４ｂ、４０ｂの間に発生する電位差Ｖ２を測定する。これによって、ＴＥＧ本体３２の抵抗値Ｒ’＝Ｖ０／Ｉ１を得ることができる。２探針法による測定を用いると簡易にＴＥＧ本体３２の抵抗を測定することができ、４端針法による測定を用いるとＴＥＧ本体３２の抵抗値を正確に測定することができる。
【００２２】
ここで、センス電極３６、３８は電圧を測定するために用いられ、センス電極３６，３８間に流れる電流が小さくてもセンス電極３６，３８間の電圧を測定することができる。このため、センス配線３６ａ、３８ａの電流許容量が少なくても、センス配線３６ａ，３８ａが破壊されないようにすることができる。すなわち、測定装置では、ＴＥＧ本体３２の抵抗値を測定する際にプロービング用電極３４、４０の間に印加する電位差Ｖ２が、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超えないような電位差に設定されている。そのため、測定装置がＴＥＧ本体３２の抵抗値を測定する際に、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超え、センス配線３６ａ、３８ａが破壊されることがない。
【００２３】
その一方、ＴＥＧ本体３２の抵抗値を測定した後は、プロービング用電極３４とセンス電極３６の間、又は、プロービング用電極３４とセンス電極３８の間に、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超えるような電位差Ｖ３を印加する。これによって、センス配線３６ａ又は３８ａに流れる電流がその電流許容量を超え、センス配線３６ａ又は３８ａが破壊される。それと同時に、破壊されたセンス配線３６ａ又は３８ａとコンタクト３６ｂ又は３８ｂによって接続されているＴＥＧ本体３２自体も破壊される。そのため、プロービング用電極３４とセンス電極３６又は３８の間に電位差Ｖ３が印加された後は、ＴＥＧ３０を用いてＴＥＧ本体３２の抵抗値を測定することができない。
【００２４】
本実施例の半導体チップ２０では、センス配線３６ａ、３８ａの電流許容量が、ＴＥＧ本体３２の抵抗値の測定時に必要とされる電流値よりは大きく設定されているとともに、プロービング用配線３４ａ、４０ａの電流許容量やＴＥＧ本体３２の電流許容量よりも少なく設定されている。このため、ＴＥＧ本体３２の抵抗値の測定する際は、センス配線３６ａ、３８ａは破壊されず、４探針法によってＴＥＧ本体３２の抵抗値を正確に測定することができる。ＴＥＧ本体３２の抵抗値を測定した後は、センス配線３６ａ、３８ａの電流許容量とプロービング用配線３４ａ、４０ａの電流許容量の差を利用して、センス配線３６ａ、３８ａ、しいてはＴＥＧ本体３２自体を容易に破壊することができる。これによって、ＴＥＧ３０が破壊されないまま出荷されることが防止され、流通後のＴＥＧ３０を用いた測定の実行を防止することができる。
【実施例２】
【００２５】
図３に実施例２の半導体チップのＴＥＧ１３０を拡大して示す。ＴＥＧ１３０は、実施例１のＴＥＧ３０と同様に、半導体チップの非有効領域に形成されている。ＴＥＧ１３０は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であり、有効領域に２６に形成された製品パターン（ＭＯＳ）と同一構造を有している。そのため、ＴＥＧ１３０を用いてオン抵抗等の特性を測定することで、製品パターン中に形成されたＭＯＳの特性を測定することができる。また、製品パターンに使用される配線層の膜厚が厚膜化してＴＥＧ１３０の配線層の膜厚が厚膜化しても、ＴＥＧ１３０が半導体チップ内（スクライブ領域外）に形成されているため、ダイシング精度が悪化することがない。
【００２６】
次に、ＴＥＧ１３０の構造を説明する。ＴＥＧ１３０は、Ｐ型不純物を含んだ半導体基板１４０に形成されており、その表面にソース電極１４２（第１テスト用電極に相当）とドレイン電極１４４（第２テスト用電極に相当）とゲート電極１４６（第３テスト用電極に相当）が形成されている。ＴＥＧ１３０のＩＶ−ＩＶ断面を図４に示す。半導体基板１４０の表面には、フィールド酸化膜１４８が形成されており、フィールド酸化膜１４８が除去された領域１５０にＴＥＧ１３０が形成されている。領域１５０には、フィールド酸化膜１４８よりも薄いゲート酸化膜１５２が形成されており、フィールド酸化膜１４８とゲート酸化膜１５２の表面に絶縁膜１５４が形成されている。ソース電極１４２とドレイン電極１４４とゲート電極１４６は、絶縁膜１５４の表面に形成されている。
【００２７】
半導体基板１４０の表面に臨む位置には、Ｎ型不純物を含んだソース拡散層１６２（第１半導体領域に相当）とドレイン拡散層１６４（第２半導体領域に相当）、及びＰ型不純物を含んだウェル層１６８が形成されている。半導体基板１４０の加工されないで残った領域によって、Ｐ型不純物を含んだドリフト領域１７４（第３半導体領域に相当）が形成されている。ソース拡散層１６２は、ゲート酸化膜１５２と絶縁膜１５４を貫通する貫通孔１５６ａに充填されたコンタクト金属１５６によって、ソース電極１４２に接続している。ドレイン拡散層１６４は、ゲート酸化膜１５２と絶縁膜１５４を貫通する貫通孔１５８ａに充填されたコンタクト金属１５８によって、ドレイン電極１４４に接続している。ウェル層１６８は、半導体基板１４０よりも高濃度のＰ型不純物が含んでおり、ソース拡散層１６２と同様にコンタクト金属１５６によってソース電極１４２に接続している。ソース電極１４２は、コンタクト金属１５６及びウェル層１６８を介して半導体基板１４０に接続されており、その電位がグランド電位に固定される。ドリフト領域１７４は、ソース拡散層１６２とドレイン拡散層１６４の間に存在し、ソース拡散層１６２とドレイン拡散層１６４を分離している。ソース拡散層１６２とドレイン拡散層１６４の間に位置する中間領域１７０上には、プレーナゲート電極１６６が形成されている。プレーナゲート電極１６６は、ゲート酸化膜１５２を介してドリフト領域１７４に対向している。図５に示すように、プレーナゲート電極１６６は、絶縁膜１５４を貫通する貫通孔１６０ａに充填されたコンタクト金属１６０によってゲート電極１４６に接続されている。上記の構造によって、プレーナゲート電極１６６を備えたＭＯＳが構成されている。
【００２８】
ＴＥＧ１３０のＶ−Ｖ断面を図５に示す。この範囲では、プレーナゲート電極１６６がソース拡散層１６２側にまで拡張して形成されており、プレーナゲート電極１６６がゲート酸化膜１５２を介してソース拡散層１６２に対向している。ソース拡散層１６２とプレーナゲート電極１６６が対向する範囲のゲート酸化膜１５２には、他の部位に比べて薄膜化された薄膜部１７２が形成されている。
【００２９】
ＴＥＧ１３０でＭＯＳの特性を測定する場合には、測定装置（図示されていない）からソース電極１４２とドレイン電極１４４とゲート電極１４６にプロービングピンを接続し、ソース電極１４２をグランド電位に固定し、ドレイン電極１４４に正電位Ｖ４を印加する。この状態で、ゲート電極１４６に正電位Ｖ５を印加すると、中間領域１７０のドリフト領域１７４にチャネル（図示されていない）が形成され、このチャネルを介してソース電極１４２とドレイン電極１４４の間に電流が流れる。測定装置は、その電流値Ｉ２を計測し、計測された電流値Ｉ２と正電位Ｖ４と正電位Ｖ５からＴＥＧ１３０の特性を測定する。
【００３０】
なお、ＴＥＧ１３０の特性を測定する際には、ゲート電極１４６に印加される正電位Ｖ５が、ゲート酸化膜１５２に形成された薄膜部１７２の耐圧を超えない正電位に設定されている。そのため、測定装置がＴＥＧ１３０の特性を測定する際に、薄膜部１７２に印加される電圧が薄膜部１７２の耐圧を超え、ゲート酸化膜１５２が破壊されることはない。
【００３１】
その一方、ＴＥＧ１３０の特性を測定した後は、ゲート電極１４６に薄膜部１７２の耐圧を超える正電位Ｖ６を印加する。これによって、薄膜部１７２に印加される電圧が薄膜部１７２の耐圧を超え、薄膜部１７２が破壊されるとともに、破壊された薄膜部１７２を介してプレーナゲート電極１６６とソース拡散層１６２が導通する。そのため、ゲート電極１４６に正電位Ｖ６が印加された後は、ＴＥＧ１３０がＭＯＳとして機能することができず、ＴＥＧ１３０を用いてその特性を測定することができない。
【００３２】
本実施例の半導体チップでは、ゲート酸化膜１５２に形成される薄膜部１７２の耐圧を、ＴＥＧ１３０の特性の測定に必要とされる電位よりは大きく設定されている一方で、薄膜部１７２以外のゲート酸化膜１５２の耐圧よりも小さく設定されている。ＴＥＧ１３０の特性を測定する際には、ゲート酸化膜１５２がプレーナゲート電極１６６とソース拡散層１６２を絶縁し、ＴＥＧ１３０の特性を測定することができる。ＴＥＧ１３０の特性を測定した後には、薄膜部１７２の耐圧と薄膜部１７２以外のゲート酸化膜１５２の耐圧の差を利用して、ＴＥＧ１３０自体を容易に破壊することができる。これによって、ＴＥＧ１３０が破壊されないまま出荷されることが抑制され、流通後のＴＥＧ３０を用いた測定の実行を防止することができる。
【００３３】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、ＰＮ接合を含むＴＥＧでは、そのＰＮ接合の少なくとも一部にＰＮ接合耐圧を低く設定した特異部を設けておいてもよい。ＴＥＧに所定電圧を超える電圧を印加することによって、過電圧によりアバランシェ降伏が起こり、ＴＥＧのＰＮ接合を容易に破壊することができる。
【００３４】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３５】
１０ 半導体装置
１２ 製品領域
１４ スクライブ領域
２０、１２０ 半導体チップ
２２ 非有効領域
２４ 終端耐圧領域
２５ ＦＬＲ
２６ 有効領域
３０、１３０ ＴＥＧ
３２ ＴＥＧ本体
３４、４０ プロービング用電極
３４ａ、４０ａ プロービング用配線
３４ｂ、４０ｂ コンタクト
３６、３８ センス電極
３６ａ、３８ａ センス配線
３６ｂ、３８ｂ コンタクト
１４０ 半導体基板
１４２ ソース電極
１４４ ドレイン電極
１４６ ゲート電極
１５２ ゲート酸化膜
１５４ 絶縁膜
１６２ ソース拡散層
１６４ ドレイン拡散層
１６６ プレーナゲート電極
１６８ ウェル層
１７２ 薄膜部
１７４ ドリフト領域
【技術分野】
【０００１】
本発明は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域を備える半導体装置に関する。また、その半導体装置をスクライブ領域で切断することで製造される半導体チップに関する。
【背景技術】
【０００２】
例えば特許文献１に、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置が開示されている。この半導体装置では、スクライブ領域にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）が設けられている。ＴＥＧとは、製品領域に形成される製品パターンと同一材料及び同一の製造条件で製造されるテストパターンである。この半導体装置では、半導体装置を製造した後にＴＥＧを用いての各種の測定を行うことで、製品パターンが正常に製造されたか否かを検査することができる。また、引用文献２には、テスト回路が製品領域に形成された集積回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３９５４９号公報
【特許文献２】特開２０００−１７２５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の中には、製品パターンの電極に厚い金属層を使用することがあり、この場合、ＴＥＧを構成する電極も厚膜化することがある。特許文献１のようにスクライブ領域にＴＥＧが設けられている場合、半導体装置をスクライブ領域でダイシングして半導体チップを製造する際に、ＴＥＧ上をダイシングブレードが通過する。ＴＥＧを構成する電極が厚膜化していると、ＴＥＧ上をダイシングブレードが通過する際に、圧膜化した電極によってダイシングブレードが目詰まりしたり、半導体装置のチッピングやワレが生じたりして、半導体装置から半導体チップを精度よくダイシングすることができない。
【０００５】
一方、特許文献２のように、ＴＥＧを製品領域に設ければ、ＴＥＧによってダイシング精度が悪化することはない。しかし、ＴＥＧを製品領域に形成すると、ＴＥＧが半導体チップとともに流通することとなり、半導体チップを取得した第３者がＴＥＧを用いて測定を実行することができてしまう。例えば、競合他社によってＴＥＧを用いた測定が実行された場合、ＴＥＧの内容や特性から半導体チップを製造したメーカーの生産能力や加工精度等の技術情報が競合他社に流出してしまう。
【０００６】
特許文献２のテスト回路では、外部回路とＴＥＧとを接続する制御回路が破壊容易に設けられ、出荷前にこの制御回路を破壊しておくことで、外部回路からＴＥＧへのアクセスを困難にしている。しかし、この場合でも、ＴＥＧ自体が破壊されずに半導体チップに存在し続けるため、ＴＥＧを用いた測定の実行を完全に防止することはできない。
【０００７】
本発明は、上記課題に鑑みて創作された。本発明は、半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を防止する技術を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本明細書が開示する半導体装置は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置に関する。この半導体装置では、複数の製品領域のそれぞれはテスト用電極を有するＴＥＧを有している。ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられている。この半導体装置では、特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっている。その一方、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊される。
【０００９】
この半導体装置は、製品領域内にＴＥＧが設けられており、スクライブ領域にＴＥＧが設けられていない。そのため、半導体装置をスクライブ領域でダイシングして半導体チップを製造する際に、ＴＥＧ上をダイシングブレードが通過することがない。ＴＥＧを構成する電極が厚膜化している場合でも、ダイシング精度が悪化することが防止される。また、ＴＥＧには、特異部が設けられており、破壊しやすく形成されている。そのため、半導体チップを製造してＴＥＧを用いた特性の測定を実行した後であって、半導体チップの出荷前に特異部を利用してＴＥＧを容易に破壊することができる。このため、流通後のＴＥＧを用いた測定の実行を防止することができる。
【００１０】
本明細書が開示する１つの半導体装置では、ＴＥＧが、ＴＥＧ本体と、一対の第１テスト用電極と、一対の第２テスト用電極と、第１テスト用電極とＴＥＧ本体を接続する一対の第１配線と、第２テスト用電極とＴＥＧ本体を接続する一対の第２配線と、をさらに有している。ＴＥＧの特性を測定する際は、一対の第１テスト用電極の間にＴＥＧ本体を介して電流を流すと共に、その電流がＴＥＧ本体を流れることにより生じる第２テスト用電極間の電圧を測定するようになっている。そして、特異部は、第２配線の少なくとも一方に設けられており、第２配線の電流許容量は、第１配線の電流許容量よりも少なく、かつ、ＴＥＧ本体の電流許容量よりも少なくされている。
この半導体装置では、ＴＥＧの特性を測定する際は、ＴＥＧ本体を介して第１テスト用電極間に電流が流れ、第２テスト用電極間の電圧が測定される。第２テスト用電極は電圧測定に用いられるため、第２配線に流れる電流を小さくすることができる。このため、第２配線に特異部が設けられていても、第２配線が破壊されることはない。その一方、ＴＥＧ本体を介して第２テスト用電極間に特異部が設けられた配線の電流許容量よりも大きな電流を流すことで、特異部が設けられた配線を容易に破壊することができる。これによって、流通前のＴＥＧを用いた測定を実行可能とすると共に、流通後のＴＥＧを用いた測定の実行を防止することができる。
【００１１】
本明細書が開示する他の半導体装置では、ＴＥＧが、第１テスト用電極と、第１テスト用電極に接する第１導電型の第１半導体領域と、第２テスト用電極と、第２テスト用電極に接する第１導電型の第２半導体領域と、第１半導体領域と第２半導体領域の間に設けられ、第１半導体領域と第２半導体領域とを分離する第２導電型の第３半導体領域と、第１半導体領域と第２半導体領域とを分離している範囲の第３半導体領域にゲート酸化膜を介して対向する第３テスト用電極と、をさらに有している。この半導体装置では、さらに、第３テスト用電極の少なくとも一部がゲート酸化膜を介して第１半導体領域にも対向している。そして、特異部は、第３テスト用電極が第１半導体領域に対向している範囲内のゲート酸化膜に設けられており、特異部の酸化膜の膜厚が周囲の酸化膜の膜厚に比べて薄く形成されている。
この半導体装置では、第１テスト用電極と第３テスト用電極の間に特異部の耐圧よりも小さな電圧を印加してＴＥＧの特性を測定する。その一方、第１テスト用電極と第３テスト用電極の間に特異部の耐圧よりも大きな電圧を印加することでゲート酸化膜を破壊し、ＴＥＧの特性を測定できなくすることができる。
【００１２】
本明細書は、上記の半導体装置から製造される新規で有用な半導体チップも開示する。すなわち、本明細書が開示する半導体チップは、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置をスクライブ領域で切断することで製造される半導体チップに関する。この半導体チップはテスト用電極を有するＴＥＧを有している。ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられている。この半導体チップでは、特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっている。その一方、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊される。
【００１３】
この半導体チップによれば、ダイシング精度が悪化することを防止すると共に、流通後のＴＥＧを用いた測定の実行を防止することができる。
【発明の効果】
【００１４】
本発明によると、半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置１０を示す。
【図２】ＴＥＧ３０を示す。
【図３】ＴＥＧ１３０を示す。
【図４】ＴＥＧ１３０のＩＶ−ＩＶ断面図を示す。
【図５】ＴＥＧ１３０のＶ−Ｖ断面図を示す。
【実施例１】
【００１６】
本実施例の半導体装置１０を図１に示す。半導体装置１０には、複数の製品領域１２（つまり、切断される前の半導体チップ２０）が設けられており、製品領域１２の間及び周辺にスクライブ領域１４が設けられている。半導体装置１０から半導体チップ２０を製造する際には、スクライブ領域１４に沿ってダイシングブレードを移動させ、製品領域１２毎に分離する。この分離した製品領域１２が、半導体チップ２０となる。
【００１７】
製品領域１２では、終端耐圧領域２４が半導体チップ２０の外周に沿って一巡している。終端耐圧領域２４には、ＦＬＲ２５が形成されている。終端耐圧領域２４及びＦＬＲ２５を形成することで、製品領域１２の耐圧が高められている。終端耐圧領域２４の内側の有効領域２６には、半導体装置が機能するのに必要な製品パターン（例えば、パワー半導体素子）が形成されている。終端耐圧領域２４の外側の非有効領域２２には、製品パターンと同一材料及び同一の製造条件で製造されるＴＥＧ３０が形成されている。
【００１８】
図２に実施例１のＴＥＧ３０を拡大して示す。ＴＥＧ３０は、被測定物であるＴＥＧ本体３２の抵抗値を、４探針法を用いて測定するテストパターンであり、ＴＥＧ本体３２と、プロービング用電極３４、４０（第１テスト用電極に相当）と、プロービング用配線３４ａ、４０ａ（第１配線に相当）と、センス電極３６、３８（第２テスト用電極に相当）と、センス配線３６ａ、３８ａ（第２配線に相当）を備えている。ＴＥＧ本体３２は一様の幅及び厚さに形成された導電層であり、ゲートポリシリコン等、製品パターンにおいてその抵抗値を厳密に管理する必要がある層と同一材料及び同一層として形成される。そのため、ＴＥＧ本体３２は、製品パターンの該当する層と同一の抵抗値を有しており、ＴＥＧ本体３２の抵抗値を測定することで、製品パターンの該当する層の抵抗値を測定することができる。また、プロービング用電極３４、４０、プロービング用配線３４ａ、４０ａ、センス電極３６、３８、センス配線３６ａ、３８ａは、製品パターンの配線層と同一の層で形成される。そのため、半導体チップ２０がパワー半導体等、高電圧用の半導体チップである場合において、製品パターンに使用される配線層の膜厚が厚膜化すると、プロービング用電極３４、４０等の膜厚も厚膜化する。しかしながら、実施例１の半導体装置１０では、ＴＥＧ３０が製品領域１２に形成されており、スクライブ領域１４に形成されていない。そのため、半導体装置１０をスクライブ領域１４で切断して半導体チップ２０を製造する際に、厚膜化したＴＥＧ３０のプロービング用電極３４、４０等によって、ダイシングブレードが目詰まりしたり、製品領域１２（半導体チップ２０）のチッピングやワレが生じたりすることが抑制される。
【００１９】
プロービング用電極３４、４０は、プロービング用配線３４ａ、４０ａに接続されており、コンタクト３４ｂ、４０ｂによってＴＥＧ本体３２と接続されている。センス電極３６、３８は、センス配線３６ａ、３８ａに接続されており、コンタクト３６ｂ、３８ｂによってＴＥＧ本体３２と接続されている。センス配線３６ａ、３８ａの厚みとプロービング用配線３４ａ、４０ａの厚みは同一であり、センス配線３６ａ、３８ａの幅はプロービング用配線３４ａ、４０ａの幅よりも細く形成されている。そのため、センス配線３６ａ、３８ａの電流許容量は、プロービング用配線３４ａ、４０ａの電流許容量よりも小さくなる。また、ＴＥＧ本体３２の材料と幅と厚みは、ＴＥＧ本体３２の電流許容量がセンス配線３６ａ、３８ａの電流許容量より大きくなるように設定されている。したがって、センス配線３６ａ、３８ａの電流許容量は、プロービング用配線３４ａ、４０ａやＴＥＧ本体３２の電流許容量よりも小さくされている。
【００２０】
測定者がＴＥＧ３０を用いてＴＥＧ本体３２の抵抗値を測定する場合、測定装置（図示されていない）のプローブピンをプロービング用電極３４、４０に接続し、プロービング用電極３４、４０の間に一定の電流値Ｉ１を流す。これによって、ＴＥＧ本体３２に電流Ｉ１が流れ、センス電極３６、３８の間に電圧が発生する。次に、測定装置の別のプローブピンをセンス電極３６、３８に接続し、センス電極３６、３８間に発生する電位差Ｖ１を測定する。測定装置は、測定された電位差Ｖ１と電流値Ｉ１からＴＥＧ本体３２の抵抗値Ｒ＝Ｖ１／Ｉ１を算出する。測定者は、測定装置が算出した値が所定の範囲内に入っている場合に、ＴＥＧ本体３２が所定の規格内で製造されたことを確認する。
【００２１】
なお、ＴＥＧ本体３２の抵抗値を測定する場合、図２に示す４探針法に代えて、２探針法よる測定も可能である。２探針法によるＴＥＧ本体３２の抵抗値の測定では、例えばプロービング用電極３４、４０の間に一定の電流値Ｉ１を流すとともに、コンタクト３４ｂ、４０ｂの間に発生する電位差Ｖ２を測定する。これによって、ＴＥＧ本体３２の抵抗値Ｒ’＝Ｖ０／Ｉ１を得ることができる。２探針法による測定を用いると簡易にＴＥＧ本体３２の抵抗を測定することができ、４端針法による測定を用いるとＴＥＧ本体３２の抵抗値を正確に測定することができる。
【００２２】
ここで、センス電極３６、３８は電圧を測定するために用いられ、センス電極３６，３８間に流れる電流が小さくてもセンス電極３６，３８間の電圧を測定することができる。このため、センス配線３６ａ、３８ａの電流許容量が少なくても、センス配線３６ａ，３８ａが破壊されないようにすることができる。すなわち、測定装置では、ＴＥＧ本体３２の抵抗値を測定する際にプロービング用電極３４、４０の間に印加する電位差Ｖ２が、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超えないような電位差に設定されている。そのため、測定装置がＴＥＧ本体３２の抵抗値を測定する際に、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超え、センス配線３６ａ、３８ａが破壊されることがない。
【００２３】
その一方、ＴＥＧ本体３２の抵抗値を測定した後は、プロービング用電極３４とセンス電極３６の間、又は、プロービング用電極３４とセンス電極３８の間に、センス配線３６ａ、３８ａに流れる電流がセンス配線３６ａ、３８ａの電流許容量を超えるような電位差Ｖ３を印加する。これによって、センス配線３６ａ又は３８ａに流れる電流がその電流許容量を超え、センス配線３６ａ又は３８ａが破壊される。それと同時に、破壊されたセンス配線３６ａ又は３８ａとコンタクト３６ｂ又は３８ｂによって接続されているＴＥＧ本体３２自体も破壊される。そのため、プロービング用電極３４とセンス電極３６又は３８の間に電位差Ｖ３が印加された後は、ＴＥＧ３０を用いてＴＥＧ本体３２の抵抗値を測定することができない。
【００２４】
本実施例の半導体チップ２０では、センス配線３６ａ、３８ａの電流許容量が、ＴＥＧ本体３２の抵抗値の測定時に必要とされる電流値よりは大きく設定されているとともに、プロービング用配線３４ａ、４０ａの電流許容量やＴＥＧ本体３２の電流許容量よりも少なく設定されている。このため、ＴＥＧ本体３２の抵抗値の測定する際は、センス配線３６ａ、３８ａは破壊されず、４探針法によってＴＥＧ本体３２の抵抗値を正確に測定することができる。ＴＥＧ本体３２の抵抗値を測定した後は、センス配線３６ａ、３８ａの電流許容量とプロービング用配線３４ａ、４０ａの電流許容量の差を利用して、センス配線３６ａ、３８ａ、しいてはＴＥＧ本体３２自体を容易に破壊することができる。これによって、ＴＥＧ３０が破壊されないまま出荷されることが防止され、流通後のＴＥＧ３０を用いた測定の実行を防止することができる。
【実施例２】
【００２５】
図３に実施例２の半導体チップのＴＥＧ１３０を拡大して示す。ＴＥＧ１３０は、実施例１のＴＥＧ３０と同様に、半導体チップの非有効領域に形成されている。ＴＥＧ１３０は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であり、有効領域に２６に形成された製品パターン（ＭＯＳ）と同一構造を有している。そのため、ＴＥＧ１３０を用いてオン抵抗等の特性を測定することで、製品パターン中に形成されたＭＯＳの特性を測定することができる。また、製品パターンに使用される配線層の膜厚が厚膜化してＴＥＧ１３０の配線層の膜厚が厚膜化しても、ＴＥＧ１３０が半導体チップ内（スクライブ領域外）に形成されているため、ダイシング精度が悪化することがない。
【００２６】
次に、ＴＥＧ１３０の構造を説明する。ＴＥＧ１３０は、Ｐ型不純物を含んだ半導体基板１４０に形成されており、その表面にソース電極１４２（第１テスト用電極に相当）とドレイン電極１４４（第２テスト用電極に相当）とゲート電極１４６（第３テスト用電極に相当）が形成されている。ＴＥＧ１３０のＩＶ−ＩＶ断面を図４に示す。半導体基板１４０の表面には、フィールド酸化膜１４８が形成されており、フィールド酸化膜１４８が除去された領域１５０にＴＥＧ１３０が形成されている。領域１５０には、フィールド酸化膜１４８よりも薄いゲート酸化膜１５２が形成されており、フィールド酸化膜１４８とゲート酸化膜１５２の表面に絶縁膜１５４が形成されている。ソース電極１４２とドレイン電極１４４とゲート電極１４６は、絶縁膜１５４の表面に形成されている。
【００２７】
半導体基板１４０の表面に臨む位置には、Ｎ型不純物を含んだソース拡散層１６２（第１半導体領域に相当）とドレイン拡散層１６４（第２半導体領域に相当）、及びＰ型不純物を含んだウェル層１６８が形成されている。半導体基板１４０の加工されないで残った領域によって、Ｐ型不純物を含んだドリフト領域１７４（第３半導体領域に相当）が形成されている。ソース拡散層１６２は、ゲート酸化膜１５２と絶縁膜１５４を貫通する貫通孔１５６ａに充填されたコンタクト金属１５６によって、ソース電極１４２に接続している。ドレイン拡散層１６４は、ゲート酸化膜１５２と絶縁膜１５４を貫通する貫通孔１５８ａに充填されたコンタクト金属１５８によって、ドレイン電極１４４に接続している。ウェル層１６８は、半導体基板１４０よりも高濃度のＰ型不純物が含んでおり、ソース拡散層１６２と同様にコンタクト金属１５６によってソース電極１４２に接続している。ソース電極１４２は、コンタクト金属１５６及びウェル層１６８を介して半導体基板１４０に接続されており、その電位がグランド電位に固定される。ドリフト領域１７４は、ソース拡散層１６２とドレイン拡散層１６４の間に存在し、ソース拡散層１６２とドレイン拡散層１６４を分離している。ソース拡散層１６２とドレイン拡散層１６４の間に位置する中間領域１７０上には、プレーナゲート電極１６６が形成されている。プレーナゲート電極１６６は、ゲート酸化膜１５２を介してドリフト領域１７４に対向している。図５に示すように、プレーナゲート電極１６６は、絶縁膜１５４を貫通する貫通孔１６０ａに充填されたコンタクト金属１６０によってゲート電極１４６に接続されている。上記の構造によって、プレーナゲート電極１６６を備えたＭＯＳが構成されている。
【００２８】
ＴＥＧ１３０のＶ−Ｖ断面を図５に示す。この範囲では、プレーナゲート電極１６６がソース拡散層１６２側にまで拡張して形成されており、プレーナゲート電極１６６がゲート酸化膜１５２を介してソース拡散層１６２に対向している。ソース拡散層１６２とプレーナゲート電極１６６が対向する範囲のゲート酸化膜１５２には、他の部位に比べて薄膜化された薄膜部１７２が形成されている。
【００２９】
ＴＥＧ１３０でＭＯＳの特性を測定する場合には、測定装置（図示されていない）からソース電極１４２とドレイン電極１４４とゲート電極１４６にプロービングピンを接続し、ソース電極１４２をグランド電位に固定し、ドレイン電極１４４に正電位Ｖ４を印加する。この状態で、ゲート電極１４６に正電位Ｖ５を印加すると、中間領域１７０のドリフト領域１７４にチャネル（図示されていない）が形成され、このチャネルを介してソース電極１４２とドレイン電極１４４の間に電流が流れる。測定装置は、その電流値Ｉ２を計測し、計測された電流値Ｉ２と正電位Ｖ４と正電位Ｖ５からＴＥＧ１３０の特性を測定する。
【００３０】
なお、ＴＥＧ１３０の特性を測定する際には、ゲート電極１４６に印加される正電位Ｖ５が、ゲート酸化膜１５２に形成された薄膜部１７２の耐圧を超えない正電位に設定されている。そのため、測定装置がＴＥＧ１３０の特性を測定する際に、薄膜部１７２に印加される電圧が薄膜部１７２の耐圧を超え、ゲート酸化膜１５２が破壊されることはない。
【００３１】
その一方、ＴＥＧ１３０の特性を測定した後は、ゲート電極１４６に薄膜部１７２の耐圧を超える正電位Ｖ６を印加する。これによって、薄膜部１７２に印加される電圧が薄膜部１７２の耐圧を超え、薄膜部１７２が破壊されるとともに、破壊された薄膜部１７２を介してプレーナゲート電極１６６とソース拡散層１６２が導通する。そのため、ゲート電極１４６に正電位Ｖ６が印加された後は、ＴＥＧ１３０がＭＯＳとして機能することができず、ＴＥＧ１３０を用いてその特性を測定することができない。
【００３２】
本実施例の半導体チップでは、ゲート酸化膜１５２に形成される薄膜部１７２の耐圧を、ＴＥＧ１３０の特性の測定に必要とされる電位よりは大きく設定されている一方で、薄膜部１７２以外のゲート酸化膜１５２の耐圧よりも小さく設定されている。ＴＥＧ１３０の特性を測定する際には、ゲート酸化膜１５２がプレーナゲート電極１６６とソース拡散層１６２を絶縁し、ＴＥＧ１３０の特性を測定することができる。ＴＥＧ１３０の特性を測定した後には、薄膜部１７２の耐圧と薄膜部１７２以外のゲート酸化膜１５２の耐圧の差を利用して、ＴＥＧ１３０自体を容易に破壊することができる。これによって、ＴＥＧ１３０が破壊されないまま出荷されることが抑制され、流通後のＴＥＧ３０を用いた測定の実行を防止することができる。
【００３３】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、ＰＮ接合を含むＴＥＧでは、そのＰＮ接合の少なくとも一部にＰＮ接合耐圧を低く設定した特異部を設けておいてもよい。ＴＥＧに所定電圧を超える電圧を印加することによって、過電圧によりアバランシェ降伏が起こり、ＴＥＧのＰＮ接合を容易に破壊することができる。
【００３４】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３５】
１０ 半導体装置
１２ 製品領域
１４ スクライブ領域
２０、１２０ 半導体チップ
２２ 非有効領域
２４ 終端耐圧領域
２５ ＦＬＲ
２６ 有効領域
３０、１３０ ＴＥＧ
３２ ＴＥＧ本体
３４、４０ プロービング用電極
３４ａ、４０ａ プロービング用配線
３４ｂ、４０ｂ コンタクト
３６、３８ センス電極
３６ａ、３８ａ センス配線
３６ｂ、３８ｂ コンタクト
１４０ 半導体基板
１４２ ソース電極
１４４ ドレイン電極
１４６ ゲート電極
１５２ ゲート酸化膜
１５４ 絶縁膜
１６２ ソース拡散層
１６４ ドレイン拡散層
１６６ プレーナゲート電極
１６８ ウェル層
１７２ 薄膜部
１７４ ドリフト領域
【特許請求の範囲】
【請求項１】
複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置であり、
複数の製品領域のそれぞれは、テスト用電極を有するＴＥＧを有しており、
ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられており、
特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっており、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊されることを特徴とする半導体装置。
【請求項２】
ＴＥＧは、
ＴＥＧ本体と、
一対の第１テスト用電極と、
一対の第２テスト用電極と、
第１テスト用電極とＴＥＧ本体を接続する一対の第１配線と、
第２テスト用電極とＴＥＧ本体を接続する一対の第２配線と、をさらに有しており、
ＴＥＧの特性を測定する際は、一対の第１テスト用電極の間にＴＥＧ本体を介して電流を流すと共に、その電流がＴＥＧ本体を流れることにより生じる第２テスト用電極間の電圧を測定するようになっており、
前記特異部は、第２配線の少なくとも一方に設けられており、第２配線の電流許容量は、第１配線の電流許容量よりも少なく、かつ、ＴＥＧ本体の電流許容量よりも少ないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＴＥＧは、
第１テスト用電極と、
第１テスト用電極に接する第１導電型の第１半導体領域と、
第２テスト用電極と、
第２テスト用電極に接する第１導電型の第２半導体領域と、
第１半導体領域と第２半導体領域の間に設けられ、第１半導体領域と第２半導体領域とを分離する第２導電型の第３半導体領域と、
第１半導体領域と第２半導体領域とを分離している範囲の第３半導体領域にゲート酸化膜を介して対向する第３テスト用電極と、をさらに有しており、
第３テスト用電極の少なくとも一部がゲート酸化膜を介して第１半導体領域にも対向しており、
前記特異部は、第３テスト用電極が第１半導体領域に対向している範囲内のゲート酸化膜に設けられており、特異部の酸化膜の膜厚が周囲の酸化膜の膜厚に比べて薄いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置をスクライブ領域で切断することで製造される半導体チップであり、
半導体チップはテスト用電極を有するＴＥＧを有しており、
ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられており、
特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっており、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊されることを特徴とする半導体チップ。
【請求項１】
複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置であり、
複数の製品領域のそれぞれは、テスト用電極を有するＴＥＧを有しており、
ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられており、
特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっており、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊されることを特徴とする半導体装置。
【請求項２】
ＴＥＧは、
ＴＥＧ本体と、
一対の第１テスト用電極と、
一対の第２テスト用電極と、
第１テスト用電極とＴＥＧ本体を接続する一対の第１配線と、
第２テスト用電極とＴＥＧ本体を接続する一対の第２配線と、をさらに有しており、
ＴＥＧの特性を測定する際は、一対の第１テスト用電極の間にＴＥＧ本体を介して電流を流すと共に、その電流がＴＥＧ本体を流れることにより生じる第２テスト用電極間の電圧を測定するようになっており、
前記特異部は、第２配線の少なくとも一方に設けられており、第２配線の電流許容量は、第１配線の電流許容量よりも少なく、かつ、ＴＥＧ本体の電流許容量よりも少ないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＴＥＧは、
第１テスト用電極と、
第１テスト用電極に接する第１導電型の第１半導体領域と、
第２テスト用電極と、
第２テスト用電極に接する第１導電型の第２半導体領域と、
第１半導体領域と第２半導体領域の間に設けられ、第１半導体領域と第２半導体領域とを分離する第２導電型の第３半導体領域と、
第１半導体領域と第２半導体領域とを分離している範囲の第３半導体領域にゲート酸化膜を介して対向する第３テスト用電極と、をさらに有しており、
第３テスト用電極の少なくとも一部がゲート酸化膜を介して第１半導体領域にも対向しており、
前記特異部は、第３テスト用電極が第１半導体領域に対向している範囲内のゲート酸化膜に設けられており、特異部の酸化膜の膜厚が周囲の酸化膜の膜厚に比べて薄いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える半導体装置をスクライブ領域で切断することで製造される半導体チップであり、
半導体チップはテスト用電極を有するＴＥＧを有しており、
ＴＥＧには、ＴＥＧ内の他の部分と比較して電気的耐性が低く設定されている特異部が少なくとも一箇所設けられており、
特異部に所定電圧以下の電圧又は所定電流以下の電流が印加された状態でテスト用電極を用いてＴＥＧの特性を測定することが可能となっており、テスト用電極を用いて特異部に所定電圧を超える電圧又は所定電流を超える電流を印加すると特異部が破壊されることを特徴とする半導体チップ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１５１２７０（Ｐ２０１１−１５１２７０Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１２５２１（Ｐ２０１０−１２５２１）
【出願日】平成２２年１月２２日（２０１０．１．２２）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２２日（２０１０．１．２２）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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