半導体チップ及びその製造方法、並びに半導体パッケージ

【課題】再配線形成前のウエハテストを適切に実施する。
【解決手段】半導体チップ１は、周辺電極パッド３０内又はＶ／Ｇ配線２０において周辺電極パッド３０に相対的に近い位置にある第１の再配線接続部６１と、Ｖ／Ｇ配線２０において周辺電極パッド３０から相対的に遠い位置にあり、再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい第２の再配線接続部６２とが、再配線６０により接続されたものである。半導体チップ１は、第２の再配線接続部６２、Ｖ／Ｇ配線２０上の第２の再配線接続部６２の近傍で再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい部分、又は、Ｖ／Ｇ配線２０から第２の再配線接続部６２の近傍に引き出され、再配線６０の形成前における電位が第１の再配線接続部６１よりも小さい導電部に、ウエハテスト用の検査部８０を備えている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及びその製造方法、並びにこの半導体チップを用いた半導体パッケージに関するものである。
【背景技術】
【０００２】
１個の半導体ウエハに複数の半導体チップを一括形成し、これらを分割することで、複数の半導体チップが一括製造される。１個あるいは複数個の半導体チップをパッケージ基板等に実装するなどして、半導体パッケージ等の最終半導体製品が製造される。
半導体チップの製造及び半導体チップを用いた最終半導体製品の製造においては、動作確認の検査が行われる。
通常、半導体チップの製造においては、電源（Ｖ）配線又はグランド（Ｇ）配線をなす複数のＶ／Ｇ配線を含む最上層配線と、内部回路が形成されない周辺領域に形成され、Ｖ／Ｇ配線に接続された複数の周辺電極パッドとが形成された時点で、プローブを周辺電極パッドに接触させて、内部回路の動作確認の検査を行うウエハテスト（ＷＴ）が行われる。
【０００３】
図６Ａは従来の半導体チップの要部断面図であり、図６Ｂは同要部平面図である。図中の電極パッド等の段差は一例であり、この段差は下層構造に依存するものである。
図中、符号Ｗはウエハ及び下層配線、符号２１０は絶縁膜、符号２２０はＶ／Ｇ配線、符号２３０は周辺電極パッド、符号２５０は絶縁膜、符号２７０は保護膜である。平面図における符号Ｅは、半導体チップの端縁を示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２２７９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体チップにおいて、Ｖ／Ｇ配線の持つインピーダンスによっては、周辺電極パッド２３０から供給された電位が、Ｖ／Ｇ配線２２０の周辺電極パッド２３０から離れた部分２２０Ｄで顕著に降下する電位ドロップ（ＩＲドロップ）が起こる場合がある。
上記の電位ドロップを低減するために、図７Ａ及び図７Ｂに示すように、周辺電極パッド２３０とＶ／Ｇ配線２２０の電位ドロップが大きい部分との間を再配線２６０でブリッジ状に接続して、周辺電極パッド２３０と電位ドロップが大きい部分とを同電位とする構造が採用されることがある。
図中、符号２６１は周辺電極パッド２３０における再配線接続部であり、符号２６２はＶ／Ｇ配線２２０における再配線接続部である。
【０００６】
図７Ａ及び図７Ｂに示す再配線構造では、Ｖ／Ｇ配線２２０を含む最上層配線と周辺電極パッド２３０とが形成された後、再配線２６０が形成される前に、上記のウエハテストがなされることが多い。これは、再配線２６０形成の製造ラインあるいは製造工場が、それより前工程のものと異なるなどの理由による。
しかしながら、再配線２６０形成後には周辺電極パッド２３０と同電位となるはずのＶ／Ｇ配線２２０の再配線接続部２６２において、再配線２６０の形成前のウエハテストでは電位ドロップが生じ、このことに起因して、最終製品形態でのファイナルテスト（ＦＴ）では良品である半導体チップが再配線２６０形成前のウエハテストで不良判定される場合が起こり得る。つまり、再配線２６０の形成前と形成後では、Ｖ／Ｇ配線２２０のインピーダンスが変化するため、再配線２６０形成前のウエハテストでは良品／不良品判定が正確に行われない。
【０００７】
特許文献１には、プローブ試験における電源インピーダンスを低減するために、最終製品においても使用される第１の電源パッドに加えて、プローブ試験時のみに使用される第２の電源パッドを設けた構成が開示されている（特許文献１の請求項１、図２、図３）。
特許文献１には、「プローブ試験時には、複数のプルーブが、電源と第１及び第２の電源パッドとの間に並列に接続される。これによって、プローブの抵抗と、プローブと電源パッドとの接触抵抗との和として得られるプローブの直流抵抗が並列に接続されることになり、結果的に直流抵抗が減少する。また、複数のプローブが密集して配置されるために、自己インダクタンスが低減する。この結果、プローブ試験における電源インピーダンスが低減する。」と記載されている（特許文献１の段落００３１）。
【０００８】
特許文献１には、図７Ａ及び図７Ｂに示した再配線構造について記載がない。そのため、特許文献１には、再配線の形成前と形成後におけるＶ／Ｇ配線のインピーダンス変化によってウエハテストの判定が正確に行われないという課題及びその解決手段について記載がない。
【課題を解決するための手段】
【０００９】
本発明の半導体チップは、
半導体チップの最上層配線により形成され、内部回路に接続された電源（Ｖ）配線又はグランド（Ｇ）配線をなすＶ／Ｇ配線と、
前記内部回路が形成されない周辺領域に形成され、前記Ｖ／Ｇ配線に接続された周辺電極パッドとを備え、
前記周辺電極パッド内又は前記Ｖ／Ｇ配線において前記周辺電極パッドに相対的に近い位置にある第１の再配線接続部と、前記Ｖ／Ｇ配線において前記周辺電極パッドから相対的に遠い位置にあり、後記再配線の形成前における電位が前記第１の再配線接続部よりも小さい第２の再配線接続部とが、再配線により接続された半導体チップであって、
前記第２の再配線接続部、前記Ｖ／Ｇ配線上の前記第２の再配線接続部の近傍で前記再配線の形成前における電位が前記第１の再配線接続部よりも小さい部分、又は、前記Ｖ／Ｇ配線から前記第２の再配線接続部の近傍に引き出され、前記再配線の形成前における電位が前記第１の再配線接続部よりも小さい導電部に、前記再配線の形成前にウエハテスト用プローブが接触される検査部を備えたものである。
【００１０】
本発明の半導体チップの製造方法は、
前記Ｖ／Ｇ配線を含む前記最上層配線と前記周辺電極パッドと前記検査部（ただし、前記検査部は前記Ｖ／Ｇ配線に含まれる場合がある）を形成する工程（１）と、
前記周辺電極パッドと前記検査部のうち少なくとも前記検査部にプローブを接触させて、前記半導体チップの動作を検査する工程（２）と、
前記再配線を形成する工程（３）とを順次有するものである。
【００１１】
本発明の半導体チップにおいては、再配線形成前において電位ドロップが起こり、再配線形成後には周辺電極パッドと同電位となる第２の再配線接続部又はその近傍に、再配線形成前のウエハテスト用の検査部を設けている。かかる構成では、再配線形成前におけるＶ／Ｇ配線の電位ドロップの影響が低減され、再配線形成後の条件又はそれに近い条件で、再配線形成前のウエハテストを実施することができる。したがって、再配線形成前のウエハテストにおける良品／不良品の判定精度が向上し、再配線形成前のウエハテストを適正に行うことができる。
【発明の効果】
【００１２】
本発明によれば、Ｖ／Ｇ配線の電位ドロップを低減するための再配線構造を有する半導体チップであって、再配線形成前のウエハテストを適切に実施することが可能な半導体チップ、及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】再配線形成前の本発明に係る一実施形態の半導体チップの要部断面図である。
【図１Ｂ】再配線形成後の本発明に係る一実施形態の半導体チップの要部断面図である。
【図１Ｃ】図１Ｂの半導体チップを用いた半導体パッケージの要部断面図である。
【図２Ａ】図１Ａの半導体チップの要部平面図である（ウエハテスト時）。
【図２Ｂ】周辺電極パッドに外部接続端子を形成した図１Ｂの半導体チップの要部平面図である（ファイナルテスト時）。
【図３Ａ】本発明に係る一実施形態の半導体チップの設計変更例を示す要部断面図である。
【図３Ｂ】図３Ａの半導体チップを用いた半導体パッケージの要部断面図である。
【図４Ａ】本発明に係る一実施形態の半導体チップの設計変更例を示す要部平面図である。
【図４Ｂ】本発明に係る一実施形態の半導体チップの設計変更例を示す要部平面図である。
【図４Ｃ】本発明に係る一実施形態の半導体チップの設計変更例を示す要部平面図である。
【図５】本発明に係る一実施形態の半導体チップの設計変更例を示す要部平面図である。
【図６Ａ】従来の半導体チップの要部断面図である。
【図６Ｂ】図６Ａの半導体チップの要部平面図である。
【図７Ａ】従来の他の半導体チップの要部断面図である。
【図７Ｂ】図７Ａの半導体チップの要部平面図である。
【発明を実施するための形態】
【００１４】
図面を参照して、本発明に係る一実施形態の半導体チップの構成とその製造方法、及びこの半導体チップを用いた半導体パッケージの構成について説明する。
【００１５】
図１Ａは再配線形成前の本実施形態の半導体チップの要部断面図である。図１Ｂは再配線形成後の本実施形態の半導体チップの要部断面図である。図１Ｃは図１Ｂの半導体チップを用いた半導体パッケージの要部断面図である。図１Ａ及び図１Ｂにおいて、図中の電極パッド等の段差は一例であり、この段差は下層構造に依存するものである。また、周辺電源パッド３０とＶ／Ｇ配線２０との間には通常ＩＯ素子が接続されるが記載を省略している。
図２Ａは図１Ａの半導体チップの要部平面図である（ウエハテスト時）。図２Ｂは、周辺電極パッドに外部接続端子を形成した図１Ｂの半導体チップの要部平面図である（ファイナルテスト時）。
図３Ａ〜図３Ｂ、図４Ａ〜図４Ｃ、及び図５は、設計変更例を示す図である。
各図は模式図であり、適宜実際のものとは異ならせて簡略化してある。
【００１６】
図中、符号１Ａは再配線形成前の半導体チップであり、符号１は再配線形成後の半導体チップである。
符号Ｗはウエハ及び下層配線、符号１０は絶縁膜、符号２０はＶ／Ｇ配線、符号３０は周辺電極パッド、符号５０は絶縁膜、符号６０は再配線、符号７０は保護膜、符号１１０はパッケージ基板である。符号Ｐは検査用のプローブである。
平面図における符号Ｅは、半導体チップの端縁を示している。
図２Ａ、図２Ｂ、及び図４Ａにおいて、周辺電極パッド３０及び検査用電極パッド８１（検査部８０）を示す２重四角のうち外側の四角は電極パッドの輪郭を示し、内側の四角は電極パッドの上層にある絶縁膜５０の開口部を示している。
図４Ｂにおいて、検査部８２を示す四角はその上層にある絶縁膜５０の開口部でもって示してある。
【００１７】
図１Ｂ等に示すように、本実施形態の半導体チップ１は、半導体チップ１の最上層配線により形成され、内部回路に接続された電源（Ｖ）配線又はグランド（Ｇ）配線をなす複数のＶ／Ｇ配線２０と、内部回路が形成されない周辺領域に形成され、Ｖ／Ｇ配線２０に接続された複数の周辺電極パッド３０とを備えたＬＳＩ（Large Scale integration）チップである。
【００１８】
最上層配線及び周辺電極パッド３０の上層にある絶縁膜５０と、半導体チップ１の最表面にある保護膜７０には、周辺電極パッド３０の直上部分にそれぞれ開口部５１、開口部７１が形成されている。
【００１９】
「背景技術」の項において説明したように、半導体チップにおいて、Ｖ／Ｇ配線の持つインピーダンスによっては、周辺電極パッドから供給された電位が、Ｖ／Ｇ配線の周辺電極パッドから離れた部分で顕著に降下する電位ドロップ（ＩＲドロップ）が起こる場合がある。
【００２０】
本実施形態では、上記の電位ドロップを低減するために、周辺電極パッド３０内又はＶ／Ｇ配線２０において周辺電極パッド３０に相対的に近い位置にある第１の再配線接続部６１と、Ｖ／Ｇ配線２０において周辺電極パッド３０から相対的に遠い位置にあり、再配線６０形成前における電位が第１の再配線接続部６１よりも小さい第２の再配線接続部６２とが、再配線６０によりブリッジ状に接続されている。
【００２１】
図１Ａ及び図１Ｂに示す例では、再配線６０の形成前に対して形成後には、絶縁膜５０の開口部５１は拡大されている。そして、この開口部５１の拡大領域に第１の再配線接続部６１が設けられており、第１の再配線接続部６１は周辺電極パッド３０内に形成されている。かかる構成では、周辺電極パッド３０と第１の再配線接続部６１との位置が一致しているので、必然的に、再配線６０形成前における第１の再配線接続部６１の電位は周辺電極パッド３０と同電位となる。
【００２２】
図５に示すように、第１の再配線接続部６１はＶ／Ｇ配線２０において周辺電極パッド３０に相対的に近い位置に設けることもできる。この場合、再配線６０形成前における第１の再配線接続部６１の電位は周辺電極パッド３０の電位と多少異なってもよく、同電位であることがより好ましい。
【００２３】
第２の再配線接続部６２は再配線６０の形成前に電位ドロップが顕著に起こる領域内にあり、再配線６０形成後にＶ／Ｇ配線２０の電位ドロップが充分に低減される領域内にある。
再配線６０形成前においてＶ／Ｇ配線２０の電位ドロップが大きい部分は、内部回路が密集した部分、あるいは高速信号が伝送される部分などであり、通常半導体チップの内部回路が形成された中央部である。図１Ｃ及び図３Ａにおいて、半導体チップ１、３において再配線６０形成前においてＶ／Ｇ配線２０の電位ドロップが大きい領域を符号１Ｃ、符号３Ｃでもって模式的に示してある。再配線６０形成前においてＶ／Ｇ配線２０の電位ドロップが大きい部分はシミュレーションによって特定可能である。
【００２４】
Ｖ／Ｇ配線２０における再配線形成前に対する再配線形成後の電位ドロップの低減レベルは、第１の再配線接続部６１と第２の再配線接続部６２との間のインピーダンスでもって表すことができる。
具体的には、第１の再配線接続部６１と第２の再配線接続部６２との間のインピーダンスは、再配線６０の形成前に対して形成後が１／２以下であることが好ましく、１／５以下であることがより好ましく、１／１０以下であることが特に好ましい。
【００２５】
本実施形態において、第２の再配線接続部６２、Ｖ／Ｇ配線２０上の第２の再配線接続部６２の近傍で再配線６０形成前における電位が第１の再配線接続部６１よりも小さい部分、又は、Ｖ／Ｇ配線２０から第２の再配線接続部６２の近傍に引き出され、再配線６０形成前における電位が第１の再配線接続部６１よりも小さい導電部に、再配線６０の形成前に検査用のプローブが接触される検査部８０が設けられている。
【００２６】
図１Ｂに示す例では、検査部８０として検査用電極パッド８１が設けられている。
絶縁膜５０において検査用電極パッド８１の直上部分には開口部５２が形成され、図１Ａに示すように、少なくとも再配線６０形成前において検査用電極パッド８１の表面は露出する。
図１Ａ及び図１Ｂに示す例では、再配線６０の形成前に対して形成後には、絶縁膜５０の開口部５２は拡大されている。そして、開口部５２の拡大領域に第２の再配線接続部６２が設けられており、第２の再配線接続部６１は検査用電極パッド８１内に形成されている。かかる構成では、第２の再配線接続部６１と検査用電極パッド８１との位置が一致しているので、必然的に、再配線６０形成前における検査用電極パッド８１（検査部８０）の電位は第２の再配線接続部６１と同電位となる。
検査用電極パッド８１（検査部８０）は第２の再配線接続部６１の近傍に設けることもできる。この場合、再配線６０形成前における検査用電極パッド８１（検査部８０）の電位は第２の再配線接続部６１の電位と多少異なってもよく、同電位であることがより好ましい。
【００２７】
検査用電極パッド８１は、パッケージ基板に接続され、最終製品において電極パッドとして使用されてもよいし、単に検査用としてパッケージ基板に接続されないものであってもよい。
【００２８】
図１Ｂに示す例では、検査用電極パッド８１は、単に検査用としてパッケージ基板に接続されない電極パッドである。したがって、保護膜７０において検査用電極パッド８１の直上部分には開口部が形成されていない。
【００２９】
図１Ｃに示す半導体パッケージ２は、半導体チップ１の周辺電極パッド３０とパッケージ基板１１０とがバンプあるいはピラー等の外部接続端子１１１を介して接続され、封止樹脂１２０で封止されたものである。パッケージ基板１１０の裏面にはＢＧＡボール等の外部接続端子１１２が形成されている。
この例では、検査用電極パッド８１にはバンプあるいはピラー等の外部接続端子１１１が形成されず、パッケージ基板１１０には検査用電極パッド８１用のランドはなく、検査用電極パッド８１とパッケージ基板１１０とは接続されていない。
図１Ｃではフリップチップ（ＦＣ）実装の例について図示してあり、半導体チップ１のパッケージ基板１１０への実装態様は任意である。
【００３０】
図３Ａに示す半導体チップ３は、検査用電極パッド８１が、パッケージ基板１１０に接続され、最終製品において電極パッドとして使用されるものである。この半導体チップ３では、保護膜７０において検査用電極パッド８１の直上部分には開口部７２が形成されている。図３Ｂに示すように、半導体チップ３を用いた半導体パッケージ４では、検査用電極パッド８１にバンプあるいはピラー等の外部接続端子１１１が形成され、パッケージ基板１１０には検査用電極パッド８１用のランドがあり、検査用電極パッド８１とパッケージ基板１１０とが接続されている。
【００３１】
検査用電極パッド８１とパッケージ基板１１０とを接続する場合、ＬＳＩ動作が安定するなどの効果が得られる。これは、パッケージ基板のレイアウト自由度が増すことにより、パッケージの外部ＶＧ端子とＬＳＩ内部のＶ／Ｇ配線の接続距離を短縮できたり、パッケージの外部ＶＧ端子とＬＳＩ内部のＶ／Ｇ配線を接続し易くなるなど、両者間のインピーダンスが引く抑えられることによるものである。
【００３２】
検査用電極パッド８１のサイズは特に制限なく、図２Ａに示すように周辺電極パッド３０と略同一サイズでもよいし、周辺電極パッド３０より小さいサイズでもよい。
図４Ｂに示すように、検査部８０は、Ｖ／Ｇ配線２０の一部８２により構成してもよい。図４Ｂでは、第２の再配線接続部６２の近傍に検査部８０を設けた場合について図示してあるが、検査部８０と第２の再配線接続部６２との位置は一致していてもよい。
図４Ｃに示すように、検査部８０は、第２の再配線接続部６２の近傍に形成され、Ｖ／Ｇ配線２０から引き出された導電部８３であってもよい。
図４Ｂ及び図４Ｃに示す構成では、検査部８０の専有面積を小さくして、検査部８０の形成による半導体チップ１の集積度低下を抑制できる。
いずれの例においても、検査部８０の上層にある絶縁膜５０の開口部５２の開口領域が、プローブＰが接触可能な領域であり、有効検査領域である。
【００３３】
次に、本実施形態の半導体チップ１の製造方法について説明する。
＜工程（１）＞
下層配線が形成されたウエハＷに、公知方法によりＶ／Ｇ配線２０を含む最上層配線と周辺電極パッド３０と検査用電極パッド８１とを形成する。
その上に、公知方法により絶縁膜５０を形成し、絶縁膜５０において周辺電極パッド３０と検査用電極パッド８１の直上部分に開口部５１、５２を形成する。
【００３４】
＜工程（２）＞
次に、図２Ａに示すように、周辺電極パッド３０と検査用電極パッド８１のうち少なくとも検査用電極パッド８１に検査用のプローブＰを接触させて内部回路に電源を供給し、信号パッド（図示略）からの信号を検出することで、半導体チップ１の動作を検査するウエハテスト（ＷＴ）を実施する。
【００３５】
検査用電極パッドを設けない図７Ａ及び図７Ｂに示した従来構造において、周辺電極パッドにプローブを接触させて再配線形成前のウエハテストを行う場合、ウエハテスト時の第２の再配線接続部の電位は、再配線形成後のものよりも顕著に小さく、最終製品の条件でウエハテストを行うことができない場合がある。
【００３６】
本実施形態では、再配線６０形成後に第１の再配線接続部６１と第２の再配線接続部６２とは同電位となるので、再配線６０形成後に第１の再配線接続部６１のある周辺電極パッド３０と第２の再配線接続部６２のある検査用電極パッド８１の電位は同電位となる。
再配線６０形成前において検査用電極パッド８１にプローブＰを接触させることで、再配線６０形成前の検査用電極パッド８１の電位を再配線６０形成後の周辺電極パッド３０及び検査用電極パッド８１の電位に一致させることができ、最終製品の条件でウエハテストを行うことができる。したがって、ウエハテストにおける良品／不良品の判定が適正なものとなる。
【００３７】
第２の再配線接続部６２の位置は、再配線６０形成前においてＶ／Ｇ配線２０の電位ドロップが大きい位置であることが好ましい。
繰り返しとなるが、再配線６０形成前においてＶ／Ｇ配線２０の電位ドロップが大きい部分は、内部回路が密集した部分、あるいは高速信号が伝送される部分などであり、通常半導体チップの内部回路が形成された領域の中央部である（図１Ｃの符号１Ｃ、図３Ａの符号３Ｃで示す領域を参照）。再配線６０形成前においてＶ／Ｇ配線２０の電位ドロップが大きい部分はシミュレーションによって特定可能である。
【００３８】
再配線６０形成前における第１の再配線接続部６１の電位が周辺電極パッド３０と同電位であり、再配線６０形成前における検査用電極パッド８１の電位が第２の再配線接続部６２と同電位であることが特に好ましく、このような位置に第１の再配線接続部６１と検査用電極パッド８１（検査部８０）を設けることが特に好ましい。
ただし、再配線６０形成前における第１の再配線接続部６１の電位と周辺電極パッド３０との電位が多少異なり、再配線６０形成前における検査用電極パッド８１の電位と第２の再配線接続部６２とが多少異なっても構わない。かかる構成でも、再配線６０形成前のウエハテストの条件をファイナルテストの条件に近付けることができ、良品／不良品の判定精度が向上する。
【００３９】
本実施形態では、検査用電極パッド８１にのみプローブＰを接触させて、半導体チップ１の動作を検査することができる。
この場合、周辺電極パッド３０にプローブ跡が形成されず、検査用電極パッド８１にのみプローブ跡が形成される。プロービングによって、パッケージ基板１１０に接続される周辺電極パッド３０の表面に傷等が付くことがなく、好ましい。また、周辺電極パッド３０のサイズを従来よりも小さくすることも可能である。
【００４０】
＜工程（３）＞
上記のウエハテストを実施した後、公知方法により再配線６０及び保護膜７０を形成し、保護膜７０に開口部７１、７２を形成することで、半導体チップ１が製造される。
【００４１】
＜ファイナルテスト＞
以上のようにして製造された半導体チップ１は公知方法によりパッケージ基板１１０に実装されて、半導体パッケージ２が製造される。
製造された半導体パッケージ２を検査ソケットに入れ、パッケージ基板１１０の外部接続端子１１２と検査ソケットの端子とを接続して、ファイナルテスト（ＦＴ）が行われる。ファイナルテスト時の半導体チップ１の要部平面図を図２Ｂに示しておく。
【００４２】
半導体チップ及び最終半導体製品における一般的な検査のフローチャートについては、「背景技術」の項で挙げた特許文献１の図１を参照されたい。
【００４３】
ここで、「背景技術」の項で挙げた特許文献１と本発明との主な差異について説明する。
特許文献１には、Ｖ／Ｇ配線の電位ドロップを低減する再配線構造について記載がない。
特許文献１において、第１の実施の形態では、第２の電源パッド（１０４、１０５）は内部回路が形成されない周辺領域のやや内側に形成されており（特許文献１の図３）、第２の実施の形態では、第２の電源パッド（１０４、１０５）はスクライブ領域に形成されている（特許文献１の図７）。特許文献１において、第２の電源パッド（１０４、１０５）の形成位置は任意とされており（特許文献１の段落００４２）、チップ中央部等の電位ドロップの大きい部分に第２の電源パッドを形成することについて記載がない。
特許文献１の構成では、その図２、図３、及び図６等に示されるように、第１の電源パッドと第２の電源パッドに対して同時にプローブを接触させて、ウエハテストを行うことが必須とされている。本実施形態では、プローブを接触させるのは検査部８０のみでも構わない。
【００４４】
なお、本発明における「再配線」は半導体チップの完成前にＶ／Ｇ配線の電位ドロップを低減するために設けられるものであり、ＷＬＰ（ウェハレベルパッケージ）あるいはＭＣＭ（マルチチップモジュール）等における半導体チップの完成後に組立パッドとＢＧＡボール等を接続する再配線とは異なるものである。
【００４５】
以上説明したように、本実施形態によれば、Ｖ／Ｇ配線２０の電位ドロップを低減するための再配線構造を有する半導体チップであって、再配線６０形成前のウエハテストを適切に実施することが可能な半導体チップ１、３、及びその製造方法を提供することができる。
【００４６】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
【符号の説明】
【００４７】
１、３半導体チップ
２、４半導体パッケージ
２０Ｖ／Ｇ配線
３０周辺電極パッド
５０絶縁膜
５１、５２開口部
６０再配線
６１第１の再配線接続部
６２第２の再配線接続部
７０保護膜
７１、７２開口部
８０検査部
８１検査用電極パッド
８２Ｖ／Ｇ配線の一部
８３導電部
１１０パッケージ基板
１１１、１１２外部接続端子
Ｗウエハ及び下層配線
Ｐ検査用のプローブ

【特許請求の範囲】
【請求項１】
半導体チップの最上層配線により形成され、内部回路に接続された電源（Ｖ）配線又はグランド（Ｇ）配線をなすＶ／Ｇ配線と、
前記内部回路が形成されない周辺領域に形成され、前記Ｖ／Ｇ配線に接続された周辺電極パッドとを備え、
前記周辺電極パッド内又は前記Ｖ／Ｇ配線において前記周辺電極パッドに相対的に近い位置にある第１の再配線接続部と、前記Ｖ／Ｇ配線において前記周辺電極パッドから相対的に遠い位置にあり、後記再配線の形成前における電位が前記第１の再配線接続部よりも小さい第２の再配線接続部とが、再配線により接続された半導体チップであって、
前記第２の再配線接続部、前記Ｖ／Ｇ配線上の前記第２の再配線接続部の近傍で前記再配線の形成前における電位が前記第１の再配線接続部よりも小さい部分、又は、前記Ｖ／Ｇ配線から前記第２の再配線接続部の近傍に引き出され、前記再配線の形成前における電位が前記第１の再配線接続部よりも小さい導電部に、前記再配線の形成前にウエハテスト用プローブが接触される検査部を備えた半導体チップ。
【請求項２】
前記再配線の形成前における前記第１の再配線接続部の電位が前記周辺電極パッドと同電位であり、
前記再配線の形成前における前記検査部の電位が前記第２の再配線接続部と同電位である請求項１に記載の半導体チップ。
【請求項３】
前記第１の再配線接続部と前記第２の再配線接続部との間のインピーダンスは、前記再配線の形成前に対して前記再配線の形成後が１／２以下である請求項１又は２に記載の半導体チップ。
【請求項４】
前記周辺電極パッドにプローブ跡が形成されず、前記検査部にプローブ跡が形成された請求項１〜３のいずれかに記載の半導体チップ。
【請求項５】
前記検査部は電極パッドである請求項１〜４のいずれかに記載の半導体チップ。
【請求項６】
前記検査部は前記Ｖ／Ｇ配線の一部又は前記Ｖ／Ｇ配線から引き出された前記導電部である請求項１〜４のいずれかに記載の半導体チップ。
【請求項７】
請求項１〜６のいずれかに記載の半導体チップの製造方法であって、
前記Ｖ／Ｇ配線を含む前記最上層配線と前記周辺電極パッドと前記検査部（ただし、前記検査部は前記Ｖ／Ｇ配線に含まれる場合がある）を形成する工程（１）と、
前記周辺電極パッドと前記検査部のうち少なくとも前記検査部にプローブを接触させて、前記半導体チップの動作を検査する工程（２）と、
前記再配線を形成する工程（３）とを順次有する半導体チップの製造方法。
【請求項８】
工程（２）において、前記周辺電極パッドと前記検査部のうち前記検査部にのみプローブを接触させて、前記半導体チップの動作を検査する請求項７に記載の半導体チップの製造方法。
【請求項９】
請求項１〜６のいずれかに記載の半導体チップがパッケージ基板に実装された半導体パッケージ。
【請求項１０】
前記検査部と前記パッケージ基板とが導電接続された請求項９に記載の半導体パッケージ。
【請求項１１】
前記検査部と前記パッケージ基板とが導電接続されない請求項９に記載の半導体パッケージ。

【図１Ａ】