半導体装置および半導体装置の製造方法
【課題】 半導体基板上に形成された半導体集積回路の、特にプローブ検査時間を短縮することができる検査工程を提供する。
【解決手段】 検査対象となる半導体基板には、半導体集積回路本体を含む回路領域２ａと、それに隣接するスクライブエリアにＴＥＧ３ａが形成され、回路領域２ａには第１パッド電極５ａ、５ｂの列が、またＴＥＧ３ａには第２パッド電極６の列が設けられる。ここでＴＥＧ３ａに隣接している方の第１パッド電極５ａが第２のパッド電極６に対向しないように配置される。このような状態の第１パッド電極５ａ、５ｂおよび第２パッド電極６にプローブ針８ａ、８ｂ、９を接触させて半導体集積回路の検査とＴＥＧの測定とを同時に行う。
【解決手段】 検査対象となる半導体基板には、半導体集積回路本体を含む回路領域２ａと、それに隣接するスクライブエリアにＴＥＧ３ａが形成され、回路領域２ａには第１パッド電極５ａ、５ｂの列が、またＴＥＧ３ａには第２パッド電極６の列が設けられる。ここでＴＥＧ３ａに隣接している方の第１パッド電極５ａが第２のパッド電極６に対向しないように配置される。このような状態の第１パッド電極５ａ、５ｂおよび第２パッド電極６にプローブ針８ａ、８ｂ、９を接触させて半導体集積回路の検査とＴＥＧの測定とを同時に行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路における一連の製造工程のうち、最終工程に近い一部分を占めるプローブ検査工程の技術に関するものである。
【背景技術】
【０００２】
一般に半導体集積回路の製造工程においては、半導体ウエハ上に半導体集積回路本体、ＴＥＧ(Test Element Group)、アライメントマークなどのアクセサリパターンなどが形成される。このうちＴＥＧおよびアクセサリは通常半導体集積回路本体形成領域の間に設けられたスクライブエリア上に形成される。ＴＥＧは、一般に拡散工程と呼ばれている製造プロセスのバラツキ評価、半導体素子特性の評価あるいは半導体集積回路本体の評価のための評価素子群から構成されており、プローブ検査工程において不良となった半導体集積回路に関し、当該不良半導体集積回路が形成されていた半導体ウエハ上の位置に最も近い箇所に存在するＴＥＧの電気特性を解析することで、その不良要因を解明することを可能とするものである。このような理由でＴＥＧをスクライブエリア上に配置することには意味がある。
【０００３】
また前記ＴＥＧの他の目的の一つは、ＴＥＧに搭載されたトランジスタ等の素子特性を測定し、測定された素子特性と半導体集積回路本体との歩留りの関係を解析して、最終的には歩留り、すなわち良品の取れ率が高くなるような素子特性となるように製造プロセス条件を微調整することであり、この意味においてもＴＥＧの役割は極めて重要である。
【０００４】
他方アクセサリは電気的特性の測定などにはよらず製造プロセスを制御または評価するための種々のパターンである。例えばアライメントマークはアクセサリの一つであり、半導体ウエハ上に既に形成されている回路パターンと次工程のフォトマスク上の設計パターンとを最適の相対位置関係で位置合わせするアライメント用として設けられている。以上のようなＴＥＧとアクセサリのスクライブエリアへの配置方法の一例は特許文献１に開示されている。
【０００５】
図９は特許文献１に記載された、１ショット／４チップによって露光が行われる際の、半導体ウエハに形成されたチップおよびＴＥＧの配置を説明する図である。図９において１ショット領域ＳＡ内に４個の半導体チップ５０ａ、５０ｂ、５０ｃ、５０ｄが形成され、これらチップ５０ａ〜５０ｄにおける各々のコーナー近傍のスクライブエリア５１には４つのＴＥＧ５２ａ、５２ｂ、５２ｃ、５２ｄが設けられている。また４つのチップ５０ａ〜５０ｄの中心部にはＴＥＧ５２ｅが設けられている。
【０００６】
以上のようにＴＥＧが配置された半導体ウエハに対してプローブテストが行われるが、当該プローブテストでは最初に半導体ウエハに形成されたＴＥＧの電気特性の試験が行われ、その後、半導体チップ上に形成されたボンディングパッド上にプローブ針を当てて半導体チップにおける集積回路の電気特性の試験が行われる。そして図９のように１ショット内にＴＥＧを配置したことによって半導体チップ５０ａ〜５０ｄのいずれかに電気特性の不良が検出された場合、その不良領域に最も近いＴＥＧに対するプローブテストの検査結果、あるいはショット内寸法ばらつきなどから特性不良の原因が検出されるのである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−０８５３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら特許文献１に記載されるような従来のプローブ検査工程においては、半導体チップにおける集積回路の電気特性検査とスクライブエリア上に形成されたＴＥＧに対する電気特性の測定とが別々に行われるのが普通である。この場合、集積回路の検査専用と、ＴＥＧの測定専用の少なくとも２種類のプローブカードが準備され、検査工程の途中でこれらプローブカードを交換することによって検査が続行されるのであるが、特にプローブカードの交換を含む検査条件の再設定には比較的時間を要し、検査工程に占める時間の割合も無視することができず、工程ステップも多くなるという課題があった。また、上記のように複数のプローブカードを必要とすると共に場合によっては複数の検査設備が必要となるなど検査工程のコストを低減することが困難であった。
【０００９】
本発明は上記従来の課題を解決するものであり、半導体集積回路の検査工程に要する時間を削減することができる、あるいは検査のためのプローブカードや検査設備の増加を抑制することができる半導体装置の検査方法を含む半導体装置の製造方法およびその検査方法に対応した半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
まず、上記課題を解決するための本発明に係る半導体装置の検査工程に適するように構成された第１の半導体装置は、半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第１パッド電極を有する回路領域と、前記回路領域に隣接するスクライブエリアに、前記一方向に沿う方向に延びるように列をなして配列された複数の第２パッド電極とが基板上に形成されており、前記第１パッド電極のそれぞれと前記第２パッド電極のそれぞれが、前記一方向と直交する方向に互いに対向しない位置に形成されているものである。
【００１１】
この半導体装置においては、前記回路領域に隣接すると共に前記複数の第２パッド電極が配列されたスクライブエリアに直交する方向に延びるスクライブエリアに、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていてもよく、またそうすることが望ましい。
【００１２】
また、本発明に係る第２の半導体装置は、半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第１パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用しない複数の第２パッド電極とを有する回路領域と、前記回路領域に隣接するスクライブエリアに、一方向に延びる列をなして配列された複数の第３パッド電極とが基板上に形成されており、前記第３パッド電極は、前記第２パッド電極に対向し、且つ前記第１パッド電極とは対向しない位置に形成されているものである。
【００１３】
上記第２の半導体装置においては、前記複数の第２パッド電極が前記一方向に沿う方向に延びる列をなして連続的に配列され、前記第３パッド電極の列が前記第２パッド電極の列と対向しているものとすることができる。
【００１４】
また望ましい場合には、前記テスト回路はＢＩＳＴ用回路を含み、前記第１パッド電極は、前記ＢＩＳＴ用回路を駆動するためのパッド電極を含む。
【００１５】
さらに前記回路領域に隣接する任意のスクライブエリアには、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていてもよい。
【００１６】
次に、上記課題を解決するための本発明に係る半導体装置の検査工程を含む半導体装置の製造方法の第１は、半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第１パッド電極を有する回路領域と、前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、前記一方向に沿う方向に延びるように列をなして配列され、それぞれが、前記第１パッド電極のそれぞれと、前記一方向と直交する方向には対向しないように配置された複数の第２パッド電極とを有して、前記回路領域に隣接するスクライブエリアに設けられたＴＥＧと、が形成された基板を準備する工程と、前記基板上の前記第１パッド電極と前記第２パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記ＴＥＧの測定を行う検査工程を含む。
【００１７】
上記製造方法においては、前記回路領域および前記ＴＥＧからなる複数の組の前記第１パッド電極および前記第２パッド電極にプローブ針を接触させて前記複数の組それぞれの前記回路領域が有する前記半導体集積回路の検査および前記複数の組それぞれの前記ＴＥＧの測定を行うことができる。
【００１８】
また、上記第１の半導体装置の製造方法の望ましい一形態は、所定数の前記回路領域が前記一方向に沿う方向に配列され、１つの前記ＴＥＧが、前記スクライブエリアの前記所定数の回路領域に隣接する領域に亘って延びるように設けられ、前記検査工程を、前記所定数の回路領域に形成された前記第１パッド電極と前記１つのＴＥＧの前記第２パッド電極とにプローブ針を接触させて、前記所定数の回路領域のそれぞれが有する前記半導体集積回路の検査および前記１つのＴＥＧの測定を行う工程とするものである。
【００１９】
さらに、前記所定数の回路領域のそれぞれを前記一方向に沿う方向に分離するスクライブエリアと、前記ＴＥＧが設けられた前記スクライブエリアとの交差部に前記第２パッド電極が形成されていることが効果的である。
【００２０】
また、本発明に係る半導体装置の検査工程を含む半導体装置の製造方法の第２は、半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第１パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時には使用しない複数の第２パッド電極とを有する回路領域、および前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、一方向に延びるように列をなして配列され、それぞれが、前記第２パッド電極と対向すると共に、前記第１パッド電極とは対向しないように配置された複数の第３パッド電極とを有して、且つ前記回路領域に隣接するスクライブエリアに設けられたＴＥＧが形成された基板を準備する工程と、前記基板上の前記第１パッド電極と前記第３パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記ＴＥＧの測定を行う検査工程を含む。
【００２１】
上記第２の半導体装置の製造方法において、前記半導体集積回路の検査は、前記テスト回路を駆動させて行う検査を含む。また一つの形態では、前記テスト回路がＢＩＳＴ用回路を含み、前記第１パッド電極は、前記ＢＩＳＴ用回路を駆動するためのパッド電極を含む。
【００２２】
以上の第１および第２の半導体装置の製造方法においては、前記半導体集積回路の検査および前記ＴＥＧの測定を同時に行うことが最も望ましい。
【発明の効果】
【００２３】
以上のように本発明に係る第１の半導体装置においては、回路領域内に形成され、半導体集積回路と電気的に接続された第１パッド電極と、回路領域に隣接するスクライブエリアに形成された第２パッド電極とが、互いに対向しない位置に形成される。また本発明に係る第２の半導体装置においては、回路領域内の半導体集積回路またはテスト回路に電気的に接続され、半導体集積回路の特性の検査を行う時に使用する第１パッド電極と、半導体集積回路に電気的に接続されているが検査を行う時には使用しない複数の第２パッド電極とが形成される。そして回路領域に隣接するスクライブエリアに形成された第３パッド電極が第２パッド電極に対向し、第１パッド電極とは対向しない位置に配置される。
【００２４】
本発明に係る半導体装置の検査工程を含む半導体装置の製造方法では、上記のような構成の半導体装置に対して検査を行うので、第１の半導体装置の第２パッド電極や第２の半導体装置の第３パッド電極がＴＥＧのパッド電極である場合、回路領域内のパッド電極と、ＴＥＧのパッド電極に同時にプローブ針を接触させることができる。これに基づき、本発明の検査工程では半導体集積回路の検査とＴＥＧの測定とを、特に同時に行うので、検査工程時間を短縮でき、また検査コストを節減することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係る検査方法で検査される半導体ウエハの上に形成された１露光ショット分の半導体装置を含むパターンレイアウトを示す図。
【図２】本発明に係る検査方法を示すフロー図。
【図３】図１に示される半導体装置およびＴＥＧにプローブカードのプローブ針を接触させた状態を示す図。
【図４】図１に示される半導体装置を含むパターンレイアウトの変形例を示す図。
【図５】本発明の第２の実施形態に係る検査方法で検査される半導体ウエハの上に形成された１露光ショット分の半導体装置を含むパターンレイアウトを示す図。
【図６】図５に示される半導体装置およびＴＥＧにプローブカードのプローブ針を接触させた状態を示す図。
【図７】本発明の第３の実施形態に係る検査方法で検査される半導体ウエハの上に形成された１露光ショット分の半導体装置を含むパターンレイアウトを示す図。
【図８】図７に示される半導体装置およびＴＥＧにプローブカードのプローブ針を接触させた状態を示す図。
【図９】半導体ウエハに形成されたチップおよびＴＥＧの従来の配置を示す図。
【発明を実施するための形態】
【００２６】
以下本発明に係る各実施の形態について図面を参照しながら詳細に説明する。
【００２７】
（実施形態１）
半導体集積回路の製造工程はシリコンウエハおよびその上に形成された各種薄膜に対して微細加工を施し、集積回路を構成するトランジスタ、容量、抵抗などの半導体素子を形成する拡散工程、完成した集積回路の電気的特性あるいは機能の良否を検査する検査工程、集積回路チップの実装工程などで構成されている。このうちの検査工程の一つとして、半導体ウエハの状態でそれに形成された多数の集積回路を検査するプローブ検査工程がある。
【００２８】
図１は本発明の第１の実施形態に係る検査方法、特に上記のプローブ検査に用いる半導体装置の平面レイアウトの例を示す図であるが、本発明の検査方法を説明する前にこの半導体装置について説明する。図１はシリコン基板などの半導体ウエハ上に、例えばステッパ、スキャナなどの縮小投影露光装置により１回で露光される１露光ショット領域内のパターンレイアウトを示している。
【００２９】
図１において点線で表示した露光ショット領域１内に互いに同一構成を有する４個の矩形の半導体集積回路領域（以下回路領域という）２ａ、２ｂ、２ｃ、２ｄが配列されている。回路領域２ａ〜２ｄの外部すなわち回路領域２ａ〜２ｄの間の領域は、回路領域２ａ〜２ｄをそれぞれ半導体集積回路チップの個片に切断分離するスクライブエリアとなっており、このスクライブエリアは図１に示すＸ方向およびそれと直交するＹ方向に延びている。現実の半導体ウエハ上にはこのような露光ショット領域が規則正しいピッチを持ってマトリックス状に配列されるので、回路領域２ａ〜２ｄもまた一定のピッチで周期的に半導体ウエハ上のほぼ全面に配列されることになる。
【００３０】
スクライブエリア上の、回路領域２ａ〜２ｄそれぞれの左側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むＴＥＧ３ａ、３ｂ、３ｃ、３ｄが、回路領域２ａ〜２ｄそれぞれのＹ方向に沿う方向の一辺とほぼ同一の長さになるように設けられている。また、回路領域２ａ〜２ｄそれぞれの上側に隣接するスクライブエリア上にはアクセサリ領域４ａ、４ｂ、４ｃ、４ｄのみが設けられ、例えばフォトリソ工程に使用するアライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなど電気的特性測定以外の方法で半導体装置（半導体集積回路）の製造プロセスを評価するテストパターンを多数含んでいる。
【００３１】
次に、回路領域２ａ〜２ｄ内およびＴＥＧ３ａ〜３ｄ内には、電気的測定用のプローブ針を接触させ、集積回路や各種テスト用素子に電気信号を印加し、あるいは電気信号を外部に取り出すための、金属膜からなるパッド電極が形成されている。回路領域２ａ〜２ｄにおいては左右の一辺それぞれに沿う方向に一列に複数の同一寸法を有するパッド電極５ａおよび５ｂが設けられ、これらのパッド電極は図示していないが各回路領域２ａ〜２ｄ内に形成された回路に電気的に接続されている。パッド電極５ｂ間の間隔は、検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔に設定されるが、一方パッド電極５ａは１個のパッド電極の寸法以上の比較的粗い間隔で配列される。
【００３２】
またＴＥＧ３ａ〜３ｄ内においても複数の同一寸法を有するパッド電極６がスクライブエリアの延びるＹ方向に沿う方向に一列に、しかも１個のパッド電極の寸法以上の比較的粗い間隔で配列され、これらパッド電極６はトランジスタ、容量、抵抗などのテスト用素子に電気的に接続されている。パッド電極６の列が延びる方向は基本的にパッド電極５ａの列が延びる方向に沿う方向であり、図１の例ではパッド電極６の列、パッド電極５ａおよび５ｂの列、回路領域２ａ〜２ｄの左右の辺およびＹ方向は平行である。さらに図１に示すように個々のパッド電極５ａとパッド電極６は、パッド電極５ａの列方向と直交する方向（Ｘ方向に沿う方向）に見て、互いに直接対向しない位置に配置される。従ってパッド電極５ａおよびパッド電極６は縦方向に交互の位置に配置される。
【００３３】
ＴＥＧ３ａ〜３ｄそれぞれの内部に形成されるテスト素子およびパッド電極６のパターン、寸法、構造、配置などはすべて同一であり、従って４つのＴＥＧは同一物である。なお、図１においてはスクライブエリアの幅を大きく描画しているが実際の幅は高々１００μｍ程度のものであり、以降に示すすべての半導体ウエハ上におけるパターンレイアウト図についても同様とする。
【００３４】
以上のような構成を有する半導体ウエハ上の半導体集積回路装置を検査するための、本発明に係る検査方法を次に説明する。図２はその検査工程を示すフロー図であり、最初に例えばプローバに設置したウエハカセットから測定用ステージ上に半導体ウエハを搬送しセットする。この半導体ウエハ上には図１に示した回路領域２ａ〜２ｄ、ＴＥＧ３ａ〜３ｄおよびアクセサリ領域４ａ〜４ｄが形成されているものとする。次にプローバから前の検査に用いたプローブカードを除去し、ステージ上にセットされた半導体ウエハ上に形成された検査すべき半導体集積回路の品種に対応したプローブカードに交換して装着・固定する。
【００３５】
次にプローバにアライメント用のプローバ・ファイルを設定し、プローバに備えられたモニター用のＣＣＤカメラなどを通じて監視しながら半導体ウエハ上の各パッド電極５ａ、５ｂ、６とプローブ針との水平位置アライメントおよび垂直方向の針圧調整などを行う。図３は図１に示すパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を位置合わせし、接触した状態を示す図である。プローブカード本体は樹脂などからなる基板に、プローブ針に電気的に接続される多層構造の配線が施された公知の構造であるので図３では表示を省略し、プローブ針が露出する矩形の開口７のみを示している。
【００３６】
図３に示すプローブ針はカンチレバー方式であり、プローブ針８ａは開口７の左側一辺から右方向に設定されて回路領域２ａ内のパッド電極５ａに接触し、またプローブ針９は同一辺から同方向に設定されてＴＥＧ３ａのパッド電極６に接触し、さらにプローブ針８ｂは開口７の右側の一辺から左方向に設定されてパッド電極５ｂに接触する。そしてプローブ針８ａはプローブ針９よりも長く、パッド電極５ａの列およびパッド電極６の列が延びる方向に沿って交互に配列される。図１に示すようにパッド電極５ａおよびパッド電極６を、パッド電極５ａの列方向と直交する方向に直接対向しない位置に交互に配列したことにより、集積回路と接続するパッド電極５ａとＴＥＧのテスト用素子に接続するパッド電極６とにそれぞれプローブ針８ａおよび９を同時に接触させることができる。
【００３７】
プローブ針とパッド電極とのアライメント終了後、パッド電極５ａ、５ｂ、６にそれぞれプローブ針８ａ、８ｂ、９を接触させた状態で、プローバに接続された半導体用テスタ（ＬＳＩテスタ）を用い、回路領域２ａに形成された集積回路本体の電気的特性の検査とＴＥＧ３ａの電気的特性測定を同時に並行して行う。そして回路領域２ａおよびＴＥＧ３ａの検査・測定終了後プローバのステージを所定のピッチで移動させ、同様にして回路領域２ｂおよびＴＥＧ３ｂ、・・・などに対して順次繰り返し同時検査・測定を実施する。このようにして、１枚の半導体ウエハ上の全ダイ（チップ）すなわち全回路領域およびＴＥＧ、および半導体ウエハカセットに搭載した全半導体ウエハに対する検査・測定を終了する。
【００３８】
以上述べたように本実施形態に係る半導体装置の検査方法は、スクライブエリアに形成されるＴＥＧのパッド電極６の列と、隣接する半導体集積回路領域のパッド電極５ａの列において、パッド電極６とパッド電極５ａとの相対的配置を、それらが互いに対向しない配置とした被検査半導体ウエハを用いる。そしてプローブ針を回路領域のパッド電極とＴＥＧのパッド電極とに同時に接触させて、回路領域の集積回路の検査とＴＥＧ測定を同時に行うものである。
【００３９】
一般にＴＥＧの測定時間は集積回路の検査時間よりも短いので、本実施形態の検査方法によれば、集積回路検査とＴＥＧ測定とを同時に実施することによりＴＥＧ測定に要する時間を集積回路の検査時間に吸収することができる。なお、このような検査方法とする代わりに、プローブ針を図３の状態にしたままで集積回路検査とＴＥＧ測定とを別々に順次実施してもよい。
【００４０】
既に述べたように従来の検査工程では集積回路の検査とＴＥＧの測定とは別々に行われるのであるが、集積回路上のパッド電極配置とＴＥＧのパッド電極配置とは異なるために当然のことながら集積回路の検査専用と、ＴＥＧの測定専用の少なくとも２種類のプローブカードが必要である。従って従来の検査工程は例えば、 半導体ウエハをステージにセット→第１のプローブカードに交換→プローバ・ファイル設定→プローブアライメント→ＴＥＧ測定→第２のプローブカードに交換→プローバ・ファイル設定→プローブアライメント→集積回路検査、 というフローとなる。
【００４１】
これに対して本発明に係る検査方法のフローは図２に示すとおりであるから、本発明による検査方法によれば、従来の検査工程よりプローブカード交換、プローバ・ファイル設定、プローブアライメント各１工程低減することができ、これと共に高価なプローブカードも１個削減できる。こうして全検査時間を短縮し、ある場合には検査設備数も削減して検査コストを低減することができる。ある所定の規模を有する半導体集積回路装置を検査対象とした場合、集積回路検査とＴＥＧ測定とを別々に順次行う検査工程に対しては従来より約１０％の時間短縮が実現でき、また集積回路検査とＴＥＧ測定とを同時実施する検査工程に対しては従来より約２５％の時間短縮が実現できた。
【００４２】
なお、半導体ウエハ上に形成されるパターンレイアウトは、図１に示すようにアクセサリ領域４ａ〜４ｄがＴＥＧ３ａ〜３ｄが設けられたスクライブエリアの延びるＹ方向に並べて設置されるのではなく、それと直交して延びる（Ｘ方向）スクライブエリア上であって、しかもＴＥＧ３ａ〜３ｄを避けるように設置されている。このような配置には、プローブ針（図３参照）が検査工程中何らかの原因でアクセサリ領域４ａ〜４ｄと接触し、それら内部に形成されているテストパターンに損傷を与える確率を大幅に低下させることができる利点がある。
【００４３】
図１に示した回路領域を含むパターンレイアウト構成は、本発明による検査方法が実施できる構成の代表的な一例であるが、これに限られたものではなく、種々の変形が可能である。図４は図１における１露光ショット領域内のパターンレイアウトの変形例を示す図である。この例においても露光ショット領域１内には回路領域２ａ〜２ｄ、アクセサリ領域４ａ〜４ｄが形成されるがこれらは図１と同一であるから、同一部分に同一符号を付与して説明を省略する。図４のパターンレイアウトでは、Ｙ方向に延びるスクライブエリア上に、各回路領域２ａ〜２ｄの左側の一辺に隣接して２個のＴＥＧのグループ（２０ａ、２１ａ）、（２０ｂ、２１ｂ）、（２０ｃ、２１ｃ）、（２０ｄ、２１ｄ）が、回路領域２ａ〜２ｄの左側一辺の長さとほぼ同じ長さで形成されている。
【００４４】
各ＴＥＧグループ（２０ａ、２１ａ）〜（２０ｄ、２１ｄ）内にはトランジスタ、抵抗などのテスト用素子が形成されると共に、スクライブエリアの延びる方向（Ｙ方向）に一列に複数配列されたパッド電極２２が形成され、前記テスト用素子に電気的に接続されている。また、パッド電極２２とそれらに隣接する回路領域２２ａ〜２２ｄ内のパッド電極５ａとは、図１の例と同様にパッド電極５ａの列方向と直交する方向に互いに直接対向しない位置に設けられている。このような構成にしてもプローブ針をパッド電極２２、５ａおよび５ｂに同時に接触させて回路領域２ａ〜２ｄの検査とＴＥＧグループ（２０ａ、２１ａ）〜（２０ｄ、２１ｄ）の測定とを同時に行えるので、図１の半導体ウエハに対する検査の場合と同様な効果を有する。この変形例のように同一スクライブエリアに一列に配置することを条件としてＴＥＧを複数に分割すると、配置の自由度が増すという利点が得られる。
【００４５】
(実施形態２)
図５は、本発明の第２の実施形態に係る検査方法において用いる半導体ウエハにおいて、その上に形成されている半導体装置を含む平面パターンレイアウトを示す図である。まずこの半導体装置を含むパターンレイアウトについて説明する。図５において、半導体ウエハ上に縮小投影露光装置により露光される点線で表示した露光ショット領域１内に互いに同一構成を有する４個の矩形の回路領域２ａ、２ｂ、２ｃ、２ｄが配列されている。回路領域２ａ〜２ｄ内にはその左右一辺に沿って一方向に一列に複数の同一寸法を有するパッド電極５ａおよび５ｂが設けられ、図示していない各回路領域２ａ〜２ｄ内部の回路に電気的に接続されている。回路領域２ａ〜２ｄおよびこれら回路領域に形成された回路、パッド電極５ａ、５ｂの構成、寸法や配置は図１と同じである。
【００４６】
回路領域２ａ〜２ｄの外部のＹ方向に延びるスクライブエリア上であり、且つ回路領域２ａおよび２ｃ、または回路領域２ｂおよび２ｄの左側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むＴＥＧ１０ａ、１０ｂが、回路領域２ａおよび２ｃあるいは回路領域２ｂおよび２ｄの２個分とそれらに挟まれてＸ方向に延びるスクライブエリア幅との合計長さとほぼ同一の長さに連続的に設けられている。
【００４７】
ＴＥＧ１０ａ内にはトランジスタ、容量、抵抗などのテスト用素子が形成され、しかもＴＥＧ１０ａの回路領域２ａに隣接する部分に形成されるテスト素子と回路領域２ｃに隣接するＴＥＧ１０ａの部分に形成されるテスト素子とは種類が異なる。さらにＴＥＧ１０ａには複数の同一寸法を有するパッド電極１２、１３、１４（斜線を施したパッド電極）がパッド電極５ａの列が延びる方向に沿う方向に一列に配列されている。図５においてはパッド電極１２、１３、１４の列、パッド電極５ａの列、および回路領域２ａ、２ｃの左側一辺、さらにＹ方向は実質的に平行である。そしてパッド電極１２および１３は１個のパッド電極の寸法以上の比較的粗い間隔で配列されるのに対し、パッド電極１４は、例えば検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔で配列される。またパッド電極１２、１３および１４はそれぞれの近傍の領域に形成されたテスト素子に電気的に接続されている。
【００４８】
本実施の形態によるパターンレイアウトでは、ＴＥＧ１０ａが有するパッド電極１２および１３と回路領域２ａおよび２ｃのパッド電極５ａとは第１の実施形態と同様の相対的位置関係で配置される。すなわち、パッド電極１２、１３とパッド電極５ａとはすべて、パッド電極５ａの列が延びる方向と直交する方向に見て、互いに直接対向しない位置に配置される。これにより図５ではパッド電極５ａおよびパッド電極１２、１３は縦方向に交互の位置に配置されることになる。これに対してパッド電極１４に対向する部分はＸ方向に延びるスクライブエリアとなっており、パッド電極５ａの位置と関係なく上述の通り狭い間隔で配置される。
【００４９】
なお、パッド電極１４はＴＥＧ１０ａが形成されると共にＹ方向に延びるスクライブエリアと回路領域２ａ、２ｃをＹ方向に分離し、Ｘ方向に延びるスクライブエリアとの交差部に設けられるので、パッド電極５ａとは対向していないことは明らかである。またＴＥＧ１０ｂの領域、その内部に形成されるテスト素子およびパッド電極１２、１３、１４のパターン、寸法、構造、配置などはＴＥＧ１０ａと同一、すなわちＴＥＧ１０ｂはＴＥＧ１０ａと同一物である。
【００５０】
また、Ｘ方向に延び回路領域２ａおよび２ｂそれぞれの上側に隣接するスクライブエリア上にはアクセサリ領域１１ａおよび１１ｂのみが設けられている。さらにＸ方向に延び回路領域２ｃおよび２ｄの上側に隣接するスクライブエリア上にもアクセサリ領域１１ｃおよび１１ｄが設けられているが、ＴＥＧ１０ａおよび１０ｂとのオーバーラップを避けるためにアクセサリ領域４ａおよび４ｂより長さが短く設定されている。これらのアクセサリ領域１１ａ〜１１ｄには第１の実施形態におけるアクセサリ領域４ａ〜４ｄ（図１）と同じくフォトリソ工程用アライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなどの半導体装置の製造プロセスを評価するテストパターンが多数含まれている。
【００５１】
以上のようなパターンレイアウトを半導体ウエハ上に有する半導体装置に対する検査を行う第２の実施形態に係る検査方法は、実質的に図２に示す検査フローと同一であるが、この検査に用いるプローブカードの構成および半導体装置・ＴＥＧ同時検査、測定の具体的内容が異なる。図６は図２の検査フローにおけるプローブ針のアライメント終了後、図５のパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を接触した状態を示す図である。図６のように各プローブ針は２個の回路領域２ａ、２ｃおよびＴＥＧ１０ａのパッドに同時に接触する。
【００５２】
プローブ針１６ａはプローブカードの開口１５の左側一辺から右方向に設定されて回路領域２ａおよび２ｃ両方のパッド電極５ａに接触し、プローブ針１７ａは同一辺から同方向に設定されてＴＥＧ１０ａのパッド電極１２および１３に接触し、またプローブ針１７ｂは同一辺から同方向に設定されてＴＥＧ１０ａのパッド電極１４に接触する。さらにプローブ針１６ｂは開口１５の右側の一辺から左方向に設定されて回路領域２ａおよび２ｃ両方のパッド電極５ｂに接触する。
【００５３】
プローブ針１６ａはプローブ針１７ａおよび１７ｂよりも長く、プローブ針１６ａおよび１７ａはパッド電極５ａ、１２、１３の配置に応じてＹ方向に沿って交互に配列される。図５に示すようにパッド電極５ａおよびパッド電極１２、１３、１４を、パッド電極５ａの列が延びる方向と直交する方向に互いに対向しない位置に配列したことにより、回路領域２ａおよび２ｃの集積回路と接続するパッド電極５ａとＴＥＧのテスト用素子に接続するパッド電極１２、１３、１４にプローブ針１６ａ、１７ａ、１７ｂを同時に接触させることができる。
【００５４】
以上のようにプローブ針を電極パッドに接触させた後、検査フロー（図２）のＴＥＧ・集積回路特性の同時測定ステップにおいて、回路領域２ａ、２ｃの集積回路の検査およびＴＥＧ１０ａの特性測定を同時に実施する。次いでプローバのステージを所定のピッチで移動させ、回路領域２ｂ、２ｄおよびＴＥＧ１０ｂ、・・・などに対して順次繰り返し同時検査・測定を実施する。なお、第１実施形態に述べたものと同様にプローブ針の接触を図６のようにした状態で集積回路の検査とＴＥＧの測定とを別々に順次実施してもよい。
【００５５】
本実施形態に係る半導体装置の検査方法によれば、第１の実施形態と同様な効果が得られる。これに加え、本実施形態では２個の回路領域を同時検査するので第１の実施形態におけるよりも検査工程に要する時間を短縮することができる。また、Ｙ方向に延びるスクライブエリアの、回路領域２個分に隣接する領域、およびこのスクライブエリアと、前記２個の回路領域を分離してＸ方向に延びるスクライブエリアとの交差部をＴＥＧ形成領域とすることができるのでＴＥＧに作り込むテスト素子の種類を第１の実施の形態よりも増やすことができ、半導体装置の製造プロセスのより詳細な解析が可能となる。
【００５６】
本実施の形態は、３個以上の所定数の回路領域を同時検査する場合にも適用することができる。また、本実施の形態は図１のパターンレイアウトを有する半導体ウエハに適用してもよい。この場合は、図６に示したプローブカードのプローブ針構成を修正し、パッド１４に接触するプローブ針１７ｂを除去したプローブカードを用いればよい。
【００５７】
（実施形態３）
上記第１および第２の実施形態による検査方法で検査される半導体装置は、図１、図４あるいは図５のように、互いに隣接するプローブ針が相互に接触しないようにしつつ集積回路とＴＥＧの両方のパッドにプローブ針を接触可能とするために、パッド電極間隔をそれ自体の寸法以上にしたり、比較的自由に配置変更したりできる面積的余裕があるものであった。しかしながら例えば近年のシステムＬＳＩなどの半導体装置においては、搭載される素子の微細化、高密度化、あるいは高機能化に従って外部に対する信号入出力用のパッド電極数も場合によっては数百ピン以上にも達し、チップ上にパッド電極を自由に配置できるスペースがない。
【００５８】
本発明の第３の実施形態に係る半導体装置の検査方法はこのような半導体装置に対応するものである。図７は、本発明の第３の実施形態に係る検査方法において用いる半導体ウエハの上に形成されている半導体装置を含む平面パターンレイアウトを示す図であり、本実施形態においては半導体装置はシステムＬＳＩを例とする。
【００５９】
このシステムＬＳＩを含むパターンレイアウトについて説明すると、図７において、半導体ウエハ上に縮小投影露光装置により露光される点線で表示した露光ショット領域３０内に矩形の回路領域３１が形成されている。回路領域３１の中央部にはシステムＬＳＩを構成する集積回路本体領域３２が配置される。この集積回路本体領域３２は図示を省略しているがＣＰＵ（中央処理装置）、ＲＯＭ（リードオンリーメモリ）、ＲＡＭ（ランダムアクセスメモリ）、ポート、ユーザーロジック、この集積回路自体の電気的特性や機能などの特性を自動検査するためのテスト回路などを備えている。前記テスト回路はＢＩＳＴ（Built-in Self Test）用回路およびＢＩＳＴ用回路以外の、所定のテストモードで集積回路を検査するテスト回路からなるものとする。
【００６０】
回路領域３１の周辺部で左側の一辺に沿う方向に一列に複数の同一寸法を有するパッド電極３５（斜線を施したパッド電極）およびパッド電極３７が形成されている。パッド電極３５はこのシステムＬＳＩのＢＩＳＴを行うため、ＢＩＳＴ用回路を駆動し交信するためのパッド電極であり、ＢＩＳＴ用回路に電気的に接続されている。パッド電極３７は実使用状態では使用するが本実施の形態による検査方法では使用しないパッド電極である。また回路領域３１の右側の一辺に沿う方向にも一列に、同一寸法を有し、この検査方法には使用しない複数のパッド電極３７が連続的に形成されている。パッド電極３７はすべてシステムＬＳＩ回路に電気的に接続されている。
【００６１】
一方回路領域３１の上側および下側の一辺に沿う方向にそれぞれ一列に複数のパッド電極３６（点の陰影を付けたパッド電極）が連続的に形成されている。このパッド電極３６はＢＩＳＴ用回路以外のテスト回路を駆動し交信するためのものと、テスト回路を使用せず実使用状態と同様、システムＬＳＩに直接信号印加するなどの方法で検査するためのものとを含み、テスト回路またはシステムＬＳＩ回路に電気的に接続されている。
【００６２】
以上の回路領域３１内に形成されたパッド電極３５、３６および３７は、例えば検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔（パッド電極１辺の長さ〜その１／２程度）で配列される。
【００６３】
また回路領域３１の外部はスクライブエリアとなっており、その内Ｙ方向に延びるスクライブエリア上であり且つ回路領域３１の右側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むＴＥＧ３３が設けられ、そのスクライブエリアが伸びる方向への長さは、露光ショット領域３０の前記方向への配列ピッチより短い範囲内でテスト用素子の必要数に応じた長さに設定される。ＴＥＧ３３には複数の同一寸法を有するパッド電極３８がスクライブエリアの延びる方向（Ｙ方向）に沿う方向に一列に配列され、半導体ウエハに形成されたテスト素子に電気的に接続されている。
【００６４】
ＴＥＧ３３内に形成されたパッド電極３８もまたパッド電極３５、３６および３７と同様に、検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔（パッド電極１辺の長さ〜その１／２程度）で配列される。そして図７に示すようにＴＥＧ３３のパッド電極３８の列は、少なくとも回路領域３１の、検査工程に使用しないパッド電極３７の列と対向するようにスクライブエリアに形成される。
【００６５】
図７に示した例ではパッド電極３８のそれぞれはパッド電極３７それぞれと、パッド電極３８の列が延びる方向と直交する方向に正確に対向しているが、パッド電極３８の列が、パッド電極３７の連続的な配列からなる列と対向させることができるときは必ずしも個々のパッド電極同士を上のように正確に対向させる必要はない。しかしながら例えば回路領域３１の右辺に沿うパッド電極列に、検査工程に使用するパッド電極と使用しないパッド電極とが混在している場合には、ＴＥＧ３３のパッド電極３８は回路領域３１に形成された検査工程に使用しないパッド電極と正確に直接対向させて配置することが望ましい。
【００６６】
ＴＥＧ３３が形成されたスクライブエリアと直交し、また回路領域３１の上部周辺に形成された検査工程に使用するパッド電極３６の列に隣接し、Ｘ方向に延びるスクライブエリア上にはアクセサリ領域３４が設けられている。このアクセサリ領域３４にはフォトリソ工程用アライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなどの半導体装置の製造プロセスを評価するテストパターンが多数含まれている。
【００６７】
以上説明したパターンレイアウトを半導体ウエハ上に有する半導体装置（システムＬＳＩ）およびＴＥＧに対する検査を行う第３の実施形態に係る検査工程は、実質的に図２に示す検査フローを用いて実施することができ、検査には専用の構成を有するプローブカードを用いる。図８は図２の検査フローにおけるプローブ針のアライメント終了後、図７のパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を接触した状態を示す図である。
【００６８】
プローブ針４１ａはプローブカードの開口４０の左側一辺から右方向に設定されて回路領域３１内のＢＩＳＴ用パッド電極３５のみに接触し、プローブ針４１ｂは開口４０の上側および下側の一辺からそれぞれ下および上方向に設定されてＢＩＳＴ用回路以外のテスト回路を用いた検査、および通常の検査のためのパッド電極３６に接触し、またプローブ針４１ｃはＴＥＧ３３のパッド電極３８に接触する。
【００６９】
ここで集積回路本体領域３２に組み込まれたＢＩＳＴ用回路は、検査に用いるテストパターンを生成する回路と出力判定データを圧縮する回路からなり、被検査回路形式に対応してメモリＢＩＳＴ用回路、ロジックＢＩＳＴ用回路などがある。例えばシステムＬＳＩ中のランダムロジック回路を検査対象としたロジックＢＩＳＴは、ランダム信号発生器と出力パターン圧縮器とを内蔵することにより、非常に小さいサイズのテストパターンで回路の検査ができる。
【００７０】
従って検査時にＢＩＳＴ用テスト回路を用い固有のテストモードで検査すると、実使用時と同じ状態で回路を駆動し検査する場合と比較して非常に少ないパッド電極数（ピン数）で検査することができるため、検査工程において一部のパッド電極（例えばパッド電極３７）が不必要となる。ＢＩＳＴ用以外の所定のテストモードで検査を行うテスト回路も類似の能力を有する。こうして本実施形態に係る検査方法においては、図７に示したように検査に使用にしないパッド電極３７の列に隣接し、対向させてＴＥＧ３３のパッド電極３８の列を配置したことにより、あるいはＴＥＧ３３の個々のパッド電極３８を回路領域３１の個々のパッド電極３７と対向させて配置したことにより、回路領域３１のパッド電極３５および３６とＴＥＧ３３のパッド電極３８とに同時にプローブ針を接触させることができる。
【００７１】
以上のようにプローブ針を各電極パッドに接触させた後、検査フロー（図２）のＴＥＧ・集積回路特性の同時測定ステップにおいて、集積回路本体領域３２に形成されたシステムＬＳＩ回路を、テストモードでＢＩＳＴ用回路、他のテスト回路を駆動させ、またこれらのテスト回路に関係しないパッド電極に信号電圧を印加して検査し、同時にＴＥＧ３３の特性測定を実施する。次いでプローバのステージを所定のピッチで移動させ、順次繰り返し同時検査・測定を実施する。なお、第１実施形態に述べたものと同様にプローブ針の接触を図８のようにした状態でシステムＬＳＩ回路の検査とＴＥＧの測定とを別々に順次実施してもよい。
【００７２】
本実施の形態によれば、システムＬＳＩなどのように半導体装置上に設けられるパッド電極数が多く、パッド電極を自由に意図する位置に配置するスペースがない場合であっても集積回路本体とＴＥＧとを同時に検査・測定することができるので、検査工程に要する時間を短縮できる、プローブカード数を節減できるなど第１の実施形態と同様の効果が得られる。
【産業上の利用可能性】
【００７３】
以上説明したように本発明に係る半導体装置の検査方法およびこの検査方法に適用される半導体装置の構成は、一連の半導体装置の製造工程の一つであるプローブ検査工程を短縮し検査コストを削減しようとする場合に有益なものである。また本発明は半導体装置類似の製造工程で製造される他のデバイスにも有効である。
【符号の説明】
【００７４】
１、３０ 露光ショット領域
２ａ、２ｂ、２ｃ、２ｄ、３１ 半導体集積回路領域
３ａ、３ｂ、３ｃ、３ｄ、１０ａ、１０ｂ、２０ａ、２０ｂ、２０ｃ、２０ｄ、２１ａ、２１ｂ、２１ｃ、２１ｄ、３３ ＴＥＧ
４ａ、４ｂ、４ｃ、４ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄ、３４ アクセサリ領域
５ａ、５ｂ、３５、３６ 半導体集積回路領域のパッド電極
６、１２、１３、１４、２２、３８ ＴＥＧのパッド電極
７、１５、４０ プローブカードの開口
８ａ、８ｂ、９、１６ａ、１６ｂ、１７ａ、１７ｂ、４１ａ、４１ｂ、４１ｃ プローブ針
３２ 集積回路本体領域
３７ 検査に使用しない半導体集積回路領域のパッド電極
【技術分野】
【０００１】
本発明は半導体集積回路における一連の製造工程のうち、最終工程に近い一部分を占めるプローブ検査工程の技術に関するものである。
【背景技術】
【０００２】
一般に半導体集積回路の製造工程においては、半導体ウエハ上に半導体集積回路本体、ＴＥＧ(Test Element Group)、アライメントマークなどのアクセサリパターンなどが形成される。このうちＴＥＧおよびアクセサリは通常半導体集積回路本体形成領域の間に設けられたスクライブエリア上に形成される。ＴＥＧは、一般に拡散工程と呼ばれている製造プロセスのバラツキ評価、半導体素子特性の評価あるいは半導体集積回路本体の評価のための評価素子群から構成されており、プローブ検査工程において不良となった半導体集積回路に関し、当該不良半導体集積回路が形成されていた半導体ウエハ上の位置に最も近い箇所に存在するＴＥＧの電気特性を解析することで、その不良要因を解明することを可能とするものである。このような理由でＴＥＧをスクライブエリア上に配置することには意味がある。
【０００３】
また前記ＴＥＧの他の目的の一つは、ＴＥＧに搭載されたトランジスタ等の素子特性を測定し、測定された素子特性と半導体集積回路本体との歩留りの関係を解析して、最終的には歩留り、すなわち良品の取れ率が高くなるような素子特性となるように製造プロセス条件を微調整することであり、この意味においてもＴＥＧの役割は極めて重要である。
【０００４】
他方アクセサリは電気的特性の測定などにはよらず製造プロセスを制御または評価するための種々のパターンである。例えばアライメントマークはアクセサリの一つであり、半導体ウエハ上に既に形成されている回路パターンと次工程のフォトマスク上の設計パターンとを最適の相対位置関係で位置合わせするアライメント用として設けられている。以上のようなＴＥＧとアクセサリのスクライブエリアへの配置方法の一例は特許文献１に開示されている。
【０００５】
図９は特許文献１に記載された、１ショット／４チップによって露光が行われる際の、半導体ウエハに形成されたチップおよびＴＥＧの配置を説明する図である。図９において１ショット領域ＳＡ内に４個の半導体チップ５０ａ、５０ｂ、５０ｃ、５０ｄが形成され、これらチップ５０ａ〜５０ｄにおける各々のコーナー近傍のスクライブエリア５１には４つのＴＥＧ５２ａ、５２ｂ、５２ｃ、５２ｄが設けられている。また４つのチップ５０ａ〜５０ｄの中心部にはＴＥＧ５２ｅが設けられている。
【０００６】
以上のようにＴＥＧが配置された半導体ウエハに対してプローブテストが行われるが、当該プローブテストでは最初に半導体ウエハに形成されたＴＥＧの電気特性の試験が行われ、その後、半導体チップ上に形成されたボンディングパッド上にプローブ針を当てて半導体チップにおける集積回路の電気特性の試験が行われる。そして図９のように１ショット内にＴＥＧを配置したことによって半導体チップ５０ａ〜５０ｄのいずれかに電気特性の不良が検出された場合、その不良領域に最も近いＴＥＧに対するプローブテストの検査結果、あるいはショット内寸法ばらつきなどから特性不良の原因が検出されるのである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−０８５３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら特許文献１に記載されるような従来のプローブ検査工程においては、半導体チップにおける集積回路の電気特性検査とスクライブエリア上に形成されたＴＥＧに対する電気特性の測定とが別々に行われるのが普通である。この場合、集積回路の検査専用と、ＴＥＧの測定専用の少なくとも２種類のプローブカードが準備され、検査工程の途中でこれらプローブカードを交換することによって検査が続行されるのであるが、特にプローブカードの交換を含む検査条件の再設定には比較的時間を要し、検査工程に占める時間の割合も無視することができず、工程ステップも多くなるという課題があった。また、上記のように複数のプローブカードを必要とすると共に場合によっては複数の検査設備が必要となるなど検査工程のコストを低減することが困難であった。
【０００９】
本発明は上記従来の課題を解決するものであり、半導体集積回路の検査工程に要する時間を削減することができる、あるいは検査のためのプローブカードや検査設備の増加を抑制することができる半導体装置の検査方法を含む半導体装置の製造方法およびその検査方法に対応した半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
まず、上記課題を解決するための本発明に係る半導体装置の検査工程に適するように構成された第１の半導体装置は、半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第１パッド電極を有する回路領域と、前記回路領域に隣接するスクライブエリアに、前記一方向に沿う方向に延びるように列をなして配列された複数の第２パッド電極とが基板上に形成されており、前記第１パッド電極のそれぞれと前記第２パッド電極のそれぞれが、前記一方向と直交する方向に互いに対向しない位置に形成されているものである。
【００１１】
この半導体装置においては、前記回路領域に隣接すると共に前記複数の第２パッド電極が配列されたスクライブエリアに直交する方向に延びるスクライブエリアに、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていてもよく、またそうすることが望ましい。
【００１２】
また、本発明に係る第２の半導体装置は、半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第１パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用しない複数の第２パッド電極とを有する回路領域と、前記回路領域に隣接するスクライブエリアに、一方向に延びる列をなして配列された複数の第３パッド電極とが基板上に形成されており、前記第３パッド電極は、前記第２パッド電極に対向し、且つ前記第１パッド電極とは対向しない位置に形成されているものである。
【００１３】
上記第２の半導体装置においては、前記複数の第２パッド電極が前記一方向に沿う方向に延びる列をなして連続的に配列され、前記第３パッド電極の列が前記第２パッド電極の列と対向しているものとすることができる。
【００１４】
また望ましい場合には、前記テスト回路はＢＩＳＴ用回路を含み、前記第１パッド電極は、前記ＢＩＳＴ用回路を駆動するためのパッド電極を含む。
【００１５】
さらに前記回路領域に隣接する任意のスクライブエリアには、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていてもよい。
【００１６】
次に、上記課題を解決するための本発明に係る半導体装置の検査工程を含む半導体装置の製造方法の第１は、半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第１パッド電極を有する回路領域と、前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、前記一方向に沿う方向に延びるように列をなして配列され、それぞれが、前記第１パッド電極のそれぞれと、前記一方向と直交する方向には対向しないように配置された複数の第２パッド電極とを有して、前記回路領域に隣接するスクライブエリアに設けられたＴＥＧと、が形成された基板を準備する工程と、前記基板上の前記第１パッド電極と前記第２パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記ＴＥＧの測定を行う検査工程を含む。
【００１７】
上記製造方法においては、前記回路領域および前記ＴＥＧからなる複数の組の前記第１パッド電極および前記第２パッド電極にプローブ針を接触させて前記複数の組それぞれの前記回路領域が有する前記半導体集積回路の検査および前記複数の組それぞれの前記ＴＥＧの測定を行うことができる。
【００１８】
また、上記第１の半導体装置の製造方法の望ましい一形態は、所定数の前記回路領域が前記一方向に沿う方向に配列され、１つの前記ＴＥＧが、前記スクライブエリアの前記所定数の回路領域に隣接する領域に亘って延びるように設けられ、前記検査工程を、前記所定数の回路領域に形成された前記第１パッド電極と前記１つのＴＥＧの前記第２パッド電極とにプローブ針を接触させて、前記所定数の回路領域のそれぞれが有する前記半導体集積回路の検査および前記１つのＴＥＧの測定を行う工程とするものである。
【００１９】
さらに、前記所定数の回路領域のそれぞれを前記一方向に沿う方向に分離するスクライブエリアと、前記ＴＥＧが設けられた前記スクライブエリアとの交差部に前記第２パッド電極が形成されていることが効果的である。
【００２０】
また、本発明に係る半導体装置の検査工程を含む半導体装置の製造方法の第２は、半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第１パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時には使用しない複数の第２パッド電極とを有する回路領域、および前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、一方向に延びるように列をなして配列され、それぞれが、前記第２パッド電極と対向すると共に、前記第１パッド電極とは対向しないように配置された複数の第３パッド電極とを有して、且つ前記回路領域に隣接するスクライブエリアに設けられたＴＥＧが形成された基板を準備する工程と、前記基板上の前記第１パッド電極と前記第３パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記ＴＥＧの測定を行う検査工程を含む。
【００２１】
上記第２の半導体装置の製造方法において、前記半導体集積回路の検査は、前記テスト回路を駆動させて行う検査を含む。また一つの形態では、前記テスト回路がＢＩＳＴ用回路を含み、前記第１パッド電極は、前記ＢＩＳＴ用回路を駆動するためのパッド電極を含む。
【００２２】
以上の第１および第２の半導体装置の製造方法においては、前記半導体集積回路の検査および前記ＴＥＧの測定を同時に行うことが最も望ましい。
【発明の効果】
【００２３】
以上のように本発明に係る第１の半導体装置においては、回路領域内に形成され、半導体集積回路と電気的に接続された第１パッド電極と、回路領域に隣接するスクライブエリアに形成された第２パッド電極とが、互いに対向しない位置に形成される。また本発明に係る第２の半導体装置においては、回路領域内の半導体集積回路またはテスト回路に電気的に接続され、半導体集積回路の特性の検査を行う時に使用する第１パッド電極と、半導体集積回路に電気的に接続されているが検査を行う時には使用しない複数の第２パッド電極とが形成される。そして回路領域に隣接するスクライブエリアに形成された第３パッド電極が第２パッド電極に対向し、第１パッド電極とは対向しない位置に配置される。
【００２４】
本発明に係る半導体装置の検査工程を含む半導体装置の製造方法では、上記のような構成の半導体装置に対して検査を行うので、第１の半導体装置の第２パッド電極や第２の半導体装置の第３パッド電極がＴＥＧのパッド電極である場合、回路領域内のパッド電極と、ＴＥＧのパッド電極に同時にプローブ針を接触させることができる。これに基づき、本発明の検査工程では半導体集積回路の検査とＴＥＧの測定とを、特に同時に行うので、検査工程時間を短縮でき、また検査コストを節減することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係る検査方法で検査される半導体ウエハの上に形成された１露光ショット分の半導体装置を含むパターンレイアウトを示す図。
【図２】本発明に係る検査方法を示すフロー図。
【図３】図１に示される半導体装置およびＴＥＧにプローブカードのプローブ針を接触させた状態を示す図。
【図４】図１に示される半導体装置を含むパターンレイアウトの変形例を示す図。
【図５】本発明の第２の実施形態に係る検査方法で検査される半導体ウエハの上に形成された１露光ショット分の半導体装置を含むパターンレイアウトを示す図。
【図６】図５に示される半導体装置およびＴＥＧにプローブカードのプローブ針を接触させた状態を示す図。
【図７】本発明の第３の実施形態に係る検査方法で検査される半導体ウエハの上に形成された１露光ショット分の半導体装置を含むパターンレイアウトを示す図。
【図８】図７に示される半導体装置およびＴＥＧにプローブカードのプローブ針を接触させた状態を示す図。
【図９】半導体ウエハに形成されたチップおよびＴＥＧの従来の配置を示す図。
【発明を実施するための形態】
【００２６】
以下本発明に係る各実施の形態について図面を参照しながら詳細に説明する。
【００２７】
（実施形態１）
半導体集積回路の製造工程はシリコンウエハおよびその上に形成された各種薄膜に対して微細加工を施し、集積回路を構成するトランジスタ、容量、抵抗などの半導体素子を形成する拡散工程、完成した集積回路の電気的特性あるいは機能の良否を検査する検査工程、集積回路チップの実装工程などで構成されている。このうちの検査工程の一つとして、半導体ウエハの状態でそれに形成された多数の集積回路を検査するプローブ検査工程がある。
【００２８】
図１は本発明の第１の実施形態に係る検査方法、特に上記のプローブ検査に用いる半導体装置の平面レイアウトの例を示す図であるが、本発明の検査方法を説明する前にこの半導体装置について説明する。図１はシリコン基板などの半導体ウエハ上に、例えばステッパ、スキャナなどの縮小投影露光装置により１回で露光される１露光ショット領域内のパターンレイアウトを示している。
【００２９】
図１において点線で表示した露光ショット領域１内に互いに同一構成を有する４個の矩形の半導体集積回路領域（以下回路領域という）２ａ、２ｂ、２ｃ、２ｄが配列されている。回路領域２ａ〜２ｄの外部すなわち回路領域２ａ〜２ｄの間の領域は、回路領域２ａ〜２ｄをそれぞれ半導体集積回路チップの個片に切断分離するスクライブエリアとなっており、このスクライブエリアは図１に示すＸ方向およびそれと直交するＹ方向に延びている。現実の半導体ウエハ上にはこのような露光ショット領域が規則正しいピッチを持ってマトリックス状に配列されるので、回路領域２ａ〜２ｄもまた一定のピッチで周期的に半導体ウエハ上のほぼ全面に配列されることになる。
【００３０】
スクライブエリア上の、回路領域２ａ〜２ｄそれぞれの左側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むＴＥＧ３ａ、３ｂ、３ｃ、３ｄが、回路領域２ａ〜２ｄそれぞれのＹ方向に沿う方向の一辺とほぼ同一の長さになるように設けられている。また、回路領域２ａ〜２ｄそれぞれの上側に隣接するスクライブエリア上にはアクセサリ領域４ａ、４ｂ、４ｃ、４ｄのみが設けられ、例えばフォトリソ工程に使用するアライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなど電気的特性測定以外の方法で半導体装置（半導体集積回路）の製造プロセスを評価するテストパターンを多数含んでいる。
【００３１】
次に、回路領域２ａ〜２ｄ内およびＴＥＧ３ａ〜３ｄ内には、電気的測定用のプローブ針を接触させ、集積回路や各種テスト用素子に電気信号を印加し、あるいは電気信号を外部に取り出すための、金属膜からなるパッド電極が形成されている。回路領域２ａ〜２ｄにおいては左右の一辺それぞれに沿う方向に一列に複数の同一寸法を有するパッド電極５ａおよび５ｂが設けられ、これらのパッド電極は図示していないが各回路領域２ａ〜２ｄ内に形成された回路に電気的に接続されている。パッド電極５ｂ間の間隔は、検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔に設定されるが、一方パッド電極５ａは１個のパッド電極の寸法以上の比較的粗い間隔で配列される。
【００３２】
またＴＥＧ３ａ〜３ｄ内においても複数の同一寸法を有するパッド電極６がスクライブエリアの延びるＹ方向に沿う方向に一列に、しかも１個のパッド電極の寸法以上の比較的粗い間隔で配列され、これらパッド電極６はトランジスタ、容量、抵抗などのテスト用素子に電気的に接続されている。パッド電極６の列が延びる方向は基本的にパッド電極５ａの列が延びる方向に沿う方向であり、図１の例ではパッド電極６の列、パッド電極５ａおよび５ｂの列、回路領域２ａ〜２ｄの左右の辺およびＹ方向は平行である。さらに図１に示すように個々のパッド電極５ａとパッド電極６は、パッド電極５ａの列方向と直交する方向（Ｘ方向に沿う方向）に見て、互いに直接対向しない位置に配置される。従ってパッド電極５ａおよびパッド電極６は縦方向に交互の位置に配置される。
【００３３】
ＴＥＧ３ａ〜３ｄそれぞれの内部に形成されるテスト素子およびパッド電極６のパターン、寸法、構造、配置などはすべて同一であり、従って４つのＴＥＧは同一物である。なお、図１においてはスクライブエリアの幅を大きく描画しているが実際の幅は高々１００μｍ程度のものであり、以降に示すすべての半導体ウエハ上におけるパターンレイアウト図についても同様とする。
【００３４】
以上のような構成を有する半導体ウエハ上の半導体集積回路装置を検査するための、本発明に係る検査方法を次に説明する。図２はその検査工程を示すフロー図であり、最初に例えばプローバに設置したウエハカセットから測定用ステージ上に半導体ウエハを搬送しセットする。この半導体ウエハ上には図１に示した回路領域２ａ〜２ｄ、ＴＥＧ３ａ〜３ｄおよびアクセサリ領域４ａ〜４ｄが形成されているものとする。次にプローバから前の検査に用いたプローブカードを除去し、ステージ上にセットされた半導体ウエハ上に形成された検査すべき半導体集積回路の品種に対応したプローブカードに交換して装着・固定する。
【００３５】
次にプローバにアライメント用のプローバ・ファイルを設定し、プローバに備えられたモニター用のＣＣＤカメラなどを通じて監視しながら半導体ウエハ上の各パッド電極５ａ、５ｂ、６とプローブ針との水平位置アライメントおよび垂直方向の針圧調整などを行う。図３は図１に示すパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を位置合わせし、接触した状態を示す図である。プローブカード本体は樹脂などからなる基板に、プローブ針に電気的に接続される多層構造の配線が施された公知の構造であるので図３では表示を省略し、プローブ針が露出する矩形の開口７のみを示している。
【００３６】
図３に示すプローブ針はカンチレバー方式であり、プローブ針８ａは開口７の左側一辺から右方向に設定されて回路領域２ａ内のパッド電極５ａに接触し、またプローブ針９は同一辺から同方向に設定されてＴＥＧ３ａのパッド電極６に接触し、さらにプローブ針８ｂは開口７の右側の一辺から左方向に設定されてパッド電極５ｂに接触する。そしてプローブ針８ａはプローブ針９よりも長く、パッド電極５ａの列およびパッド電極６の列が延びる方向に沿って交互に配列される。図１に示すようにパッド電極５ａおよびパッド電極６を、パッド電極５ａの列方向と直交する方向に直接対向しない位置に交互に配列したことにより、集積回路と接続するパッド電極５ａとＴＥＧのテスト用素子に接続するパッド電極６とにそれぞれプローブ針８ａおよび９を同時に接触させることができる。
【００３７】
プローブ針とパッド電極とのアライメント終了後、パッド電極５ａ、５ｂ、６にそれぞれプローブ針８ａ、８ｂ、９を接触させた状態で、プローバに接続された半導体用テスタ（ＬＳＩテスタ）を用い、回路領域２ａに形成された集積回路本体の電気的特性の検査とＴＥＧ３ａの電気的特性測定を同時に並行して行う。そして回路領域２ａおよびＴＥＧ３ａの検査・測定終了後プローバのステージを所定のピッチで移動させ、同様にして回路領域２ｂおよびＴＥＧ３ｂ、・・・などに対して順次繰り返し同時検査・測定を実施する。このようにして、１枚の半導体ウエハ上の全ダイ（チップ）すなわち全回路領域およびＴＥＧ、および半導体ウエハカセットに搭載した全半導体ウエハに対する検査・測定を終了する。
【００３８】
以上述べたように本実施形態に係る半導体装置の検査方法は、スクライブエリアに形成されるＴＥＧのパッド電極６の列と、隣接する半導体集積回路領域のパッド電極５ａの列において、パッド電極６とパッド電極５ａとの相対的配置を、それらが互いに対向しない配置とした被検査半導体ウエハを用いる。そしてプローブ針を回路領域のパッド電極とＴＥＧのパッド電極とに同時に接触させて、回路領域の集積回路の検査とＴＥＧ測定を同時に行うものである。
【００３９】
一般にＴＥＧの測定時間は集積回路の検査時間よりも短いので、本実施形態の検査方法によれば、集積回路検査とＴＥＧ測定とを同時に実施することによりＴＥＧ測定に要する時間を集積回路の検査時間に吸収することができる。なお、このような検査方法とする代わりに、プローブ針を図３の状態にしたままで集積回路検査とＴＥＧ測定とを別々に順次実施してもよい。
【００４０】
既に述べたように従来の検査工程では集積回路の検査とＴＥＧの測定とは別々に行われるのであるが、集積回路上のパッド電極配置とＴＥＧのパッド電極配置とは異なるために当然のことながら集積回路の検査専用と、ＴＥＧの測定専用の少なくとも２種類のプローブカードが必要である。従って従来の検査工程は例えば、 半導体ウエハをステージにセット→第１のプローブカードに交換→プローバ・ファイル設定→プローブアライメント→ＴＥＧ測定→第２のプローブカードに交換→プローバ・ファイル設定→プローブアライメント→集積回路検査、 というフローとなる。
【００４１】
これに対して本発明に係る検査方法のフローは図２に示すとおりであるから、本発明による検査方法によれば、従来の検査工程よりプローブカード交換、プローバ・ファイル設定、プローブアライメント各１工程低減することができ、これと共に高価なプローブカードも１個削減できる。こうして全検査時間を短縮し、ある場合には検査設備数も削減して検査コストを低減することができる。ある所定の規模を有する半導体集積回路装置を検査対象とした場合、集積回路検査とＴＥＧ測定とを別々に順次行う検査工程に対しては従来より約１０％の時間短縮が実現でき、また集積回路検査とＴＥＧ測定とを同時実施する検査工程に対しては従来より約２５％の時間短縮が実現できた。
【００４２】
なお、半導体ウエハ上に形成されるパターンレイアウトは、図１に示すようにアクセサリ領域４ａ〜４ｄがＴＥＧ３ａ〜３ｄが設けられたスクライブエリアの延びるＹ方向に並べて設置されるのではなく、それと直交して延びる（Ｘ方向）スクライブエリア上であって、しかもＴＥＧ３ａ〜３ｄを避けるように設置されている。このような配置には、プローブ針（図３参照）が検査工程中何らかの原因でアクセサリ領域４ａ〜４ｄと接触し、それら内部に形成されているテストパターンに損傷を与える確率を大幅に低下させることができる利点がある。
【００４３】
図１に示した回路領域を含むパターンレイアウト構成は、本発明による検査方法が実施できる構成の代表的な一例であるが、これに限られたものではなく、種々の変形が可能である。図４は図１における１露光ショット領域内のパターンレイアウトの変形例を示す図である。この例においても露光ショット領域１内には回路領域２ａ〜２ｄ、アクセサリ領域４ａ〜４ｄが形成されるがこれらは図１と同一であるから、同一部分に同一符号を付与して説明を省略する。図４のパターンレイアウトでは、Ｙ方向に延びるスクライブエリア上に、各回路領域２ａ〜２ｄの左側の一辺に隣接して２個のＴＥＧのグループ（２０ａ、２１ａ）、（２０ｂ、２１ｂ）、（２０ｃ、２１ｃ）、（２０ｄ、２１ｄ）が、回路領域２ａ〜２ｄの左側一辺の長さとほぼ同じ長さで形成されている。
【００４４】
各ＴＥＧグループ（２０ａ、２１ａ）〜（２０ｄ、２１ｄ）内にはトランジスタ、抵抗などのテスト用素子が形成されると共に、スクライブエリアの延びる方向（Ｙ方向）に一列に複数配列されたパッド電極２２が形成され、前記テスト用素子に電気的に接続されている。また、パッド電極２２とそれらに隣接する回路領域２２ａ〜２２ｄ内のパッド電極５ａとは、図１の例と同様にパッド電極５ａの列方向と直交する方向に互いに直接対向しない位置に設けられている。このような構成にしてもプローブ針をパッド電極２２、５ａおよび５ｂに同時に接触させて回路領域２ａ〜２ｄの検査とＴＥＧグループ（２０ａ、２１ａ）〜（２０ｄ、２１ｄ）の測定とを同時に行えるので、図１の半導体ウエハに対する検査の場合と同様な効果を有する。この変形例のように同一スクライブエリアに一列に配置することを条件としてＴＥＧを複数に分割すると、配置の自由度が増すという利点が得られる。
【００４５】
(実施形態２)
図５は、本発明の第２の実施形態に係る検査方法において用いる半導体ウエハにおいて、その上に形成されている半導体装置を含む平面パターンレイアウトを示す図である。まずこの半導体装置を含むパターンレイアウトについて説明する。図５において、半導体ウエハ上に縮小投影露光装置により露光される点線で表示した露光ショット領域１内に互いに同一構成を有する４個の矩形の回路領域２ａ、２ｂ、２ｃ、２ｄが配列されている。回路領域２ａ〜２ｄ内にはその左右一辺に沿って一方向に一列に複数の同一寸法を有するパッド電極５ａおよび５ｂが設けられ、図示していない各回路領域２ａ〜２ｄ内部の回路に電気的に接続されている。回路領域２ａ〜２ｄおよびこれら回路領域に形成された回路、パッド電極５ａ、５ｂの構成、寸法や配置は図１と同じである。
【００４６】
回路領域２ａ〜２ｄの外部のＹ方向に延びるスクライブエリア上であり、且つ回路領域２ａおよび２ｃ、または回路領域２ｂおよび２ｄの左側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むＴＥＧ１０ａ、１０ｂが、回路領域２ａおよび２ｃあるいは回路領域２ｂおよび２ｄの２個分とそれらに挟まれてＸ方向に延びるスクライブエリア幅との合計長さとほぼ同一の長さに連続的に設けられている。
【００４７】
ＴＥＧ１０ａ内にはトランジスタ、容量、抵抗などのテスト用素子が形成され、しかもＴＥＧ１０ａの回路領域２ａに隣接する部分に形成されるテスト素子と回路領域２ｃに隣接するＴＥＧ１０ａの部分に形成されるテスト素子とは種類が異なる。さらにＴＥＧ１０ａには複数の同一寸法を有するパッド電極１２、１３、１４（斜線を施したパッド電極）がパッド電極５ａの列が延びる方向に沿う方向に一列に配列されている。図５においてはパッド電極１２、１３、１４の列、パッド電極５ａの列、および回路領域２ａ、２ｃの左側一辺、さらにＹ方向は実質的に平行である。そしてパッド電極１２および１３は１個のパッド電極の寸法以上の比較的粗い間隔で配列されるのに対し、パッド電極１４は、例えば検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔で配列される。またパッド電極１２、１３および１４はそれぞれの近傍の領域に形成されたテスト素子に電気的に接続されている。
【００４８】
本実施の形態によるパターンレイアウトでは、ＴＥＧ１０ａが有するパッド電極１２および１３と回路領域２ａおよび２ｃのパッド電極５ａとは第１の実施形態と同様の相対的位置関係で配置される。すなわち、パッド電極１２、１３とパッド電極５ａとはすべて、パッド電極５ａの列が延びる方向と直交する方向に見て、互いに直接対向しない位置に配置される。これにより図５ではパッド電極５ａおよびパッド電極１２、１３は縦方向に交互の位置に配置されることになる。これに対してパッド電極１４に対向する部分はＸ方向に延びるスクライブエリアとなっており、パッド電極５ａの位置と関係なく上述の通り狭い間隔で配置される。
【００４９】
なお、パッド電極１４はＴＥＧ１０ａが形成されると共にＹ方向に延びるスクライブエリアと回路領域２ａ、２ｃをＹ方向に分離し、Ｘ方向に延びるスクライブエリアとの交差部に設けられるので、パッド電極５ａとは対向していないことは明らかである。またＴＥＧ１０ｂの領域、その内部に形成されるテスト素子およびパッド電極１２、１３、１４のパターン、寸法、構造、配置などはＴＥＧ１０ａと同一、すなわちＴＥＧ１０ｂはＴＥＧ１０ａと同一物である。
【００５０】
また、Ｘ方向に延び回路領域２ａおよび２ｂそれぞれの上側に隣接するスクライブエリア上にはアクセサリ領域１１ａおよび１１ｂのみが設けられている。さらにＸ方向に延び回路領域２ｃおよび２ｄの上側に隣接するスクライブエリア上にもアクセサリ領域１１ｃおよび１１ｄが設けられているが、ＴＥＧ１０ａおよび１０ｂとのオーバーラップを避けるためにアクセサリ領域４ａおよび４ｂより長さが短く設定されている。これらのアクセサリ領域１１ａ〜１１ｄには第１の実施形態におけるアクセサリ領域４ａ〜４ｄ（図１）と同じくフォトリソ工程用アライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなどの半導体装置の製造プロセスを評価するテストパターンが多数含まれている。
【００５１】
以上のようなパターンレイアウトを半導体ウエハ上に有する半導体装置に対する検査を行う第２の実施形態に係る検査方法は、実質的に図２に示す検査フローと同一であるが、この検査に用いるプローブカードの構成および半導体装置・ＴＥＧ同時検査、測定の具体的内容が異なる。図６は図２の検査フローにおけるプローブ針のアライメント終了後、図５のパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を接触した状態を示す図である。図６のように各プローブ針は２個の回路領域２ａ、２ｃおよびＴＥＧ１０ａのパッドに同時に接触する。
【００５２】
プローブ針１６ａはプローブカードの開口１５の左側一辺から右方向に設定されて回路領域２ａおよび２ｃ両方のパッド電極５ａに接触し、プローブ針１７ａは同一辺から同方向に設定されてＴＥＧ１０ａのパッド電極１２および１３に接触し、またプローブ針１７ｂは同一辺から同方向に設定されてＴＥＧ１０ａのパッド電極１４に接触する。さらにプローブ針１６ｂは開口１５の右側の一辺から左方向に設定されて回路領域２ａおよび２ｃ両方のパッド電極５ｂに接触する。
【００５３】
プローブ針１６ａはプローブ針１７ａおよび１７ｂよりも長く、プローブ針１６ａおよび１７ａはパッド電極５ａ、１２、１３の配置に応じてＹ方向に沿って交互に配列される。図５に示すようにパッド電極５ａおよびパッド電極１２、１３、１４を、パッド電極５ａの列が延びる方向と直交する方向に互いに対向しない位置に配列したことにより、回路領域２ａおよび２ｃの集積回路と接続するパッド電極５ａとＴＥＧのテスト用素子に接続するパッド電極１２、１３、１４にプローブ針１６ａ、１７ａ、１７ｂを同時に接触させることができる。
【００５４】
以上のようにプローブ針を電極パッドに接触させた後、検査フロー（図２）のＴＥＧ・集積回路特性の同時測定ステップにおいて、回路領域２ａ、２ｃの集積回路の検査およびＴＥＧ１０ａの特性測定を同時に実施する。次いでプローバのステージを所定のピッチで移動させ、回路領域２ｂ、２ｄおよびＴＥＧ１０ｂ、・・・などに対して順次繰り返し同時検査・測定を実施する。なお、第１実施形態に述べたものと同様にプローブ針の接触を図６のようにした状態で集積回路の検査とＴＥＧの測定とを別々に順次実施してもよい。
【００５５】
本実施形態に係る半導体装置の検査方法によれば、第１の実施形態と同様な効果が得られる。これに加え、本実施形態では２個の回路領域を同時検査するので第１の実施形態におけるよりも検査工程に要する時間を短縮することができる。また、Ｙ方向に延びるスクライブエリアの、回路領域２個分に隣接する領域、およびこのスクライブエリアと、前記２個の回路領域を分離してＸ方向に延びるスクライブエリアとの交差部をＴＥＧ形成領域とすることができるのでＴＥＧに作り込むテスト素子の種類を第１の実施の形態よりも増やすことができ、半導体装置の製造プロセスのより詳細な解析が可能となる。
【００５６】
本実施の形態は、３個以上の所定数の回路領域を同時検査する場合にも適用することができる。また、本実施の形態は図１のパターンレイアウトを有する半導体ウエハに適用してもよい。この場合は、図６に示したプローブカードのプローブ針構成を修正し、パッド１４に接触するプローブ針１７ｂを除去したプローブカードを用いればよい。
【００５７】
（実施形態３）
上記第１および第２の実施形態による検査方法で検査される半導体装置は、図１、図４あるいは図５のように、互いに隣接するプローブ針が相互に接触しないようにしつつ集積回路とＴＥＧの両方のパッドにプローブ針を接触可能とするために、パッド電極間隔をそれ自体の寸法以上にしたり、比較的自由に配置変更したりできる面積的余裕があるものであった。しかしながら例えば近年のシステムＬＳＩなどの半導体装置においては、搭載される素子の微細化、高密度化、あるいは高機能化に従って外部に対する信号入出力用のパッド電極数も場合によっては数百ピン以上にも達し、チップ上にパッド電極を自由に配置できるスペースがない。
【００５８】
本発明の第３の実施形態に係る半導体装置の検査方法はこのような半導体装置に対応するものである。図７は、本発明の第３の実施形態に係る検査方法において用いる半導体ウエハの上に形成されている半導体装置を含む平面パターンレイアウトを示す図であり、本実施形態においては半導体装置はシステムＬＳＩを例とする。
【００５９】
このシステムＬＳＩを含むパターンレイアウトについて説明すると、図７において、半導体ウエハ上に縮小投影露光装置により露光される点線で表示した露光ショット領域３０内に矩形の回路領域３１が形成されている。回路領域３１の中央部にはシステムＬＳＩを構成する集積回路本体領域３２が配置される。この集積回路本体領域３２は図示を省略しているがＣＰＵ（中央処理装置）、ＲＯＭ（リードオンリーメモリ）、ＲＡＭ（ランダムアクセスメモリ）、ポート、ユーザーロジック、この集積回路自体の電気的特性や機能などの特性を自動検査するためのテスト回路などを備えている。前記テスト回路はＢＩＳＴ（Built-in Self Test）用回路およびＢＩＳＴ用回路以外の、所定のテストモードで集積回路を検査するテスト回路からなるものとする。
【００６０】
回路領域３１の周辺部で左側の一辺に沿う方向に一列に複数の同一寸法を有するパッド電極３５（斜線を施したパッド電極）およびパッド電極３７が形成されている。パッド電極３５はこのシステムＬＳＩのＢＩＳＴを行うため、ＢＩＳＴ用回路を駆動し交信するためのパッド電極であり、ＢＩＳＴ用回路に電気的に接続されている。パッド電極３７は実使用状態では使用するが本実施の形態による検査方法では使用しないパッド電極である。また回路領域３１の右側の一辺に沿う方向にも一列に、同一寸法を有し、この検査方法には使用しない複数のパッド電極３７が連続的に形成されている。パッド電極３７はすべてシステムＬＳＩ回路に電気的に接続されている。
【００６１】
一方回路領域３１の上側および下側の一辺に沿う方向にそれぞれ一列に複数のパッド電極３６（点の陰影を付けたパッド電極）が連続的に形成されている。このパッド電極３６はＢＩＳＴ用回路以外のテスト回路を駆動し交信するためのものと、テスト回路を使用せず実使用状態と同様、システムＬＳＩに直接信号印加するなどの方法で検査するためのものとを含み、テスト回路またはシステムＬＳＩ回路に電気的に接続されている。
【００６２】
以上の回路領域３１内に形成されたパッド電極３５、３６および３７は、例えば検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔（パッド電極１辺の長さ〜その１／２程度）で配列される。
【００６３】
また回路領域３１の外部はスクライブエリアとなっており、その内Ｙ方向に延びるスクライブエリア上であり且つ回路領域３１の右側に隣接する領域には、種々の寸法を有するトランジスタ、容量、抵抗などのテスト用素子を必要個数含むＴＥＧ３３が設けられ、そのスクライブエリアが伸びる方向への長さは、露光ショット領域３０の前記方向への配列ピッチより短い範囲内でテスト用素子の必要数に応じた長さに設定される。ＴＥＧ３３には複数の同一寸法を有するパッド電極３８がスクライブエリアの延びる方向（Ｙ方向）に沿う方向に一列に配列され、半導体ウエハに形成されたテスト素子に電気的に接続されている。
【００６４】
ＴＥＧ３３内に形成されたパッド電極３８もまたパッド電極３５、３６および３７と同様に、検査工程を実施する際、互いに隣接するプローブ針が接触しないために十分で且つ最小に近い間隔（パッド電極１辺の長さ〜その１／２程度）で配列される。そして図７に示すようにＴＥＧ３３のパッド電極３８の列は、少なくとも回路領域３１の、検査工程に使用しないパッド電極３７の列と対向するようにスクライブエリアに形成される。
【００６５】
図７に示した例ではパッド電極３８のそれぞれはパッド電極３７それぞれと、パッド電極３８の列が延びる方向と直交する方向に正確に対向しているが、パッド電極３８の列が、パッド電極３７の連続的な配列からなる列と対向させることができるときは必ずしも個々のパッド電極同士を上のように正確に対向させる必要はない。しかしながら例えば回路領域３１の右辺に沿うパッド電極列に、検査工程に使用するパッド電極と使用しないパッド電極とが混在している場合には、ＴＥＧ３３のパッド電極３８は回路領域３１に形成された検査工程に使用しないパッド電極と正確に直接対向させて配置することが望ましい。
【００６６】
ＴＥＧ３３が形成されたスクライブエリアと直交し、また回路領域３１の上部周辺に形成された検査工程に使用するパッド電極３６の列に隣接し、Ｘ方向に延びるスクライブエリア上にはアクセサリ領域３４が設けられている。このアクセサリ領域３４にはフォトリソ工程用アライメントマーク、アライメントズレ量測定用マーク、膜厚モニタマークなどの半導体装置の製造プロセスを評価するテストパターンが多数含まれている。
【００６７】
以上説明したパターンレイアウトを半導体ウエハ上に有する半導体装置（システムＬＳＩ）およびＴＥＧに対する検査を行う第３の実施形態に係る検査工程は、実質的に図２に示す検査フローを用いて実施することができ、検査には専用の構成を有するプローブカードを用いる。図８は図２の検査フローにおけるプローブ針のアライメント終了後、図７のパターンレイアウトを有する半導体ウエハ上の各種パッドに、プローブカードに固定されたプローブ針を接触した状態を示す図である。
【００６８】
プローブ針４１ａはプローブカードの開口４０の左側一辺から右方向に設定されて回路領域３１内のＢＩＳＴ用パッド電極３５のみに接触し、プローブ針４１ｂは開口４０の上側および下側の一辺からそれぞれ下および上方向に設定されてＢＩＳＴ用回路以外のテスト回路を用いた検査、および通常の検査のためのパッド電極３６に接触し、またプローブ針４１ｃはＴＥＧ３３のパッド電極３８に接触する。
【００６９】
ここで集積回路本体領域３２に組み込まれたＢＩＳＴ用回路は、検査に用いるテストパターンを生成する回路と出力判定データを圧縮する回路からなり、被検査回路形式に対応してメモリＢＩＳＴ用回路、ロジックＢＩＳＴ用回路などがある。例えばシステムＬＳＩ中のランダムロジック回路を検査対象としたロジックＢＩＳＴは、ランダム信号発生器と出力パターン圧縮器とを内蔵することにより、非常に小さいサイズのテストパターンで回路の検査ができる。
【００７０】
従って検査時にＢＩＳＴ用テスト回路を用い固有のテストモードで検査すると、実使用時と同じ状態で回路を駆動し検査する場合と比較して非常に少ないパッド電極数（ピン数）で検査することができるため、検査工程において一部のパッド電極（例えばパッド電極３７）が不必要となる。ＢＩＳＴ用以外の所定のテストモードで検査を行うテスト回路も類似の能力を有する。こうして本実施形態に係る検査方法においては、図７に示したように検査に使用にしないパッド電極３７の列に隣接し、対向させてＴＥＧ３３のパッド電極３８の列を配置したことにより、あるいはＴＥＧ３３の個々のパッド電極３８を回路領域３１の個々のパッド電極３７と対向させて配置したことにより、回路領域３１のパッド電極３５および３６とＴＥＧ３３のパッド電極３８とに同時にプローブ針を接触させることができる。
【００７１】
以上のようにプローブ針を各電極パッドに接触させた後、検査フロー（図２）のＴＥＧ・集積回路特性の同時測定ステップにおいて、集積回路本体領域３２に形成されたシステムＬＳＩ回路を、テストモードでＢＩＳＴ用回路、他のテスト回路を駆動させ、またこれらのテスト回路に関係しないパッド電極に信号電圧を印加して検査し、同時にＴＥＧ３３の特性測定を実施する。次いでプローバのステージを所定のピッチで移動させ、順次繰り返し同時検査・測定を実施する。なお、第１実施形態に述べたものと同様にプローブ針の接触を図８のようにした状態でシステムＬＳＩ回路の検査とＴＥＧの測定とを別々に順次実施してもよい。
【００７２】
本実施の形態によれば、システムＬＳＩなどのように半導体装置上に設けられるパッド電極数が多く、パッド電極を自由に意図する位置に配置するスペースがない場合であっても集積回路本体とＴＥＧとを同時に検査・測定することができるので、検査工程に要する時間を短縮できる、プローブカード数を節減できるなど第１の実施形態と同様の効果が得られる。
【産業上の利用可能性】
【００７３】
以上説明したように本発明に係る半導体装置の検査方法およびこの検査方法に適用される半導体装置の構成は、一連の半導体装置の製造工程の一つであるプローブ検査工程を短縮し検査コストを削減しようとする場合に有益なものである。また本発明は半導体装置類似の製造工程で製造される他のデバイスにも有効である。
【符号の説明】
【００７４】
１、３０ 露光ショット領域
２ａ、２ｂ、２ｃ、２ｄ、３１ 半導体集積回路領域
３ａ、３ｂ、３ｃ、３ｄ、１０ａ、１０ｂ、２０ａ、２０ｂ、２０ｃ、２０ｄ、２１ａ、２１ｂ、２１ｃ、２１ｄ、３３ ＴＥＧ
４ａ、４ｂ、４ｃ、４ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄ、３４ アクセサリ領域
５ａ、５ｂ、３５、３６ 半導体集積回路領域のパッド電極
６、１２、１３、１４、２２、３８ ＴＥＧのパッド電極
７、１５、４０ プローブカードの開口
８ａ、８ｂ、９、１６ａ、１６ｂ、１７ａ、１７ｂ、４１ａ、４１ｂ、４１ｃ プローブ針
３２ 集積回路本体領域
３７ 検査に使用しない半導体集積回路領域のパッド電極
【特許請求の範囲】
【請求項１】
半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第１パッド電極を有する回路領域と、
前記回路領域に隣接するスクライブエリアに、前記一方向に沿う方向に延びるように列をなして配列された複数の第２パッド電極と、が基板上に形成され、
前記第１パッド電極のそれぞれと前記第２パッド電極のそれぞれは、前記一方向と直交する方向に互いに対向しない位置に形成されていることを特徴とする半導体装置。
【請求項２】
前記回路領域に隣接すると共に前記複数の第２パッド電極が配列されたスクライブエリアに直交する方向に延びるスクライブエリアに、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第１パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用しない複数の第２パッド電極とを有する回路領域と、
前記回路領域に隣接するスクライブエリアに、一方向に延びる列をなして配列された複数の第３パッド電極と、が基板上に形成され、
前記第３パッド電極は、前記第２パッド電極に対向し、且つ前記第１パッド電極とは対向しない位置に形成されていることを特徴とする半導体装置。
【請求項４】
前記複数の第２パッド電極は前記一方向に沿う方向に延びる列をなして連続的に配列され、前記第３パッド電極の列は前記第２パッド電極の列と対向していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記テスト回路はＢＩＳＴ用回路を含み、前記第１パッド電極は、前記ＢＩＳＴ用回路を駆動するためのパッド電極を含むことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記回路領域に隣接するスクライブエリアに、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第１パッド電極を有する回路領域と、
前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、前記一方向に沿う方向に延びるように列をなして配列され、それぞれが、前記第１パッド電極のそれぞれと、前記一方向と直交する方向には対向しないように配置された複数の第２パッド電極とを有して、前記回路領域に隣接するスクライブエリアに設けられたＴＥＧと、が形成された基板を準備する工程と、
前記基板上の前記第１パッド電極と前記第２パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記ＴＥＧの測定を行う検査工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記回路領域および前記ＴＥＧからなる複数の組の前記第１パッド電極および前記第２パッド電極にプローブ針を接触させて前記複数の組それぞれの前記回路領域が有する前記半導体集積回路の検査および前記複数の組それぞれの前記ＴＥＧの測定を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
所定数の前記回路領域が前記一方向に沿う方向に配列され、１つの前記ＴＥＧが、前記スクライブエリアの前記所定数の回路領域に隣接する領域に亘って延びるように設けられ、
前記検査工程は、前記所定数の回路領域に形成された前記第１パッド電極と前記１つのＴＥＧの前記第２パッド電極とにプローブ針を接触させて、前記所定数の回路領域のそれぞれが有する前記半導体集積回路の検査および前記１つのＴＥＧの測定を行う工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記所定数の回路領域のそれぞれを前記一方向に沿う方向に分離するスクライブエリアと、前記ＴＥＧが設けられた前記スクライブエリアとの交差部に前記第２パッド電極が形成されていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第１パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時には使用しない複数の第２パッド電極とを有する回路領域と、
前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、一方向に延びるように列をなして配列され、それぞれが、前記第２パッド電極と対向すると共に、前記第１パッド電極とは対向しないように配置された複数の第３パッド電極とを有して、且つ前記回路領域に隣接するスクライブエリアに設けられたＴＥＧと、が形成された基板を準備する工程と、
前記基板上の前記第１パッド電極と前記第３パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記ＴＥＧの測定を行う検査工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体集積回路の検査は、前記テスト回路を駆動させて行う検査を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記テスト回路はＢＩＳＴ用回路を含み、前記第１パッド電極は、前記ＢＩＳＴ用回路を駆動するためのパッド電極を含むことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記半導体集積回路の検査および前記ＴＥＧの測定を同時に行うことを特徴とする請求項７〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１】
半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第１パッド電極を有する回路領域と、
前記回路領域に隣接するスクライブエリアに、前記一方向に沿う方向に延びるように列をなして配列された複数の第２パッド電極と、が基板上に形成され、
前記第１パッド電極のそれぞれと前記第２パッド電極のそれぞれは、前記一方向と直交する方向に互いに対向しない位置に形成されていることを特徴とする半導体装置。
【請求項２】
前記回路領域に隣接すると共に前記複数の第２パッド電極が配列されたスクライブエリアに直交する方向に延びるスクライブエリアに、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第１パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用しない複数の第２パッド電極とを有する回路領域と、
前記回路領域に隣接するスクライブエリアに、一方向に延びる列をなして配列された複数の第３パッド電極と、が基板上に形成され、
前記第３パッド電極は、前記第２パッド電極に対向し、且つ前記第１パッド電極とは対向しない位置に形成されていることを特徴とする半導体装置。
【請求項４】
前記複数の第２パッド電極は前記一方向に沿う方向に延びる列をなして連続的に配列され、前記第３パッド電極の列は前記第２パッド電極の列と対向していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記テスト回路はＢＩＳＴ用回路を含み、前記第１パッド電極は、前記ＢＩＳＴ用回路を駆動するためのパッド電極を含むことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記回路領域に隣接するスクライブエリアに、電気的特性測定以外の方法で前記半導体集積回路の製造プロセスを評価するテストパターンを含むアクセサリ領域が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
半導体集積回路、および一方向に延びる列をなして配列されると共に前記半導体集積回路と電気的に接続された複数の第１パッド電極を有する回路領域と、
前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、前記一方向に沿う方向に延びるように列をなして配列され、それぞれが、前記第１パッド電極のそれぞれと、前記一方向と直交する方向には対向しないように配置された複数の第２パッド電極とを有して、前記回路領域に隣接するスクライブエリアに設けられたＴＥＧと、が形成された基板を準備する工程と、
前記基板上の前記第１パッド電極と前記第２パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記ＴＥＧの測定を行う検査工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記回路領域および前記ＴＥＧからなる複数の組の前記第１パッド電極および前記第２パッド電極にプローブ針を接触させて前記複数の組それぞれの前記回路領域が有する前記半導体集積回路の検査および前記複数の組それぞれの前記ＴＥＧの測定を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
所定数の前記回路領域が前記一方向に沿う方向に配列され、１つの前記ＴＥＧが、前記スクライブエリアの前記所定数の回路領域に隣接する領域に亘って延びるように設けられ、
前記検査工程は、前記所定数の回路領域に形成された前記第１パッド電極と前記１つのＴＥＧの前記第２パッド電極とにプローブ針を接触させて、前記所定数の回路領域のそれぞれが有する前記半導体集積回路の検査および前記１つのＴＥＧの測定を行う工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記所定数の回路領域のそれぞれを前記一方向に沿う方向に分離するスクライブエリアと、前記ＴＥＧが設けられた前記スクライブエリアとの交差部に前記第２パッド電極が形成されていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体集積回路と、前記半導体集積回路の特性の検査を行うテスト回路と、前記半導体集積回路または前記テスト回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時に使用する複数の第１パッド電極と、前記半導体集積回路に電気的に接続され、前記半導体集積回路の特性の検査を行う時には使用しない複数の第２パッド電極とを有する回路領域と、
前記半導体集積回路の製造に関する評価を行うためのテスト素子と、前記テスト素子に電気的に接続され、一方向に延びるように列をなして配列され、それぞれが、前記第２パッド電極と対向すると共に、前記第１パッド電極とは対向しないように配置された複数の第３パッド電極とを有して、且つ前記回路領域に隣接するスクライブエリアに設けられたＴＥＧと、が形成された基板を準備する工程と、
前記基板上の前記第１パッド電極と前記第３パッド電極とにプローブ針を接触させて、前記半導体集積回路の検査および前記ＴＥＧの測定を行う検査工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体集積回路の検査は、前記テスト回路を駆動させて行う検査を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記テスト回路はＢＩＳＴ用回路を含み、前記第１パッド電極は、前記ＢＩＳＴ用回路を駆動するためのパッド電極を含むことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記半導体集積回路の検査および前記ＴＥＧの測定を同時に行うことを特徴とする請求項７〜１３のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２３２７８（Ｐ２０１２−２３２７８Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１６１５６５（Ｐ２０１０−１６１５６５）
【出願日】平成２２年７月１６日（２０１０．７．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１６日（２０１０．７．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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