【課題】差動伝送方式を採用した半導体装置の試験で行われるＴＤＲタイミング測定の校正精度の低減を抑制すること。
【解決手段】複数のプローブ針を有し、プローブ針を半導体装置の電極パッドと接続させて所定の試験を行うためのプローブカードであって、互いに異なる電極パッドＰ１及びＰ２に接続するよう配置され、対となっている差動信号入力用の第１及び第２のプローブ針１ａ及び２ａと、互いに異なる電極パッドＰ１及びＰ２に接続するよう配置された第３及び第４のプローブ針１ｂ乃至２ｂ´と、第３及び第４のプローブ針１ｂ乃至２ｂ´各々と接続して、第３及び第４のプローブ針１ｂ乃至２ｂ´を導通させる配線３及び抵抗部材ＲＴと、を有し、第３及び第４のプローブ針１ｂ乃至２ｂ´、配線３及び抵抗部材ＲＴは電気的にフローティングな状態となっている。 （もっと読む）

【課題】チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができる、半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、内部回路と、内部回路と電気的に接続されるとともに、検査装置に接続された複数の探針がそれぞれ接触する複数のパッドを備える。少なくとも２つのパッド２ａ、２ｂの間に、当該２つのパッド２ａ、２ｂを電気的に接続するとともに、所定の電流を印加することにより、恒久的に、電気的に切断されるヒューズ素子４が設けられる。パッド２ａ、２ｂの間の抵抗値を測定することで、針ずれの有無を検知することができる。その後、ヒューズ素子を切断し、内部回路の検査が実施される。 （もっと読む）

【課題】パッケージ内部の半導体チップが、ＢＧＡ基板に接触しているか否かを、簡単に把握することが可能技術を提供する。
【解決手段】半導体チップ（２）は、回路接続用電極（４）と、回路から独立に設けられた第１検査用電極（１１）と、第１検査用電極（１１）に短絡された第２検査用電極（１２）とを備える。基板（３）は、回路接続用電極（４）に対応する位置に配置される回路接続用基板側電極（５）と、第１検査用電極（１１）に対応する位置に配置される第１検査用基板側電極（２１）と、第２検査用電極（１２）に対応する位置に配置される第２検査用基板側電極（２２）とを備える。第２検査用電極（１２）は、半導体チップ（２）と基板（３）とが正常に接続されるとき、第２検査用基板側電極（２２）と電気的に絶縁する位置に配置される。 （もっと読む）

【課題】半導体装置の製造工程の増大を抑制しつつ、パッドの針跡を容易に確認できるようにする。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に形成された回路素子と、半導体基板１上に形成され、回路素子と電気的に接続されたパッド（接続パッド４）と、を有している。パッドは、平面視において、導体が存在する実体パターン４１と、前記導体が存在しない開口パターン４２と、を含む所定のパターン形状に形成されている。 （もっと読む）

【課題】複数のコアチップが積層された半導体装置において、各コアチップにそれぞれ任意のイネーブル信号を供給するために必要な貫通電極の数を削減する。
【解決手段】インターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７が積層されており、複数のコアチップＣＣ０〜ＣＣ７は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦに共通接続されており、インターフェースチップＩＦは、貫通電極ＴＳＶ１を介して複数のコアチップＣＣ０〜ＣＣ７にイネーブル信号ＴＬＳＥをシリアルに供給し、複数のコアチップＣＣ０〜ＣＣ７は、イネーブル信号ＴＬＳＥを構成する複数ビットのうち当該コアチップに割り当てられたチップ識別情報に対応するビットの論理レベルに基づいて活性化される。本発明によれば、イネーブル信号を供給するために必要な貫通電極の数を削減することが可能となる。 （もっと読む）

【課題】半導体装置の小型化を図りつつ、正確な故障箇所の位置の特定を可能とする。
【解決手段】半導体基板１０の他面に溝部を形成する工程と、部品２０と溝部の位置関係を示すレイアウトデータを取得する工程と、部品２０に電圧を印加することにより、部品２０の故障箇所５０を発光させるとともに、故障箇所５０からの発光を溝部の内部へ伝播させる工程と、故障箇所５０からの発光により生じる第１の発光部の位置、および故障箇所５０からの発光が溝部の内部を伝播することによって生じる第２の発光部の位置を他面側から検出する工程と、第１の発光部の位置および第２の発光部の位置から、溝部の位置を推定する工程と、推定した溝部の位置に対する第１の発光部の相対位置と、レイアウトデータにおける溝部の位置とを用いて、故障箇所を特定する工程と、を備える。 （もっと読む）

【課題】ウェハテストを必要とする半導体装置を縮小化を可能にすること。
【解決手段】半導体装置は、ボンディングパッドと、ボンディングパッドに電気的に接続されたボンディングワイヤと、ボンディングワイヤがボンディングパッドに接続される前のウェハ状態において電気的特性が試験される被試験回路と、被試験回路の試験のための端子となると共に、ボンディングパッドに隣接して配置され、ボンディングワイヤと接触している試験用パッドと、被試験回路の試験時に試験用パッドと被試験回路とを電気的に接続する試験用配線と、被試験回路の試験後に被試験回路と試験用パッドとの電気的接続を遮断する遮断機構と、を備える。 （もっと読む）

【課題】工程数を増やさずに、安価な装置を用いてプロ―ビング位置の目視観察を可能にする。
【解決手段】本発明の半導体装置は、多層配線層（図示せず）と、多層配線層の最上層に形成され、ボンディング領域Ｐ１と試験用プローブ接触領域Ｐ２とを含むボンディングパッド２００を有する。ボンディングパッド２００には、ボンディング領域Ｐ１と試験用プローブ接触領域Ｐ２との境界を表す凹部２０２が形成されている。 （もっと読む）

【課題】 半導体基板上に形成された半導体集積回路の、特にプローブ検査時間を短縮することができる検査工程を提供する。
【解決手段】 検査対象となる半導体基板には、半導体集積回路本体を含む回路領域２ａと、それに隣接するスクライブエリアにＴＥＧ３ａが形成され、回路領域２ａには第１パッド電極５ａ、５ｂの列が、またＴＥＧ３ａには第２パッド電極６の列が設けられる。ここでＴＥＧ３ａに隣接している方の第１パッド電極５ａが第２のパッド電極６に対向しないように配置される。このような状態の第１パッド電極５ａ、５ｂおよび第２パッド電極６にプローブ針８ａ、８ｂ、９を接触させて半導体集積回路の検査とＴＥＧの測定とを同時に行う。 （もっと読む）

【課題】複数段のトランジスタで構成されるモジュールの段間のＳパラメータが測定可能な段間プローブ用パターン構造、段間測定方法、およびマルチチップモジュール高周波回路を提供する。
【解決手段】誘電体基板と、誘電体基板の第１表面上に配置された第１信号伝送線路と、誘電体基板の第１表面上に前記第１信号伝送線路に隣接して配置された一対の第１接地端子電極と、第１接地端子電極の下部に配置された第１ＶＩＡホールと、誘電体基板の第１表面と反対側の第２表面に配置され、第１接地端子電極に対して第１ＶＩＡホールを介して接続された裏面接地電極とを備える。第１信号伝送線路には高周波プローブの信号端子が接続可能であり、一対の第１接地端子電極には、高周波プローブの一対の接地端子が接続可能である。 （もっと読む）

【課題】ウエハレベルパッケージにチップの欠けや樹脂の剥がれ等の欠陥があるかどうかを電気的に検出する。
【解決手段】外周配線１４は、回路領域１１とパッド電極Ｐ１〜Ｐ８の外の半導体基板１０の４辺の外周に沿って配置されている。外周配線１４は、パッド電極Ｐ１〜Ｐ８と同層又は上層の金属配線、もしくはポリシリコン配線により、半導体基板１０上に形成される。外周配線１４の第１の端に電源電位Ｖｃｃが印加され、外周配線１４の第２の端は抵抗Ｒ２を介して接地電位（Ｖｓｓ）が印加されている。検出回路１５は、外周配線１４と抵抗Ｒ２の接続点Ｎ１に接続され、該接続点Ｎ１の電位に基づいて、異常検出信号ＥＲＲＦＬＧを発生するように構成されている。 （もっと読む）

【課題】半導体装置のプローブ試験で、プローブ針の数を必要最小限にすることと、半導体装置への電力供給マージンを提供する。
【解決手段】内部回路に電源を供給する隣り合う第１の電源パッド電極２１及び第２の電源パッド電極２２と、内部回路にグランドを供給する隣り合う第１のグランドパッド電極２３及び第２のグランドパッド電極２４と、前記第１及び第２の電源パッド電極のうち、一方の電源パッド電極はプローブ針４によって接続されていると共に、前記第１及び第２のグランドパッド電極のうち、一方のグランドパッド電極はプローブ針４によって接続されており、前記第１の電源パッド電極と前記第２の電源パッド電極はメタル配線１０によって接続されて、同様に前記第１のグランドパッド電極と前記第２のグランドパッド電極はメタル配線１０によって接続されていることを特徴とする。 （もっと読む）

【課題】検査に用いるプローブの耐久性を向上できる半導体装置を提供する。
【解決手段】ウエハーのスクライブ線１５０上に配置された第１チェック素子１を具備する。第１チェック素子１は、第１配線絶縁膜５と、第１配線絶縁膜５の第１開口部に配置された第１チェック素子パッド１０とを備える。第１チェック素子パッド１０は、導電性の第１パッドメタル部１２と、矩形の平面形状を有する絶縁性の第１ダミー部１３とを含む。第１ダミー部１３の平面形状は、スクライブ線１５０の長手方向と垂直な２つの第１長辺と、第１チェック素子パッド１０の外周部近傍に配置される２つの第１短辺とを含む。 （もっと読む）

【課題】半導体装置の検査装置においては、非接触通信に適した構成を得ることが困難で、かつ高い信頼性を得ることが困難である。
【解決手段】本発明の半導体装置の検査用素子は、基材と、基材上に配置され検査回路と非接触結合回路を備えた回路層を有する検査回路基板と、検査回路基板との一の主面に接続され貫通電極を備えた支持基板とを有する。 （もっと読む）

【課題】半導体装置の検査をより容易にすること。
【解決手段】半導体チップ１と、半導体チップ１を封止するモールド樹脂３とを備えている。半導体チップ１は、複数の回路素子と、その複数の回路素子を電気的に接続する複数の配線とを備えている。モールド樹脂３は、その複数の配線のうちの１つの配線に電気的に接続される端子８−ｉを露出させる開口部１４−ｉが形成されている。開口部１４−ｉの口の径１８は、端子８−ｉの径１７より大きい。このような装置１０は、平坦な面にこのような端子が形成される他の装置に比較して、プローブを開口部１４−ｉに挿入することによりそのプローブをより容易に端子８−ｉに接触させることができ、より容易に検査されることができる。 （もっと読む）

【課題】一部のデータ入出力端子のみを用いて内蔵された複数の半導体チップを並列にテストすることのできる半導体装置を提供する。
【解決手段】複数の第１データ入出力端子と接続され、第１のテスト回路と、第１の記憶部とを有し、テスト動作時には、第１の記憶部から出力されるデータに応じて第１のテスト回路で第１のテスト結果を生成する第１の半導体チップと、複数の第２データ入出力端子と接続され、第２及び第３のテスト回路と、第２の記憶部とを有し、テスト動作時には、第２の記憶部から出力されるデータに応じて第２のテスト回路で第２のテスト結果を生成し、第２のテスト結果と第１の半導体チップの第１のテスト回路から供給される第１のテスト結果とに応じて第３のテスト回路で第３のテスト結果を生成し、第３のテスト結果を所定の第２データ入出力端子に出力する第２の半導体チップと、を備える。 （もっと読む）

【課題】データ入出力パッドとテストパッド間の経路や当該経路途中の回路の不良を検出することを可能とする方法を提供する。
【解決手段】半導体装置のテストのためのテストパッド（第２パッド２２）と内部回路２３との接続経路に、データ入出力のためのマイクロバンプパッド（第１パッド２１）が配置されている。このため、前記第２パッド２２を用いたテスト時に、前記内部回路２３までの全経路の段線不良、回路不良が検出できる。 （もっと読む）

【課題】 金リボンなどの金属リボンを接続する平坦度の良い外部接続用端子を備え、加えて評価用リードも備える電子部品用パッケージを得る。
【解決手段】 セラミックベースと、前記セラミックベースの内側に設けられ、内部に電子部品が収納され、カバーで封止されたキャビティと、前記キャビティより外側へ突出した前記セラミックベースの上面に形成され、前記電子部品と接続された電極と、前記電極にろう付けされた評価用リードと、前記電極に接続され、前記電極に併置された導体パターンで形成された外部接続用端子とで構成する。 （もっと読む）

【課題】中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる半導体装置およびその製造方法を提供する。
【解決手段】多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 （もっと読む）