半導体装置及びそのテスト方法
【課題】複数のコアチップが積層された半導体装置において、各コアチップにそれぞれ任意のイネーブル信号を供給するために必要な貫通電極の数を削減する。
【解決手段】インターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７が積層されており、複数のコアチップＣＣ０〜ＣＣ７は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦに共通接続されており、インターフェースチップＩＦは、貫通電極ＴＳＶ１を介して複数のコアチップＣＣ０〜ＣＣ７にイネーブル信号ＴＬＳＥをシリアルに供給し、複数のコアチップＣＣ０〜ＣＣ７は、イネーブル信号ＴＬＳＥを構成する複数ビットのうち当該コアチップに割り当てられたチップ識別情報に対応するビットの論理レベルに基づいて活性化される。本発明によれば、イネーブル信号を供給するために必要な貫通電極の数を削減することが可能となる。
【解決手段】インターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７が積層されており、複数のコアチップＣＣ０〜ＣＣ７は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦに共通接続されており、インターフェースチップＩＦは、貫通電極ＴＳＶ１を介して複数のコアチップＣＣ０〜ＣＣ７にイネーブル信号ＴＬＳＥをシリアルに供給し、複数のコアチップＣＣ０〜ＣＣ７は、イネーブル信号ＴＬＳＥを構成する複数ビットのうち当該コアチップに割り当てられたチップ識別情報に対応するビットの論理レベルに基づいて活性化される。本発明によれば、イネーブル信号を供給するために必要な貫通電極の数を削減することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそのテスト方法に関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすために１つのメモリチップの記憶容量を増加させようとすると、従来以上の微細加工が必要になって歩留まりが確保できないため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている（特許文献１参照）。しかしながら、マルチチップパッケージにて用いられるメモリチップは、単体で動作する通常のメモリチップであることから、各メモリチップには外部とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、１チップ当たりの記憶容量を大幅に増大させることは困難である。
【０００３】
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
【０００４】
このような問題を解決する方法として、複数のメモリチップからフロントエンド部を切り離して１つのインターフェースチップにまとめ、これらを積層することによって一つの半導体装置を構成する方法が提案されている（特許文献２，３参照）。この方法によれば、メモリチップ（以下、フロントエンド部を切り離したメモリチップを「コアチップ」という。）については、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たりの記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
【０００５】
なお、半導体装置のテスト方法として、メモリセルアレイから読み出された複数のテストデータを圧縮し、得られたテスト結果信号を外部に出力する「並列テスト」が知られている（特許文献４参照）。並列テストを行うことで、テスト時間を短縮できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３０５２８３号公報
【特許文献２】特開２００７−１５７２６６号公報
【特許文献３】特開２００６−３１３６０７号公報
【特許文献４】特開平１１−３３９４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のマルチチップパッケージや、複数のコアチップとインターフェースチップからなる半導体装置には、テストに要する時間が長くなってしまうという問題があった。以下、後者の場合を例に挙げて詳しく説明する。
【０００８】
複数のコアチップとインターフェースチップからなる半導体装置では、各コアチップのデータ端子は、貫通電極を介してインターフェースチップに共通接続される。テスト結果信号もデータの一種として出力されるため、上記貫通電極を介してインターフェースチップに供給され、インターフェースチップを介して外部に出力される。このため、データ端子からテスト結果信号を出力させる方式では、複数のコアチップから同時にテスト結果信号を出力することはできない。この場合、テスト結果信号を各コアチップから順次出力する必要があり、その分、テストに要する時間が長くなっていた。
【０００９】
したがって、上記従来のマルチチップパッケージや、複数のコアチップとインターフェースチップからなる半導体装置のテストに要する時間の短縮が望まれている。
【課題を解決するための手段】
【００１０】
本発明者は、複数のコアチップとインターフェースチップが積層された半導体装置に対する並列テストを高速に行う方法として、各コアチップから出力されるテスト結果信号をメモリチップごとに異なる貫通電極に出力する方式を提案した。この方式によれば、複数のコアチップに対して同時に並列テストを行うことができるため、テスト時間を短縮することが可能となる。
【００１１】
ここで、並列テストの対象とする１又は２以上の任意のコアチップを選択可能とするためには、メモリチップごとに異なる貫通電極を用いてイネーブル信号を各コアチップに供給すればよい。しかしながら、この場合、イネーブル信号を各コアチップに供給するための貫通電極の数として、最低でもコアチップの枚数分が必要となる。しかも、ディセーブル信号を各コアチップに供給する必要がある場合、イネーブル信号及びディセーブル信号を供給するための貫通電極の数はコアチップの枚数の２倍となり、さらに、断線などの発生を考慮して２以上の貫通電極を並列に使用する場合には、必要となる貫通電極の数はさらに増大する。
【００１２】
本発明者は、各コアチップにそれぞれ任意のイネーブル信号を供給するために必要な貫通電極の数を削減すべく、鋭意検討を重ねた結果、本発明を完成させた。
【００１３】
すなわち、本発明の一側面による半導体装置は、それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記インターフェースチップと前記複数のコアチップは積層されており、前記複数のコアチップは、第１の貫通電極を介して前記インターフェースチップに共通接続されており、前記インターフェースチップは、前記第１の貫通電極を介して前記複数のコアチップに複数ビットからなるイネーブル信号をシリアルに供給し、前記複数のコアチップは、前記イネーブル信号を構成する複数ビットのうち前記チップ識別情報に対応するビットの論理レベルに基づいて活性化されることを特徴とする。
【００１４】
本発明の他の側面による半導体装置は、それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記インターフェースチップと前記複数のコアチップは積層されており、前記複数のコアチップは、第１の貫通電極を介して前記インターフェースチップに共通接続されるとともに、第４の貫通電極を介して前記インターフェースチップにそれぞれ個別に接続されており、前記インターフェースチップは、前記第１の貫通電極を介して前記複数のコアチップにイネーブル信号を供給し、前記複数のコアチップは、前記イネーブル信号と前記チップ識別情報とを比較することによって選択的に活性化され、前記複数のコアチップのうち、前記イネーブル信号によって活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮してテスト結果信号を生成し、前記第４の貫通電極を介してそれぞれ対応するテスト結果信号を前記インターフェースチップに供給することを特徴とする。
【００１５】
本発明の一側面による半導体装置のテスト方法は、それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記インターフェースチップと前記複数のコアチップが積層されている半導体装置のテスト方法であって、前記複数のコアチップに設けられ、前記インターフェースチップに共通接続された第１の貫通電極を介して、前記インターフェースチップから前記複数のコアチップに複数ビットからなるイネーブル信号をシリアルに供給し、前記イネーブル信号を構成する複数ビットのうち、前記チップ識別情報に対応するビットの論理レベルを前記複数のコアチップにおいてそれぞれ判定し、判定の結果に基づいて活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮してテスト結果信号を生成し、前記複数のコアチップに設けられ、前記インターフェースチップに個別に接続された第４の貫通電極を介して、前記テスト結果信号を前記インターフェースチップに供給することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、各コアチップに割り当てられたチップ識別情報を参照していることから、各コアチップに共通に供給されるイネーブル信号を任意のコアチップにて有効とすることができる。これにより、イネーブル信号を供給するために必要な貫通電極の数を削減することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の好ましい第１の実施形態による半導体装置の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極の種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極の構造を示す断面図である。
【図４】本発明の好ましい実施形態による半導体装置の回路構成を示すブロック図である。
【図５】コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。
【図６】Ｉ／Ｏ構成に応じたアドレスの割り当てを説明するための表である。
【図７】テストモードレジスタ６６の主要部の回路構成を示すブロック図である。
【図８】判定論理部５００のブロック図である。
【図９】シリアルパラレル変換回路５１０の回路図である。
【図１０】層イネーブル判定回路５２０の回路図である。
【図１１】判定論理部５００の動作を説明するためのタイミング図である。
【図１２】コアチップ内のテスト回路とインターフェースチップ内のテスト回路とを接続する貫通電極群（スパイラル接続された貫通電極群）を含む断面の模式図である。
【図１３】コアチップ内のテスト回路の機能ブロックを示す略ブロック図である。
【図１４】コアチップ内のテスト回路の比較回路部の一例を示す略ブロック図である。
【図１５】コアチップ内のテスト回路のテスト出力制御部の一例を示す略ブロック図である。
【図１６】コアチップ内のテスト回路のテスト出力制御部の他の一例を示す略ブロック図である。
【図１７】インターフェースチップ内のテスト回路の機能ブロックを示す略ブロック図である。
【図１８】インターフェースチップ内のテスト回路のテスト出力制御部の一例を示す略ブロック図である。
【図１９】組み立て後試験の処理フローを示す図である。
【図２０】本発明の好ましい実施形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１９】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００２０】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００２１】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。インターフェースチップＩＦは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップＣＣ０〜ＣＣ７は、インターフェースチップＩＦとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップＣＣ０〜ＣＣ７のそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップＩＦからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００２２】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００２３】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極１０１をスルーホール電極１０２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層１０３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００２４】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）１０４及びリードフレーム１０５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル１０６で充填され、またその周囲は封止樹脂１０７によって覆われている。これにより、各チップが物理的に保護される。
【００２５】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線（電流パス）が構成されている。このような貫通電極ＴＳＶの接続形態を「ストレート接続」という。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２６】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２７】
さらに他の一部の貫通電極ＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。このような貫通電極ＴＳＶの接続形態を「スパイラル接続」といい、後ほどより詳しく説明する。スパイラル接続を行うことにより、各コアチップに設けられた内部回路６は互いに異なる電流パスを通じてインターフェースチップＩＦと接続されることになるので、インターフェースチップＩＦから各コアチップに対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報やテスト層活性化信号ＴＬＳＥ、テスト回路６７が出力する層テスト結果信号などが挙げられる。
【００２８】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶには、図２（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２９】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００３０】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板９０及びその表面の層間絶縁膜９１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング９２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング９２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００３１】
シリコン基板９０の裏面側における貫通電極ＴＳＶ１の端部９３は、裏面バンプ９４で覆われている。裏面バンプ９４は、下層のコアチップに設けられた表面バンプ９５と接する電極である。表面バンプ９５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部９６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ９５と裏面バンプ９４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３２】
図４は、半導体装置１０の回路構成を示すブロック図である。
【００３３】
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３４】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００３５】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３６】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００３７】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ／コントロールロジック３２に供給される。コマンドデコーダ／コントロールロジック３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３８】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００３９】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ／コントロールロジック３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００４０】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ／コントロールロジック３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００４１】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００４２】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を半分（３２個）に削減しても構わない。
【００４３】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００４４】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００４５】
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００４６】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００４７】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００４８】
また、インターフェースチップＩＦにはテストモードレジスタ３４及びテスト回路３５が設けられている。テストモードレジスタ３４は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を用いて、各コアチップＣＣ０〜ＣＣ７に共通接続されている。これに対し、テスト回路３５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００４９】
テストモードレジスタ３４は、コマンドデコーダ／コントロールロジック３２及びモードレジスタ４２から、テストモード信号ＴＭ（ＩＦ）及びテスト層活性化信号ＴＬＡを受け取る。これらの信号は、コマンド信号及びアドレス信号としてコマンド端子１２ａ〜１２ｅ及びアドレス端子１３から入力されるものである。
【００５０】
テストモード信号ＴＭ（ＩＦ）は、並列テストモードセットを示すとともに、その並列テストがテスト結果を１ビットで出力するか複数ビットで出力するかを示す信号である。テストモードレジスタ３４は、テストモード信号ＴＭ（ＩＦ）に応じて各種のテスト制御用信号（オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦ）を生成し、テスト回路３５に供給する。テスト制御用信号の詳細については後述する。
【００５１】
テスト層活性化信号ＴＬＡは、並列テストの対象とするコアチップを指定する信号であり、１又は複数のコアチップを指定している。テストモードレジスタ３４は、テスト層活性化信号ＴＬＡに応じて、それぞれコアチップＣＣ０〜ＣＣ７に対応するイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤを生成する。これらイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤは、タイミング信号であるテストクロックＴＬＳＣＬＫとともに、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を通じて、各コアチップのテストモードレジスタ６６（後述）に出力される。イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫは、それぞれ１ビットの信号である。したがって、これらの信号をコアチップＣＣ０〜ＣＣ７に供給するための貫通電極ＴＳＶ１の数は、各コアチップ当たり３個で足りる。
【００５２】
テスト回路３５の詳細については後述する。
【００５３】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００５４】
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００５５】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００５６】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００５７】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、データアンプ５６や図示しないサブアンプを介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間は貫通電極ＴＳＶを介してパラレルに接続される。
【００５８】
コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。言い換えれば、コントロールロジック回路６３は、クロック信号、アドレス信号、コントロール信号に応じて、メモリセルアレイ５０へのリード／ライト動作を制御する回路である。
【００５９】
コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００６０】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプの貫通電極ＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００６１】
層アドレス発生回路４６には、貫通電極ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００６２】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００６３】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００６４】
また、コアチップＣＣ０〜ＣＣ７には、テストモードレジスタ６６及びテスト回路６７が設けられている。テストモードレジスタ６６は、モードレジスタ６４からテストモード信号ＴＭ（Ｃｏｒｅ）を受け取るとともに、貫通電極ＴＳＶ１を介してインターフェースチップＩＦからイネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫを受け取る。テストモード信号ＴＭ（Ｃｏｒｅ）は、アドレス信号としてアドレス端子１３から入力されるものであり、テストモード信号ＴＭ（ＩＦ）と同様、並列テストモードセットを示すとともに、テスト結果を１ビットで出力するか複数ビットで出力するかを示す信号である。テストモードレジスタ３４は、テストモード信号ＴＭ（Ｃｏｒｅ）に応じて各種のテスト制御用信号（オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰ）を生成し、テスト回路６７に供給する。テスト制御用信号の詳細については後述する。テストモード信号ＴＭ（Ｃｏｒｅ）は、各コアチップＣＣ０〜ＣＣ７において共通に活性化するが、イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫによって、テストモード信号ＴＭ（Ｃｏｒｅ）は任意のコアチップＣＣ０〜ＣＣ７において有効となる。テストモードレジスタ６６の詳細については後述する。
【００６５】
テスト回路６７は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３によりインターフェースチップＩＦ内のテスト回路３５に接続され、並列テスト時に、予めテスト対象の複数のメモリセルに書き込まれたテストデータをデータアンプ５６から取り出して比較する機能と、コアチップごとに異なる電流パス（複数の貫通電極ＴＳＶによって構成される貫通電極パス）を通じて比較結果（層テスト結果信号）を出力する機能とを有する。詳細は後述する。
【００６６】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００６７】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号やコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００６８】
テストパッドＴＰには、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６、テスト回路６７の出力データを取り出すためのテストパッドＴＰ７、テスト回路６７にウエハテストモードセットを示す信号ＰＷＢを入力するためのテストパッドＴＰ８などが含まれている。なお、テストパッドＴＰ７とテスト回路６７の間には、ウェハ試験用入出力バッファが設けられる。
【００６９】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００７０】
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【００７１】
図５は、コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。
【００７２】
図５に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して従属接続されている。層アドレス発生回路４６には、層アドレスレジスタ４６ａ、インクリメント回路４６ｂ、転送回路４６ｃが含まれている。
【００７３】
層アドレスレジスタ４６ａは、３ビットの層アドレス（チップ識別情報）ＬＩＤを保持するレジスタであり、図４に示すパワーオン検出回路７１によって電源の投入が検出されると、その値が最小値（０，０，０）に初期化される。そして、最上層のコアチップＣＣ０においては、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，０）をインクリメント回路４６ｂによってインクリメントした値（０，０，１）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ１に転送される。転送された層アドレスＬＩＤ（０，０，１）は、コアチップＣＣ１の層アドレスレジスタ４６ａに設定される。
【００７４】
コアチップＣＣ１においても、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，１）をインクリメント回路４６ｂによってインクリメントした値（０，１，０）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ２に転送される。
【００７５】
以下同様にして、インクリメントされた層アドレスＬＩＤが順次下層のコアチップに転送される。最終的に、最下層のコアチップＣＣ７の層アドレスレジスタ４６ａには、層アドレスＬＩＤとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＬＩＤが設定される。
【００７６】
また、層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップにおいては、転送回路４６ｃはインクリメントされた層アドレスＬＩＤではなく、インクリメントされていない層アドレスＬＩＤを下層のコアチップに転送する。これにより、層アドレスＬＩＤの割り付けにおいて不良チップはスキップされる。つまり、各コアチップＣＣ０〜ＣＣ７に割り当てられる層アドレスＬＩＤは固定的ではなく、不良チップ信号ＤＥＦに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスＬＩＤが割り当てられることになるが、不良チップにおいてはコントロールロジック回路６３の活性化が禁止されるため、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。
【００７７】
このようにして設定された層アドレスＬＩＤは、同じコアチップＣＣ０〜ＣＣ７内の層アドレス比較回路（チップ情報比較回路）４７に供給される。層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤ（チップ識別情報）と、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部（チップ選択情報）ＳＥＬとを比較する回路である。アドレス信号については、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、層アドレス比較回路４７によって一致が検出されるコアチップは１つだけとなる。
【００７８】
インターフェースチップＩＦより供給されるアドレス信号には、ロウアドレスとカラムアドレスが含まれており、ロウアドレス及びカラムアドレスの順にコアチップＣＣ０〜ＣＣ７に供給される。したがって、チップ選択情報ＳＥＬの全てがロウアドレスに含まれている場合には、層アドレス比較回路４７の比較動作はロウアドレスの入力時に完了することになる。これに対し、チップ選択情報ＳＥＬの一部がロウアドレスに含まれ、チップ選択情報ＳＥＬの残りの一部がカラムアドレスに含まれている場合には、層アドレス比較回路４７の比較動作はロウアドレスの入力時には完了せず、カラムアドレスが入力されてはじめて完了する。
【００７９】
アドレス信号のどの部分をチップ選択情報ＳＥＬとして用いるかは、Ｉ／Ｏ構成によって異なる。つまり、チップ選択情報ＳＥＬは固定的に決まるのではなく、Ｉ／Ｏ構成に応じて可変である。ここで、Ｉ／Ｏ構成とは、外部との間で同時に入出力する単位外部データのビット数の構成を指し、本実施形態では、１６ビット構成（ＤＱ０〜ＤＱ１５）、８ビット構成（ＤＱ０〜ＤＱ７）及び４ビット構成（ＤＱ０〜ＤＱ３）のいずれかを選択することができる。Ｉ／Ｏ構成の選択は、ヒューズ切断やボンディングオプションによって行うことができる。
【００８０】
図６は、Ｉ／Ｏ構成に応じたアドレスの割り当てを説明するための表である。
【００８１】
図６に示すように、１６ビット構成（１６ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９がカラムアドレスＹ０〜Ｙ９として用いられる。このうち、ロウアドレスＸ１３〜Ｘ１５は、チップ選択情報ＳＥＬの各ビットとして使用される。したがって、１６ビット構成（１６ＤＱ）に設定された場合には、ロウアドレスが入力された時点でチップ選択情報ＳＥＬが確定する。
【００８２】
これに対し、８ビット構成（８ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９，Ａ１１がカラムアドレスＹ０〜Ｙ９，Ｙ１１として用いられる。このうち、ロウアドレスＸ１４，Ｘ１５とカラムアドレスＹ１１がチップ選択情報ＳＥＬの各ビットとして使用される。さらに、４ビット構成（４ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９，Ａ１１，Ａ１３がカラムアドレスＹ０〜Ｙ９，Ｙ１１，Ｙ１３として用いられる。このうち、ロウアドレスＸ１４，Ｘ１５とカラムアドレスＹ１３がチップ選択情報ＳＥＬの各ビットとして使用される。したがって、８ビット構成（８ＤＱ）又は４ビット構成（４ＤＱ）に設定された場合には、ロウアドレスとカラムアドレスの両方が入力されないと、選択情報ＳＥＬは確定しない。
【００８３】
図５に戻って、層アドレスコントロール回路４５は選択されたＩ／Ｏ構成に応じ、アドレス信号のどの部分をチップ選択情報ＳＥＬとして用いるか、指定信号ＳＥＴによって指定する。指定信号ＳＥＴは、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７の層アドレス比較回路４７に共通に供給される。そして、層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤとインターフェースチップＩＦより供給されるチップ選択情報ＳＥＬとを比較し、これらが一致した場合に一致信号ＨＩＴを活性化させる。一致信号ＨＩＴは当該コアチップ内のコントロールロジック回路６３に供給される。コントロールロジック回路６３は一致信号ＨＩＴによって活性化され、ＴＳＶを介してインターフェースチップＩＦより供給される内部コマンドＩＣＭＤを有効とする。有効とされた内部コマンドのうち、内部ロウコマンドＩＲＣＭＤは図１に示したロウ制御回路６１に供給され、内部カラムコマンドＩＣＣＭＤは図１に示したカラム制御回路６２に供給される。これに対し、一致信号ＨＩＴが活性化していない場合、コントロールロジック回路６３は内部コマンドＩＣＭＤを無効とする。したがって、各コアチップＣＣ０〜ＣＣ７に共通に供給される内部コマンドＩＣＭＤは、コアチップＣＣ０〜ＣＣ７のいずれか一つにおいて有効とされる。
【００８４】
図７は、テストモードレジスタ６６の主要部の回路構成を示すブロック図である。
【００８５】
図７に示すように、各コアチップＣＣ０〜ＣＣ７に設けられたテストモードレジスタ６６には、判定論理部５００が含まれている。判定論理部５００には、当該コアチップの層アドレスＬＩＤ、イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫが供給される。上述の通り、層アドレスＬＩＤは各コアチップＣＣ０〜ＣＣ７に固有の値であることから、判定論理部５００に供給される層アドレスＬＩＤはコアチップ毎に相違する。これに対し、イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫは、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して供給されるため、各コアチップＣＣ０〜ＣＣ７において共通である。本明細書においては、イネーブル信号ＴＬＳＥを供給するための貫通電極を「第１の貫通電極」、テストクロックＴＬＳＣＬＫを供給するための貫通電極を「第２の貫通電極」、ディセーブル信号ＴＬＳＤを供給するための貫通電極を「第３の貫通電極」と呼ぶことがある。
【００８６】
判定論理部５００は、これらの入力信号に基づいて、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］（ｉは０〜７のコアチップ番号）及びディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］を生成する。これらイネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］及びディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］は、テストモード信号ＴＭ（Ｃｏｒｅ）とともにＮＡＮＤゲート回路５０１に入力される。ＮＡＮＤゲート回路５０１の出力であるヒット信号ＩＮ＿ＨＩＴＢ＿ＳＩＧ［ｉ］は、当該テストモードレジスタ６６の活性化信号であり、この信号がローレベルに活性化したコアチップＣＣ０〜ＣＣ７において並列テストが行われる。ヒット信号ＩＮ＿ＨＩＴＢ＿ＳＩＧ［ｉ］がハイレベルに非活性化しているコアチップＣＣ０〜ＣＣ７においては、並列テストは行われない。
【００８７】
図８は、判定論理部５００のブロック図である。
【００８８】
図８に示すように、判定論理部５００は、シリアルパラレル変換回路５１０と、層イネーブル判定回路５２０と、層ディセーブル判定回路５３０とを備えている。
【００８９】
シリアルパラレル変換回路５１０は、テストクロックＴＬＳＣＬＫに同期してシリアルに供給されるイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤをパラレル変換する回路である。パラレル変換されたイネーブル信号ＴＬＳＥは、８ビットのイネーブル信号ＴＬＳＥ［７：０］として層イネーブル判定回路５２０に供給され、パラレル変換されたディセーブル信号ＴＬＳＤは、８ビットのディセーブル信号ＴＬＳＤ［７：０］として層ディセーブル判定回路５３０に供給される。
【００９０】
層イネーブル判定回路５２０は、イネーブル信号ＴＬＳＥ［７：０］を構成するイネーブル信号ＴＬＳＥ［０］〜ＴＬＳＥ［７］のうち、当該コアチップＣＣ０〜ＣＣ７に割り当てられた層アドレス（チップ識別情報）ＬＩＤに対応するビットの論理レベルに基づいて、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］を生成する回路である。同様に、層ディセーブル判定回路５３０は、ディセーブル信号ＴＬＳＤ［７：０］を構成するディセーブル信号ＴＬＳＤ［０］〜ＴＬＳＤ［７］のうち、当該コアチップＣＣ０〜ＣＣ７に割り当てられた層アドレス（チップ識別情報）ＬＩＤに対応するビットの論理レベルに基づいて、ディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］を生成する回路である。
【００９１】
図９は、シリアルパラレル変換回路５１０の回路図である。
【００９２】
図９に示すように、シリアルパラレル変換回路５１０は、縦続接続された８ビットのシフトレジスタ５１１，５１２によって構成されている。シフトレジスタ５１１の初段ラッチ回路にはイネーブル信号ＴＬＳＥが供給され、テストクロックＴＬＳＣＬＫに同期して順次後段のラッチ回路にシフトされる。同様に、シフトレジスタ５１２の初段ラッチ回路にはディセーブル信号ＴＬＳＤが供給され、テストクロックＴＬＳＣＬＫに同期して順次後段のラッチ回路にシフトされる。シフトレジスタ５１１を構成する各ラッチ回路の出力はイネーブル信号ＴＬＳＥ［０］〜ＴＬＳＥ［７］として用いられ、シフトレジスタ５１２を構成する各ラッチ回路の出力はディセーブル信号ＴＬＳＤ［０］〜ＴＬＳＤ［７］として用いられる。かかる構成により、テストクロックＴＬＳＣＬＫに同期してシリアルに供給されるイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤは、シリアルパラレル変換回路５１０によってパラレルな信号に変換される。
【００９３】
図１０は、層イネーブル判定回路５２０の回路図である。
【００９４】
図１０に示すように、層イネーブル判定回路５２０は、層アドレスＬＩＤをデコードするデコーダ５２１と、デコーダ５２１の出力であるデコード信号の各ビットとイネーブル信号ＴＬＳＥ［０］〜ＴＬＳＥ［７］の対応する各ビットをそれぞれ受ける比較回路５２２と、比較回路５２２の出力に基づいてイネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］を生成するＮＡＮＤゲート回路５２３によって構成されている。
【００９５】
デコーダ５２１の出力であるデコード信号は、８ビットの信号である。そして、層アドレスＬＩＤがコアチップＣＣ０〜ＣＣ７ごとに相違していることから、８ビットのデコード信号のうち、コアチップＣＣ０〜ＣＣ７ごとに異なるビットがアクティブ（ハイレベル）となる。デコーダ５２１から出力されるデコード信号は比較回路５２２に供給され、デコード信号の各ビットと、イネーブル信号ＴＬＳＥ［０］〜ＴＬＳＥ［７］の対応する各ビットがＮＡＮＤゲート回路によって比較される。その結果、対応する２つのビットがいずれもハイレベルであれば、当該ＮＡＮＤゲート回路の出力はローレベルとなる。その結果、８入力のＮＡＮＤゲート回路５２３の出力であるイネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］がハイレベルに活性化する。ここで、デコーダ５２１の出力である８ビットのデコード信号は１ビットのみがハイレベルとなることから、比較回路５２２は、デコード信号の当該ビットに対応するイネーブル信号ＴＬＳＥ［ｉ］がハイレベルであるか否かを判定していることになる。
【００９６】
層ディセーブル判定回路５３０の回路図については、上述した層イネーブル判定回路５２０と同様の回路構成を有しているため、重複する説明は省略する。
【００９７】
図１１は、判定論理部５００の動作を説明するためのタイミング図である。
【００９８】
図１１に示す例では、テストクロックＴＬＳＣＬＫの０番目〜７番目のアクティブエッジがそれぞれコアチップＣＣ０〜ＣＣ７を指定するアクティブエッジとして用いられている。そして、０番目から３番目、６番目及び７番目のアクティブエッジに同期してイネーブル信号ＴＬＳＥが活性化しており、４番目から７番目のアクティブエッジに同期してディセーブル信号ＴＬＳＤが活性化している。
【００９９】
イネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤは、インターフェースチップＩＦからシリアルに各コアチップＣＣ０〜ＣＣ７に共通に供給され、シリアルパラレル変換回路５１０によってパラレル変換される。そして、層イネーブル判定回路５２０及び層ディセーブル判定回路５３０によって、各コアチップＣＣ０〜ＣＣ７に対応するビットのみが有効とされる。その結果、コアチップＣＣ０〜ＣＣ３、ＣＣ６及びＣＣ７においてイネーブルヒット信号Ｅｎ＿ＨＩＴが活性化するとともに、コアチップＣＣ４〜ＣＣ７においてディセーブルヒット信号Ｄｉｓ＿ＨＩＴが活性化する。
【０１００】
このようにして生成されるイネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］及びディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］は、図７に示すＮＡＮＤゲート回路５０１に供給される。尚、ディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］は、インバータによって反転された後にＮＡＮＤゲート回路５０１に供給される。これにより、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］が活性化しており、且つ、ディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］が非活性状態であることを条件として、ヒット信号ＩＮ＿ＨＩＴＢ＿ＳＩＧ［ｉ］が活性化する。これに対し、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］が非活性状態である場合や、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］及びディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］の両方が活性化している場合には、ヒット信号ＩＮ＿ＨＩＴＢ＿ＳＩＧ［ｉ］は非活性となる。
【０１０１】
したがって、図１１に示す例では、コアチップＣＣ０〜ＣＣ３が並列テストの対象となり、コアチップＣＣ４〜ＣＣ７は並列テストの対象とならない。このような選択は、シリアルに供給されるイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤに基づいて任意であり、任意の個数及び任意の組み合わせのコアチップを並列テストの対象とすることができる。
【０１０２】
そして、本実施形態においては、イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫの３ビットの信号をシリアルに供給することによって、並列テストの対象となるコアチップＣＣ０〜ＣＣ７の選択を行っていることから、必要となる貫通電極の数は３つで足りる。しかも、使用する第１〜第３の貫通電極は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１であることから、テスト時に使用しない貫通電極、例えば、データＤＱを送受信する一部の貫通電極を使用することができ、この場合は、専用の貫通電極を用意する必要がない。
【０１０３】
このように、本実施形態によれば、並列テストの対象となるコアチップＣＣ０〜ＣＣ７を選択するために必要な貫通電極の数を削減することが可能となる。
【０１０４】
以下、実際に並列テストを行うための各回路について説明する。
【０１０５】
図１２は、テスト回路３５とテスト回路６７とを接続する電流パスＣ０〜Ｃ７を構成する貫通電極ＴＳＶ群３を含む断面の模式図である。同図に示すように、この貫通電極ＴＳＶ群３には、各コアチップに設けられた並列テスト用貫通電極ＴＳＶＰＴｍ＜ｎ＞が含まれる。ただし、ｍ，ｎは０〜７の整数である。以下同様に、＜ｎ＞と付加することでコアチップＣＣｎに対応する構成であることを示す場合がある。本命最初においては、並列テスト用貫通電極ＴＳＶＰＴｍ＜ｎ＞を「第４の貫通電極」と呼ぶことがある。
【０１０６】
並列テスト用貫通電極ＴＳＶＰＴｍ＜ｎ＞は、ｍの値ごとに、平面視で互いに同一の位置に設けられる。また、各コアチップＣＣｎ内において、図１２の左側から順に並列テスト用貫通電極ＴＳＶＰＴ０＜ｎ＞〜貫通電極ＴＳＶＰＴ７＜ｎ＞の順で等間隔に並べられている。コアチップＣＣｎに設けられるテスト回路６７＜ｎ＞は、並列テスト用貫通電極ＴＳＶＰＴ０＜ｎ＞に接続される。
【０１０７】
コアチップＣＣ０に設けられた並列テスト用貫通電極ＴＳＶＰＴｍ＜０＞（ｍ＝０〜６）は、その直下に位置するコアチップＣＣ１に設けられた並列テスト用貫通電極ＴＳＶＰＴ（ｍ＋１）＜１＞と接続されている。並列テスト用貫通電極ＴＳＶＰＴ７＜０＞は、並列テスト用貫通電極ＴＳＶＰＴ０＜１＞と接続されている。コアチップＣＣ１〜ＣＣ６に設けられた並列テスト用貫通電極ＴＳＶＰＴｍ＜ｎ＞についても同様である。
【０１０８】
インターフェースチップＩＦは、並列テスト用貫通電極端子ＴＴＳＶＰＴ０〜７を備える。これら並列テスト用貫通電極端子ＴＴＳＶＰＴ０〜７はそれぞれ、コアチップＣＣ７に設けられた並列テスト用貫通電極ＴＳＶＰＴ０〜７＜７＞と接続されている。
【０１０９】
以上の接続をまとめると、並列テスト用貫通電極端子ＴＴＳＶＰＴ０、並列テスト用貫通電極ＴＳＶＰＴ０＜７＞、並列テスト用貫通電極ＴＳＶＰＴ７＜６＞、並列テスト用貫通電極ＴＳＶＰＴ６＜５＞、並列テスト用貫通電極ＴＳＶＰＴ５＜４＞、並列テスト用貫通電極ＴＳＶＰＴ４＜３＞、並列テスト用貫通電極ＴＳＶＰＴ３＜２＞、並列テスト用貫通電極ＴＳＶＰＴ２＜１＞、並列テスト用貫通電極ＴＳＶＰＴ１＜０＞が順次接続されており、これらにより電流パスＣ０が構成される。電流パスＣ０は、並列テスト用貫通電極ＴＳＶＰＴ０＜７＞を通じて、コアチップＣＣ７内のテスト回路６７＜７＞と接続する。他の電流パスＣ１〜Ｃ７も同様であり、電流パスＣ１〜Ｃ７はそれぞれ、並列テスト用貫通電極ＴＳＶＰＴ０＜１＞〜＜７＞を通じて、テスト回路６７＜６＞〜＜０＞と接続する。
【０１１０】
このように、テスト回路３５とテスト回路６７を接続する電流パスＣ０〜Ｃ７をスパイラル接続された貫通電極ＴＳＶ群を用いて構成したことにより、各コアチップのテスト回路６７は、互いに異なる電流パスからテストデータを出力することが可能になっている。したがって、各コアチップの層テスト結果信号を一斉に出力することができ、順次出力する場合に比べてテストに要する時間が短縮されている。加えて、スパイラル接続を採用したことで、各コアチップの構成を同一とすることが可能になっている。
【０１１１】
図１３は、テスト回路６７の機能ブロックを示す略ブロック図である。同図に示すように、テスト回路６７は、複数（ここでは８個）の比較回路部８０［０］〜［７］と、テスト出力制御部８１とを有している。
【０１１２】
各比較回路部８０には、予め特定された所定個のメモリセルに記憶されているテストデータがデータアンプ５６から供給されるとともに、テストモードレジスタ６６から並列テスト信号ＴＰＡＲＡＤＴが供給される。並列テスト信号ＴＰＡＲＡＤＴは並列テストの実施中である場合に活性状態となり、そうでない場合に非活性状態となる信号である。各比較回路部８０は、並列テスト信号ＴＰＡＲＡＤＴが活性状態である場合、メモリセルから読み出される複数のテストデータを１つの比較結果で置き換えることによりその情報量を圧縮し、最終的には所定のビット数のデータとして後段のテスト出力制御部８１に出力する機能部である。各比較回路部８０の出力は、並列テスト信号ＴＰＡＲＡＤＴが非活性状態である場合には、テストデータによらず所定値、例えば、ハイレベルとなる。
【０１１３】
図１４は、比較回路部８０の一例を示す略ブロック図である。同図に示すように、比較回路部８０は、データアンプ５６を介してメモリセルアレイから供給される複数のテストデータを、多段階で比較する。
【０１１４】
並列テストを行う際には、予めテスト対象のメモリセルに所定のテストデータパターンを書き込んでおく。ここでは、一例として、テストデータパターンはすべて同一データ（ハイ又はロー）のデータパターンであるとする。比較回路部８０は、Ｙ２，／Ｙ２比較部８２、Ｙ１，Ｙ０比較部８３、Ｙ１１，／Ｙ１１比較部８４、Ｘ１３，／Ｘ１３比較部８５を有し、これらの比較部によって４段の比較動作を行う。
【０１１５】
Ｙ２，／Ｙ２比較部８２は、予め特定された２つのメモリセルにそれぞれ記憶されているデータ（Ｄａｔａ１（Ｙ２）及びＤａｔａ２（／Ｙ２））を比較する。具体的には、カラムアドレスの所定のビット（Ｙ２）のみが異なるメモリセルにそれぞれ記憶されているデータ（Ｄａｔａ１（Ｙ２）及びＤａｔａ２（／Ｙ２））を比較する。Ｙ２，／Ｙ２比較部８２の具体的な構成は、図１４に示したように、それぞれＤａｔａ１（Ｙ２）及びＤａｔａ２（／Ｙ２）が供給されるＮＯＲ回路８２ａ及びＮＡＮＤ回路８２ｂと、並列テスト信号ＴＰＡＲＡＤＴが供給されるＮＯＴ回路８２ｃと、ＮＯＲ回路８２ａの出力及びＮＯＴ回路８２ｃの出力が供給されるＮＯＲ回路８２ｄと、ＮＡＮＤ回路８２ｂの出力及びＮＯＲ回路８２ｄの出力が供給されるＮＡＮＤ回路８２ｅとを有している。これらの回路の動作により、Ｙ２，／Ｙ２比較部８２の出力（ＮＡＮＤ回路８２ｅの出力）は、並列テスト信号ＴＰＡＲＡＤＴが活性化されており、かつＤａｔａ１（Ｙ２）とＤａｔａ２（／Ｙ２）とが異なる場合にのみ非活性化され、その他の場合に活性化される。
【０１１６】
それぞれのＹ２，／Ｙ２比較部８２の出力は、２段目のＹ１，Ｙ０比較部８３でカラムアドレスの所定のビット（Ｙ１、Ｙ０）が互いに異なるもの同士が比較され、それぞれのＹ１，Ｙ０比較部８３の出力は３段目のＹ１１，／Ｙ１１比較部８４でカラムアドレスの所定のビット（Ｙ１１）が互いに異なるもの同士が比較され、それぞれのＹ１１，／Ｙ１１比較回路の出力は４段目のＸ１３，／Ｘ１３比較部８でさらに比較され、最終的にＸ１３，／Ｘ１３比較部８の比較結果が比較回路部８０の出力ＴＲＤＡＴＡ［ｋ］（ｋ＝０〜６）となる。比較結果ＴＲＤＡＴＡは１ビットのデータである。
【０１１７】
比較回路部８０は、２つの１／２バンクに１つの割合で配置され、１枚のコアチップあたり８個設置される。
【０１１８】
図１３に戻る。テスト出力制御部８１には、各比較回路部８０［０］〜［７］から出力される比較結果ＴＲＤＡＴＡ［０］〜［７］（合計８ビットのデータ）の他、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰ、及びウエハテストモードセットを示す信号ＰＷＢが入力される。オンチップ比較テスト信号ＴＯＣＣは、例えば、バーンイン試験のようにテスト結果を１ビットで出力するようなテスト（１ビット出力テスト）の実施中に活性化状態となり、テスト結果を複数ビットで出力するようなテスト（複数ビット出力テスト）の実施中に非活性状態となる信号である。一方、多ビット出力並列テスト信号ＴＰＡＲＡＰは、１ビット出力テストの実施中に非活性状態となり、複数ビット出力テストの実施中に活性状態となる信号である。信号ＰＷＢは、各コアチップのウェハ試験を行う場合に活性状態となり、組み立て後試験を行う場合に非活性状態となる信号である。
【０１１９】
テスト出力制御部８１は、信号ＰＷＢが活性状態（ウェハ試験）である場合、比較回路部８０［０］〜［７］の比較結果ＴＲＤＡＴＡ［０］〜［７］に基づいて層テスト結果信号ＴＤＲＤ［０］〜［７］を生成する。このとき、オンチップ比較テスト信号ＴＯＣＣが非活性状態（複数ビット出力テスト）であり、かつ多ビット出力並列テスト信号ＴＰＡＲＡＰが活性状態（複数ビット出力テスト）であれば、テスト出力制御部８１は、比較結果ＴＲＤＡＴＡ［０］〜［７］をそれぞれ、層テスト結果信号ＴＤＲＤ［０］〜［７］に割り当てる。一方、オンチップ比較テスト信号ＴＯＣＣが活性状態（１ビット出力テスト）であり、かつ多ビット出力並列テスト信号ＴＰＡＲＡＰが非活性状態（１ビット出力テスト）であれば、テスト出力制御部８１は、比較結果ＴＲＤＡＴＡ［０］〜［７］に基づいて１ビットの層テスト結果信号を生成し、層テスト結果信号ＴＤＲＤ［０］〜［７］のすべてにこの層テスト結果信号を割り当てる。したがってこの場合、ＴＤＲＤ［０］〜［７］は互いに同一のデータとなる。テスト出力制御部８１は、こうして生成した層テスト結果信号ＴＤＲＤ［０］〜［７］を、ウェハ試験用入出力バッファ６８を介してテストパッドＴＰ７に出力する。
【０１２０】
一方、信号ＰＷＢが非活性状態（組み立て後試験）である場合、テスト出力制御部８１は、比較回路部８０［０］〜［７］の比較結果ＴＲＤＡＴＡ［０］〜［７］に基づいて１ビットの層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞を生成し、貫通電極ＴＳＶＰＴ０＜ｎ＞に出力する。
【０１２１】
図１５は、テスト出力制御部８１の一例を示す略ブロック図である。この例では、オンチップ比較テスト信号ＴＯＣＣ及び並列テスト信号ＴＰＡＲＡＤＴはハイアクティブ、多ビット出力並列テスト信号ＴＰＡＲＡＰ及び信号ＰＷＢはローアクティブとしている。
【０１２２】
図１５に示すように、テスト出力制御部８１は、比較結果ＴＲＤＡＴＡ［０］〜［７］が供給されるＡＮＤ回路８１ａと、ＡＮＤ回路８１ａの出力及びオンチップ比較テスト信号ＴＯＣＣが入力されるＤ−Ｌａｔｃｈ回路８１ｂと、多ビット出力並列テスト信号ＴＰＡＲＡＰが供給されるＮＯＴ回路８１ｃと、ＮＯＴ回路８１ｃの出力、並列テスト信号ＴＰＡＲＡＤＴ、及びそれぞれ比較結果ＴＲＤＡＴＡ［０］〜［７］の反転データが供給されるＮＡＮＤ回路８１ｄ［０］〜［７］と、Ｄ−Ｌａｔｃｈ回路８１ｂの出力ＴＲＣＯＭＰＴ（１ＤＱ）とそれぞれＮＡＮＤ回路８１ｄ［０］〜［７］の出力とが供給されるＡＮＤ回路８１ｅ［０］〜［７］と、ＡＮＤ回路８１ｅ［０］〜［７］の各出力信号ＴＤＲＤ［０］〜［７］が供給されるＲＤＦＩＦＯ８１ｆと、ＡＮＤ回路８１ｅ［０］〜［７］の各出力信号ＴＤＲＤ［０］〜［７］と信号ＰＷＢとが供給されるＡＮＤ回路８１ｇとを有している。このうち、Ｄ−Ｌａｔｃｈ回路８１ｂは、オンチップ比較テスト信号ＴＯＣＣがロー（非活性状態）である場合にハイを出力し、オンチップ比較テスト信号ＴＯＣＣがハイ（活性状態）である場合にはＡＮＤ回路８１ａの出力を出力する回路である。また、ＲＤＦＩＦＯ８１ｆは、内部クロック信号ＩＣＬＫの立ち上がりと立ち下がりに同期し、出力信号ＴＤＲＤ［０］〜［７］を４ＤＱのデータに変換して出力する回路である。
【０１２３】
表１は、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰと、層テスト結果信号の出力先及び出力ビット数の関係を示す表である。複数ビット出力のウェハ試験を行う場合、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰをそれぞれ、ロー、ロー、ハイ、ローとする。これにより、ＲＤＦＩＦＯ８１ｆからウェハ試験用入出力バッファ６８に、それぞれ比較結果ＴＲＤＡＴＡ［０］〜［７］が割り当てられた層テスト結果信号ＴＤＲＤ［０］〜［７］が出力される。この場合、層テスト結果信号の情報量は８ビットとなる。１ビット出力のウェハ試験を行う場合、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰをそれぞれ、ロー、ハイ、ハイ、ハイとする。これにより、ＲＤＦＩＦＯ８１ｆからウェハ試験用入出力バッファ６８に、互いに同一である層テスト結果信号ＴＤＲＤ［０］〜［７］が出力される。この場合、層テスト結果信号の情報量は１ビットとなる。組み立て後試験を行う場合、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰをすべてハイとする。これにより、ＡＮＤ回路８１ｇから貫通電極ＴＳＶＰＴ０＜ｎ＞に、１ビットの層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞が出力される。この場合、層テスト結果信号の情報量は１ビットとなる。
【０１２４】
【表１】
【０１２５】
図１６は、テスト出力制御部８１の他の一例を示す略ブロック図である。この例は、ＡＮＤ回路８１ｇにＤ−Ｌａｔｃｈ回路８１ｂの出力ＴＲＣＯＭＰＴと信号ＰＷＢとが供給される点で、図１５に示した例と異なっているが、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰと、層テスト結果信号の出力先及び出力ビット数の関係は図１５の例と同一である。このように、テスト出力制御部８１の具体的な回路構成としては、各種のバリエーションを採用し得る。
【０１２６】
図１７は、テスト回路３５の機能ブロックを示す略ブロック図である。同図に示すように、テスト回路３５は、テスト出力制御部８７を有している。テスト出力制御部８７には、各コアチップＣＣ０〜ＣＣ７のテスト回路６７から出力される各１ビットの層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞の他、オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦが供給される。オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦはそれぞれ、上述したオンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰと同様の信号である。
【０１２７】
テスト出力制御部８７は、オンチップ比較テスト信号ＴＯＣＣＩＦが非活性状態（複数ビット出力テスト）であり、かつ多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦが活性状態（複数ビット出力テスト）である場合、層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞をそれぞれ、層テスト結果信号ＴＤＲＤＬ＜０＞〜＜７＞に割り当てる。一方、オンチップ比較テスト信号ＴＯＣＣが活性状態（１ビット出力テスト）であり、かつ多ビット出力並列テスト信号ＴＰＡＲＡＰが非活性状態（１ビット出力テスト）である場合には、層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞に基づいて１ビットの層テスト結果信号を生成し、層テスト結果信号ＴＤＲＤＬ＜０＞〜＜７＞のすべてにこの層テスト結果信号を割り当てる。
【０１２８】
図１８は、テスト出力制御部８７の一例を示す略ブロック図である。この例では、オンチップ比較テスト信号ＴＯＣＣＩＦ及び並列テスト信号ＴＰＡＲＡＤＴＩＦはハイアクティブ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦはローアクティブとしている。
【０１２９】
図１８に示すように、テスト出力制御部８７は、層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞が供給されるＮＡＮＤ回路８７ａと、ＮＡＮＤ回路８７ａの出力及びオンチップ比較テスト信号ＴＯＣＣＩＦが入力されるＮＡＮＤ回路８７ｂと、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦが供給されるＮＯＴ回路８７ｃと、ＮＯＴ回路８７ｃの出力、並列テスト信号ＴＰＡＲＡＤＴＩＦ、及びそれぞれ層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞の反転データが供給されるＮＡＮＤ回路８７ｄ＜０＞〜＜７＞と、ＮＡＮＤ回路８７ｂの出力ＴＲＣＯＭＰＴ（１ＤＱ）とそれぞれＮＡＮＤ回路８７ｄ＜０＞〜＜７＞の出力とが供給されるＡＮＤ回路８７ｅ＜０＞〜＜７＞と、ＡＮＤ回路８７ｅ＜０＞〜＜７＞の各出力信号ＴＤＲＤＬ＜０＞〜＜７＞が供給されるＲＤＦＩＦＯ８７ｆとを有している。このうち、ＲＤＦＩＦＯ８７ｆは、内部クロック信号ＩＣＬＫの立ち上がりと立ち下がりに同期し、出力信号ＴＤＲＤ＜０＞〜＜７＞を４ＤＱのデータに変換して出力する回路である。
【０１３０】
表２は、オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦと、層テスト結果信号の出力ビット数の関係を示す表である。複数ビット出力の組み立て後試験を行う場合、オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦをそれぞれ、ロー、ハイ、ローとする。これにより、ＲＤＦＩＦＯ８７ｆから入出力バッファ回路２３に、それぞれ層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞が割り当てられた層テスト結果信号ＴＤＲＤＬ＜０＞〜＜７＞が出力される。この場合、層テスト結果信号の情報量は８ビットとなる。１ビット出力の組み立て後試験を行う場合、オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦをすべてハイとする。これにより、ＲＤＦＩＦＯ８７ｆから入出力バッファ回路２３に、互いに同一である層テスト結果信号ＴＤＲＤＬ＜０＞〜＜７＞が出力される。この場合、層テスト結果信号の情報量は１ビットとなる。
【０１３１】
【表２】
【０１３２】
図１９は、組み立て後試験の処理フローを示す図である。まず初めに、外部から所定のアドレス信号及びコマンド信号を入力することにより、並列テストの対象とするコアチップを指定するテスト層活性化信号ＴＬＡをテストモードレジスタ３４に供給する（ステップＳ１）。これにより、テスト対象のコアチップが活性され、他のコアチップが非活性化される。
【０１３３】
次に、外部から所定のアドレス信号を入力することにより、活性化したコアチップにテストモード信号ＴＭ（Ｃｏｒｅ）を供給する。また、各コアチップ上のコントロールロジック回路６３を用いて、テスト対象のコアチップに設けられたメモリセルアレイにテストデータパターンを書き込む（ステップＳ２）。
【０１３４】
次に、各コアチップのテスト回路６７において、メモリセルアレイからテストデータを読み出し、層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞を生成する（ステップＳ３）。さらに、生成した層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞を、各コアチップの貫通電極ＴＳＶＰＴ０＜ｎ＞から出力する（ステップＳ４）。各貫通電極ＴＳＶＰＴ０＜ｎ＞はスパイラル接続されているので、このステップにおいて各コアチップから出力される層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞が、互いに衝突することはない。
【０１３５】
最後に、各コアチップが出力した層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞をインターフェースチップＩＦのテスト回路３５が受け取り、入出力バッファ回路２３を介して外部に出力する（ステップＳ５）。
【０１３６】
以上説明したように、本実施形態による半導体装置１０では、組み立て後試験を行う際、コアチップごとに異なる電流パスから層テスト結果信号を出力するので、複数のコアチップの層テスト結果信号を、一斉に出力することができる。したがって、数のコアチップの層テスト結果信号を順次出力する場合に比べ、半導体装置の組み立て後試験に要する時間が短縮される。
【０１３７】
図２０は、本実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【０１３８】
図に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図２０においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【０１３９】
また、図には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【０１４０】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
【０１４１】
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【０１４２】
さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【０１４３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１４４】
例えば、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなど）であっても構わない。また、コアチップ数は８個に限定されるものではない。
【０１４５】
また、上記実施形態においては、インターフェースチップＩＦからイネーブル信号ＴＬＳＥとディセーブル信号ＴＬＳＤをシリアルに供給しているが、本発明においてディセーブル信号ＴＬＳＤを用いることは必須でなく、少なくともイネーブル信号ＴＬＳＥをシリアルに供給すれば足りる。
【符号の説明】
【０１４６】
１〜３ 貫通電極
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｆ コマンド端子
１３ａ〜１３ｃ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
１８ データマスク端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５，２８ ＦＩＦＯ回路
２６，２７，３４ ＴＳＶバッファ
２９ 入出力回路
３１ コマンド入力バッファ
３２ コントロールロジック
３２ａ レイテンシコントローラ
３２ｂ コマンドデコーダ
３３ 不良チップ情報保持回路
３５ ＴＳＶレシーバ
３６ 不活性化回路
３７ ＤＦＴ回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４７ 層アドレス比較回路
４８ 層アドレスバッファ
４９ 入力レシーバ
５０ メモリセルアレイ
５０ａ ロウ冗長アレイ
５０ｂ カラム冗長アレイ
５１ ロウデコーダ
５１ａ アドレス比較回路
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５４ａ テスト回路
５５，５７ 光学ヒューズ回路
５６，５８ 不良アドレスラッチ回路
５６ａ，５６ｂ，５６ａｅ，５６ｂｅ ラッチ回路
５６ｃ データコントロール回路
５６ｄ データラッチ回路
５６ｅ 選択回路
５６ｆ〜５６ｈ ゲート回路
５６ｓ ヒューズ選択回路
５８ 不良アドレスラッチ回路
６１ ロウ制御回路
６１ａ アドレスバッファ
６１ｂ リフレッシュカウンタ
６２ カラム制御回路
６２ａ アドレスバッファ
６２ｂ バーストカウンタ
６３ コントロールロジック
６４ モードレジスタ
６５ コマンドデコーダ
６６ ＤＦＴ回路
７１ パワーオン検出回路
７２ 内部電圧発生回路
８１ ＤＦＴ回路
８２ 解析回路
８３ 電気ヒューズ回路
８３−０〜８３−７ ヒューズセット
８３ａ コントロール回路
８３ｂ 電気ヒューズコントローラ
８３ｃ 転送制御回路
８４ シリアライザ
８５ ロード回路
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ 第１のチップ
１０１〜１０４ ラッチ回路
１１０ メモリセルアレイ
１２０ 光学ヒューズ
１３０ フラグヒューズ
１４０ 入力回路
１５０ 制御回路
１５１ 選択回路
１５２ アドレス比較回路
１６０ アクセス制御回路
１７０ 冗長アレイ
１８０ シリコン基板
１８１ 層間絶縁膜
１８２ 絶縁リング
１８３ 端部
１８４ 裏面バンプ
１８５ 表面バンプ
１８６ 端部
２００ 第２のチップ
２１０ アクセス制御回路
２２０ 電気ヒューズ
２３０ フラグヒューズ
２４０ 出力回路
３００ 外部端子
４００ 内部配線
５００ 判定論理部
５０１ ＮＡＮＤゲート回路
５１０ シリアルパラレル変換回路
５１１，５１２ シフトレジスタ
５２０ 層イネーブル判定回路
５２１ デコーダ
５２２ 比較回路
５２３ ＮＡＮＤゲート回路
５３０ 層ディセーブル判定回路
ＣＣ０〜ＣＣ７ コアチップ
ＨＩＴ 冗長判定信号
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＲＢＬ 冗長ビット線
ＲＭＣ 冗長セル
ＲＷＬ 冗長ワード線
ＳＢ 外部端子
【技術分野】
【０００１】
本発明は半導体装置及びそのテスト方法に関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすために１つのメモリチップの記憶容量を増加させようとすると、従来以上の微細加工が必要になって歩留まりが確保できないため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている（特許文献１参照）。しかしながら、マルチチップパッケージにて用いられるメモリチップは、単体で動作する通常のメモリチップであることから、各メモリチップには外部とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、１チップ当たりの記憶容量を大幅に増大させることは困難である。
【０００３】
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
【０００４】
このような問題を解決する方法として、複数のメモリチップからフロントエンド部を切り離して１つのインターフェースチップにまとめ、これらを積層することによって一つの半導体装置を構成する方法が提案されている（特許文献２，３参照）。この方法によれば、メモリチップ（以下、フロントエンド部を切り離したメモリチップを「コアチップ」という。）については、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たりの記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
【０００５】
なお、半導体装置のテスト方法として、メモリセルアレイから読み出された複数のテストデータを圧縮し、得られたテスト結果信号を外部に出力する「並列テスト」が知られている（特許文献４参照）。並列テストを行うことで、テスト時間を短縮できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３０５２８３号公報
【特許文献２】特開２００７−１５７２６６号公報
【特許文献３】特開２００６−３１３６０７号公報
【特許文献４】特開平１１−３３９４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のマルチチップパッケージや、複数のコアチップとインターフェースチップからなる半導体装置には、テストに要する時間が長くなってしまうという問題があった。以下、後者の場合を例に挙げて詳しく説明する。
【０００８】
複数のコアチップとインターフェースチップからなる半導体装置では、各コアチップのデータ端子は、貫通電極を介してインターフェースチップに共通接続される。テスト結果信号もデータの一種として出力されるため、上記貫通電極を介してインターフェースチップに供給され、インターフェースチップを介して外部に出力される。このため、データ端子からテスト結果信号を出力させる方式では、複数のコアチップから同時にテスト結果信号を出力することはできない。この場合、テスト結果信号を各コアチップから順次出力する必要があり、その分、テストに要する時間が長くなっていた。
【０００９】
したがって、上記従来のマルチチップパッケージや、複数のコアチップとインターフェースチップからなる半導体装置のテストに要する時間の短縮が望まれている。
【課題を解決するための手段】
【００１０】
本発明者は、複数のコアチップとインターフェースチップが積層された半導体装置に対する並列テストを高速に行う方法として、各コアチップから出力されるテスト結果信号をメモリチップごとに異なる貫通電極に出力する方式を提案した。この方式によれば、複数のコアチップに対して同時に並列テストを行うことができるため、テスト時間を短縮することが可能となる。
【００１１】
ここで、並列テストの対象とする１又は２以上の任意のコアチップを選択可能とするためには、メモリチップごとに異なる貫通電極を用いてイネーブル信号を各コアチップに供給すればよい。しかしながら、この場合、イネーブル信号を各コアチップに供給するための貫通電極の数として、最低でもコアチップの枚数分が必要となる。しかも、ディセーブル信号を各コアチップに供給する必要がある場合、イネーブル信号及びディセーブル信号を供給するための貫通電極の数はコアチップの枚数の２倍となり、さらに、断線などの発生を考慮して２以上の貫通電極を並列に使用する場合には、必要となる貫通電極の数はさらに増大する。
【００１２】
本発明者は、各コアチップにそれぞれ任意のイネーブル信号を供給するために必要な貫通電極の数を削減すべく、鋭意検討を重ねた結果、本発明を完成させた。
【００１３】
すなわち、本発明の一側面による半導体装置は、それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記インターフェースチップと前記複数のコアチップは積層されており、前記複数のコアチップは、第１の貫通電極を介して前記インターフェースチップに共通接続されており、前記インターフェースチップは、前記第１の貫通電極を介して前記複数のコアチップに複数ビットからなるイネーブル信号をシリアルに供給し、前記複数のコアチップは、前記イネーブル信号を構成する複数ビットのうち前記チップ識別情報に対応するビットの論理レベルに基づいて活性化されることを特徴とする。
【００１４】
本発明の他の側面による半導体装置は、それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記インターフェースチップと前記複数のコアチップは積層されており、前記複数のコアチップは、第１の貫通電極を介して前記インターフェースチップに共通接続されるとともに、第４の貫通電極を介して前記インターフェースチップにそれぞれ個別に接続されており、前記インターフェースチップは、前記第１の貫通電極を介して前記複数のコアチップにイネーブル信号を供給し、前記複数のコアチップは、前記イネーブル信号と前記チップ識別情報とを比較することによって選択的に活性化され、前記複数のコアチップのうち、前記イネーブル信号によって活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮してテスト結果信号を生成し、前記第４の貫通電極を介してそれぞれ対応するテスト結果信号を前記インターフェースチップに供給することを特徴とする。
【００１５】
本発明の一側面による半導体装置のテスト方法は、それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記インターフェースチップと前記複数のコアチップが積層されている半導体装置のテスト方法であって、前記複数のコアチップに設けられ、前記インターフェースチップに共通接続された第１の貫通電極を介して、前記インターフェースチップから前記複数のコアチップに複数ビットからなるイネーブル信号をシリアルに供給し、前記イネーブル信号を構成する複数ビットのうち、前記チップ識別情報に対応するビットの論理レベルを前記複数のコアチップにおいてそれぞれ判定し、判定の結果に基づいて活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮してテスト結果信号を生成し、前記複数のコアチップに設けられ、前記インターフェースチップに個別に接続された第４の貫通電極を介して、前記テスト結果信号を前記インターフェースチップに供給することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、各コアチップに割り当てられたチップ識別情報を参照していることから、各コアチップに共通に供給されるイネーブル信号を任意のコアチップにて有効とすることができる。これにより、イネーブル信号を供給するために必要な貫通電極の数を削減することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の好ましい第１の実施形態による半導体装置の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極の種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極の構造を示す断面図である。
【図４】本発明の好ましい実施形態による半導体装置の回路構成を示すブロック図である。
【図５】コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。
【図６】Ｉ／Ｏ構成に応じたアドレスの割り当てを説明するための表である。
【図７】テストモードレジスタ６６の主要部の回路構成を示すブロック図である。
【図８】判定論理部５００のブロック図である。
【図９】シリアルパラレル変換回路５１０の回路図である。
【図１０】層イネーブル判定回路５２０の回路図である。
【図１１】判定論理部５００の動作を説明するためのタイミング図である。
【図１２】コアチップ内のテスト回路とインターフェースチップ内のテスト回路とを接続する貫通電極群（スパイラル接続された貫通電極群）を含む断面の模式図である。
【図１３】コアチップ内のテスト回路の機能ブロックを示す略ブロック図である。
【図１４】コアチップ内のテスト回路の比較回路部の一例を示す略ブロック図である。
【図１５】コアチップ内のテスト回路のテスト出力制御部の一例を示す略ブロック図である。
【図１６】コアチップ内のテスト回路のテスト出力制御部の他の一例を示す略ブロック図である。
【図１７】インターフェースチップ内のテスト回路の機能ブロックを示す略ブロック図である。
【図１８】インターフェースチップ内のテスト回路のテスト出力制御部の一例を示す略ブロック図である。
【図１９】組み立て後試験の処理フローを示す図である。
【図２０】本発明の好ましい実施形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１９】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００２０】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００２１】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。インターフェースチップＩＦは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップＣＣ０〜ＣＣ７は、インターフェースチップＩＦとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップＣＣ０〜ＣＣ７のそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップＩＦからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００２２】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００２３】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極１０１をスルーホール電極１０２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層１０３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００２４】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）１０４及びリードフレーム１０５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル１０６で充填され、またその周囲は封止樹脂１０７によって覆われている。これにより、各チップが物理的に保護される。
【００２５】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線（電流パス）が構成されている。このような貫通電極ＴＳＶの接続形態を「ストレート接続」という。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２６】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２７】
さらに他の一部の貫通電極ＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。このような貫通電極ＴＳＶの接続形態を「スパイラル接続」といい、後ほどより詳しく説明する。スパイラル接続を行うことにより、各コアチップに設けられた内部回路６は互いに異なる電流パスを通じてインターフェースチップＩＦと接続されることになるので、インターフェースチップＩＦから各コアチップに対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報やテスト層活性化信号ＴＬＳＥ、テスト回路６７が出力する層テスト結果信号などが挙げられる。
【００２８】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶには、図２（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２９】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００３０】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板９０及びその表面の層間絶縁膜９１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング９２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング９２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００３１】
シリコン基板９０の裏面側における貫通電極ＴＳＶ１の端部９３は、裏面バンプ９４で覆われている。裏面バンプ９４は、下層のコアチップに設けられた表面バンプ９５と接する電極である。表面バンプ９５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部９６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ９５と裏面バンプ９４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３２】
図４は、半導体装置１０の回路構成を示すブロック図である。
【００３３】
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３４】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００３５】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３６】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００３７】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ／コントロールロジック３２に供給される。コマンドデコーダ／コントロールロジック３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３８】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００３９】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ／コントロールロジック３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００４０】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ／コントロールロジック３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００４１】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００４２】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を半分（３２個）に削減しても構わない。
【００４３】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００４４】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００４５】
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００４６】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００４７】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００４８】
また、インターフェースチップＩＦにはテストモードレジスタ３４及びテスト回路３５が設けられている。テストモードレジスタ３４は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を用いて、各コアチップＣＣ０〜ＣＣ７に共通接続されている。これに対し、テスト回路３５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００４９】
テストモードレジスタ３４は、コマンドデコーダ／コントロールロジック３２及びモードレジスタ４２から、テストモード信号ＴＭ（ＩＦ）及びテスト層活性化信号ＴＬＡを受け取る。これらの信号は、コマンド信号及びアドレス信号としてコマンド端子１２ａ〜１２ｅ及びアドレス端子１３から入力されるものである。
【００５０】
テストモード信号ＴＭ（ＩＦ）は、並列テストモードセットを示すとともに、その並列テストがテスト結果を１ビットで出力するか複数ビットで出力するかを示す信号である。テストモードレジスタ３４は、テストモード信号ＴＭ（ＩＦ）に応じて各種のテスト制御用信号（オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦ）を生成し、テスト回路３５に供給する。テスト制御用信号の詳細については後述する。
【００５１】
テスト層活性化信号ＴＬＡは、並列テストの対象とするコアチップを指定する信号であり、１又は複数のコアチップを指定している。テストモードレジスタ３４は、テスト層活性化信号ＴＬＡに応じて、それぞれコアチップＣＣ０〜ＣＣ７に対応するイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤを生成する。これらイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤは、タイミング信号であるテストクロックＴＬＳＣＬＫとともに、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を通じて、各コアチップのテストモードレジスタ６６（後述）に出力される。イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫは、それぞれ１ビットの信号である。したがって、これらの信号をコアチップＣＣ０〜ＣＣ７に供給するための貫通電極ＴＳＶ１の数は、各コアチップ当たり３個で足りる。
【００５２】
テスト回路３５の詳細については後述する。
【００５３】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００５４】
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００５５】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００５６】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００５７】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、データアンプ５６や図示しないサブアンプを介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間は貫通電極ＴＳＶを介してパラレルに接続される。
【００５８】
コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。言い換えれば、コントロールロジック回路６３は、クロック信号、アドレス信号、コントロール信号に応じて、メモリセルアレイ５０へのリード／ライト動作を制御する回路である。
【００５９】
コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００６０】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプの貫通電極ＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００６１】
層アドレス発生回路４６には、貫通電極ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００６２】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００６３】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００６４】
また、コアチップＣＣ０〜ＣＣ７には、テストモードレジスタ６６及びテスト回路６７が設けられている。テストモードレジスタ６６は、モードレジスタ６４からテストモード信号ＴＭ（Ｃｏｒｅ）を受け取るとともに、貫通電極ＴＳＶ１を介してインターフェースチップＩＦからイネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫを受け取る。テストモード信号ＴＭ（Ｃｏｒｅ）は、アドレス信号としてアドレス端子１３から入力されるものであり、テストモード信号ＴＭ（ＩＦ）と同様、並列テストモードセットを示すとともに、テスト結果を１ビットで出力するか複数ビットで出力するかを示す信号である。テストモードレジスタ３４は、テストモード信号ＴＭ（Ｃｏｒｅ）に応じて各種のテスト制御用信号（オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰ）を生成し、テスト回路６７に供給する。テスト制御用信号の詳細については後述する。テストモード信号ＴＭ（Ｃｏｒｅ）は、各コアチップＣＣ０〜ＣＣ７において共通に活性化するが、イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫによって、テストモード信号ＴＭ（Ｃｏｒｅ）は任意のコアチップＣＣ０〜ＣＣ７において有効となる。テストモードレジスタ６６の詳細については後述する。
【００６５】
テスト回路６７は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３によりインターフェースチップＩＦ内のテスト回路３５に接続され、並列テスト時に、予めテスト対象の複数のメモリセルに書き込まれたテストデータをデータアンプ５６から取り出して比較する機能と、コアチップごとに異なる電流パス（複数の貫通電極ＴＳＶによって構成される貫通電極パス）を通じて比較結果（層テスト結果信号）を出力する機能とを有する。詳細は後述する。
【００６６】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００６７】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号やコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００６８】
テストパッドＴＰには、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６、テスト回路６７の出力データを取り出すためのテストパッドＴＰ７、テスト回路６７にウエハテストモードセットを示す信号ＰＷＢを入力するためのテストパッドＴＰ８などが含まれている。なお、テストパッドＴＰ７とテスト回路６７の間には、ウェハ試験用入出力バッファが設けられる。
【００６９】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００７０】
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【００７１】
図５は、コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。
【００７２】
図５に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して従属接続されている。層アドレス発生回路４６には、層アドレスレジスタ４６ａ、インクリメント回路４６ｂ、転送回路４６ｃが含まれている。
【００７３】
層アドレスレジスタ４６ａは、３ビットの層アドレス（チップ識別情報）ＬＩＤを保持するレジスタであり、図４に示すパワーオン検出回路７１によって電源の投入が検出されると、その値が最小値（０，０，０）に初期化される。そして、最上層のコアチップＣＣ０においては、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，０）をインクリメント回路４６ｂによってインクリメントした値（０，０，１）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ１に転送される。転送された層アドレスＬＩＤ（０，０，１）は、コアチップＣＣ１の層アドレスレジスタ４６ａに設定される。
【００７４】
コアチップＣＣ１においても、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，１）をインクリメント回路４６ｂによってインクリメントした値（０，１，０）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ２に転送される。
【００７５】
以下同様にして、インクリメントされた層アドレスＬＩＤが順次下層のコアチップに転送される。最終的に、最下層のコアチップＣＣ７の層アドレスレジスタ４６ａには、層アドレスＬＩＤとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＬＩＤが設定される。
【００７６】
また、層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップにおいては、転送回路４６ｃはインクリメントされた層アドレスＬＩＤではなく、インクリメントされていない層アドレスＬＩＤを下層のコアチップに転送する。これにより、層アドレスＬＩＤの割り付けにおいて不良チップはスキップされる。つまり、各コアチップＣＣ０〜ＣＣ７に割り当てられる層アドレスＬＩＤは固定的ではなく、不良チップ信号ＤＥＦに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスＬＩＤが割り当てられることになるが、不良チップにおいてはコントロールロジック回路６３の活性化が禁止されるため、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。
【００７７】
このようにして設定された層アドレスＬＩＤは、同じコアチップＣＣ０〜ＣＣ７内の層アドレス比較回路（チップ情報比較回路）４７に供給される。層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤ（チップ識別情報）と、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部（チップ選択情報）ＳＥＬとを比較する回路である。アドレス信号については、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、層アドレス比較回路４７によって一致が検出されるコアチップは１つだけとなる。
【００７８】
インターフェースチップＩＦより供給されるアドレス信号には、ロウアドレスとカラムアドレスが含まれており、ロウアドレス及びカラムアドレスの順にコアチップＣＣ０〜ＣＣ７に供給される。したがって、チップ選択情報ＳＥＬの全てがロウアドレスに含まれている場合には、層アドレス比較回路４７の比較動作はロウアドレスの入力時に完了することになる。これに対し、チップ選択情報ＳＥＬの一部がロウアドレスに含まれ、チップ選択情報ＳＥＬの残りの一部がカラムアドレスに含まれている場合には、層アドレス比較回路４７の比較動作はロウアドレスの入力時には完了せず、カラムアドレスが入力されてはじめて完了する。
【００７９】
アドレス信号のどの部分をチップ選択情報ＳＥＬとして用いるかは、Ｉ／Ｏ構成によって異なる。つまり、チップ選択情報ＳＥＬは固定的に決まるのではなく、Ｉ／Ｏ構成に応じて可変である。ここで、Ｉ／Ｏ構成とは、外部との間で同時に入出力する単位外部データのビット数の構成を指し、本実施形態では、１６ビット構成（ＤＱ０〜ＤＱ１５）、８ビット構成（ＤＱ０〜ＤＱ７）及び４ビット構成（ＤＱ０〜ＤＱ３）のいずれかを選択することができる。Ｉ／Ｏ構成の選択は、ヒューズ切断やボンディングオプションによって行うことができる。
【００８０】
図６は、Ｉ／Ｏ構成に応じたアドレスの割り当てを説明するための表である。
【００８１】
図６に示すように、１６ビット構成（１６ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９がカラムアドレスＹ０〜Ｙ９として用いられる。このうち、ロウアドレスＸ１３〜Ｘ１５は、チップ選択情報ＳＥＬの各ビットとして使用される。したがって、１６ビット構成（１６ＤＱ）に設定された場合には、ロウアドレスが入力された時点でチップ選択情報ＳＥＬが確定する。
【００８２】
これに対し、８ビット構成（８ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９，Ａ１１がカラムアドレスＹ０〜Ｙ９，Ｙ１１として用いられる。このうち、ロウアドレスＸ１４，Ｘ１５とカラムアドレスＹ１１がチップ選択情報ＳＥＬの各ビットとして使用される。さらに、４ビット構成（４ＤＱ）に設定された場合には、アドレス信号のビットＡ０〜Ａ１５がロウアドレスＸ０〜Ｘ１５として用いられ、Ａ０〜Ａ９，Ａ１１，Ａ１３がカラムアドレスＹ０〜Ｙ９，Ｙ１１，Ｙ１３として用いられる。このうち、ロウアドレスＸ１４，Ｘ１５とカラムアドレスＹ１３がチップ選択情報ＳＥＬの各ビットとして使用される。したがって、８ビット構成（８ＤＱ）又は４ビット構成（４ＤＱ）に設定された場合には、ロウアドレスとカラムアドレスの両方が入力されないと、選択情報ＳＥＬは確定しない。
【００８３】
図５に戻って、層アドレスコントロール回路４５は選択されたＩ／Ｏ構成に応じ、アドレス信号のどの部分をチップ選択情報ＳＥＬとして用いるか、指定信号ＳＥＴによって指定する。指定信号ＳＥＴは、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７の層アドレス比較回路４７に共通に供給される。そして、層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤとインターフェースチップＩＦより供給されるチップ選択情報ＳＥＬとを比較し、これらが一致した場合に一致信号ＨＩＴを活性化させる。一致信号ＨＩＴは当該コアチップ内のコントロールロジック回路６３に供給される。コントロールロジック回路６３は一致信号ＨＩＴによって活性化され、ＴＳＶを介してインターフェースチップＩＦより供給される内部コマンドＩＣＭＤを有効とする。有効とされた内部コマンドのうち、内部ロウコマンドＩＲＣＭＤは図１に示したロウ制御回路６１に供給され、内部カラムコマンドＩＣＣＭＤは図１に示したカラム制御回路６２に供給される。これに対し、一致信号ＨＩＴが活性化していない場合、コントロールロジック回路６３は内部コマンドＩＣＭＤを無効とする。したがって、各コアチップＣＣ０〜ＣＣ７に共通に供給される内部コマンドＩＣＭＤは、コアチップＣＣ０〜ＣＣ７のいずれか一つにおいて有効とされる。
【００８４】
図７は、テストモードレジスタ６６の主要部の回路構成を示すブロック図である。
【００８５】
図７に示すように、各コアチップＣＣ０〜ＣＣ７に設けられたテストモードレジスタ６６には、判定論理部５００が含まれている。判定論理部５００には、当該コアチップの層アドレスＬＩＤ、イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫが供給される。上述の通り、層アドレスＬＩＤは各コアチップＣＣ０〜ＣＣ７に固有の値であることから、判定論理部５００に供給される層アドレスＬＩＤはコアチップ毎に相違する。これに対し、イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫは、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して供給されるため、各コアチップＣＣ０〜ＣＣ７において共通である。本明細書においては、イネーブル信号ＴＬＳＥを供給するための貫通電極を「第１の貫通電極」、テストクロックＴＬＳＣＬＫを供給するための貫通電極を「第２の貫通電極」、ディセーブル信号ＴＬＳＤを供給するための貫通電極を「第３の貫通電極」と呼ぶことがある。
【００８６】
判定論理部５００は、これらの入力信号に基づいて、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］（ｉは０〜７のコアチップ番号）及びディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］を生成する。これらイネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］及びディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］は、テストモード信号ＴＭ（Ｃｏｒｅ）とともにＮＡＮＤゲート回路５０１に入力される。ＮＡＮＤゲート回路５０１の出力であるヒット信号ＩＮ＿ＨＩＴＢ＿ＳＩＧ［ｉ］は、当該テストモードレジスタ６６の活性化信号であり、この信号がローレベルに活性化したコアチップＣＣ０〜ＣＣ７において並列テストが行われる。ヒット信号ＩＮ＿ＨＩＴＢ＿ＳＩＧ［ｉ］がハイレベルに非活性化しているコアチップＣＣ０〜ＣＣ７においては、並列テストは行われない。
【００８７】
図８は、判定論理部５００のブロック図である。
【００８８】
図８に示すように、判定論理部５００は、シリアルパラレル変換回路５１０と、層イネーブル判定回路５２０と、層ディセーブル判定回路５３０とを備えている。
【００８９】
シリアルパラレル変換回路５１０は、テストクロックＴＬＳＣＬＫに同期してシリアルに供給されるイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤをパラレル変換する回路である。パラレル変換されたイネーブル信号ＴＬＳＥは、８ビットのイネーブル信号ＴＬＳＥ［７：０］として層イネーブル判定回路５２０に供給され、パラレル変換されたディセーブル信号ＴＬＳＤは、８ビットのディセーブル信号ＴＬＳＤ［７：０］として層ディセーブル判定回路５３０に供給される。
【００９０】
層イネーブル判定回路５２０は、イネーブル信号ＴＬＳＥ［７：０］を構成するイネーブル信号ＴＬＳＥ［０］〜ＴＬＳＥ［７］のうち、当該コアチップＣＣ０〜ＣＣ７に割り当てられた層アドレス（チップ識別情報）ＬＩＤに対応するビットの論理レベルに基づいて、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］を生成する回路である。同様に、層ディセーブル判定回路５３０は、ディセーブル信号ＴＬＳＤ［７：０］を構成するディセーブル信号ＴＬＳＤ［０］〜ＴＬＳＤ［７］のうち、当該コアチップＣＣ０〜ＣＣ７に割り当てられた層アドレス（チップ識別情報）ＬＩＤに対応するビットの論理レベルに基づいて、ディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］を生成する回路である。
【００９１】
図９は、シリアルパラレル変換回路５１０の回路図である。
【００９２】
図９に示すように、シリアルパラレル変換回路５１０は、縦続接続された８ビットのシフトレジスタ５１１，５１２によって構成されている。シフトレジスタ５１１の初段ラッチ回路にはイネーブル信号ＴＬＳＥが供給され、テストクロックＴＬＳＣＬＫに同期して順次後段のラッチ回路にシフトされる。同様に、シフトレジスタ５１２の初段ラッチ回路にはディセーブル信号ＴＬＳＤが供給され、テストクロックＴＬＳＣＬＫに同期して順次後段のラッチ回路にシフトされる。シフトレジスタ５１１を構成する各ラッチ回路の出力はイネーブル信号ＴＬＳＥ［０］〜ＴＬＳＥ［７］として用いられ、シフトレジスタ５１２を構成する各ラッチ回路の出力はディセーブル信号ＴＬＳＤ［０］〜ＴＬＳＤ［７］として用いられる。かかる構成により、テストクロックＴＬＳＣＬＫに同期してシリアルに供給されるイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤは、シリアルパラレル変換回路５１０によってパラレルな信号に変換される。
【００９３】
図１０は、層イネーブル判定回路５２０の回路図である。
【００９４】
図１０に示すように、層イネーブル判定回路５２０は、層アドレスＬＩＤをデコードするデコーダ５２１と、デコーダ５２１の出力であるデコード信号の各ビットとイネーブル信号ＴＬＳＥ［０］〜ＴＬＳＥ［７］の対応する各ビットをそれぞれ受ける比較回路５２２と、比較回路５２２の出力に基づいてイネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］を生成するＮＡＮＤゲート回路５２３によって構成されている。
【００９５】
デコーダ５２１の出力であるデコード信号は、８ビットの信号である。そして、層アドレスＬＩＤがコアチップＣＣ０〜ＣＣ７ごとに相違していることから、８ビットのデコード信号のうち、コアチップＣＣ０〜ＣＣ７ごとに異なるビットがアクティブ（ハイレベル）となる。デコーダ５２１から出力されるデコード信号は比較回路５２２に供給され、デコード信号の各ビットと、イネーブル信号ＴＬＳＥ［０］〜ＴＬＳＥ［７］の対応する各ビットがＮＡＮＤゲート回路によって比較される。その結果、対応する２つのビットがいずれもハイレベルであれば、当該ＮＡＮＤゲート回路の出力はローレベルとなる。その結果、８入力のＮＡＮＤゲート回路５２３の出力であるイネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］がハイレベルに活性化する。ここで、デコーダ５２１の出力である８ビットのデコード信号は１ビットのみがハイレベルとなることから、比較回路５２２は、デコード信号の当該ビットに対応するイネーブル信号ＴＬＳＥ［ｉ］がハイレベルであるか否かを判定していることになる。
【００９６】
層ディセーブル判定回路５３０の回路図については、上述した層イネーブル判定回路５２０と同様の回路構成を有しているため、重複する説明は省略する。
【００９７】
図１１は、判定論理部５００の動作を説明するためのタイミング図である。
【００９８】
図１１に示す例では、テストクロックＴＬＳＣＬＫの０番目〜７番目のアクティブエッジがそれぞれコアチップＣＣ０〜ＣＣ７を指定するアクティブエッジとして用いられている。そして、０番目から３番目、６番目及び７番目のアクティブエッジに同期してイネーブル信号ＴＬＳＥが活性化しており、４番目から７番目のアクティブエッジに同期してディセーブル信号ＴＬＳＤが活性化している。
【００９９】
イネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤは、インターフェースチップＩＦからシリアルに各コアチップＣＣ０〜ＣＣ７に共通に供給され、シリアルパラレル変換回路５１０によってパラレル変換される。そして、層イネーブル判定回路５２０及び層ディセーブル判定回路５３０によって、各コアチップＣＣ０〜ＣＣ７に対応するビットのみが有効とされる。その結果、コアチップＣＣ０〜ＣＣ３、ＣＣ６及びＣＣ７においてイネーブルヒット信号Ｅｎ＿ＨＩＴが活性化するとともに、コアチップＣＣ４〜ＣＣ７においてディセーブルヒット信号Ｄｉｓ＿ＨＩＴが活性化する。
【０１００】
このようにして生成されるイネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］及びディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］は、図７に示すＮＡＮＤゲート回路５０１に供給される。尚、ディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］は、インバータによって反転された後にＮＡＮＤゲート回路５０１に供給される。これにより、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］が活性化しており、且つ、ディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］が非活性状態であることを条件として、ヒット信号ＩＮ＿ＨＩＴＢ＿ＳＩＧ［ｉ］が活性化する。これに対し、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］が非活性状態である場合や、イネーブルヒット信号Ｅｎ＿ＨＩＴ［ｉ］及びディセーブルヒット信号Ｄｉｓ＿ＨＩＴ［ｉ］の両方が活性化している場合には、ヒット信号ＩＮ＿ＨＩＴＢ＿ＳＩＧ［ｉ］は非活性となる。
【０１０１】
したがって、図１１に示す例では、コアチップＣＣ０〜ＣＣ３が並列テストの対象となり、コアチップＣＣ４〜ＣＣ７は並列テストの対象とならない。このような選択は、シリアルに供給されるイネーブル信号ＴＬＳＥ及びディセーブル信号ＴＬＳＤに基づいて任意であり、任意の個数及び任意の組み合わせのコアチップを並列テストの対象とすることができる。
【０１０２】
そして、本実施形態においては、イネーブル信号ＴＬＳＥ、ディセーブル信号ＴＬＳＤ及びテストクロックＴＬＳＣＬＫの３ビットの信号をシリアルに供給することによって、並列テストの対象となるコアチップＣＣ０〜ＣＣ７の選択を行っていることから、必要となる貫通電極の数は３つで足りる。しかも、使用する第１〜第３の貫通電極は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１であることから、テスト時に使用しない貫通電極、例えば、データＤＱを送受信する一部の貫通電極を使用することができ、この場合は、専用の貫通電極を用意する必要がない。
【０１０３】
このように、本実施形態によれば、並列テストの対象となるコアチップＣＣ０〜ＣＣ７を選択するために必要な貫通電極の数を削減することが可能となる。
【０１０４】
以下、実際に並列テストを行うための各回路について説明する。
【０１０５】
図１２は、テスト回路３５とテスト回路６７とを接続する電流パスＣ０〜Ｃ７を構成する貫通電極ＴＳＶ群３を含む断面の模式図である。同図に示すように、この貫通電極ＴＳＶ群３には、各コアチップに設けられた並列テスト用貫通電極ＴＳＶＰＴｍ＜ｎ＞が含まれる。ただし、ｍ，ｎは０〜７の整数である。以下同様に、＜ｎ＞と付加することでコアチップＣＣｎに対応する構成であることを示す場合がある。本命最初においては、並列テスト用貫通電極ＴＳＶＰＴｍ＜ｎ＞を「第４の貫通電極」と呼ぶことがある。
【０１０６】
並列テスト用貫通電極ＴＳＶＰＴｍ＜ｎ＞は、ｍの値ごとに、平面視で互いに同一の位置に設けられる。また、各コアチップＣＣｎ内において、図１２の左側から順に並列テスト用貫通電極ＴＳＶＰＴ０＜ｎ＞〜貫通電極ＴＳＶＰＴ７＜ｎ＞の順で等間隔に並べられている。コアチップＣＣｎに設けられるテスト回路６７＜ｎ＞は、並列テスト用貫通電極ＴＳＶＰＴ０＜ｎ＞に接続される。
【０１０７】
コアチップＣＣ０に設けられた並列テスト用貫通電極ＴＳＶＰＴｍ＜０＞（ｍ＝０〜６）は、その直下に位置するコアチップＣＣ１に設けられた並列テスト用貫通電極ＴＳＶＰＴ（ｍ＋１）＜１＞と接続されている。並列テスト用貫通電極ＴＳＶＰＴ７＜０＞は、並列テスト用貫通電極ＴＳＶＰＴ０＜１＞と接続されている。コアチップＣＣ１〜ＣＣ６に設けられた並列テスト用貫通電極ＴＳＶＰＴｍ＜ｎ＞についても同様である。
【０１０８】
インターフェースチップＩＦは、並列テスト用貫通電極端子ＴＴＳＶＰＴ０〜７を備える。これら並列テスト用貫通電極端子ＴＴＳＶＰＴ０〜７はそれぞれ、コアチップＣＣ７に設けられた並列テスト用貫通電極ＴＳＶＰＴ０〜７＜７＞と接続されている。
【０１０９】
以上の接続をまとめると、並列テスト用貫通電極端子ＴＴＳＶＰＴ０、並列テスト用貫通電極ＴＳＶＰＴ０＜７＞、並列テスト用貫通電極ＴＳＶＰＴ７＜６＞、並列テスト用貫通電極ＴＳＶＰＴ６＜５＞、並列テスト用貫通電極ＴＳＶＰＴ５＜４＞、並列テスト用貫通電極ＴＳＶＰＴ４＜３＞、並列テスト用貫通電極ＴＳＶＰＴ３＜２＞、並列テスト用貫通電極ＴＳＶＰＴ２＜１＞、並列テスト用貫通電極ＴＳＶＰＴ１＜０＞が順次接続されており、これらにより電流パスＣ０が構成される。電流パスＣ０は、並列テスト用貫通電極ＴＳＶＰＴ０＜７＞を通じて、コアチップＣＣ７内のテスト回路６７＜７＞と接続する。他の電流パスＣ１〜Ｃ７も同様であり、電流パスＣ１〜Ｃ７はそれぞれ、並列テスト用貫通電極ＴＳＶＰＴ０＜１＞〜＜７＞を通じて、テスト回路６７＜６＞〜＜０＞と接続する。
【０１１０】
このように、テスト回路３５とテスト回路６７を接続する電流パスＣ０〜Ｃ７をスパイラル接続された貫通電極ＴＳＶ群を用いて構成したことにより、各コアチップのテスト回路６７は、互いに異なる電流パスからテストデータを出力することが可能になっている。したがって、各コアチップの層テスト結果信号を一斉に出力することができ、順次出力する場合に比べてテストに要する時間が短縮されている。加えて、スパイラル接続を採用したことで、各コアチップの構成を同一とすることが可能になっている。
【０１１１】
図１３は、テスト回路６７の機能ブロックを示す略ブロック図である。同図に示すように、テスト回路６７は、複数（ここでは８個）の比較回路部８０［０］〜［７］と、テスト出力制御部８１とを有している。
【０１１２】
各比較回路部８０には、予め特定された所定個のメモリセルに記憶されているテストデータがデータアンプ５６から供給されるとともに、テストモードレジスタ６６から並列テスト信号ＴＰＡＲＡＤＴが供給される。並列テスト信号ＴＰＡＲＡＤＴは並列テストの実施中である場合に活性状態となり、そうでない場合に非活性状態となる信号である。各比較回路部８０は、並列テスト信号ＴＰＡＲＡＤＴが活性状態である場合、メモリセルから読み出される複数のテストデータを１つの比較結果で置き換えることによりその情報量を圧縮し、最終的には所定のビット数のデータとして後段のテスト出力制御部８１に出力する機能部である。各比較回路部８０の出力は、並列テスト信号ＴＰＡＲＡＤＴが非活性状態である場合には、テストデータによらず所定値、例えば、ハイレベルとなる。
【０１１３】
図１４は、比較回路部８０の一例を示す略ブロック図である。同図に示すように、比較回路部８０は、データアンプ５６を介してメモリセルアレイから供給される複数のテストデータを、多段階で比較する。
【０１１４】
並列テストを行う際には、予めテスト対象のメモリセルに所定のテストデータパターンを書き込んでおく。ここでは、一例として、テストデータパターンはすべて同一データ（ハイ又はロー）のデータパターンであるとする。比較回路部８０は、Ｙ２，／Ｙ２比較部８２、Ｙ１，Ｙ０比較部８３、Ｙ１１，／Ｙ１１比較部８４、Ｘ１３，／Ｘ１３比較部８５を有し、これらの比較部によって４段の比較動作を行う。
【０１１５】
Ｙ２，／Ｙ２比較部８２は、予め特定された２つのメモリセルにそれぞれ記憶されているデータ（Ｄａｔａ１（Ｙ２）及びＤａｔａ２（／Ｙ２））を比較する。具体的には、カラムアドレスの所定のビット（Ｙ２）のみが異なるメモリセルにそれぞれ記憶されているデータ（Ｄａｔａ１（Ｙ２）及びＤａｔａ２（／Ｙ２））を比較する。Ｙ２，／Ｙ２比較部８２の具体的な構成は、図１４に示したように、それぞれＤａｔａ１（Ｙ２）及びＤａｔａ２（／Ｙ２）が供給されるＮＯＲ回路８２ａ及びＮＡＮＤ回路８２ｂと、並列テスト信号ＴＰＡＲＡＤＴが供給されるＮＯＴ回路８２ｃと、ＮＯＲ回路８２ａの出力及びＮＯＴ回路８２ｃの出力が供給されるＮＯＲ回路８２ｄと、ＮＡＮＤ回路８２ｂの出力及びＮＯＲ回路８２ｄの出力が供給されるＮＡＮＤ回路８２ｅとを有している。これらの回路の動作により、Ｙ２，／Ｙ２比較部８２の出力（ＮＡＮＤ回路８２ｅの出力）は、並列テスト信号ＴＰＡＲＡＤＴが活性化されており、かつＤａｔａ１（Ｙ２）とＤａｔａ２（／Ｙ２）とが異なる場合にのみ非活性化され、その他の場合に活性化される。
【０１１６】
それぞれのＹ２，／Ｙ２比較部８２の出力は、２段目のＹ１，Ｙ０比較部８３でカラムアドレスの所定のビット（Ｙ１、Ｙ０）が互いに異なるもの同士が比較され、それぞれのＹ１，Ｙ０比較部８３の出力は３段目のＹ１１，／Ｙ１１比較部８４でカラムアドレスの所定のビット（Ｙ１１）が互いに異なるもの同士が比較され、それぞれのＹ１１，／Ｙ１１比較回路の出力は４段目のＸ１３，／Ｘ１３比較部８でさらに比較され、最終的にＸ１３，／Ｘ１３比較部８の比較結果が比較回路部８０の出力ＴＲＤＡＴＡ［ｋ］（ｋ＝０〜６）となる。比較結果ＴＲＤＡＴＡは１ビットのデータである。
【０１１７】
比較回路部８０は、２つの１／２バンクに１つの割合で配置され、１枚のコアチップあたり８個設置される。
【０１１８】
図１３に戻る。テスト出力制御部８１には、各比較回路部８０［０］〜［７］から出力される比較結果ＴＲＤＡＴＡ［０］〜［７］（合計８ビットのデータ）の他、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰ、及びウエハテストモードセットを示す信号ＰＷＢが入力される。オンチップ比較テスト信号ＴＯＣＣは、例えば、バーンイン試験のようにテスト結果を１ビットで出力するようなテスト（１ビット出力テスト）の実施中に活性化状態となり、テスト結果を複数ビットで出力するようなテスト（複数ビット出力テスト）の実施中に非活性状態となる信号である。一方、多ビット出力並列テスト信号ＴＰＡＲＡＰは、１ビット出力テストの実施中に非活性状態となり、複数ビット出力テストの実施中に活性状態となる信号である。信号ＰＷＢは、各コアチップのウェハ試験を行う場合に活性状態となり、組み立て後試験を行う場合に非活性状態となる信号である。
【０１１９】
テスト出力制御部８１は、信号ＰＷＢが活性状態（ウェハ試験）である場合、比較回路部８０［０］〜［７］の比較結果ＴＲＤＡＴＡ［０］〜［７］に基づいて層テスト結果信号ＴＤＲＤ［０］〜［７］を生成する。このとき、オンチップ比較テスト信号ＴＯＣＣが非活性状態（複数ビット出力テスト）であり、かつ多ビット出力並列テスト信号ＴＰＡＲＡＰが活性状態（複数ビット出力テスト）であれば、テスト出力制御部８１は、比較結果ＴＲＤＡＴＡ［０］〜［７］をそれぞれ、層テスト結果信号ＴＤＲＤ［０］〜［７］に割り当てる。一方、オンチップ比較テスト信号ＴＯＣＣが活性状態（１ビット出力テスト）であり、かつ多ビット出力並列テスト信号ＴＰＡＲＡＰが非活性状態（１ビット出力テスト）であれば、テスト出力制御部８１は、比較結果ＴＲＤＡＴＡ［０］〜［７］に基づいて１ビットの層テスト結果信号を生成し、層テスト結果信号ＴＤＲＤ［０］〜［７］のすべてにこの層テスト結果信号を割り当てる。したがってこの場合、ＴＤＲＤ［０］〜［７］は互いに同一のデータとなる。テスト出力制御部８１は、こうして生成した層テスト結果信号ＴＤＲＤ［０］〜［７］を、ウェハ試験用入出力バッファ６８を介してテストパッドＴＰ７に出力する。
【０１２０】
一方、信号ＰＷＢが非活性状態（組み立て後試験）である場合、テスト出力制御部８１は、比較回路部８０［０］〜［７］の比較結果ＴＲＤＡＴＡ［０］〜［７］に基づいて１ビットの層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞を生成し、貫通電極ＴＳＶＰＴ０＜ｎ＞に出力する。
【０１２１】
図１５は、テスト出力制御部８１の一例を示す略ブロック図である。この例では、オンチップ比較テスト信号ＴＯＣＣ及び並列テスト信号ＴＰＡＲＡＤＴはハイアクティブ、多ビット出力並列テスト信号ＴＰＡＲＡＰ及び信号ＰＷＢはローアクティブとしている。
【０１２２】
図１５に示すように、テスト出力制御部８１は、比較結果ＴＲＤＡＴＡ［０］〜［７］が供給されるＡＮＤ回路８１ａと、ＡＮＤ回路８１ａの出力及びオンチップ比較テスト信号ＴＯＣＣが入力されるＤ−Ｌａｔｃｈ回路８１ｂと、多ビット出力並列テスト信号ＴＰＡＲＡＰが供給されるＮＯＴ回路８１ｃと、ＮＯＴ回路８１ｃの出力、並列テスト信号ＴＰＡＲＡＤＴ、及びそれぞれ比較結果ＴＲＤＡＴＡ［０］〜［７］の反転データが供給されるＮＡＮＤ回路８１ｄ［０］〜［７］と、Ｄ−Ｌａｔｃｈ回路８１ｂの出力ＴＲＣＯＭＰＴ（１ＤＱ）とそれぞれＮＡＮＤ回路８１ｄ［０］〜［７］の出力とが供給されるＡＮＤ回路８１ｅ［０］〜［７］と、ＡＮＤ回路８１ｅ［０］〜［７］の各出力信号ＴＤＲＤ［０］〜［７］が供給されるＲＤＦＩＦＯ８１ｆと、ＡＮＤ回路８１ｅ［０］〜［７］の各出力信号ＴＤＲＤ［０］〜［７］と信号ＰＷＢとが供給されるＡＮＤ回路８１ｇとを有している。このうち、Ｄ−Ｌａｔｃｈ回路８１ｂは、オンチップ比較テスト信号ＴＯＣＣがロー（非活性状態）である場合にハイを出力し、オンチップ比較テスト信号ＴＯＣＣがハイ（活性状態）である場合にはＡＮＤ回路８１ａの出力を出力する回路である。また、ＲＤＦＩＦＯ８１ｆは、内部クロック信号ＩＣＬＫの立ち上がりと立ち下がりに同期し、出力信号ＴＤＲＤ［０］〜［７］を４ＤＱのデータに変換して出力する回路である。
【０１２３】
表１は、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰと、層テスト結果信号の出力先及び出力ビット数の関係を示す表である。複数ビット出力のウェハ試験を行う場合、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰをそれぞれ、ロー、ロー、ハイ、ローとする。これにより、ＲＤＦＩＦＯ８１ｆからウェハ試験用入出力バッファ６８に、それぞれ比較結果ＴＲＤＡＴＡ［０］〜［７］が割り当てられた層テスト結果信号ＴＤＲＤ［０］〜［７］が出力される。この場合、層テスト結果信号の情報量は８ビットとなる。１ビット出力のウェハ試験を行う場合、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰをそれぞれ、ロー、ハイ、ハイ、ハイとする。これにより、ＲＤＦＩＦＯ８１ｆからウェハ試験用入出力バッファ６８に、互いに同一である層テスト結果信号ＴＤＲＤ［０］〜［７］が出力される。この場合、層テスト結果信号の情報量は１ビットとなる。組み立て後試験を行う場合、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰをすべてハイとする。これにより、ＡＮＤ回路８１ｇから貫通電極ＴＳＶＰＴ０＜ｎ＞に、１ビットの層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞が出力される。この場合、層テスト結果信号の情報量は１ビットとなる。
【０１２４】
【表１】
【０１２５】
図１６は、テスト出力制御部８１の他の一例を示す略ブロック図である。この例は、ＡＮＤ回路８１ｇにＤ−Ｌａｔｃｈ回路８１ｂの出力ＴＲＣＯＭＰＴと信号ＰＷＢとが供給される点で、図１５に示した例と異なっているが、信号ＰＷＢ、オンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰと、層テスト結果信号の出力先及び出力ビット数の関係は図１５の例と同一である。このように、テスト出力制御部８１の具体的な回路構成としては、各種のバリエーションを採用し得る。
【０１２６】
図１７は、テスト回路３５の機能ブロックを示す略ブロック図である。同図に示すように、テスト回路３５は、テスト出力制御部８７を有している。テスト出力制御部８７には、各コアチップＣＣ０〜ＣＣ７のテスト回路６７から出力される各１ビットの層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞の他、オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦが供給される。オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦはそれぞれ、上述したオンチップ比較テスト信号ＴＯＣＣ、並列テスト信号ＴＰＡＲＡＤＴ、多ビット出力並列テスト信号ＴＰＡＲＡＰと同様の信号である。
【０１２７】
テスト出力制御部８７は、オンチップ比較テスト信号ＴＯＣＣＩＦが非活性状態（複数ビット出力テスト）であり、かつ多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦが活性状態（複数ビット出力テスト）である場合、層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞をそれぞれ、層テスト結果信号ＴＤＲＤＬ＜０＞〜＜７＞に割り当てる。一方、オンチップ比較テスト信号ＴＯＣＣが活性状態（１ビット出力テスト）であり、かつ多ビット出力並列テスト信号ＴＰＡＲＡＰが非活性状態（１ビット出力テスト）である場合には、層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞に基づいて１ビットの層テスト結果信号を生成し、層テスト結果信号ＴＤＲＤＬ＜０＞〜＜７＞のすべてにこの層テスト結果信号を割り当てる。
【０１２８】
図１８は、テスト出力制御部８７の一例を示す略ブロック図である。この例では、オンチップ比較テスト信号ＴＯＣＣＩＦ及び並列テスト信号ＴＰＡＲＡＤＴＩＦはハイアクティブ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦはローアクティブとしている。
【０１２９】
図１８に示すように、テスト出力制御部８７は、層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞が供給されるＮＡＮＤ回路８７ａと、ＮＡＮＤ回路８７ａの出力及びオンチップ比較テスト信号ＴＯＣＣＩＦが入力されるＮＡＮＤ回路８７ｂと、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦが供給されるＮＯＴ回路８７ｃと、ＮＯＴ回路８７ｃの出力、並列テスト信号ＴＰＡＲＡＤＴＩＦ、及びそれぞれ層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞の反転データが供給されるＮＡＮＤ回路８７ｄ＜０＞〜＜７＞と、ＮＡＮＤ回路８７ｂの出力ＴＲＣＯＭＰＴ（１ＤＱ）とそれぞれＮＡＮＤ回路８７ｄ＜０＞〜＜７＞の出力とが供給されるＡＮＤ回路８７ｅ＜０＞〜＜７＞と、ＡＮＤ回路８７ｅ＜０＞〜＜７＞の各出力信号ＴＤＲＤＬ＜０＞〜＜７＞が供給されるＲＤＦＩＦＯ８７ｆとを有している。このうち、ＲＤＦＩＦＯ８７ｆは、内部クロック信号ＩＣＬＫの立ち上がりと立ち下がりに同期し、出力信号ＴＤＲＤ＜０＞〜＜７＞を４ＤＱのデータに変換して出力する回路である。
【０１３０】
表２は、オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦと、層テスト結果信号の出力ビット数の関係を示す表である。複数ビット出力の組み立て後試験を行う場合、オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦをそれぞれ、ロー、ハイ、ローとする。これにより、ＲＤＦＩＦＯ８７ｆから入出力バッファ回路２３に、それぞれ層テスト結果信号ＴＲＤＡＴＡＬ＜０＞〜＜７＞が割り当てられた層テスト結果信号ＴＤＲＤＬ＜０＞〜＜７＞が出力される。この場合、層テスト結果信号の情報量は８ビットとなる。１ビット出力の組み立て後試験を行う場合、オンチップ比較テスト信号ＴＯＣＣＩＦ、並列テスト信号ＴＰＡＲＡＤＴＩＦ、多ビット出力並列テスト信号ＴＰＡＲＡＰＩＦをすべてハイとする。これにより、ＲＤＦＩＦＯ８７ｆから入出力バッファ回路２３に、互いに同一である層テスト結果信号ＴＤＲＤＬ＜０＞〜＜７＞が出力される。この場合、層テスト結果信号の情報量は１ビットとなる。
【０１３１】
【表２】
【０１３２】
図１９は、組み立て後試験の処理フローを示す図である。まず初めに、外部から所定のアドレス信号及びコマンド信号を入力することにより、並列テストの対象とするコアチップを指定するテスト層活性化信号ＴＬＡをテストモードレジスタ３４に供給する（ステップＳ１）。これにより、テスト対象のコアチップが活性され、他のコアチップが非活性化される。
【０１３３】
次に、外部から所定のアドレス信号を入力することにより、活性化したコアチップにテストモード信号ＴＭ（Ｃｏｒｅ）を供給する。また、各コアチップ上のコントロールロジック回路６３を用いて、テスト対象のコアチップに設けられたメモリセルアレイにテストデータパターンを書き込む（ステップＳ２）。
【０１３４】
次に、各コアチップのテスト回路６７において、メモリセルアレイからテストデータを読み出し、層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞を生成する（ステップＳ３）。さらに、生成した層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞を、各コアチップの貫通電極ＴＳＶＰＴ０＜ｎ＞から出力する（ステップＳ４）。各貫通電極ＴＳＶＰＴ０＜ｎ＞はスパイラル接続されているので、このステップにおいて各コアチップから出力される層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞が、互いに衝突することはない。
【０１３５】
最後に、各コアチップが出力した層テスト結果信号ＴＲＤＡＴＡＬ＜ｎ＞をインターフェースチップＩＦのテスト回路３５が受け取り、入出力バッファ回路２３を介して外部に出力する（ステップＳ５）。
【０１３６】
以上説明したように、本実施形態による半導体装置１０では、組み立て後試験を行う際、コアチップごとに異なる電流パスから層テスト結果信号を出力するので、複数のコアチップの層テスト結果信号を、一斉に出力することができる。したがって、数のコアチップの層テスト結果信号を順次出力する場合に比べ、半導体装置の組み立て後試験に要する時間が短縮される。
【０１３７】
図２０は、本実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【０１３８】
図に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図２０においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ５３０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【０１３９】
また、図には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【０１４０】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
【０１４１】
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【０１４２】
さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【０１４３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１４４】
例えば、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなど）であっても構わない。また、コアチップ数は８個に限定されるものではない。
【０１４５】
また、上記実施形態においては、インターフェースチップＩＦからイネーブル信号ＴＬＳＥとディセーブル信号ＴＬＳＤをシリアルに供給しているが、本発明においてディセーブル信号ＴＬＳＤを用いることは必須でなく、少なくともイネーブル信号ＴＬＳＥをシリアルに供給すれば足りる。
【符号の説明】
【０１４６】
１〜３ 貫通電極
４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｆ コマンド端子
１３ａ〜１３ｃ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
１８ データマスク端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５，２８ ＦＩＦＯ回路
２６，２７，３４ ＴＳＶバッファ
２９ 入出力回路
３１ コマンド入力バッファ
３２ コントロールロジック
３２ａ レイテンシコントローラ
３２ｂ コマンドデコーダ
３３ 不良チップ情報保持回路
３５ ＴＳＶレシーバ
３６ 不活性化回路
３７ ＤＦＴ回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４７ 層アドレス比較回路
４８ 層アドレスバッファ
４９ 入力レシーバ
５０ メモリセルアレイ
５０ａ ロウ冗長アレイ
５０ｂ カラム冗長アレイ
５１ ロウデコーダ
５１ａ アドレス比較回路
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５４ａ テスト回路
５５，５７ 光学ヒューズ回路
５６，５８ 不良アドレスラッチ回路
５６ａ，５６ｂ，５６ａｅ，５６ｂｅ ラッチ回路
５６ｃ データコントロール回路
５６ｄ データラッチ回路
５６ｅ 選択回路
５６ｆ〜５６ｈ ゲート回路
５６ｓ ヒューズ選択回路
５８ 不良アドレスラッチ回路
６１ ロウ制御回路
６１ａ アドレスバッファ
６１ｂ リフレッシュカウンタ
６２ カラム制御回路
６２ａ アドレスバッファ
６２ｂ バーストカウンタ
６３ コントロールロジック
６４ モードレジスタ
６５ コマンドデコーダ
６６ ＤＦＴ回路
７１ パワーオン検出回路
７２ 内部電圧発生回路
８１ ＤＦＴ回路
８２ 解析回路
８３ 電気ヒューズ回路
８３−０〜８３−７ ヒューズセット
８３ａ コントロール回路
８３ｂ 電気ヒューズコントローラ
８３ｃ 転送制御回路
８４ シリアライザ
８５ ロード回路
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ 第１のチップ
１０１〜１０４ ラッチ回路
１１０ メモリセルアレイ
１２０ 光学ヒューズ
１３０ フラグヒューズ
１４０ 入力回路
１５０ 制御回路
１５１ 選択回路
１５２ アドレス比較回路
１６０ アクセス制御回路
１７０ 冗長アレイ
１８０ シリコン基板
１８１ 層間絶縁膜
１８２ 絶縁リング
１８３ 端部
１８４ 裏面バンプ
１８５ 表面バンプ
１８６ 端部
２００ 第２のチップ
２１０ アクセス制御回路
２２０ 電気ヒューズ
２３０ フラグヒューズ
２４０ 出力回路
３００ 外部端子
４００ 内部配線
５００ 判定論理部
５０１ ＮＡＮＤゲート回路
５１０ シリアルパラレル変換回路
５１１，５１２ シフトレジスタ
５２０ 層イネーブル判定回路
５２１ デコーダ
５２２ 比較回路
５２３ ＮＡＮＤゲート回路
５３０ 層ディセーブル判定回路
ＣＣ０〜ＣＣ７ コアチップ
ＨＩＴ 冗長判定信号
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＲＢＬ 冗長ビット線
ＲＭＣ 冗長セル
ＲＷＬ 冗長ワード線
ＳＢ 外部端子
【特許請求の範囲】
【請求項１】
それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、
前記複数のコアチップを制御するインターフェースチップと、を備え、
前記インターフェースチップと前記複数のコアチップは積層されており、
前記複数のコアチップは、第１の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記第１の貫通電極を介して前記複数のコアチップに複数ビットからなるイネーブル信号をシリアルに供給し、
前記複数のコアチップは、前記イネーブル信号を構成する複数ビットのうち前記チップ識別情報に対応するビットの論理レベルに基づいて活性化されることを特徴とする半導体装置。
【請求項２】
前記複数のコアチップは、第２の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記イネーブル信号に同期したタイミング信号を前記第２の貫通電極を介して前記複数のコアチップに供給し、
前記複数のコアチップは、シリアルに供給される前記イネーブル信号を前記タイミング信号に同期して取り込むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のコアチップは、第３の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記第３の貫通電極を介して前記複数のコアチップに複数ビットからなるディセーブル信号をシリアルに供給し、
前記複数のコアチップは、前記ディセーブル信号を構成する複数ビットのうち前記チップ識別情報に対応するビットの論理レベルに基づいて非活性化されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のコアチップのうち、前記ディセーブル信号によって非活性化されたコアチップは、前記イネーブル信号に関わらず非活性化されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のコアチップは、第４の貫通電極を介して前記インターフェースチップにそれぞれ個別に接続されており、
前記複数のコアチップのうち、前記イネーブル信号によって活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮して層テスト結果信号を生成し、
前記複数のコアチップは、前記第４の貫通電極を介してそれぞれ対応する層テスト結果信号を前記インターフェースチップに供給する第１のテスト回路を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記インターフェースチップは、前記第４の貫通電極を介して前記複数のコアチップからそれぞれ前記層テスト結果信号を受信し、外部に転送する第２のテスト回路を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第４の貫通電極は、少なくとも前記複数のコアチップと同数の貫通電極からなり、
各コアチップに設けられた前記第４の貫通電極を構成する各貫通電極は、隣接するコアチップに設けられた前記第４の貫通電極を構成する各貫通電極のうち、前記複数のコアチップの積層方向から見て異なる平面位置に配置された貫通電極に接続されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項８】
前記複数のコアチップにそれぞれ設けられた前記第１のテスト回路は、前記第４の貫通電極を構成する各貫通電極のうち、前記複数のコアチップの積層方向から見ていずれも同じ平面位置に配置された貫通電極に前記層テスト結果信号を出力することを特徴とする請求項７に記載の半導体装置。
【請求項９】
それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、
前記複数のコアチップを制御するインターフェースチップと、を備え、
前記インターフェースチップと前記複数のコアチップは積層されており、
前記複数のコアチップは、第１の貫通電極を介して前記インターフェースチップに共通接続されるとともに、第４の貫通電極を介して前記インターフェースチップにそれぞれ個別に接続されており、
前記インターフェースチップは、前記第１の貫通電極を介して前記複数のコアチップにイネーブル信号を供給し、
前記複数のコアチップは、前記イネーブル信号と前記チップ識別情報とを比較することによって選択的に活性化され、
前記複数のコアチップのうち、前記イネーブル信号によって活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮して層テスト結果信号を生成し、前記第４の貫通電極を介してそれぞれ対応する層テスト結果信号を前記インターフェースチップに供給することを特徴とする半導体装置。
【請求項１０】
前記複数のコアチップは、第２の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記イネーブル信号に同期したタイミング信号を前記第２の貫通電極を介して前記複数のコアチップに供給し、
前記複数のコアチップは、前記イネーブル信号を前記タイミング信号に同期して取り込むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記複数のコアチップは、第３の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記第３の貫通電極を介して前記複数のコアチップにディセーブル信号を供給し、
前記複数のコアチップのうち、前記ディセーブル信号によって非活性化されたコアチップは、対応する前記メモリセルアレイからのテストデータの読み出しを行わないことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記インターフェースチップと前記複数のコアチップが積層されている半導体装置のテスト方法であって、
前記複数のコアチップに設けられ、前記インターフェースチップに共通接続された第１の貫通電極を介して、前記インターフェースチップから前記複数のコアチップに複数ビットからなるイネーブル信号をシリアルに供給し、
前記イネーブル信号を構成する複数ビットのうち、前記チップ識別情報に対応するビットの論理レベルを前記複数のコアチップにおいてそれぞれ判定し、
判定の結果に基づいて活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮して層テスト結果信号を生成し、
前記複数のコアチップに設けられ、前記インターフェースチップに個別に接続された第４の貫通電極を介して、前記層テスト結果信号を前記インターフェースチップに供給することを特徴とする半導体装置のテスト方法。
【請求項１】
それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、
前記複数のコアチップを制御するインターフェースチップと、を備え、
前記インターフェースチップと前記複数のコアチップは積層されており、
前記複数のコアチップは、第１の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記第１の貫通電極を介して前記複数のコアチップに複数ビットからなるイネーブル信号をシリアルに供給し、
前記複数のコアチップは、前記イネーブル信号を構成する複数ビットのうち前記チップ識別情報に対応するビットの論理レベルに基づいて活性化されることを特徴とする半導体装置。
【請求項２】
前記複数のコアチップは、第２の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記イネーブル信号に同期したタイミング信号を前記第２の貫通電極を介して前記複数のコアチップに供給し、
前記複数のコアチップは、シリアルに供給される前記イネーブル信号を前記タイミング信号に同期して取り込むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のコアチップは、第３の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記第３の貫通電極を介して前記複数のコアチップに複数ビットからなるディセーブル信号をシリアルに供給し、
前記複数のコアチップは、前記ディセーブル信号を構成する複数ビットのうち前記チップ識別情報に対応するビットの論理レベルに基づいて非活性化されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のコアチップのうち、前記ディセーブル信号によって非活性化されたコアチップは、前記イネーブル信号に関わらず非活性化されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のコアチップは、第４の貫通電極を介して前記インターフェースチップにそれぞれ個別に接続されており、
前記複数のコアチップのうち、前記イネーブル信号によって活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮して層テスト結果信号を生成し、
前記複数のコアチップは、前記第４の貫通電極を介してそれぞれ対応する層テスト結果信号を前記インターフェースチップに供給する第１のテスト回路を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記インターフェースチップは、前記第４の貫通電極を介して前記複数のコアチップからそれぞれ前記層テスト結果信号を受信し、外部に転送する第２のテスト回路を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第４の貫通電極は、少なくとも前記複数のコアチップと同数の貫通電極からなり、
各コアチップに設けられた前記第４の貫通電極を構成する各貫通電極は、隣接するコアチップに設けられた前記第４の貫通電極を構成する各貫通電極のうち、前記複数のコアチップの積層方向から見て異なる平面位置に配置された貫通電極に接続されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項８】
前記複数のコアチップにそれぞれ設けられた前記第１のテスト回路は、前記第４の貫通電極を構成する各貫通電極のうち、前記複数のコアチップの積層方向から見ていずれも同じ平面位置に配置された貫通電極に前記層テスト結果信号を出力することを特徴とする請求項７に記載の半導体装置。
【請求項９】
それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、
前記複数のコアチップを制御するインターフェースチップと、を備え、
前記インターフェースチップと前記複数のコアチップは積層されており、
前記複数のコアチップは、第１の貫通電極を介して前記インターフェースチップに共通接続されるとともに、第４の貫通電極を介して前記インターフェースチップにそれぞれ個別に接続されており、
前記インターフェースチップは、前記第１の貫通電極を介して前記複数のコアチップにイネーブル信号を供給し、
前記複数のコアチップは、前記イネーブル信号と前記チップ識別情報とを比較することによって選択的に活性化され、
前記複数のコアチップのうち、前記イネーブル信号によって活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮して層テスト結果信号を生成し、前記第４の貫通電極を介してそれぞれ対応する層テスト結果信号を前記インターフェースチップに供給することを特徴とする半導体装置。
【請求項１０】
前記複数のコアチップは、第２の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記イネーブル信号に同期したタイミング信号を前記第２の貫通電極を介して前記複数のコアチップに供給し、
前記複数のコアチップは、前記イネーブル信号を前記タイミング信号に同期して取り込むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記複数のコアチップは、第３の貫通電極を介して前記インターフェースチップに共通接続されており、
前記インターフェースチップは、前記第３の貫通電極を介して前記複数のコアチップにディセーブル信号を供給し、
前記複数のコアチップのうち、前記ディセーブル信号によって非活性化されたコアチップは、対応する前記メモリセルアレイからのテストデータの読み出しを行わないことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
それぞれ複数のメモリセルを含むメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記インターフェースチップと前記複数のコアチップが積層されている半導体装置のテスト方法であって、
前記複数のコアチップに設けられ、前記インターフェースチップに共通接続された第１の貫通電極を介して、前記インターフェースチップから前記複数のコアチップに複数ビットからなるイネーブル信号をシリアルに供給し、
前記イネーブル信号を構成する複数ビットのうち、前記チップ識別情報に対応するビットの論理レベルを前記複数のコアチップにおいてそれぞれ判定し、
判定の結果に基づいて活性化されたコアチップは、対応する前記メモリセルアレイから読み出されたテストデータを圧縮して層テスト結果信号を生成し、
前記複数のコアチップに設けられ、前記インターフェースチップに個別に接続された第４の貫通電極を介して、前記層テスト結果信号を前記インターフェースチップに供給することを特徴とする半導体装置のテスト方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−８３２４３（Ｐ２０１２−８３２４３Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２３０３３２（Ｐ２０１０−２３０３３２）
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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