リーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法
【課題】 リーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法に関し、複数種類のデバイス特性をできるかぎり同じ構造のモニタで評価する。
【解決手段】 形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する。
【解決手段】 形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法に関するものであり、例えば、半導体装置の性能を最適化するためのリーク電流のモニタに関するものである。
【背景技術】
【０００２】
ＡＳＩＣ製品、特に、モバイル系製品では、低消費電力が求められており、その中でも非動作時の電力、即ち、待機電力の低減が重要なファクターになっている。この待機電力はトランジスタのリーク電流が支配的である。
【０００３】
ここで、図１１を参照して、半導体生産工程を説明する。図１１は、従来の半導体生産工程のフローチャートであり、
ｓ１．まず、予め設定した工程で半導体装置を製造する。
ｓ２．次いで、半導体ウェーハの状態でのウェーハソート試験を行う。ここでは、冗長試験、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／リーク試験を行う。
ｓ３．半導体ウェーハをチップにダイシングする。
ｓ４．ダイシングされた良品の半導体チップを選択してパッケージを組み立てる。
ｓ５．パッケージ状態でのファイナル試験を行う。ここでは、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／リーク試験を行う。
ｓ６．パッケージをボードに実装する。
ｓ７．ボードを実機に搭載して実機試験を行う。
ｓ８．パッケージに実装した半導体チップのトランジスタのしきい値電圧Ｖｔｈ等の状態設定を行う。
ｓ９．以上のステップを経て製品を出荷する。
【０００４】
ステップｓ２のリーク電流試験においては、多数個の半導体素子のリーク電流を同時に測定し、同時に測定したリーク電流の和を規格値と比較し、規格値より小さい場合には全てを良品とする。一方、規格値より大きな場合には、各半導体素子のリーク電流を個別に測定して個々に良否を判定することが提案されている。
【０００５】
また、複数個のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップを用い、メモリセルトランジスタのワード線端子、ビット線端子、ストレージノード端子、基板電極端子のそれぞれを並列接続し、リーク電流を測定することも提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０４−１５８２７５号公報
【特許文献２】特開２００２−１１０９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
現在の半導体装置の内部回路に使用されているトランジスタ構造としては、孤立パターンやマルチフィンガー等の様々な形態があり、各トランジスタ構造に応じてリーク電流も異なることになる。
【０００８】
従来、プロセスモニタに使用されているゲートリークモニタ構造では、活性領域上に面積の大きなベタパターンのゲート電極を設けたフラット構造が主流であり、実際に製品に使用する形状とは異なっている。また、単体トランジスタモニタは、ランダムばらつきが大きいため、チップの待機電流との相関が弱く、プロセス管理には適していないという問題がある。
【０００９】
特に、９０ｎｍ世代以降は、コアトランジスタのゲートリークがチャネルリークと同オーダーになっており、無視することができないが、従来のフラット構造では、実際の回路に使用される構造でのゲートリークをモニタすることはできない。例えば、トランジスタの微細化に伴ってゲート電極のエッジ部の影響が問題になるが、フラット構造ではそのようなエッジ部の影響をモニタすることができない。
【００１０】
また、最近のテクノロジは、同一チップ内に機能に応じてしきい値電圧Ｖｔｈの異なったトランジスタを配置する「マルチＶｔｈ」が主流であり、複数種類のトランジスタの特性を個別にモニタするためには、領域がその分必要になってしまう。一般に、モニタ構造は、実チップ以外の領域のプロセス管理モニタ配置領域に形成しているが、プロセス管理モニタ配置領域には限りがあるため、様々なモニタを搭載することはできない。
【００１１】
したがって、本発明は、複数種類のデバイス特性をできるかぎり同じ構造のモニタで評価することを目的とする。
【課題を解決するための手段】
【００１２】
開示する一観点からは、形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続したことを特徴とするリーク電流モニタが提供される。
【００１３】
また、開示する別の観点からは、設計データより互いに形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタの設置頻度を取得する工程と、前記複数種類のトランジスタを異なった領域に同じ間隔で配置する工程と、前記複数種類のトランジスタの数を前記取得した設置頻度の比を反映した数だけ選択して、全てのトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する工程と、前記共通接続したゲート電極と、ソース電極と、ドレイン電極に対して電圧を印加して、電圧を印加した電極間のリーク電流を測定する工程とを有することを特徴とするリーク電流モニタ方法が提供される。
【００１４】
また、開示するさらに別の観点からは、上述のリーク電流モニタ方法により取得したリーク電流データに基づいて、各半導体チップの動作速度と消費電力とが予め設定した設定値の範囲内になるように、各半導体チップの電源電圧及びバックゲート電圧を設定する工程を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
開示のリーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法によれば、複数種類のデバイス特性をできるかぎり同じ構造のモニタで評価することが可能になる。また、その結果に基づいて、半導体装置の性能を最適化するように、半導体装置に印加する電源電圧や基板電圧を制御することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態の半導体生産工程のフローチャートである。
【図２】本発明の実施の形態のリーク電流モニタの配置状態の説明図である。
【図３】本発明の実施の形態のリーク電流モニタの概念的構成図である。
【図４】本発明の実施の形態におけるブロックの概略的構成図である。
【図５】各ブロックの変形例の概略的平面図である。
【図６】モニタ試験における特性抽出項目と端子設定状態の説明図である。
【図７】本発明の実施例１のリーク電流モニタの概略的平面図である。
【図８】本発明の実施例２のリーク電流モニタの概略的平面図である。
【図９】本発明の実施例３のリーク電流モニタの概略的平面図である。
【図１０】本発明の実施例４のリーク電流モニタの概略的平面図である。
【図１１】従来の半導体生産工程のフローチャートである。
【発明を実施するための形態】
【００１７】
ここで、図１乃至図６を参照して、本発明の実施の形態のリーク電流モニタ方法を用いた半導体生産工程を説明する。図１は本発明の実施の形態の半導体生産工程のフローチャートであり、
Ｓ１．まず、顧客設計データからリーク電流モニタに必要な情報を集めて、リーク電流モニタを設計する。
ａ．ここでは、顧客設計データを入手して、レイアウトデータ、ネットリストデータより、メインチップ（製品チップ）内に設けられているトランジスタの種類毎の設置率（設置頻度）を算出する。算出した設置率に応じてリークモニタとしているゲートアレイ状に配置した素子の配分、即ち、選択する素子の数を決定する。トランジスタの種類としては、しきい値電圧Ｖｔｈ、ゲート長、ゲート幅、仕様特性におけるリーク電流値、或いは、製品チップ内で最も使用頻度の高いセル或いはマクロセルとする。また、選択するトランジスタの種類数としては、例えば、上位３種類のトランジスタとし、選択する素子の数は、設置率の概数、例えば、百個単位で四捨五入した数値を用いる。
ｂ．次いで、決定した種類毎の素子数の割合に応じてゲートアレイ状に配置した素子に対する配線等を含めたリーク電流モニタを設計する。この場合のリーク電流モニタは製品チップ内に配置しても良いし、或いは、スクライブ領域或いはダイシング領域に配置しても良い。
【００１８】
Ｓ２．次いで、設計したリーク電流モニタを含む半導体装置を製造するためのレチクル作成データを作成する。なお、しきい値電流Ｖｔｈを変更する場合には、チャネルドープにより行う。
Ｓ３．作成したレチクルを用いて半導体装置を製造する。
【００１９】
Ｓ４．次いで、ウェーハプロセスの最終段階において、作成したリーク電流モニタを用いてモニタ試験を行う。ここでは、冗長試験、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／リーク試験を行う。
【００２０】
この場合、リーク電流モニタには、動作速度を評価できる回路を搭載することが望ましく、動作周波数の印加電圧依存性を評価することによって、動作速度と消費電力の両方を最適化した状態設定条件を求めることができる。この様な動作速度を評価できる回路としては、ＲＯＳＣ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ）、メモリセルアレイ、或いは、ラッチアレイ等を用いる。リーク電流の測定に際しては、ゲート端子、ドレイン端子、ソース端子の３端子、より好ましくは、バックゲート端子を含めた４つの端子に独立に電圧を印加し、電圧設定を変更するだけで、「ゲートリーク」、「接合リーク（ゲートエッジ成分）」、「チャネルリーク」、或いは、「トランジスタ特性」を評価することができる。
【００２１】
Ｓ５．次いで、半導体ウェーハの状態でのウェーハソート試験を行う。ここでは、冗長試験、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／待機電力試験を行う。なお、本発明の実施の形態においては、冗長試験において、Ｓ４のモニタ試験の結果に基づいて最適な印加電圧に状態設定を行う。
【００２２】
以降は従来の半導体生産工程と同様に、
Ｓ６．半導体ウェーハをチップにダイシングする。
Ｓ７．ダイシングされた良品の半導体チップを選択してパッケージを組み立てる。
Ｓ８．パッケージ状態でのファイナル試験を行う。ここでは、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／リーク試験を行う。
Ｓ９．パッケージをボードに実装する。
Ｓ１０．ボードを実機に搭載して実機試験を行う。
Ｓ１１．以上のステップを経て製品を出荷する。
【００２３】
図２は、本発明の実施の形態のリーク電流モニタの配置状態の説明図である。図２（ａ）は、ダイシングラインの一箇所にリーク電流モニタを配置した場合の概念的平面図である。図に示すように、製品チップ１０の間のダイシングラインにリーク電流モニタをリークモニタチップ２０として配置する。この場合、リークモニタチップ２０は、製品チップ１０と同じ設計ルールを用いる。また、製品チップ１０の間の他のダイシング領域には、他の電気的特性やプロセスを管理するためのプロセス管理モニタ１４を配置する。
【００２４】
製品チップ１０内には、ＡＳＩＣとして機能を備えたメイン領域１１、メイン領域１１に配置したトランジスタ等への印加電圧を設定する電圧制御回路１２、及び、状態設定レジスタ１３を備えている。この場合の状態設定レジスタとしては、例えば、不揮発性メモリ、フューズを用いたレジスタファイル、或いは、ＯＰＳＲ（Ｏｐｅｒａｔｉｎｇ Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ）若しくはＩ２Ｃ（Ｉｎｔｅｒ―Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のシステムで使用する初期設定レジスタ等を用いる。
【００２５】
上述のリークモニタチップ２０を用いたモニタ試験の結果に基づいて、最適な印加電圧設定情報を抽出し、製品チップ１０内に配置してある状態設定レジスタ１３に情報を書き込んで、電圧制御回路１２によりメイン領域１１に配置した素子の印加電圧を最適化する。
【００２６】
図２（ｂ）は、リーク電流モニタ１５を製品チップ領域１０に配置した場合の概念的平面図であり、この場合には、製品チップ１０の間のダイシング領域には、他の電気的特性やプロセスを管理するためのプロセス管理モニタ１４を配置する。
【００２７】
いずれの場合も、リークモニタチップ２０内に搭載しているトランジスタの各リーク電流をゲート端子、ドレイン端子、ソース端子の３端子、より好ましくは、バックゲート端子を含めた４つの端子に独立に電圧を印加して成分ごとにリーク電流量を測定する。
【００２８】
図３は、本発明の実施の形態のリーク電流モニタの概念的構成図である。まず、トランジスタの種類に応じて複数のブロック２１１,２１２,２１３を設け、各ブロック２１１,２１２,２１３に設けた素子形成領域２２１，２２２，２２３にゲート電極２３１，２３２，２３３を等間隔で配置してゲートアレイ構造を形成する。この時、各ゲートアレイ構造においては、トランジスタの種類に応じて、しきい値電圧Ｖｔｈ、チャネル長、チャネル幅、仕様リーク電流が互いに異なるように形成する。また、各ブロック２１１,２１２,２１３のゲート端子、ドレイン端子、ソース端子及びバックゲート端子は図に示すように共通化する。
【００２９】
図４は、本発明の実施の形態におけるブロックの概略的構成図であり、図４（ａ）は概略的平面図であり、図４（ｂ）は、図４（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図であり、また、図４（ｃ）は図４（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った概略的断面図である。ここでは、一つのブロックのみを図示する。
【００３０】
図に示すように、モニタ形成領域に素子分離埋込絶縁膜２４を形成して素子形成領域２２と基板コンタクト領域２５を区画する。素子形成領域２２にはゲート絶縁膜２６を介してポリシリコンからなるゲート電極２３を等間隔で設ける。なお、ゲート電極２３の直下のチャネル領域に不純物イオンを注入してチャネルドープ領域２７を形成しておき、各ブロック毎にしきい値電圧Ｖｔｈを変える場合にはドープ量で調整する。
【００３１】
次いで、不純物を浅く注入してエクステンション領域２８を形成したのち、サイドウォール２９を形成し、不純物を深く注入することによって、隣接するトランジスタに共通のソース領域３０及びドレイン領域３１を交互に形成する。
【００３２】
次いで、層間絶縁膜３２を形成したのち、各領域に対するビアホールを形成し、このビアホールにバリア膜を介してＷで埋め込むことによって、ソース電極３３、ドレイン電極３４、ゲート引出電極３５、基板電極３６を形成する。バリア膜としては、例えば、ＴｉＮ膜を用いる。
【００３３】
最後に、各ブロックにおいて選択したトランジスタの数だけソース電極３３、ドレイン電極３４、ゲート引出電極３５、基板電極３６を共通接続するソース配線３７、ドレイン配線３８、ゲート配線３９及びバックゲート配線４０を形成する。なお、実際に素子を選択した個数だけ接続する場合には、後述するように選択した素子に達するビアを介して接続する。
【００３４】
図５は、各ブロックの変形例の概略的平面図であり、各ブロックに設けるトランジスタ数が多い場合に、一つのブロックを複数のサブブロック２１Ｓ１、２１Ｓ２に分割した場合を示している。この場合の素子構造及び配線の仕方は図４の場合と実質的に同じである。なお、ここでは、各ゲート電極３９を接続するゲート接続局所配線４１、各ソース電極を接続するソース接続局所配線４２、各ドレイン電極を接続するドレイン接続局所配線４３を設けている。
【００３５】
図６は、モニタ試験における特性抽出項目と端子設定状態の説明図である。図６に示すように、
ＭＯＤＥ１．ドレイン端子、ソース端子及びバックゲート端子を接地した状態で、ゲート端子に、例えば、１．２Ｖの電圧を印加してゲートリークを測定する
ＭＯＤＥ２．ゲート端子、ドレイン端子及びソース端子を接地した状態で、バックゲート端子に、例えば、１．２Ｖの電圧を印加して接合リークを測定する
ＭＯＤＥ３．ゲート端子、ソース端子及びバックゲート端子を接地した状態で、ドレイン端子に、例えば、１．２Ｖの電圧を印加して基板電位依存性を含むチャネルを測定する。
ＭＯＤＥ４．ソース端子を接地した状態で、ゲート端子、ドレイン端子及びバックゲート端子に、例えば、１．２Ｖの電圧を印加して基板電位依存性を含むトランジスタ特性を測定する。
なお、３端子の場合には、ＭＯＤＥ１、ＭＯＤＥ３及びＭＯＤＥ４の測定が可能であるが、基板電位依存性は測定できない。
【００３６】
チャネルリーク電流に関しては、バックゲートバイアスを印加することによってトランジスタのしきい値電圧Ｖｔｈを変動させることができるため、製品チップ内のトランジスタと同等の特性を有するトランジスタを用いて基板電位依存性を評価することになる。それにより、より最適な印加電圧の状態設定が可能になる。
【００３７】
さらに、リークモニタ用のトランジスタを通常のトランジスタとして動作させることにより、動作速度に影響するドレイン電流のゲート−ドレイン間印加電圧依存性或いは基板電位依存性を評価することができる。その評価結果に基づいて、動作速度と待機電流の双方がオプティマムな最適解を抽出して、印加電圧を最適状態設定とすることができる。
【００３８】
なお、多数のトランジスタを並列に接続しているので、ソース端子及びドレイン端子に接続される配線或いはビア等の寄生抵抗によるＩＲ（電圧）ドロップの影響により、ドレイン電流を精度良く測定できない場合がある。その対策としては、ドレイン端子及びソース端子でのＩＲドロップをモニタし、印加電圧を補正するためのセンス端子を別途設ければ良い。
【００３９】
このように、本発明の実施の形態においては、リーク電流モニタを製品チップに配置する素子と同じ設計ルールでモニタを形成しているので、リーク電流を精度良く把握することができる。また、リーク電流モニタを顧客設計データにおける素子の配置頻度に応じた数の素子で構成しているので、製品チップの待機電流との相関が強い測定結果を得ることができる。
【実施例１】
【００４０】
以上を前提として、次に、図７を参照して、本発明の実施例１のリーク電流モニタを説明する。図７は、本発明の実施例１のリーク電流モニタの概略的平面図であり、ここでは、トランジスタの種類としてしきい値電圧Ｖｔｈの異なるトランジスタの場合を示す。なお、ここでは、バックゲート配線については、図示を省略する。また、ソース電極同士、ドレイン電極同士、ゲート電極同士を、それぞれソース配線３７、ドレイン配線３８及びゲート配線３９に接続する場合には、ビア４４，４５，４６を介して接続する。
【００４１】
３種類のしきい値電圧Ｖｔｈの異なるトランジスタＨＶＴ，ＳＶＴ，ＬＶＴを形成するために、各ブロック２１１，２１２，２１３の素子形成領域２２１,２２２,２２３のチャネルドープ量を調整する。例えば、ＨＶＴのしきい値電圧Ｖｔｈ１は、０.４Ｖ〜０．５Ｖとし、ＳＶＴのしきい値電圧Ｖｔｈ２は０．２５Ｖ〜０．３５Ｖとし、ＬＶＴのしきい値電圧Ｖｔｈ３は、０．１５Ｖ〜０．２Ｖとする。また、素子形成領域２２１,２２２,２２３のサイズは任意であるが、幅は例えば１μｍ程度とし、長さは設ける素子数に応じて設定する。
【００４２】
図においては、設置率が、ＨＶＴ：ＳＶＴ：ＬＶＴ＝１：７：２の場合を示しており、実際に選択するトランジスタの数としては、例えば、１００個：７００個：２００個となる。なお、ゲート電極２３１，２３２，２３３のゲート長は、例えば、４０ｎｍとする。
【００４３】
この実施例１においては、リーク電流モニタとして使用するトランジスタの数を、製品チップに設けられているトランジスタの設置頻度に概数として比例するように選択しているので、製品チップの待機電流と相関の高い結果が得られる。
【００４４】
また、モニタを構成する素子構造としては、しきい値電圧Ｖｔｈ以外は同じ構造であるので、モニタの作製が容易になり、且つ、製品チップ内に設ける素子と同じ設計ルールで設計しているので、この点でも製品チップとの相関の高いデータが得られる。
【実施例２】
【００４５】
次に、図８を参照して、本発明の実施例２のリーク電流モニタを説明する。図８は、本発明の実施例２のリーク電流モニタの概略的平面図であり、ここでは、トランジスタの種類としてしきい値電圧Ｖｔｈの代わりにゲート長の異なるトランジスタの場合を示す。なお、ここでも、バックゲート配線については、図示を省略する。また、ソース電極同士、ドレイン電極同士、ゲート電極同士を、それぞれソース配線３７、ドレイン配線３８及びゲート配線３９に接続する場合には、ビア４４，４５，４６を介して接続する。
【００４６】
３種類のゲート長の異なるトランジスタＬＬＴ，ＭＬＴ，ＳＬＴを形成するために、各ブロック２１１，２１２，２１３の素子形成領域２２１,２２２,２２３に設けるゲート電極２３１，２３２，２３３のゲート長が互いに異なるように設定する。ゲート電極２３１，２３２，２３３のゲート長としては、ＬＬＴのゲート長を６０ｎｍ、ＭＬＴのゲート長を５０ｎｍ、ＳＬＴのゲート長を４０ｎｍとする。図においては、設置率が、ＬＬＴ：ＭＬＴ：ＳＬＴ＝１：７：２の場合を示しており、実際に選択するトランジスタの数としては、例えば、１００個：７００個：２００個となる。
【００４７】
この実施例２においても、リーク電流モニタとして使用するトランジスタの数を、製品チップに設けられているトランジスタの設置頻度に概数として比例するように選択しているので、製品チップの待機電流と相関の高い結果が得られる。また、モニタを構成する素子構造としては、しきい値電圧Ｖｔｈ以外は同じ構造であるので、モニタの作製が容易になり、且つ、製品チップ内に設ける素子と同じ設計ルールで設計しているので、この点でも製品チップとの相関の高いデータが得られる。
【実施例３】
【００４８】
次に、図９を参照して、本発明の実施例３のリーク電流モニタを説明する。図９は、本発明の実施例３のリーク電流モニタの概略的平面図であり、ここでは、トランジスタの種類としてしきい値電圧Ｖｔｈの代わりにゲート幅の異なるトランジスタの場合を示す。なお、ここでも、バックゲート配線については、図示を省略する。また、ソース電極同士、ドレイン電極同士、ゲート電極同士を、それぞれソース配線３７、ドレイン配線３８及びゲート配線３９に接続する場合には、ビア４４，４５，４６を介して接続する。
【００４９】
３種類のゲート幅の異なるトランジスタＬＷＴ，ＭＷＴ，ＳＷＴを形成するために、各ブロック２１１，２１２，２１３の素子形成領域２２１,２２２,２２３の幅を異ならせて設けるゲート電極２３１，２３２，２３３のゲート幅が互いに異なるように設定する。ゲート電極２３１，２３２，２３３のゲート幅としては、ＬＷＴのゲート長を１．０μｍ、ＭＷＴのゲート幅を０．７μｍ、ＳＷＴのゲート幅を０．５μｍとする。図においては、設置率が、ＬＷＴ：ＭＷＴ：ＳＷＴ＝１：７：２の場合を示しており、実際に選択するトランジスタの数としては、例えば、１００個：７００個：２００個となる。
【００５０】
この実施例３においても、リーク電流モニタとして使用するトランジスタの数を、製品チップに設けられているトランジスタの設置頻度に概数として比例するように選択しているので、製品チップの待機電流と相関の高い結果が得られる。また、モニタを構成する素子構造としては、しきい値電圧Ｖｔｈ以外は同じ構造であるので、モニタの作製が容易になり、且つ、製品チップ内に設ける素子と同じ設計ルールで設計しているので、この点でも製品チップとの相関の高いデータが得られる。
【実施例４】
【００５１】
次に、図１０を参照して、本発明の実施例４のリーク電流モニタを説明する。図１０は、本発明の実施例４のリーク電流モニタの概略的平面図であり、ここでは、トランジスタの種類としてしきい値電圧Ｖｔｈの代わりに仕様リーク電流の異なるトランジスタの場合を示す。なお、ここでも、バックゲート配線については、図示を省略する。また、ソース電極同士、ドレイン電極同士、ゲート電極同士を、それぞれソース配線３７、ドレイン配線３８及びゲート配線３９に接続する場合には、ビア４４，４５，４６を介して接続する。
【００５２】
この場合には、顧客設計データから設計値としてのリーク電流、即ち、仕様リーク電流を取り出し、各ブロック２１１，２１２，２１３の素子形成領域２２１,２２２,２２３に使用リーク電流の逆数の概数に比例する数のトランジスタをそれぞれ配置する。なお、この場合には、各ブロック２１１，２１２，２１３に設けるトランジスタは同じ構造ではなく、仕様リーク電流が製品チップ内のトランジスタと同じになる素子を設ける。ここでは、リーク電流の比が１４：７：４の場合を示しており、したがって、設置する素子の数としては、リーク大：リーク中：リーク小＝２：４：７となる。
【００５３】
このようにリーク電流モニタを構成することにより、各ブロックにおけるトータルのリーク電流が同等になるので、このトータルのリーク電流を測定することでトランジスタ特性の変動をモニタすることができる。それによって、プロセス管理が容易になる。
【００５４】
ここで、実施例１乃至実施例４を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） 形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続したことを特徴とするリーク電流モニタ。
（付記２） 前記各異なった領域にバックゲート電極を有していることを特徴とする付記１に記載のリーク電流モニタ。
（付記３） 付記１または付記２に記載のリーク電流モニタをスクライブ領域に設けたことを特徴とする半導体ウェーハ。
（付記４） 設計データより互いに形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタの設置頻度を取得する工程と、
前記複数種類のトランジスタを異なった領域に同じ間隔で配置する工程と、
前記複数種類のトランジスタの数を前記取得した設置頻度の比を反映した数だけ選択して、全てのトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する工程と、
前記共通接続したゲート電極と、ソース電極と、ドレイン電極に対して電圧を印加して、電圧を印加した電極間のリーク電流を測定する工程と
を有することを特徴とするリーク電流モニタ方法。
（付記５） 前記各異なった領域にバックゲート電極を設け、前記共通接続したゲート電極と、ソース電極と、ドレイン電極、及び、前記バックゲートに対して電圧を印加して、電圧を印加した電極間のリーク電流を測定することを特徴とする付記４に記載のリーク電流モニタ方法。
（付記６） 前記設置頻度が、しきい電圧が異なるトランジスタの設置頻度であることを特徴とする付記４または付記５に記載のリーク電流モニタ方法。
（付記７） 前記設置頻度が、ゲート長が異なるトランジスタの設置頻度であることを特徴とする付記４または５に記載のリーク電流モニタ方法。
（付記８） 前記設置頻度が、ゲート幅が異なるトランジスタの設置頻度であることを特徴とする付記４または５に記載のリーク電流モニタ方法。
（付記９） 設計データより仕様リーク電流が互いに異なる複数種類のトランジスタを複数種類のトランジスタを異なった領域に同じ間隔で配置する工程と、
前記複数種類のトランジスタの数を前記仕様リーク電流の逆数の比を反映した数だけ選択して、全てのトランジスタのゲート電極同士、ソース電極同士、ドレイン電極同士、及び、バックゲート同士を電気的に共通に接続する工程と、
前記共通接続したゲート電極と、ソース電極と、ドレイン電極に対して電圧を印加して、電圧を印加した電極間のリーク電流を測定する工程と
を有することを特徴とするリーク電流モニタ方法。
（付記１０） 設計データより最も設置頻度の高いセル、マクロ、或いは、その一部を選択する工程と、
前記選択したセル、マクロ、或いは、その一部を予め設定した遷移状態になるように結線する工程と、
前記結線したセル、マクロ、或いは、その一部の電源間のリーク電流を測定する工程とを有するリーク電流モニタ方法。
（付記１１） 付記２乃至付記１０のいずれか１項に記載のリーク電流モニタ方法により取得したリーク電流データに基づいて、各半導体チップの動作速度と消費電力とが予め設定した設定値の範囲内になるように、各半導体チップの電源電圧及びバックゲート電圧を設定する工程を有することを特徴とする半導体装置の製造方法。
【符号の説明】
【００５５】
１０ 製品チップ
１１ メイン領域
１２ 電圧制御回路
１３ 状態設定レジスタ
１４ プロセス管理モニタ
１５ リーク電流モニタ
２０ リークモニタチップ
２１１，２１２，２１３ ブロック
２１Ｓ１、２１Ｓ２ サブブロック
２２，２２１，２２２，２２３ 素子形成領域
２３，２３１，２３２，２３３ ゲート電極
２４ 素子分離埋込絶縁膜
２５ 基板コンタクト領域
２６ ゲート絶縁膜
２７ チャネルドープ領域
２８ エクステンション領域
２９ サイドウォール
３０ ソース領域
３１ ドレイン領域
３２ 層間絶縁膜
３３ ソース電極
３４ ドレイン電極
３５ ゲート引出電極
３６ 基板電極
３７ ソース配線
３８ ドレイン配線
３９ ゲート配線
４０ バックゲート配線
４１ ゲート接続局所配線
４２ ソース接続局所配線
４３ ドレイン接続局所配線
４４，４５，４６ ビア
【技術分野】
【０００１】
本発明はリーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法に関するものであり、例えば、半導体装置の性能を最適化するためのリーク電流のモニタに関するものである。
【背景技術】
【０００２】
ＡＳＩＣ製品、特に、モバイル系製品では、低消費電力が求められており、その中でも非動作時の電力、即ち、待機電力の低減が重要なファクターになっている。この待機電力はトランジスタのリーク電流が支配的である。
【０００３】
ここで、図１１を参照して、半導体生産工程を説明する。図１１は、従来の半導体生産工程のフローチャートであり、
ｓ１．まず、予め設定した工程で半導体装置を製造する。
ｓ２．次いで、半導体ウェーハの状態でのウェーハソート試験を行う。ここでは、冗長試験、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／リーク試験を行う。
ｓ３．半導体ウェーハをチップにダイシングする。
ｓ４．ダイシングされた良品の半導体チップを選択してパッケージを組み立てる。
ｓ５．パッケージ状態でのファイナル試験を行う。ここでは、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／リーク試験を行う。
ｓ６．パッケージをボードに実装する。
ｓ７．ボードを実機に搭載して実機試験を行う。
ｓ８．パッケージに実装した半導体チップのトランジスタのしきい値電圧Ｖｔｈ等の状態設定を行う。
ｓ９．以上のステップを経て製品を出荷する。
【０００４】
ステップｓ２のリーク電流試験においては、多数個の半導体素子のリーク電流を同時に測定し、同時に測定したリーク電流の和を規格値と比較し、規格値より小さい場合には全てを良品とする。一方、規格値より大きな場合には、各半導体素子のリーク電流を個別に測定して個々に良否を判定することが提案されている。
【０００５】
また、複数個のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップを用い、メモリセルトランジスタのワード線端子、ビット線端子、ストレージノード端子、基板電極端子のそれぞれを並列接続し、リーク電流を測定することも提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０４−１５８２７５号公報
【特許文献２】特開２００２−１１０９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
現在の半導体装置の内部回路に使用されているトランジスタ構造としては、孤立パターンやマルチフィンガー等の様々な形態があり、各トランジスタ構造に応じてリーク電流も異なることになる。
【０００８】
従来、プロセスモニタに使用されているゲートリークモニタ構造では、活性領域上に面積の大きなベタパターンのゲート電極を設けたフラット構造が主流であり、実際に製品に使用する形状とは異なっている。また、単体トランジスタモニタは、ランダムばらつきが大きいため、チップの待機電流との相関が弱く、プロセス管理には適していないという問題がある。
【０００９】
特に、９０ｎｍ世代以降は、コアトランジスタのゲートリークがチャネルリークと同オーダーになっており、無視することができないが、従来のフラット構造では、実際の回路に使用される構造でのゲートリークをモニタすることはできない。例えば、トランジスタの微細化に伴ってゲート電極のエッジ部の影響が問題になるが、フラット構造ではそのようなエッジ部の影響をモニタすることができない。
【００１０】
また、最近のテクノロジは、同一チップ内に機能に応じてしきい値電圧Ｖｔｈの異なったトランジスタを配置する「マルチＶｔｈ」が主流であり、複数種類のトランジスタの特性を個別にモニタするためには、領域がその分必要になってしまう。一般に、モニタ構造は、実チップ以外の領域のプロセス管理モニタ配置領域に形成しているが、プロセス管理モニタ配置領域には限りがあるため、様々なモニタを搭載することはできない。
【００１１】
したがって、本発明は、複数種類のデバイス特性をできるかぎり同じ構造のモニタで評価することを目的とする。
【課題を解決するための手段】
【００１２】
開示する一観点からは、形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続したことを特徴とするリーク電流モニタが提供される。
【００１３】
また、開示する別の観点からは、設計データより互いに形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタの設置頻度を取得する工程と、前記複数種類のトランジスタを異なった領域に同じ間隔で配置する工程と、前記複数種類のトランジスタの数を前記取得した設置頻度の比を反映した数だけ選択して、全てのトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する工程と、前記共通接続したゲート電極と、ソース電極と、ドレイン電極に対して電圧を印加して、電圧を印加した電極間のリーク電流を測定する工程とを有することを特徴とするリーク電流モニタ方法が提供される。
【００１４】
また、開示するさらに別の観点からは、上述のリーク電流モニタ方法により取得したリーク電流データに基づいて、各半導体チップの動作速度と消費電力とが予め設定した設定値の範囲内になるように、各半導体チップの電源電圧及びバックゲート電圧を設定する工程を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
開示のリーク電流モニタ、リーク電流モニタ方法、及び、半導体装置の製造方法によれば、複数種類のデバイス特性をできるかぎり同じ構造のモニタで評価することが可能になる。また、その結果に基づいて、半導体装置の性能を最適化するように、半導体装置に印加する電源電圧や基板電圧を制御することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態の半導体生産工程のフローチャートである。
【図２】本発明の実施の形態のリーク電流モニタの配置状態の説明図である。
【図３】本発明の実施の形態のリーク電流モニタの概念的構成図である。
【図４】本発明の実施の形態におけるブロックの概略的構成図である。
【図５】各ブロックの変形例の概略的平面図である。
【図６】モニタ試験における特性抽出項目と端子設定状態の説明図である。
【図７】本発明の実施例１のリーク電流モニタの概略的平面図である。
【図８】本発明の実施例２のリーク電流モニタの概略的平面図である。
【図９】本発明の実施例３のリーク電流モニタの概略的平面図である。
【図１０】本発明の実施例４のリーク電流モニタの概略的平面図である。
【図１１】従来の半導体生産工程のフローチャートである。
【発明を実施するための形態】
【００１７】
ここで、図１乃至図６を参照して、本発明の実施の形態のリーク電流モニタ方法を用いた半導体生産工程を説明する。図１は本発明の実施の形態の半導体生産工程のフローチャートであり、
Ｓ１．まず、顧客設計データからリーク電流モニタに必要な情報を集めて、リーク電流モニタを設計する。
ａ．ここでは、顧客設計データを入手して、レイアウトデータ、ネットリストデータより、メインチップ（製品チップ）内に設けられているトランジスタの種類毎の設置率（設置頻度）を算出する。算出した設置率に応じてリークモニタとしているゲートアレイ状に配置した素子の配分、即ち、選択する素子の数を決定する。トランジスタの種類としては、しきい値電圧Ｖｔｈ、ゲート長、ゲート幅、仕様特性におけるリーク電流値、或いは、製品チップ内で最も使用頻度の高いセル或いはマクロセルとする。また、選択するトランジスタの種類数としては、例えば、上位３種類のトランジスタとし、選択する素子の数は、設置率の概数、例えば、百個単位で四捨五入した数値を用いる。
ｂ．次いで、決定した種類毎の素子数の割合に応じてゲートアレイ状に配置した素子に対する配線等を含めたリーク電流モニタを設計する。この場合のリーク電流モニタは製品チップ内に配置しても良いし、或いは、スクライブ領域或いはダイシング領域に配置しても良い。
【００１８】
Ｓ２．次いで、設計したリーク電流モニタを含む半導体装置を製造するためのレチクル作成データを作成する。なお、しきい値電流Ｖｔｈを変更する場合には、チャネルドープにより行う。
Ｓ３．作成したレチクルを用いて半導体装置を製造する。
【００１９】
Ｓ４．次いで、ウェーハプロセスの最終段階において、作成したリーク電流モニタを用いてモニタ試験を行う。ここでは、冗長試験、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／リーク試験を行う。
【００２０】
この場合、リーク電流モニタには、動作速度を評価できる回路を搭載することが望ましく、動作周波数の印加電圧依存性を評価することによって、動作速度と消費電力の両方を最適化した状態設定条件を求めることができる。この様な動作速度を評価できる回路としては、ＲＯＳＣ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ）、メモリセルアレイ、或いは、ラッチアレイ等を用いる。リーク電流の測定に際しては、ゲート端子、ドレイン端子、ソース端子の３端子、より好ましくは、バックゲート端子を含めた４つの端子に独立に電圧を印加し、電圧設定を変更するだけで、「ゲートリーク」、「接合リーク（ゲートエッジ成分）」、「チャネルリーク」、或いは、「トランジスタ特性」を評価することができる。
【００２１】
Ｓ５．次いで、半導体ウェーハの状態でのウェーハソート試験を行う。ここでは、冗長試験、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／待機電力試験を行う。なお、本発明の実施の形態においては、冗長試験において、Ｓ４のモニタ試験の結果に基づいて最適な印加電圧に状態設定を行う。
【００２２】
以降は従来の半導体生産工程と同様に、
Ｓ６．半導体ウェーハをチップにダイシングする。
Ｓ７．ダイシングされた良品の半導体チップを選択してパッケージを組み立てる。
Ｓ８．パッケージ状態でのファイナル試験を行う。ここでは、ロジック回路やメモリ回路等への環境負荷試験、或いは、周波数／リーク試験を行う。
Ｓ９．パッケージをボードに実装する。
Ｓ１０．ボードを実機に搭載して実機試験を行う。
Ｓ１１．以上のステップを経て製品を出荷する。
【００２３】
図２は、本発明の実施の形態のリーク電流モニタの配置状態の説明図である。図２（ａ）は、ダイシングラインの一箇所にリーク電流モニタを配置した場合の概念的平面図である。図に示すように、製品チップ１０の間のダイシングラインにリーク電流モニタをリークモニタチップ２０として配置する。この場合、リークモニタチップ２０は、製品チップ１０と同じ設計ルールを用いる。また、製品チップ１０の間の他のダイシング領域には、他の電気的特性やプロセスを管理するためのプロセス管理モニタ１４を配置する。
【００２４】
製品チップ１０内には、ＡＳＩＣとして機能を備えたメイン領域１１、メイン領域１１に配置したトランジスタ等への印加電圧を設定する電圧制御回路１２、及び、状態設定レジスタ１３を備えている。この場合の状態設定レジスタとしては、例えば、不揮発性メモリ、フューズを用いたレジスタファイル、或いは、ＯＰＳＲ（Ｏｐｅｒａｔｉｎｇ Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ）若しくはＩ２Ｃ（Ｉｎｔｅｒ―Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のシステムで使用する初期設定レジスタ等を用いる。
【００２５】
上述のリークモニタチップ２０を用いたモニタ試験の結果に基づいて、最適な印加電圧設定情報を抽出し、製品チップ１０内に配置してある状態設定レジスタ１３に情報を書き込んで、電圧制御回路１２によりメイン領域１１に配置した素子の印加電圧を最適化する。
【００２６】
図２（ｂ）は、リーク電流モニタ１５を製品チップ領域１０に配置した場合の概念的平面図であり、この場合には、製品チップ１０の間のダイシング領域には、他の電気的特性やプロセスを管理するためのプロセス管理モニタ１４を配置する。
【００２７】
いずれの場合も、リークモニタチップ２０内に搭載しているトランジスタの各リーク電流をゲート端子、ドレイン端子、ソース端子の３端子、より好ましくは、バックゲート端子を含めた４つの端子に独立に電圧を印加して成分ごとにリーク電流量を測定する。
【００２８】
図３は、本発明の実施の形態のリーク電流モニタの概念的構成図である。まず、トランジスタの種類に応じて複数のブロック２１１,２１２,２１３を設け、各ブロック２１１,２１２,２１３に設けた素子形成領域２２１，２２２，２２３にゲート電極２３１，２３２，２３３を等間隔で配置してゲートアレイ構造を形成する。この時、各ゲートアレイ構造においては、トランジスタの種類に応じて、しきい値電圧Ｖｔｈ、チャネル長、チャネル幅、仕様リーク電流が互いに異なるように形成する。また、各ブロック２１１,２１２,２１３のゲート端子、ドレイン端子、ソース端子及びバックゲート端子は図に示すように共通化する。
【００２９】
図４は、本発明の実施の形態におけるブロックの概略的構成図であり、図４（ａ）は概略的平面図であり、図４（ｂ）は、図４（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図であり、また、図４（ｃ）は図４（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った概略的断面図である。ここでは、一つのブロックのみを図示する。
【００３０】
図に示すように、モニタ形成領域に素子分離埋込絶縁膜２４を形成して素子形成領域２２と基板コンタクト領域２５を区画する。素子形成領域２２にはゲート絶縁膜２６を介してポリシリコンからなるゲート電極２３を等間隔で設ける。なお、ゲート電極２３の直下のチャネル領域に不純物イオンを注入してチャネルドープ領域２７を形成しておき、各ブロック毎にしきい値電圧Ｖｔｈを変える場合にはドープ量で調整する。
【００３１】
次いで、不純物を浅く注入してエクステンション領域２８を形成したのち、サイドウォール２９を形成し、不純物を深く注入することによって、隣接するトランジスタに共通のソース領域３０及びドレイン領域３１を交互に形成する。
【００３２】
次いで、層間絶縁膜３２を形成したのち、各領域に対するビアホールを形成し、このビアホールにバリア膜を介してＷで埋め込むことによって、ソース電極３３、ドレイン電極３４、ゲート引出電極３５、基板電極３６を形成する。バリア膜としては、例えば、ＴｉＮ膜を用いる。
【００３３】
最後に、各ブロックにおいて選択したトランジスタの数だけソース電極３３、ドレイン電極３４、ゲート引出電極３５、基板電極３６を共通接続するソース配線３７、ドレイン配線３８、ゲート配線３９及びバックゲート配線４０を形成する。なお、実際に素子を選択した個数だけ接続する場合には、後述するように選択した素子に達するビアを介して接続する。
【００３４】
図５は、各ブロックの変形例の概略的平面図であり、各ブロックに設けるトランジスタ数が多い場合に、一つのブロックを複数のサブブロック２１Ｓ１、２１Ｓ２に分割した場合を示している。この場合の素子構造及び配線の仕方は図４の場合と実質的に同じである。なお、ここでは、各ゲート電極３９を接続するゲート接続局所配線４１、各ソース電極を接続するソース接続局所配線４２、各ドレイン電極を接続するドレイン接続局所配線４３を設けている。
【００３５】
図６は、モニタ試験における特性抽出項目と端子設定状態の説明図である。図６に示すように、
ＭＯＤＥ１．ドレイン端子、ソース端子及びバックゲート端子を接地した状態で、ゲート端子に、例えば、１．２Ｖの電圧を印加してゲートリークを測定する
ＭＯＤＥ２．ゲート端子、ドレイン端子及びソース端子を接地した状態で、バックゲート端子に、例えば、１．２Ｖの電圧を印加して接合リークを測定する
ＭＯＤＥ３．ゲート端子、ソース端子及びバックゲート端子を接地した状態で、ドレイン端子に、例えば、１．２Ｖの電圧を印加して基板電位依存性を含むチャネルを測定する。
ＭＯＤＥ４．ソース端子を接地した状態で、ゲート端子、ドレイン端子及びバックゲート端子に、例えば、１．２Ｖの電圧を印加して基板電位依存性を含むトランジスタ特性を測定する。
なお、３端子の場合には、ＭＯＤＥ１、ＭＯＤＥ３及びＭＯＤＥ４の測定が可能であるが、基板電位依存性は測定できない。
【００３６】
チャネルリーク電流に関しては、バックゲートバイアスを印加することによってトランジスタのしきい値電圧Ｖｔｈを変動させることができるため、製品チップ内のトランジスタと同等の特性を有するトランジスタを用いて基板電位依存性を評価することになる。それにより、より最適な印加電圧の状態設定が可能になる。
【００３７】
さらに、リークモニタ用のトランジスタを通常のトランジスタとして動作させることにより、動作速度に影響するドレイン電流のゲート−ドレイン間印加電圧依存性或いは基板電位依存性を評価することができる。その評価結果に基づいて、動作速度と待機電流の双方がオプティマムな最適解を抽出して、印加電圧を最適状態設定とすることができる。
【００３８】
なお、多数のトランジスタを並列に接続しているので、ソース端子及びドレイン端子に接続される配線或いはビア等の寄生抵抗によるＩＲ（電圧）ドロップの影響により、ドレイン電流を精度良く測定できない場合がある。その対策としては、ドレイン端子及びソース端子でのＩＲドロップをモニタし、印加電圧を補正するためのセンス端子を別途設ければ良い。
【００３９】
このように、本発明の実施の形態においては、リーク電流モニタを製品チップに配置する素子と同じ設計ルールでモニタを形成しているので、リーク電流を精度良く把握することができる。また、リーク電流モニタを顧客設計データにおける素子の配置頻度に応じた数の素子で構成しているので、製品チップの待機電流との相関が強い測定結果を得ることができる。
【実施例１】
【００４０】
以上を前提として、次に、図７を参照して、本発明の実施例１のリーク電流モニタを説明する。図７は、本発明の実施例１のリーク電流モニタの概略的平面図であり、ここでは、トランジスタの種類としてしきい値電圧Ｖｔｈの異なるトランジスタの場合を示す。なお、ここでは、バックゲート配線については、図示を省略する。また、ソース電極同士、ドレイン電極同士、ゲート電極同士を、それぞれソース配線３７、ドレイン配線３８及びゲート配線３９に接続する場合には、ビア４４，４５，４６を介して接続する。
【００４１】
３種類のしきい値電圧Ｖｔｈの異なるトランジスタＨＶＴ，ＳＶＴ，ＬＶＴを形成するために、各ブロック２１１，２１２，２１３の素子形成領域２２１,２２２,２２３のチャネルドープ量を調整する。例えば、ＨＶＴのしきい値電圧Ｖｔｈ１は、０.４Ｖ〜０．５Ｖとし、ＳＶＴのしきい値電圧Ｖｔｈ２は０．２５Ｖ〜０．３５Ｖとし、ＬＶＴのしきい値電圧Ｖｔｈ３は、０．１５Ｖ〜０．２Ｖとする。また、素子形成領域２２１,２２２,２２３のサイズは任意であるが、幅は例えば１μｍ程度とし、長さは設ける素子数に応じて設定する。
【００４２】
図においては、設置率が、ＨＶＴ：ＳＶＴ：ＬＶＴ＝１：７：２の場合を示しており、実際に選択するトランジスタの数としては、例えば、１００個：７００個：２００個となる。なお、ゲート電極２３１，２３２，２３３のゲート長は、例えば、４０ｎｍとする。
【００４３】
この実施例１においては、リーク電流モニタとして使用するトランジスタの数を、製品チップに設けられているトランジスタの設置頻度に概数として比例するように選択しているので、製品チップの待機電流と相関の高い結果が得られる。
【００４４】
また、モニタを構成する素子構造としては、しきい値電圧Ｖｔｈ以外は同じ構造であるので、モニタの作製が容易になり、且つ、製品チップ内に設ける素子と同じ設計ルールで設計しているので、この点でも製品チップとの相関の高いデータが得られる。
【実施例２】
【００４５】
次に、図８を参照して、本発明の実施例２のリーク電流モニタを説明する。図８は、本発明の実施例２のリーク電流モニタの概略的平面図であり、ここでは、トランジスタの種類としてしきい値電圧Ｖｔｈの代わりにゲート長の異なるトランジスタの場合を示す。なお、ここでも、バックゲート配線については、図示を省略する。また、ソース電極同士、ドレイン電極同士、ゲート電極同士を、それぞれソース配線３７、ドレイン配線３８及びゲート配線３９に接続する場合には、ビア４４，４５，４６を介して接続する。
【００４６】
３種類のゲート長の異なるトランジスタＬＬＴ，ＭＬＴ，ＳＬＴを形成するために、各ブロック２１１，２１２，２１３の素子形成領域２２１,２２２,２２３に設けるゲート電極２３１，２３２，２３３のゲート長が互いに異なるように設定する。ゲート電極２３１，２３２，２３３のゲート長としては、ＬＬＴのゲート長を６０ｎｍ、ＭＬＴのゲート長を５０ｎｍ、ＳＬＴのゲート長を４０ｎｍとする。図においては、設置率が、ＬＬＴ：ＭＬＴ：ＳＬＴ＝１：７：２の場合を示しており、実際に選択するトランジスタの数としては、例えば、１００個：７００個：２００個となる。
【００４７】
この実施例２においても、リーク電流モニタとして使用するトランジスタの数を、製品チップに設けられているトランジスタの設置頻度に概数として比例するように選択しているので、製品チップの待機電流と相関の高い結果が得られる。また、モニタを構成する素子構造としては、しきい値電圧Ｖｔｈ以外は同じ構造であるので、モニタの作製が容易になり、且つ、製品チップ内に設ける素子と同じ設計ルールで設計しているので、この点でも製品チップとの相関の高いデータが得られる。
【実施例３】
【００４８】
次に、図９を参照して、本発明の実施例３のリーク電流モニタを説明する。図９は、本発明の実施例３のリーク電流モニタの概略的平面図であり、ここでは、トランジスタの種類としてしきい値電圧Ｖｔｈの代わりにゲート幅の異なるトランジスタの場合を示す。なお、ここでも、バックゲート配線については、図示を省略する。また、ソース電極同士、ドレイン電極同士、ゲート電極同士を、それぞれソース配線３７、ドレイン配線３８及びゲート配線３９に接続する場合には、ビア４４，４５，４６を介して接続する。
【００４９】
３種類のゲート幅の異なるトランジスタＬＷＴ，ＭＷＴ，ＳＷＴを形成するために、各ブロック２１１，２１２，２１３の素子形成領域２２１,２２２,２２３の幅を異ならせて設けるゲート電極２３１，２３２，２３３のゲート幅が互いに異なるように設定する。ゲート電極２３１，２３２，２３３のゲート幅としては、ＬＷＴのゲート長を１．０μｍ、ＭＷＴのゲート幅を０．７μｍ、ＳＷＴのゲート幅を０．５μｍとする。図においては、設置率が、ＬＷＴ：ＭＷＴ：ＳＷＴ＝１：７：２の場合を示しており、実際に選択するトランジスタの数としては、例えば、１００個：７００個：２００個となる。
【００５０】
この実施例３においても、リーク電流モニタとして使用するトランジスタの数を、製品チップに設けられているトランジスタの設置頻度に概数として比例するように選択しているので、製品チップの待機電流と相関の高い結果が得られる。また、モニタを構成する素子構造としては、しきい値電圧Ｖｔｈ以外は同じ構造であるので、モニタの作製が容易になり、且つ、製品チップ内に設ける素子と同じ設計ルールで設計しているので、この点でも製品チップとの相関の高いデータが得られる。
【実施例４】
【００５１】
次に、図１０を参照して、本発明の実施例４のリーク電流モニタを説明する。図１０は、本発明の実施例４のリーク電流モニタの概略的平面図であり、ここでは、トランジスタの種類としてしきい値電圧Ｖｔｈの代わりに仕様リーク電流の異なるトランジスタの場合を示す。なお、ここでも、バックゲート配線については、図示を省略する。また、ソース電極同士、ドレイン電極同士、ゲート電極同士を、それぞれソース配線３７、ドレイン配線３８及びゲート配線３９に接続する場合には、ビア４４，４５，４６を介して接続する。
【００５２】
この場合には、顧客設計データから設計値としてのリーク電流、即ち、仕様リーク電流を取り出し、各ブロック２１１，２１２，２１３の素子形成領域２２１,２２２,２２３に使用リーク電流の逆数の概数に比例する数のトランジスタをそれぞれ配置する。なお、この場合には、各ブロック２１１，２１２，２１３に設けるトランジスタは同じ構造ではなく、仕様リーク電流が製品チップ内のトランジスタと同じになる素子を設ける。ここでは、リーク電流の比が１４：７：４の場合を示しており、したがって、設置する素子の数としては、リーク大：リーク中：リーク小＝２：４：７となる。
【００５３】
このようにリーク電流モニタを構成することにより、各ブロックにおけるトータルのリーク電流が同等になるので、このトータルのリーク電流を測定することでトランジスタ特性の変動をモニタすることができる。それによって、プロセス管理が容易になる。
【００５４】
ここで、実施例１乃至実施例４を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） 形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続したことを特徴とするリーク電流モニタ。
（付記２） 前記各異なった領域にバックゲート電極を有していることを特徴とする付記１に記載のリーク電流モニタ。
（付記３） 付記１または付記２に記載のリーク電流モニタをスクライブ領域に設けたことを特徴とする半導体ウェーハ。
（付記４） 設計データより互いに形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタの設置頻度を取得する工程と、
前記複数種類のトランジスタを異なった領域に同じ間隔で配置する工程と、
前記複数種類のトランジスタの数を前記取得した設置頻度の比を反映した数だけ選択して、全てのトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する工程と、
前記共通接続したゲート電極と、ソース電極と、ドレイン電極に対して電圧を印加して、電圧を印加した電極間のリーク電流を測定する工程と
を有することを特徴とするリーク電流モニタ方法。
（付記５） 前記各異なった領域にバックゲート電極を設け、前記共通接続したゲート電極と、ソース電極と、ドレイン電極、及び、前記バックゲートに対して電圧を印加して、電圧を印加した電極間のリーク電流を測定することを特徴とする付記４に記載のリーク電流モニタ方法。
（付記６） 前記設置頻度が、しきい電圧が異なるトランジスタの設置頻度であることを特徴とする付記４または付記５に記載のリーク電流モニタ方法。
（付記７） 前記設置頻度が、ゲート長が異なるトランジスタの設置頻度であることを特徴とする付記４または５に記載のリーク電流モニタ方法。
（付記８） 前記設置頻度が、ゲート幅が異なるトランジスタの設置頻度であることを特徴とする付記４または５に記載のリーク電流モニタ方法。
（付記９） 設計データより仕様リーク電流が互いに異なる複数種類のトランジスタを複数種類のトランジスタを異なった領域に同じ間隔で配置する工程と、
前記複数種類のトランジスタの数を前記仕様リーク電流の逆数の比を反映した数だけ選択して、全てのトランジスタのゲート電極同士、ソース電極同士、ドレイン電極同士、及び、バックゲート同士を電気的に共通に接続する工程と、
前記共通接続したゲート電極と、ソース電極と、ドレイン電極に対して電圧を印加して、電圧を印加した電極間のリーク電流を測定する工程と
を有することを特徴とするリーク電流モニタ方法。
（付記１０） 設計データより最も設置頻度の高いセル、マクロ、或いは、その一部を選択する工程と、
前記選択したセル、マクロ、或いは、その一部を予め設定した遷移状態になるように結線する工程と、
前記結線したセル、マクロ、或いは、その一部の電源間のリーク電流を測定する工程とを有するリーク電流モニタ方法。
（付記１１） 付記２乃至付記１０のいずれか１項に記載のリーク電流モニタ方法により取得したリーク電流データに基づいて、各半導体チップの動作速度と消費電力とが予め設定した設定値の範囲内になるように、各半導体チップの電源電圧及びバックゲート電圧を設定する工程を有することを特徴とする半導体装置の製造方法。
【符号の説明】
【００５５】
１０ 製品チップ
１１ メイン領域
１２ 電圧制御回路
１３ 状態設定レジスタ
１４ プロセス管理モニタ
１５ リーク電流モニタ
２０ リークモニタチップ
２１１，２１２，２１３ ブロック
２１Ｓ１、２１Ｓ２ サブブロック
２２，２２１，２２２，２２３ 素子形成領域
２３，２３１，２３２，２３３ ゲート電極
２４ 素子分離埋込絶縁膜
２５ 基板コンタクト領域
２６ ゲート絶縁膜
２７ チャネルドープ領域
２８ エクステンション領域
２９ サイドウォール
３０ ソース領域
３１ ドレイン領域
３２ 層間絶縁膜
３３ ソース電極
３４ ドレイン電極
３５ ゲート引出電極
３６ 基板電極
３７ ソース配線
３８ ドレイン配線
３９ ゲート配線
４０ バックゲート配線
４１ ゲート接続局所配線
４２ ソース接続局所配線
４３ ドレイン接続局所配線
４４，４５，４６ ビア
【特許請求の範囲】
【請求項１】
形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続したことを特徴とするリーク電流モニタ。
【請求項２】
設計データより互いに形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタの設置頻度を取得する工程と、
前記複数種類のトランジスタを異なった領域に同じ間隔で配置する工程と、
前記複数種類のトランジスタの数を前記取得した設置頻度の比を反映した数だけ選択して、全てのトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する工程と、
前記共通接続したゲート電極と、ソース電極と、ドレイン電極に対して電圧を印加して、電圧を印加した電極間のリーク電流を測定する工程と
を有することを特徴とするリーク電流モニタ方法。
【請求項３】
前記各異なった領域にバックゲート電極を設け、前記共通接続したゲート電極と、ソース電極と、ドレイン電極、及び、前記バックゲートに対して電圧を印加して、電圧を印加した電極間のリーク電流を測定することを特徴とする請求項２に記載のリーク電流モニタ方法。
【請求項４】
前記設置頻度が、しきい電圧が異なるトランジスタの設置頻度であることを特徴とする請求項２または請求項３に記載のリーク電流モニタ方法。
【請求項５】
請求項２乃至請求項４のいずれか１項に記載のリーク電流モニタ方法により取得したリーク電流データに基づいて、各半導体チップの動作速度と消費電力とが予め設定した設定値の範囲内になるように、各半導体チップの電源電圧及びバックゲート電圧を設定する工程を有することを特徴とする半導体装置の製造方法。
【請求項１】
形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタを異なった領域に同じ間隔で配置するとともに、前記複数種類のトランジスタの内、設計データにおける設置頻度の比を反映した数のトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続したことを特徴とするリーク電流モニタ。
【請求項２】
設計データより互いに形状或いはしきい値電圧の少なくとも一方が異なる複数種類のトランジスタの設置頻度を取得する工程と、
前記複数種類のトランジスタを異なった領域に同じ間隔で配置する工程と、
前記複数種類のトランジスタの数を前記取得した設置頻度の比を反映した数だけ選択して、全てのトランジスタのゲート電極同士、ソース電極同士、及び、ドレイン電極同士を電気的に共通に接続する工程と、
前記共通接続したゲート電極と、ソース電極と、ドレイン電極に対して電圧を印加して、電圧を印加した電極間のリーク電流を測定する工程と
を有することを特徴とするリーク電流モニタ方法。
【請求項３】
前記各異なった領域にバックゲート電極を設け、前記共通接続したゲート電極と、ソース電極と、ドレイン電極、及び、前記バックゲートに対して電圧を印加して、電圧を印加した電極間のリーク電流を測定することを特徴とする請求項２に記載のリーク電流モニタ方法。
【請求項４】
前記設置頻度が、しきい電圧が異なるトランジスタの設置頻度であることを特徴とする請求項２または請求項３に記載のリーク電流モニタ方法。
【請求項５】
請求項２乃至請求項４のいずれか１項に記載のリーク電流モニタ方法により取得したリーク電流データに基づいて、各半導体チップの動作速度と消費電力とが予め設定した設定値の範囲内になるように、各半導体チップの電源電圧及びバックゲート電圧を設定する工程を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２４３６３０（Ｐ２０１１−２４３６３０Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１２１１０（Ｐ２０１０−１１２１１０）
【出願日】平成２２年５月１４日（２０１０．５．１４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１４日（２０１０．５．１４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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