半導体装置、半導体装置の製造方法、及び半導体装置の検査方法
【課題】層間絶縁膜に生じたボイドを高感度に検出する。
【解決手段】この半導体装置は、多層配線層（非図示、以下略）と、多層配線層中に形成された第一ＴＥＧパターン（非図示）を備える。第一ＴＥＧパターンは、互いに平行に延伸した複数の第一下層配線４０２と、層間絶縁膜（非図示）を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２と、多層配線層の最上層（非図示）に形成され、第一ビア６０２に接続している第一端子７６２と、上記した同一の最上層に形成され、第一下層配線４０２に接続している第二端子７６４と、を備える。
【解決手段】この半導体装置は、多層配線層（非図示、以下略）と、多層配線層中に形成された第一ＴＥＧパターン（非図示）を備える。第一ＴＥＧパターンは、互いに平行に延伸した複数の第一下層配線４０２と、層間絶縁膜（非図示）を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２と、多層配線層の最上層（非図示）に形成され、第一ビア６０２に接続している第一端子７６２と、上記した同一の最上層に形成され、第一下層配線４０２に接続している第二端子７６４と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、及び半導体装置の検査方法に関する。
【背景技術】
【０００２】
近年の多層配線化した半導体装置では、層間絶縁膜中に発生したボイドにより、半導体装置の出荷後に半導体装置の不良が発生する場合がある。そこで、半導体装置にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パターンを設け、半導体装置の出荷前にボイドの有無を検査する方法が採用されている。
【０００３】
例えば、特許文献１（特開２００７−１２３７５５号公報）では、溝型素子分離領域に生じたボイドを検出するための方法が提案されている。特許文献１によれば、溝型素子分離領域の表面にボイドが発生した場合には、ボイド内部に導電体が部分的に残留する。そのため、ボイド内部に残留する導電体が、隣接する一対の電極に電気的に接続されている場合、当該一対の電極間は、電気的にショートする。したがって、その電極間に電圧を印加すれば、その際流れる電流値を測定することによって、溝型素子分離領域内のボイドの有無を判定することができると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の方法では、ボイド上に少なくとも二つ以上の電極（コンタクト領域）が形成され、そのボイド内部に導電体が埋め込まれなければ、ボイドの検出は不可能である。このため、特に微小ボイドに対しては検出が困難であり、検出感度が低いという課題があった。
【課題を解決するための手段】
【０００６】
本発明によれば、
多層配線層と、前記多層配線層中に形成された第一ＴＥＧパターンを備え、
前記第一ＴＥＧパターンは、
互いに平行に延伸した複数の第一下層配線と、
層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアと、
前記多層配線層の最上層に形成され、前記第一ビアに接続している第一端子と、
前記最上層に形成され、前記第一下層配線に接続している第二端子と、
を備える半導体装置、が提供される。
【０００７】
本発明によれば、
多層配線層中に第一ＴＥＧパターンを形成する工程と、
第一ＴＥＧパターンを検査する工程と、
を備え、
前記第一ＴＥＧパターンを形成する工程は、
互いに平行に延伸した複数の第一下層配線を形成する工程と、
前記第一下層配線間及び前記第一下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアを形成するビア形成工程と、
前記多層配線層の最上層に、前記第一ビアに接続する第一端子、及び前記第一下層配線に接続する第二端子を形成する工程と、
を備え、
前記第一ＴＥＧパターンを検査する工程において、
前記第一端子と前記第二端子との導通があったとき、前記層間絶縁膜中における隣り合う前記第一下層配線間にボイドが発生したと判断する半導体装置の製造方法、が提供される。
【０００８】
本発明によれば、
層間絶縁膜中に生じたボイドを検出する半導体装置の検査方法であって、
前記半導体装置は、多層配線層中に第一ＴＥＧパターンを備え、
前記第一ＴＥＧパターンは、
互いに平行に延伸した複数の第一下層配線と、
層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアと、
前記多層配線層の最上層に形成され、前記第一ビアに接続している第一端子と、
前記最上層に形成され、前記第一下層配線に接続している第二端子と、
を備え、
前記第一端子と前記第二端子との導通があったとき、前記層間絶縁膜中における隣り合う前記第一下層配線間に前記ボイドが発生したと判断する半導体装置の検査方法、が提供される。
【０００９】
本発明によれば、半導体装置は、第一ＴＥＧパターンを備え、第一ＴＥＧパターンは、層間絶縁膜を貫通し、平面視で第一下層配線間に位置する第一ビアを備える。この第一ビアを形成する工程において、隣り合う第一下層配線間にボイドが存在すると、ビアホールからボイド内部にエッチングガスが侵入し、ボイドを拡張する。次いで、このボイドの拡張した部分まで金属を埋め込み、第一ビアを第一下層配線と短絡させる。これにより、第一ＴＥＧパターンを検査する工程において、第一端子と第二端子との導通があったとき、層間絶縁膜中における隣り合う第一下層配線間にボイドが発生したと判断することが出来る。以上のように、層間絶縁膜に生じたボイドを高感度に検出することが出来る。
【発明の効果】
【００１０】
本発明によれば、層間絶縁膜に生じたボイドを高感度に検出することが出来る。
【図面の簡単な説明】
【００１１】
【図１】第一の実施形態の半導体装置の構成を示す平面図である。
【図２】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図３】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図４】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図５】第二の実施形態の半導体装置の構成を示す平面図である。
【図６】第三の実施形態の半導体装置の構成を示す平面図である。
【図７】第四の実施形態の半導体装置の構成を示す平面図である。
【図８】第四の実施形態の効果を説明するための図である。
【図９】第四の実施形態の効果を説明するための図である。
【図１０】第四の実施形態の効果を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第一の実施形態）
図１は、第一の実施形態の半導体装置の構成を示す平面図である。この半導体装置は、多層配線層（非図示、以下略）と、多層配線層中に形成された第一ＴＥＧパターン（非図示、以下略）を備える。第一ＴＥＧパターンは、互いに平行に延伸した複数の第一下層配線４０２と、層間絶縁膜（後述、第二層間絶縁膜５００）を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２と、多層配線層の最上層（非図示、以下略）に形成され、第一ビア６０２に接続している第一端子７６２と、上記した同一の最上層に形成され、第一下層配線４０２に接続している第二端子７６４と、を備える。
【００１４】
図１のように、この半導体装置は、第一ＴＥＧパターンを備える。図１は、第一ＴＥＧパターンのみを表しており、その他にＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（非図示、以下略）などを備える回路パターン（非図示、以下略）を有している。そのＦＥＴを備える回路パターンは、製品として出荷されるチップ領域（非図示、以下略）に形成されている。一方、第一ＴＥＧパターンは、半導体基板１００を半導体チップ（非図示）に分割する際のスクライブ線上に設けられている。
【００１５】
図１のように、第一ＴＥＧパターンは、互いに平行に延伸した複数の第一下層配線４０２を備える。第一下層配線４０２は、半導体基板１００の表面に形成された下層絶縁膜（後述、２００）上に、例えば、幅Ｌ、間隔Ｓ毎に等間隔で配置されている。
【００１６】
また、第一ＴＥＧパターンは、層間絶縁膜（後述、第二層間絶縁膜５００）を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２を備える。ここで、第一ビア６０２は、平面視で第一下層配線４０２間の中心、すなわち、第一下層配線４０２から間隔Ｓ／２の位置に配置されていることが好ましい。
【００１７】
図１のように、第一ビア６０２は、複数設けられていても良い。具体的には、複数の第一ビア６０２は、平面視で第一下層配線４０２間において、第一下層配線４０２が延伸する方向と平行の方向に、一定の間隔毎で等間隔に配置されていても良い。これにより、第一ビア６０２がボイド３２０と接触する確率を上げることが出来る。すなわち、ボイド３２０の検出感度を上げることが出来る。
【００１８】
第一端子７６２は、多層配線層の最上層に形成されている。また、第一端子７６２は、第一ビア６０２上に形成された第一上層配線７０２を介して、第一ビア６０２と電気的に接続している。
【００１９】
また、上記した複数の第一ビア６０２は、同一の第一端子７６２に接続されていてもよい。これにより、後述する第一ＴＥＧパターンを検査する工程を短縮化することが出来る。
【００２０】
図１のように、コンタクト６０４は、第一下層配線４０２上に形成されている。また、第二端子７６４は、多層配線層の最上層に形成されており、例えば、コンタクト６０４上に形成された第二上層配線７０４を介して、第一下層配線４０２と電気的に接続している。本実施形態では、コンタクト６０４は、第一下層配線４０２上に一定の間隔毎で配置されているが、このような配置に限られるものではない。例えば、少なくとも一つのコンタクト６０４により、第二端子７６４が第一下層配線４０２に電気的に接続されていればよい。
【００２１】
以上のような構成の第一ＴＥＧパターンを備えることにより、後述するように、第一ＴＥＧパターンを検査する工程において、第一端子７６２と第二端子７６４との導通があったとき、層間絶縁膜（後述、第一層間絶縁膜３００）中における隣り合う第一下層配線４０２間にボイド３２０が発生したと判断することが出来る。
【００２２】
次に、図２〜４を用いて、図１に示した半導体装置の製造方法を説明する。図２〜４は、第一の実施形態の半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、多層配線層中に第一ＴＥＧパターンを形成する工程と、第一ＴＥＧパターンを検査する工程と、を備える。第一ＴＥＧパターンを形成する工程は、まず、互いに平行に延伸した複数の第一下層配線４０２を形成する。次いで、第一下層配線４０２間に第一層間絶縁膜３００を、また第一下層配線４０２上に第二層間絶縁膜５００を形成する。次いで、第二層間絶縁膜５００を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２を形成する（ビア形成工程）。次いで、多層配線層の最上層に、第一ビア６０２に接続する第一端子７６２、及び第一下層配線４０２に接続する第二端子７６４を形成する。また、第一ＴＥＧパターンを検査する工程において、第一端子７６２と第二端子７６４との導通があったとき、第一層間絶縁膜３００中における隣り合う第一下層配線４０２間にボイド３２０が発生したと判断する。以下、詳細に説明する。
【００２３】
ここで、半導体基板１００は、例えばシリコン基板である。半導体基板１００には、以下で図示されていない領域（チップ領域）にＦＥＴなどが形成されている。
【００２４】
図２（ａ）のように、半導体基板１００上には、例えばシリコン酸化膜などの下層絶縁膜２００が形成されている。まず、その下層絶縁膜２００上のうちスクライブ領域（非図示）に、第一下層配線４０２、バリア層４２２、及びバリア層４４２を形成する。
【００２５】
この工程において、チップ領域にＦＥＴと接続する配線（非図示、以下略）を形成する。このチップ領域の配線間隔は、第一下層配線４０２の間隔と同じである。
【００２６】
また、第一下層配線４０２は、例えばＡｌであり、バリア層４２２、及びバリア層４４２は、例えばＴｉ、ＴｉＮである。これらを、例えばスパッタ法により成膜し、ドライエッチングによってパターニングする。
【００２７】
次いで、図２（ｂ）のように、第一下層配線４０２上、及び第一下層配線４０２間に、第一層間絶縁膜３００を形成する。第一層間絶縁膜３００は、例えばシリコン酸化膜である。このとき、第一層間絶縁膜３００の成膜条件が不適であると、第一下層配線４０２間にはボイド３２０が発生してしまう。
【００２８】
次いで、図２（ｃ）のように、第一層間絶縁膜３００をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化し、第一下層配線４０２上、及び第一層間絶縁膜３００上に、第二層間絶縁膜５００を形成する。第二層間絶縁膜５００は、例えばシリコン酸化膜である。
【００２９】
次いで、図３（ａ）のように、第二層間絶縁膜５００を貫通し、第一下層配線４０２間に位置する第一ビア６０２を形成する（ビア形成工程）。このとき、第一ビア６０２を形成すると同時に、第一下層配線４０２上にコンタクト６０４を形成してもよい。第一下層配線４０２間にボイド３２０が発生した場合、このビア形成工程において、第一ビア６０２をボイド３２０に接続する。ここで、ボイド３２０を断面方向に第一下層配線４０２まで拡張し、第一ビア６０２を第一下層配線４０２と短絡させる。このビア形成工程は、詳細を後述する。
【００３０】
次いで、図３（ｂ）のように、多層配線層の最上層に、第一ビア６０２に接続する第一上層配線７０２、バリア層７２２、及びバリア層７４２を形成する。このとき、第一上層配線７０２等を形成すると同時に、コンタクト６０４上に、第二上層配線７０４、バリア層７２４、及びバリア層７４４を形成する。また、図３（ｂ）には図示されていないが、第一上層配線７０２等を形成すると同時に、第一端子７６２を第一上層配線７０２と電気的に接続するように形成する。また第二端子７６４を第二上層配線７０４と電気的に接続するように形成する。なお、図３（ｂ）中の短絡部６６２については、詳細を後述する。
【００３１】
次に、前述したビア形成工程について、ボイド３２０が発生した場合の詳細を説明する。図４は、図３（ａ）におけるＢ部の拡大図を示している。
【００３２】
図４（ａ）は、図２（ｃ）の第二層間絶縁膜５００を形成した後の状態である。ここで、前述のように、第一層間絶縁膜３００の成膜条件が不適であり、第一下層配線４０２間に、ボイド３２０が発生している。
【００３３】
図４（ｂ）のように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、第一下層配線４０２間に、第一ビア６０２を形成するためのビアホール（非図示）を形成する。ここで、ビアホール（非図示）からボイド３２０内部にエッチングガスが侵入し、ボイド３２０の側壁を断面方向にエッチングして拡張する。このとき、ボイド３２０が拡張される際において、逆テーパ部３２２が発生してしまう。なお、ボイド３２０が発生していない場合は、この段階において、ビアホール（非図示）は第一層間絶縁膜３００中のうち第二層間絶縁膜５００との界面付近で止まり、図４（ｂ）のように断面方向に拡張することはない。
【００３４】
次いで、図４（ｃ）のように、ビアホール（非図示）の内壁、及びボイド３２０の側壁に対して、バリア層６２２を成膜する。このとき、逆テーパ部３２２にはバリア層６２２が形成されにくいため、バリア層６２２においてバリア層欠陥部６４２が形成される。
【００３５】
次いで、図４（ｄ）のように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、第一ビア６０２の金属を埋め込む。第一ビア６０２またはコンタクト６０４等に用いられる材料は、例えばＷ（タングステン）である。
【００３６】
また、このビア形成工程において、ＣＶＤで用いられる金属原料は、例えばフッ化物である。具体的に本実施形態においては、例えば、ＷＦ６である。
【００３７】
このフッ化物原料を用いる場合、金属堆積中の副生成ガスとして、ＨＦ等が発生する。これにより、第一ビア６０２の金属を埋め込みながら、ＨＦ等がバリア層欠陥部６４２から侵入し、例えばシリコン酸化膜である第一層間絶縁膜３００をエッチングする。これにより、さらにボイド３２０を拡張し、断面方向に第一下層配線４０２まで拡張する。このようにして、ボイド３２０の拡張した部分（短絡部６６２）まで金属を埋め込み、この短絡部６６２を介して、第一ビア６０２を第一下層配線４０２と短絡させる。
【００３８】
以上のように、微小なボイド３２０が発生していたとしても、上記したＨＦ等のエッチングにより、ボイド３２０を拡張する。これにより、高感度にボイド３２０を検出することが出来る。
【００３９】
次いで、第一ＴＥＧパターンを検査する工程が行われる。まず、図１に示した第一端子７６２及び第二端子７６４間に、例えば１．５Ｖ程度の電圧を印加し、第一端子７６２及び第二端子７６４間を流れる電流値を測定する。この測定された電流値と、予め測定しておいた短絡判定のための基準電流値とを比較することによって、第一端子７６２及び第二端子７６４の導通状態を評価する。このとき、第一端子７６２及び第二端子７６４間を流れる電流値が基準電流値以上であった場合、すなわち、第一端子７６２と第二端子７６４との導通があった場合、第一層間絶縁膜３００中における隣り合う第一下層配線４０２間にボイド３２０が発生したと判断する。
【００４０】
次に、本実施形態の効果について説明する。本実施形態によれば、半導体装置は、第一ＴＥＧパターンを備え、第一ＴＥＧパターンは、第二層間絶縁膜５００を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２を備える。この第一ビア６０２を形成する工程において、隣り合う第一下層配線４０２間にボイド３２０が存在すると、ビアホール（非図示）からボイド３２０内部にエッチングガスが侵入し、ボイド３２０を拡張する。次いで、このボイド３２０の拡張した部分まで金属を埋め込み、第一ビア６０２を第一下層配線４０２と短絡させる。これにより、第一ＴＥＧパターンを検査する工程において、第一端子７６２と第二端子７６４との導通があったとき、第一層間絶縁膜３００中における隣り合う第一下層配線４０２間にボイド３２０が発生したと判断することが出来る。以上のように、層間絶縁膜（第一層間絶縁膜３００）に生じたボイド３２０を高感度に検出することが出来る。
【００４１】
なお、第一ＴＥＧパターンを検査する工程において、ボイド３２０が検出されなければ、チップ領域においてもボイド３２０が発生しなかったものとして、ＦＥＴを備える半導体チップ（非図示）を出荷可能と判断することが出来る。
【００４２】
（第二の実施形態）
図５は、第二の実施形態の半導体装置の構成を示す平面図である。本実施形態は、第一ビア６０２の平面視での形状を除いて、第一の実施形態と同じである。
【００４３】
図５のように、第一ビア６０２は、平面視でスリット状であっても良い。第一ビア６０２のスリット方向は、第一下層配線４０２の延伸する方向と平行の方向であることが好ましい。
【００４４】
本実施形態によれば、第一ビア６０２がボイド３２０と接触する確率を上げることが出来る。すなわち、ボイド３２０の検出感度を上げることが出来る。
【００４５】
（第三の実施形態）
図６は、第三の実施形態の半導体装置の構成を示す平面図である。本実施形態は、第一下層配線４０２の配置を除いて、第一の実施形態と同じである。
【００４６】
図６のように、第一下層配線４０２は、異なる間隔で配置されていても良い。互いに平行に延伸した４本の第一下層配線４０２は、例えば、Ｓ１、Ｓ２、Ｓ３の間隔で配置されていても良い。例えば、第二端子７６４ａ及び第二端子７６４ｂ間、第二端子７６４ｂ及び第二端子７６４ｃ間、そして第二端子７６４ｃ及び第二端子７６４ｄ間のそれぞれの導通を検査することにより、第一下層配線４０２の異なる間隔におけるボイド３２０の発生確率を調査することが出来る。
【００４７】
また、上記した第一下層配線４０２のいずれかの間隔を、ＦＥＴを備えるチップ領域における配線間隔と同一にしておくことが出来る。
【００４８】
一般に、多層配線層の配線間隔が狭いほど、層間絶縁膜のカバレッジ性が悪くなり、ボイドが発生しやすくなる。そこで、例えば、チップ領域における配線の最少間隔をＳ２（＞Ｓ１）としておく。これにより、安全を考慮して、第一ＴＥＧパターンのうち間隔Ｓ１の第一下層配線４０２間においてボイド３２０が検出されなければ、ＦＥＴを備える半導体チップ（非図示）を出荷可能という判断をすることが出来る。
【００４９】
（第四の実施形態）
図７は、第四の実施形態の半導体装置の構成を示す平面図である。本実施形態は、第二ＴＥＧパターンを設ける点を除いて、第一の実施形態と同じである。
【００５０】
図７のように、第一ＴＥＧパターンと平面視で重ならない領域に配置された第二ＴＥＧパターン（非図示、以下略）を備える。第二ＴＥＧパターンは、第二下層配線４０４、第二ビア６０６、第三端子７６６を備える。第二下層配線４０４は、第一下層配線４０２と同一の層に形成されている。また、第二ビア６０６は、第一ビア６０２と同じ径であり、第一ビア６０２と同一の層に形成されている。さらに、第二ビア６０６は、平面視で、第二下層配線４０４に対して、第一下層配線４０２と第一ビア６０２の中心との間隔Ｓ４と同じ間隔で設けられている。また、第三端子７６６は、多層配線層の最上層に形成され、第二ビア６０６に接続している。以下、詳細に説明する。
【００５１】
第二ＴＥＧパターンとは、第一ビア６０２等の位置ずれを検出するためのＴＥＧパターンである。以下でいう「位置ずれ」とは、第一ビア６０２、及び第一ビア６０２と同一の層に形成された第二ビア６０６等の平面視での位置ずれを言う。
【００５２】
図７のように、第二下層配線４０４は、第一下層配線４０２と同一の層に形成されている。第二下層配線４０４上には、例えば、コンタクト６０８が第一ビア６０２と同一の層に形成されている。コンタクト６０８は、例えばコンタクト６０８上に形成された第四上層配線７０８に接続することにより、第二端子７６４と電気的に接続している。なお、第二端子７６４とは別に、第二ＴＥＧパターンのコンタクト６０８のための端子を設けていても良い。
【００５３】
ここで、第二下層配線４０４は、第一下層配線４０２の幅よりも広めに形成しておいても良い。これにより、第一ビア６０２及びコンタクト６０８等の位置ずれが発生したとしても、コンタクト６０８は確実に第二下層配線４０４に接続する。すなわち、上記した位置ずれが発生したとしても、第二ＴＥＧパターンは確実に検査可能となる。
【００５４】
また、図７のように、第二ビア６０６は、第一ビア６０２と同じ径であり、第一ビア６０２と同一の層に形成されている。さらに、第二ビア６０６は、平面視で、第二下層配線４０４に対して、第一下層配線４０２と第一ビア６０２の中心との間隔Ｓ４と同じ間隔で設けられている。
【００５５】
第一ＴＥＧパターンにおける第一ビア６０２及びコンタクト６０４、並びに第二ＴＥＧパターンにおける第二ビア６０６及びコンタクト６０８は、例えば、同一のフォトマスクを用いて形成されている。これにより、第一ビア６０２に位置ずれが生じている場合には、同時に他の第二ビア６０６等も、第一ビア６０２と同一の方向に位置ずれをしていることとなる。
【００５６】
第三端子７６６は、多層配線層の最上層に形成されている。また、第三端子７６６は、第二ビア６０６上に形成された第三上層配線７０６に接続することにより、第二ビア６０６に接続している。なお、第三上層配線７０６は、例えば第一上層配線７０２の幅よりも広めに形成しておいても良い。これにより、第一ビア６０２及び第二ビア６０６等の位置ずれが発生したとき、第二ビア６０６が第三上層配線７０６に接続する確率が高くなる。このため、上記した位置ずれが発生したとしても、第二ＴＥＧパターンの検出感度が高くなる。
【００５７】
さらに、図７のように、例えば、第二下層配線４０４に対して同じ間隔Ｓ４で設けられた第二ビア６０６の反対側には、同じ間隔Ｓ４内に第二下層配線４０４が形成されていない。これにより、第二ＴＥＧパターンにはボイド３２０が形成されないようにすることが出来る。
【００５８】
また、図７のように、少なくとも二組以上の第二下層配線４０４と第二ビア６０６の組は、第一下層配線４０２の延伸方向と垂直の方向に対して、互いに異なる向き（逆向き）に形成されていても良い。これにより、第一下層配線４０２の延伸方向と垂直の方向のどちらの向きにおいても、第一ビア６０２等の位置ずれを検出することが出来る。または、互いに異なる向きを区別して、第一ビア６０２等の位置ずれを検出することが出来る。
【００５９】
なお、上記した第二ＴＥＧパターンを検査する工程は、第一ＴＥＧパターンを検査する工程と同時に行っても良い。
【００６０】
図７〜１０を用いて、第四の実施形態の効果について説明する。図８〜１０は、第四の実施形態の効果を説明するための図である。本実施形態によれば、上述した第二ＴＥＧパターンを第一ＴＥＧパターンと同一の半導体基板１００に形成する。これにより、第一ＴＥＧパターンを検査する工程において導通があった場合、第二ＴＥＧパターンを検査することにより、ボイド３２０の発生による導通であるのか、第一ビア６０２等の位置ずれによる導通であるのかを判断することが出来る。
【００６１】
まず、図８、図９を用いて、第一ビア６０２等に位置ずれが生じている場合を説明する。
【００６２】
図８は、第一ビア６０２等が第一端子７６２側に位置ずれしている場合を示している。第一ＴＥＧパターンにおいて、ボイド３２０の有無に関わらず、第一ビア６０２の位置ずれにより、第一端子７６２と第二端子７６４が導通している。第一ＴＥＧパターンを検査するだけでは、その導通の原因がボイド３２０の発生によるものなのか、第一ビア６０２等の位置ずれによるものなのか判断することはできない。
【００６３】
一方、図８のように、第二ＴＥＧパターンにおいては、第二ビア６０６が位置ずれをすることにより、Ｃ部において第二下層配線４０４に接続している。これにより、第二ＴＥＧパターンにおいて、第二端子７６４と第三端子７６６が導通している。
【００６４】
図８の場合は、図１０の（ａ）の状況である。第一ＴＥＧパターンは導通（Ｓｈｏｒｔ）、第二ＴＥＧパターンも導通（Ｓｈｏｒｔ）の状況であり、第一ビア６０２等に位置ずれが発生したと判断することができる。
【００６５】
図９は、第一ビア６０２等が第一端子７６２と反対側に位置ずれしている場合を示している。図８の場合と同様にして、第一ＴＥＧパターンにおいて、ボイド３２０の有無に関わらず、第一ビア６０２の位置ずれにより、第一端子７６２と第二端子７６４が導通している。第一ＴＥＧパターンを検査するだけでは、その導通の原因がボイド３２０の発生によるものなのか、第一ビア６０２等の位置ずれによるものなのか判断することはできない。
【００６６】
一方、図９のように、第二ＴＥＧパターンにおいては、第二ビア６０６が位置ずれをすることにより、Ｄ部において第二下層配線４０４に接続している。これにより、第二ＴＥＧパターンにおいて、第二端子７６４と第三端子７６６が導通している。
【００６７】
図９の場合は、図８の場合と同様に、図１０の（ａ）の状況である。第一ＴＥＧパターンは導通（Ｓｈｏｒｔ）、第二ＴＥＧパターンも導通（Ｓｈｏｒｔ）の状況であり、第一ビア６０２等に位置ずれが発生したと判断することができる。
【００６８】
図８、図９に対して、図７は、第一ビア６０２等が位置ずれしておらず、第一ビア６０２等の正しい設計位置においてボイド３２０を検出している場合を示している。すなわち、図７の第一ＴＥＧパターンは、第一の実施形態で述べた状況と同じ状況である。
【００６９】
第一ＴＥＧパターンにおいてボイド３２０が発生している場合は、第一端子７６２と第二端子７６４は導通している。一方、第二ＴＥＧパターンにおいて、第二端子７６４と第三端子７６６は導通していない。したがって、この状況が第一ビア６０２等の位置ずれによるものではなく、ボイド３２０の発生による導通であることが分かる。
【００７０】
図７の場合は、図１０の（ｂ）の状況である。第一ＴＥＧパターンは導通（Ｓｈｏｒｔ）、第二ＴＥＧパターンは絶縁（Ｏｐｅｎ）の状況であり、ボイド３２０が発生したと判断することができる。
【００７１】
そのほか、図１０の（ｃ）の状況は、第一ＴＥＧパターンはオープン（Ｏｐｅｎ）、第二ＴＥＧパターンもオープン（Ｏｐｅｎ）の状況であり、ボイド３２０の発生も、第一ビア６０２等の位置ずれも起こっていないと判断することが出来る。なお、第一ＴＥＧパターンはオープン（Ｏｐｅｎ）、第二ＴＥＧパターンは導通（Ｓｈｏｒｔ）という状況は原理的に起こらないものと考えられる。
【００７２】
以上のようにして、本実施形態によれば、第二ＴＥＧパターンを第一ＴＥＧパターンと同一の半導体基板１００に形成する。これにより、第一ＴＥＧパターンを検査する工程において導通があった場合、第二ＴＥＧパターンを検査することにより、ボイド３２０の発生による導通であるのか、第一ビア６０２等の位置ずれによる導通であるのかを判断することが出来る。
【００７３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００７４】
１００ 半導体基板
２００ 下層絶縁膜
３００ 第一層間絶縁膜
３２０ ボイド
３２２ 逆テーパ部
４０２ 第一下層配線
４０４ 第二下層配線
４２２ バリア層
４４２ バリア層
５００ 第二層間絶縁膜
６０２ 第一ビア
６０４ コンタクト
６０６ 第二ビア
６０８ コンタクト
６２２ バリア層
６４２ バリア層欠陥部
６６２ 短絡部
７０２ 第一上層配線
７０４ 第二上層配線
７０６ 第三上層配線
７０８ 第四上層配線
７２２ バリア層
７２４ バリア層
７４２ バリア層
７４４ バリア層
７６２ 第一端子
７６４ 第二端子
７６４ａ 第二端子
７６４ｂ 第二端子
７６４ｃ 第二端子
７６４ｄ 第二端子
７６６ 第三端子
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、及び半導体装置の検査方法に関する。
【背景技術】
【０００２】
近年の多層配線化した半導体装置では、層間絶縁膜中に発生したボイドにより、半導体装置の出荷後に半導体装置の不良が発生する場合がある。そこで、半導体装置にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パターンを設け、半導体装置の出荷前にボイドの有無を検査する方法が採用されている。
【０００３】
例えば、特許文献１（特開２００７−１２３７５５号公報）では、溝型素子分離領域に生じたボイドを検出するための方法が提案されている。特許文献１によれば、溝型素子分離領域の表面にボイドが発生した場合には、ボイド内部に導電体が部分的に残留する。そのため、ボイド内部に残留する導電体が、隣接する一対の電極に電気的に接続されている場合、当該一対の電極間は、電気的にショートする。したがって、その電極間に電圧を印加すれば、その際流れる電流値を測定することによって、溝型素子分離領域内のボイドの有無を判定することができると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の方法では、ボイド上に少なくとも二つ以上の電極（コンタクト領域）が形成され、そのボイド内部に導電体が埋め込まれなければ、ボイドの検出は不可能である。このため、特に微小ボイドに対しては検出が困難であり、検出感度が低いという課題があった。
【課題を解決するための手段】
【０００６】
本発明によれば、
多層配線層と、前記多層配線層中に形成された第一ＴＥＧパターンを備え、
前記第一ＴＥＧパターンは、
互いに平行に延伸した複数の第一下層配線と、
層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアと、
前記多層配線層の最上層に形成され、前記第一ビアに接続している第一端子と、
前記最上層に形成され、前記第一下層配線に接続している第二端子と、
を備える半導体装置、が提供される。
【０００７】
本発明によれば、
多層配線層中に第一ＴＥＧパターンを形成する工程と、
第一ＴＥＧパターンを検査する工程と、
を備え、
前記第一ＴＥＧパターンを形成する工程は、
互いに平行に延伸した複数の第一下層配線を形成する工程と、
前記第一下層配線間及び前記第一下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアを形成するビア形成工程と、
前記多層配線層の最上層に、前記第一ビアに接続する第一端子、及び前記第一下層配線に接続する第二端子を形成する工程と、
を備え、
前記第一ＴＥＧパターンを検査する工程において、
前記第一端子と前記第二端子との導通があったとき、前記層間絶縁膜中における隣り合う前記第一下層配線間にボイドが発生したと判断する半導体装置の製造方法、が提供される。
【０００８】
本発明によれば、
層間絶縁膜中に生じたボイドを検出する半導体装置の検査方法であって、
前記半導体装置は、多層配線層中に第一ＴＥＧパターンを備え、
前記第一ＴＥＧパターンは、
互いに平行に延伸した複数の第一下層配線と、
層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアと、
前記多層配線層の最上層に形成され、前記第一ビアに接続している第一端子と、
前記最上層に形成され、前記第一下層配線に接続している第二端子と、
を備え、
前記第一端子と前記第二端子との導通があったとき、前記層間絶縁膜中における隣り合う前記第一下層配線間に前記ボイドが発生したと判断する半導体装置の検査方法、が提供される。
【０００９】
本発明によれば、半導体装置は、第一ＴＥＧパターンを備え、第一ＴＥＧパターンは、層間絶縁膜を貫通し、平面視で第一下層配線間に位置する第一ビアを備える。この第一ビアを形成する工程において、隣り合う第一下層配線間にボイドが存在すると、ビアホールからボイド内部にエッチングガスが侵入し、ボイドを拡張する。次いで、このボイドの拡張した部分まで金属を埋め込み、第一ビアを第一下層配線と短絡させる。これにより、第一ＴＥＧパターンを検査する工程において、第一端子と第二端子との導通があったとき、層間絶縁膜中における隣り合う第一下層配線間にボイドが発生したと判断することが出来る。以上のように、層間絶縁膜に生じたボイドを高感度に検出することが出来る。
【発明の効果】
【００１０】
本発明によれば、層間絶縁膜に生じたボイドを高感度に検出することが出来る。
【図面の簡単な説明】
【００１１】
【図１】第一の実施形態の半導体装置の構成を示す平面図である。
【図２】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図３】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図４】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図５】第二の実施形態の半導体装置の構成を示す平面図である。
【図６】第三の実施形態の半導体装置の構成を示す平面図である。
【図７】第四の実施形態の半導体装置の構成を示す平面図である。
【図８】第四の実施形態の効果を説明するための図である。
【図９】第四の実施形態の効果を説明するための図である。
【図１０】第四の実施形態の効果を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第一の実施形態）
図１は、第一の実施形態の半導体装置の構成を示す平面図である。この半導体装置は、多層配線層（非図示、以下略）と、多層配線層中に形成された第一ＴＥＧパターン（非図示、以下略）を備える。第一ＴＥＧパターンは、互いに平行に延伸した複数の第一下層配線４０２と、層間絶縁膜（後述、第二層間絶縁膜５００）を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２と、多層配線層の最上層（非図示、以下略）に形成され、第一ビア６０２に接続している第一端子７６２と、上記した同一の最上層に形成され、第一下層配線４０２に接続している第二端子７６４と、を備える。
【００１４】
図１のように、この半導体装置は、第一ＴＥＧパターンを備える。図１は、第一ＴＥＧパターンのみを表しており、その他にＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（非図示、以下略）などを備える回路パターン（非図示、以下略）を有している。そのＦＥＴを備える回路パターンは、製品として出荷されるチップ領域（非図示、以下略）に形成されている。一方、第一ＴＥＧパターンは、半導体基板１００を半導体チップ（非図示）に分割する際のスクライブ線上に設けられている。
【００１５】
図１のように、第一ＴＥＧパターンは、互いに平行に延伸した複数の第一下層配線４０２を備える。第一下層配線４０２は、半導体基板１００の表面に形成された下層絶縁膜（後述、２００）上に、例えば、幅Ｌ、間隔Ｓ毎に等間隔で配置されている。
【００１６】
また、第一ＴＥＧパターンは、層間絶縁膜（後述、第二層間絶縁膜５００）を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２を備える。ここで、第一ビア６０２は、平面視で第一下層配線４０２間の中心、すなわち、第一下層配線４０２から間隔Ｓ／２の位置に配置されていることが好ましい。
【００１７】
図１のように、第一ビア６０２は、複数設けられていても良い。具体的には、複数の第一ビア６０２は、平面視で第一下層配線４０２間において、第一下層配線４０２が延伸する方向と平行の方向に、一定の間隔毎で等間隔に配置されていても良い。これにより、第一ビア６０２がボイド３２０と接触する確率を上げることが出来る。すなわち、ボイド３２０の検出感度を上げることが出来る。
【００１８】
第一端子７６２は、多層配線層の最上層に形成されている。また、第一端子７６２は、第一ビア６０２上に形成された第一上層配線７０２を介して、第一ビア６０２と電気的に接続している。
【００１９】
また、上記した複数の第一ビア６０２は、同一の第一端子７６２に接続されていてもよい。これにより、後述する第一ＴＥＧパターンを検査する工程を短縮化することが出来る。
【００２０】
図１のように、コンタクト６０４は、第一下層配線４０２上に形成されている。また、第二端子７６４は、多層配線層の最上層に形成されており、例えば、コンタクト６０４上に形成された第二上層配線７０４を介して、第一下層配線４０２と電気的に接続している。本実施形態では、コンタクト６０４は、第一下層配線４０２上に一定の間隔毎で配置されているが、このような配置に限られるものではない。例えば、少なくとも一つのコンタクト６０４により、第二端子７６４が第一下層配線４０２に電気的に接続されていればよい。
【００２１】
以上のような構成の第一ＴＥＧパターンを備えることにより、後述するように、第一ＴＥＧパターンを検査する工程において、第一端子７６２と第二端子７６４との導通があったとき、層間絶縁膜（後述、第一層間絶縁膜３００）中における隣り合う第一下層配線４０２間にボイド３２０が発生したと判断することが出来る。
【００２２】
次に、図２〜４を用いて、図１に示した半導体装置の製造方法を説明する。図２〜４は、第一の実施形態の半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、多層配線層中に第一ＴＥＧパターンを形成する工程と、第一ＴＥＧパターンを検査する工程と、を備える。第一ＴＥＧパターンを形成する工程は、まず、互いに平行に延伸した複数の第一下層配線４０２を形成する。次いで、第一下層配線４０２間に第一層間絶縁膜３００を、また第一下層配線４０２上に第二層間絶縁膜５００を形成する。次いで、第二層間絶縁膜５００を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２を形成する（ビア形成工程）。次いで、多層配線層の最上層に、第一ビア６０２に接続する第一端子７６２、及び第一下層配線４０２に接続する第二端子７６４を形成する。また、第一ＴＥＧパターンを検査する工程において、第一端子７６２と第二端子７６４との導通があったとき、第一層間絶縁膜３００中における隣り合う第一下層配線４０２間にボイド３２０が発生したと判断する。以下、詳細に説明する。
【００２３】
ここで、半導体基板１００は、例えばシリコン基板である。半導体基板１００には、以下で図示されていない領域（チップ領域）にＦＥＴなどが形成されている。
【００２４】
図２（ａ）のように、半導体基板１００上には、例えばシリコン酸化膜などの下層絶縁膜２００が形成されている。まず、その下層絶縁膜２００上のうちスクライブ領域（非図示）に、第一下層配線４０２、バリア層４２２、及びバリア層４４２を形成する。
【００２５】
この工程において、チップ領域にＦＥＴと接続する配線（非図示、以下略）を形成する。このチップ領域の配線間隔は、第一下層配線４０２の間隔と同じである。
【００２６】
また、第一下層配線４０２は、例えばＡｌであり、バリア層４２２、及びバリア層４４２は、例えばＴｉ、ＴｉＮである。これらを、例えばスパッタ法により成膜し、ドライエッチングによってパターニングする。
【００２７】
次いで、図２（ｂ）のように、第一下層配線４０２上、及び第一下層配線４０２間に、第一層間絶縁膜３００を形成する。第一層間絶縁膜３００は、例えばシリコン酸化膜である。このとき、第一層間絶縁膜３００の成膜条件が不適であると、第一下層配線４０２間にはボイド３２０が発生してしまう。
【００２８】
次いで、図２（ｃ）のように、第一層間絶縁膜３００をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化し、第一下層配線４０２上、及び第一層間絶縁膜３００上に、第二層間絶縁膜５００を形成する。第二層間絶縁膜５００は、例えばシリコン酸化膜である。
【００２９】
次いで、図３（ａ）のように、第二層間絶縁膜５００を貫通し、第一下層配線４０２間に位置する第一ビア６０２を形成する（ビア形成工程）。このとき、第一ビア６０２を形成すると同時に、第一下層配線４０２上にコンタクト６０４を形成してもよい。第一下層配線４０２間にボイド３２０が発生した場合、このビア形成工程において、第一ビア６０２をボイド３２０に接続する。ここで、ボイド３２０を断面方向に第一下層配線４０２まで拡張し、第一ビア６０２を第一下層配線４０２と短絡させる。このビア形成工程は、詳細を後述する。
【００３０】
次いで、図３（ｂ）のように、多層配線層の最上層に、第一ビア６０２に接続する第一上層配線７０２、バリア層７２２、及びバリア層７４２を形成する。このとき、第一上層配線７０２等を形成すると同時に、コンタクト６０４上に、第二上層配線７０４、バリア層７２４、及びバリア層７４４を形成する。また、図３（ｂ）には図示されていないが、第一上層配線７０２等を形成すると同時に、第一端子７６２を第一上層配線７０２と電気的に接続するように形成する。また第二端子７６４を第二上層配線７０４と電気的に接続するように形成する。なお、図３（ｂ）中の短絡部６６２については、詳細を後述する。
【００３１】
次に、前述したビア形成工程について、ボイド３２０が発生した場合の詳細を説明する。図４は、図３（ａ）におけるＢ部の拡大図を示している。
【００３２】
図４（ａ）は、図２（ｃ）の第二層間絶縁膜５００を形成した後の状態である。ここで、前述のように、第一層間絶縁膜３００の成膜条件が不適であり、第一下層配線４０２間に、ボイド３２０が発生している。
【００３３】
図４（ｂ）のように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、第一下層配線４０２間に、第一ビア６０２を形成するためのビアホール（非図示）を形成する。ここで、ビアホール（非図示）からボイド３２０内部にエッチングガスが侵入し、ボイド３２０の側壁を断面方向にエッチングして拡張する。このとき、ボイド３２０が拡張される際において、逆テーパ部３２２が発生してしまう。なお、ボイド３２０が発生していない場合は、この段階において、ビアホール（非図示）は第一層間絶縁膜３００中のうち第二層間絶縁膜５００との界面付近で止まり、図４（ｂ）のように断面方向に拡張することはない。
【００３４】
次いで、図４（ｃ）のように、ビアホール（非図示）の内壁、及びボイド３２０の側壁に対して、バリア層６２２を成膜する。このとき、逆テーパ部３２２にはバリア層６２２が形成されにくいため、バリア層６２２においてバリア層欠陥部６４２が形成される。
【００３５】
次いで、図４（ｄ）のように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、第一ビア６０２の金属を埋め込む。第一ビア６０２またはコンタクト６０４等に用いられる材料は、例えばＷ（タングステン）である。
【００３６】
また、このビア形成工程において、ＣＶＤで用いられる金属原料は、例えばフッ化物である。具体的に本実施形態においては、例えば、ＷＦ６である。
【００３７】
このフッ化物原料を用いる場合、金属堆積中の副生成ガスとして、ＨＦ等が発生する。これにより、第一ビア６０２の金属を埋め込みながら、ＨＦ等がバリア層欠陥部６４２から侵入し、例えばシリコン酸化膜である第一層間絶縁膜３００をエッチングする。これにより、さらにボイド３２０を拡張し、断面方向に第一下層配線４０２まで拡張する。このようにして、ボイド３２０の拡張した部分（短絡部６６２）まで金属を埋め込み、この短絡部６６２を介して、第一ビア６０２を第一下層配線４０２と短絡させる。
【００３８】
以上のように、微小なボイド３２０が発生していたとしても、上記したＨＦ等のエッチングにより、ボイド３２０を拡張する。これにより、高感度にボイド３２０を検出することが出来る。
【００３９】
次いで、第一ＴＥＧパターンを検査する工程が行われる。まず、図１に示した第一端子７６２及び第二端子７６４間に、例えば１．５Ｖ程度の電圧を印加し、第一端子７６２及び第二端子７６４間を流れる電流値を測定する。この測定された電流値と、予め測定しておいた短絡判定のための基準電流値とを比較することによって、第一端子７６２及び第二端子７６４の導通状態を評価する。このとき、第一端子７６２及び第二端子７６４間を流れる電流値が基準電流値以上であった場合、すなわち、第一端子７６２と第二端子７６４との導通があった場合、第一層間絶縁膜３００中における隣り合う第一下層配線４０２間にボイド３２０が発生したと判断する。
【００４０】
次に、本実施形態の効果について説明する。本実施形態によれば、半導体装置は、第一ＴＥＧパターンを備え、第一ＴＥＧパターンは、第二層間絶縁膜５００を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２を備える。この第一ビア６０２を形成する工程において、隣り合う第一下層配線４０２間にボイド３２０が存在すると、ビアホール（非図示）からボイド３２０内部にエッチングガスが侵入し、ボイド３２０を拡張する。次いで、このボイド３２０の拡張した部分まで金属を埋め込み、第一ビア６０２を第一下層配線４０２と短絡させる。これにより、第一ＴＥＧパターンを検査する工程において、第一端子７６２と第二端子７６４との導通があったとき、第一層間絶縁膜３００中における隣り合う第一下層配線４０２間にボイド３２０が発生したと判断することが出来る。以上のように、層間絶縁膜（第一層間絶縁膜３００）に生じたボイド３２０を高感度に検出することが出来る。
【００４１】
なお、第一ＴＥＧパターンを検査する工程において、ボイド３２０が検出されなければ、チップ領域においてもボイド３２０が発生しなかったものとして、ＦＥＴを備える半導体チップ（非図示）を出荷可能と判断することが出来る。
【００４２】
（第二の実施形態）
図５は、第二の実施形態の半導体装置の構成を示す平面図である。本実施形態は、第一ビア６０２の平面視での形状を除いて、第一の実施形態と同じである。
【００４３】
図５のように、第一ビア６０２は、平面視でスリット状であっても良い。第一ビア６０２のスリット方向は、第一下層配線４０２の延伸する方向と平行の方向であることが好ましい。
【００４４】
本実施形態によれば、第一ビア６０２がボイド３２０と接触する確率を上げることが出来る。すなわち、ボイド３２０の検出感度を上げることが出来る。
【００４５】
（第三の実施形態）
図６は、第三の実施形態の半導体装置の構成を示す平面図である。本実施形態は、第一下層配線４０２の配置を除いて、第一の実施形態と同じである。
【００４６】
図６のように、第一下層配線４０２は、異なる間隔で配置されていても良い。互いに平行に延伸した４本の第一下層配線４０２は、例えば、Ｓ１、Ｓ２、Ｓ３の間隔で配置されていても良い。例えば、第二端子７６４ａ及び第二端子７６４ｂ間、第二端子７６４ｂ及び第二端子７６４ｃ間、そして第二端子７６４ｃ及び第二端子７６４ｄ間のそれぞれの導通を検査することにより、第一下層配線４０２の異なる間隔におけるボイド３２０の発生確率を調査することが出来る。
【００４７】
また、上記した第一下層配線４０２のいずれかの間隔を、ＦＥＴを備えるチップ領域における配線間隔と同一にしておくことが出来る。
【００４８】
一般に、多層配線層の配線間隔が狭いほど、層間絶縁膜のカバレッジ性が悪くなり、ボイドが発生しやすくなる。そこで、例えば、チップ領域における配線の最少間隔をＳ２（＞Ｓ１）としておく。これにより、安全を考慮して、第一ＴＥＧパターンのうち間隔Ｓ１の第一下層配線４０２間においてボイド３２０が検出されなければ、ＦＥＴを備える半導体チップ（非図示）を出荷可能という判断をすることが出来る。
【００４９】
（第四の実施形態）
図７は、第四の実施形態の半導体装置の構成を示す平面図である。本実施形態は、第二ＴＥＧパターンを設ける点を除いて、第一の実施形態と同じである。
【００５０】
図７のように、第一ＴＥＧパターンと平面視で重ならない領域に配置された第二ＴＥＧパターン（非図示、以下略）を備える。第二ＴＥＧパターンは、第二下層配線４０４、第二ビア６０６、第三端子７６６を備える。第二下層配線４０４は、第一下層配線４０２と同一の層に形成されている。また、第二ビア６０６は、第一ビア６０２と同じ径であり、第一ビア６０２と同一の層に形成されている。さらに、第二ビア６０６は、平面視で、第二下層配線４０４に対して、第一下層配線４０２と第一ビア６０２の中心との間隔Ｓ４と同じ間隔で設けられている。また、第三端子７６６は、多層配線層の最上層に形成され、第二ビア６０６に接続している。以下、詳細に説明する。
【００５１】
第二ＴＥＧパターンとは、第一ビア６０２等の位置ずれを検出するためのＴＥＧパターンである。以下でいう「位置ずれ」とは、第一ビア６０２、及び第一ビア６０２と同一の層に形成された第二ビア６０６等の平面視での位置ずれを言う。
【００５２】
図７のように、第二下層配線４０４は、第一下層配線４０２と同一の層に形成されている。第二下層配線４０４上には、例えば、コンタクト６０８が第一ビア６０２と同一の層に形成されている。コンタクト６０８は、例えばコンタクト６０８上に形成された第四上層配線７０８に接続することにより、第二端子７６４と電気的に接続している。なお、第二端子７６４とは別に、第二ＴＥＧパターンのコンタクト６０８のための端子を設けていても良い。
【００５３】
ここで、第二下層配線４０４は、第一下層配線４０２の幅よりも広めに形成しておいても良い。これにより、第一ビア６０２及びコンタクト６０８等の位置ずれが発生したとしても、コンタクト６０８は確実に第二下層配線４０４に接続する。すなわち、上記した位置ずれが発生したとしても、第二ＴＥＧパターンは確実に検査可能となる。
【００５４】
また、図７のように、第二ビア６０６は、第一ビア６０２と同じ径であり、第一ビア６０２と同一の層に形成されている。さらに、第二ビア６０６は、平面視で、第二下層配線４０４に対して、第一下層配線４０２と第一ビア６０２の中心との間隔Ｓ４と同じ間隔で設けられている。
【００５５】
第一ＴＥＧパターンにおける第一ビア６０２及びコンタクト６０４、並びに第二ＴＥＧパターンにおける第二ビア６０６及びコンタクト６０８は、例えば、同一のフォトマスクを用いて形成されている。これにより、第一ビア６０２に位置ずれが生じている場合には、同時に他の第二ビア６０６等も、第一ビア６０２と同一の方向に位置ずれをしていることとなる。
【００５６】
第三端子７６６は、多層配線層の最上層に形成されている。また、第三端子７６６は、第二ビア６０６上に形成された第三上層配線７０６に接続することにより、第二ビア６０６に接続している。なお、第三上層配線７０６は、例えば第一上層配線７０２の幅よりも広めに形成しておいても良い。これにより、第一ビア６０２及び第二ビア６０６等の位置ずれが発生したとき、第二ビア６０６が第三上層配線７０６に接続する確率が高くなる。このため、上記した位置ずれが発生したとしても、第二ＴＥＧパターンの検出感度が高くなる。
【００５７】
さらに、図７のように、例えば、第二下層配線４０４に対して同じ間隔Ｓ４で設けられた第二ビア６０６の反対側には、同じ間隔Ｓ４内に第二下層配線４０４が形成されていない。これにより、第二ＴＥＧパターンにはボイド３２０が形成されないようにすることが出来る。
【００５８】
また、図７のように、少なくとも二組以上の第二下層配線４０４と第二ビア６０６の組は、第一下層配線４０２の延伸方向と垂直の方向に対して、互いに異なる向き（逆向き）に形成されていても良い。これにより、第一下層配線４０２の延伸方向と垂直の方向のどちらの向きにおいても、第一ビア６０２等の位置ずれを検出することが出来る。または、互いに異なる向きを区別して、第一ビア６０２等の位置ずれを検出することが出来る。
【００５９】
なお、上記した第二ＴＥＧパターンを検査する工程は、第一ＴＥＧパターンを検査する工程と同時に行っても良い。
【００６０】
図７〜１０を用いて、第四の実施形態の効果について説明する。図８〜１０は、第四の実施形態の効果を説明するための図である。本実施形態によれば、上述した第二ＴＥＧパターンを第一ＴＥＧパターンと同一の半導体基板１００に形成する。これにより、第一ＴＥＧパターンを検査する工程において導通があった場合、第二ＴＥＧパターンを検査することにより、ボイド３２０の発生による導通であるのか、第一ビア６０２等の位置ずれによる導通であるのかを判断することが出来る。
【００６１】
まず、図８、図９を用いて、第一ビア６０２等に位置ずれが生じている場合を説明する。
【００６２】
図８は、第一ビア６０２等が第一端子７６２側に位置ずれしている場合を示している。第一ＴＥＧパターンにおいて、ボイド３２０の有無に関わらず、第一ビア６０２の位置ずれにより、第一端子７６２と第二端子７６４が導通している。第一ＴＥＧパターンを検査するだけでは、その導通の原因がボイド３２０の発生によるものなのか、第一ビア６０２等の位置ずれによるものなのか判断することはできない。
【００６３】
一方、図８のように、第二ＴＥＧパターンにおいては、第二ビア６０６が位置ずれをすることにより、Ｃ部において第二下層配線４０４に接続している。これにより、第二ＴＥＧパターンにおいて、第二端子７６４と第三端子７６６が導通している。
【００６４】
図８の場合は、図１０の（ａ）の状況である。第一ＴＥＧパターンは導通（Ｓｈｏｒｔ）、第二ＴＥＧパターンも導通（Ｓｈｏｒｔ）の状況であり、第一ビア６０２等に位置ずれが発生したと判断することができる。
【００６５】
図９は、第一ビア６０２等が第一端子７６２と反対側に位置ずれしている場合を示している。図８の場合と同様にして、第一ＴＥＧパターンにおいて、ボイド３２０の有無に関わらず、第一ビア６０２の位置ずれにより、第一端子７６２と第二端子７６４が導通している。第一ＴＥＧパターンを検査するだけでは、その導通の原因がボイド３２０の発生によるものなのか、第一ビア６０２等の位置ずれによるものなのか判断することはできない。
【００６６】
一方、図９のように、第二ＴＥＧパターンにおいては、第二ビア６０６が位置ずれをすることにより、Ｄ部において第二下層配線４０４に接続している。これにより、第二ＴＥＧパターンにおいて、第二端子７６４と第三端子７６６が導通している。
【００６７】
図９の場合は、図８の場合と同様に、図１０の（ａ）の状況である。第一ＴＥＧパターンは導通（Ｓｈｏｒｔ）、第二ＴＥＧパターンも導通（Ｓｈｏｒｔ）の状況であり、第一ビア６０２等に位置ずれが発生したと判断することができる。
【００６８】
図８、図９に対して、図７は、第一ビア６０２等が位置ずれしておらず、第一ビア６０２等の正しい設計位置においてボイド３２０を検出している場合を示している。すなわち、図７の第一ＴＥＧパターンは、第一の実施形態で述べた状況と同じ状況である。
【００６９】
第一ＴＥＧパターンにおいてボイド３２０が発生している場合は、第一端子７６２と第二端子７６４は導通している。一方、第二ＴＥＧパターンにおいて、第二端子７６４と第三端子７６６は導通していない。したがって、この状況が第一ビア６０２等の位置ずれによるものではなく、ボイド３２０の発生による導通であることが分かる。
【００７０】
図７の場合は、図１０の（ｂ）の状況である。第一ＴＥＧパターンは導通（Ｓｈｏｒｔ）、第二ＴＥＧパターンは絶縁（Ｏｐｅｎ）の状況であり、ボイド３２０が発生したと判断することができる。
【００７１】
そのほか、図１０の（ｃ）の状況は、第一ＴＥＧパターンはオープン（Ｏｐｅｎ）、第二ＴＥＧパターンもオープン（Ｏｐｅｎ）の状況であり、ボイド３２０の発生も、第一ビア６０２等の位置ずれも起こっていないと判断することが出来る。なお、第一ＴＥＧパターンはオープン（Ｏｐｅｎ）、第二ＴＥＧパターンは導通（Ｓｈｏｒｔ）という状況は原理的に起こらないものと考えられる。
【００７２】
以上のようにして、本実施形態によれば、第二ＴＥＧパターンを第一ＴＥＧパターンと同一の半導体基板１００に形成する。これにより、第一ＴＥＧパターンを検査する工程において導通があった場合、第二ＴＥＧパターンを検査することにより、ボイド３２０の発生による導通であるのか、第一ビア６０２等の位置ずれによる導通であるのかを判断することが出来る。
【００７３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００７４】
１００ 半導体基板
２００ 下層絶縁膜
３００ 第一層間絶縁膜
３２０ ボイド
３２２ 逆テーパ部
４０２ 第一下層配線
４０４ 第二下層配線
４２２ バリア層
４４２ バリア層
５００ 第二層間絶縁膜
６０２ 第一ビア
６０４ コンタクト
６０６ 第二ビア
６０８ コンタクト
６２２ バリア層
６４２ バリア層欠陥部
６６２ 短絡部
７０２ 第一上層配線
７０４ 第二上層配線
７０６ 第三上層配線
７０８ 第四上層配線
７２２ バリア層
７２４ バリア層
７４２ バリア層
７４４ バリア層
７６２ 第一端子
７６４ 第二端子
７６４ａ 第二端子
７６４ｂ 第二端子
７６４ｃ 第二端子
７６４ｄ 第二端子
７６６ 第三端子
【特許請求の範囲】
【請求項１】
多層配線層と、前記多層配線層中に形成された第一ＴＥＧパターンを備え、
前記第一ＴＥＧパターンは、
互いに平行に延伸した複数の第一下層配線と、
層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアと、
前記多層配線層の最上層に形成され、前記第一ビアに接続している第一端子と、
前記最上層に形成され、前記第一下層配線に接続している第二端子と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第一ビアは、複数設けられている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
複数の前記第一ビアは、同一の前記第一端子に接続している半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第一ビアは、平面視でスリット状である半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第一下層配線は、異なる間隔で配置されている半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
さらに、前記第一ＴＥＧパターンと平面視で重ならない領域に配置された第二ＴＥＧパターンを備え、
前記第二ＴＥＧパターンは、
前記第一下層配線と同一の層に形成された第二下層配線と、
前記第一ビアと同じ径であり、前記第一ビアと同一の層に形成され、平面視で、前記第二下層配線に対して、前記第一下層配線と前記第一ビアの中心との間隔と同じ間隔で設けられている第二ビアと、
前記最上層に形成され、前記第二ビアに接続している第三端子と、
を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第二下層配線に対して前記同じ間隔で設けられた前記第二ビアの反対側には、前記同じ間隔内に前記第二下層配線が形成されていない半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
少なくとも二組以上の前記第二下層配線と前記第二ビアの組は、前記第一下層配線の延伸方向と垂直の方向に対して、互いに異なる向きに形成されている半導体装置。
【請求項９】
多層配線層中に第一ＴＥＧパターンを形成する工程と、
第一ＴＥＧパターンを検査する工程と、
を備え、
前記第一ＴＥＧパターンを形成する工程は、
互いに平行に延伸した複数の第一下層配線を形成する工程と、
前記第一下層配線間及び前記第一下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアを形成するビア形成工程と、
前記多層配線層の最上層に、前記第一ビアに接続する第一端子、及び前記第一下層配線に接続する第二端子を形成する工程と、
を備え、
前記第一ＴＥＧパターンを検査する工程において、
前記第一端子と前記第二端子との導通があったとき、前記層間絶縁膜中における隣り合う前記第一下層配線間にボイドが発生したと判断する半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記ビア形成工程における金属原料は、フッ化物である半導体装置の製造方法。
【請求項１１】
層間絶縁膜中に生じたボイドを検出する半導体装置の検査方法であって、
前記半導体装置は、多層配線層中に第一ＴＥＧパターンを備え、
前記第一ＴＥＧパターンは、
互いに平行に延伸した複数の第一下層配線と、
層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアと、
前記多層配線層の最上層に形成され、前記第一ビアに接続している第一端子と、
前記最上層に形成され、前記第一下層配線に接続している第二端子と、
を備え、
前記第一端子と前記第二端子との導通があったとき、前記層間絶縁膜中における隣り合う前記第一下層配線間に前記ボイドが発生したと判断する半導体装置の検査方法。
【請求項１】
多層配線層と、前記多層配線層中に形成された第一ＴＥＧパターンを備え、
前記第一ＴＥＧパターンは、
互いに平行に延伸した複数の第一下層配線と、
層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアと、
前記多層配線層の最上層に形成され、前記第一ビアに接続している第一端子と、
前記最上層に形成され、前記第一下層配線に接続している第二端子と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第一ビアは、複数設けられている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
複数の前記第一ビアは、同一の前記第一端子に接続している半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第一ビアは、平面視でスリット状である半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第一下層配線は、異なる間隔で配置されている半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
さらに、前記第一ＴＥＧパターンと平面視で重ならない領域に配置された第二ＴＥＧパターンを備え、
前記第二ＴＥＧパターンは、
前記第一下層配線と同一の層に形成された第二下層配線と、
前記第一ビアと同じ径であり、前記第一ビアと同一の層に形成され、平面視で、前記第二下層配線に対して、前記第一下層配線と前記第一ビアの中心との間隔と同じ間隔で設けられている第二ビアと、
前記最上層に形成され、前記第二ビアに接続している第三端子と、
を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第二下層配線に対して前記同じ間隔で設けられた前記第二ビアの反対側には、前記同じ間隔内に前記第二下層配線が形成されていない半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
少なくとも二組以上の前記第二下層配線と前記第二ビアの組は、前記第一下層配線の延伸方向と垂直の方向に対して、互いに異なる向きに形成されている半導体装置。
【請求項９】
多層配線層中に第一ＴＥＧパターンを形成する工程と、
第一ＴＥＧパターンを検査する工程と、
を備え、
前記第一ＴＥＧパターンを形成する工程は、
互いに平行に延伸した複数の第一下層配線を形成する工程と、
前記第一下層配線間及び前記第一下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアを形成するビア形成工程と、
前記多層配線層の最上層に、前記第一ビアに接続する第一端子、及び前記第一下層配線に接続する第二端子を形成する工程と、
を備え、
前記第一ＴＥＧパターンを検査する工程において、
前記第一端子と前記第二端子との導通があったとき、前記層間絶縁膜中における隣り合う前記第一下層配線間にボイドが発生したと判断する半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記ビア形成工程における金属原料は、フッ化物である半導体装置の製造方法。
【請求項１１】
層間絶縁膜中に生じたボイドを検出する半導体装置の検査方法であって、
前記半導体装置は、多層配線層中に第一ＴＥＧパターンを備え、
前記第一ＴＥＧパターンは、
互いに平行に延伸した複数の第一下層配線と、
層間絶縁膜を貫通し、平面視で前記第一下層配線間に位置する第一ビアと、
前記多層配線層の最上層に形成され、前記第一ビアに接続している第一端子と、
前記最上層に形成され、前記第一下層配線に接続している第二端子と、
を備え、
前記第一端子と前記第二端子との導通があったとき、前記層間絶縁膜中における隣り合う前記第一下層配線間に前記ボイドが発生したと判断する半導体装置の検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１０９４０２（Ｐ２０１２−１０９４０２Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５７１４０（Ｐ２０１０−２５７１４０）
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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