半導体装置
【課題】被測定素子の配置密度を高めることが可能な半導体装置を提供する。
【解決手段】異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とを、互いに異なる層に設ける。複数の単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つを接続する。複数の単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１，１２の配置密度を高めることが可能となる。
【解決手段】異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とを、互いに異なる層に設ける。複数の単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つを接続する。複数の単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１，１２の配置密度を高めることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体集積回路の評価用回路に好適な半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の製造では、製品を構成する素子の特性を評価するため、ウェハ内にテストエレメントグループ（ＴＥＧ）が設けられる。例えば特許文献１では、ＴＥＧ内に多数の被測定トランジスタをマトリクス状に配置し、ソース端子を共通化することが記載されている。
【０００３】
また、トランジスタ，抵抗素子などの半導体素子は、配置方向により寸法や特性のばらつきが生じることが知られており、正確な評価のためにはＴＥＧ内で被測定素子の配置方向を修正する必要が出てくる場合がある。このような場合に関して、例えば特許文献２では、Ｌ字型の配線を四角状に組み合わせることにより、被測定トランジスタを９０度回転させることが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１４０９６５号公報
【特許文献２】米国特許第７４８９１５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、２本の行方向の配線と２本の列方向の配線とに囲まれた四角形の領域内に一つの被測定トランジスタを配置しており、それ以上に配線または被測定トランジスタの配置密度を向上させることが難しくなっていた。また、特許文献２では、被測定トランジスタの周りを囲む四角状の配線が冗長なレイアウトになっているので、やはり被測定トランジスタの配置密度が低下してしまうという問題があった。
【０００６】
本開示の目的は、被測定素子の配置密度を高めることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本開示による第１の半導体装置は、以下の（Ａ），（Ｂ）の構成要素を備えたものである。
（Ａ）複数の被測定素子
（Ｂ）異なる層に設けられた列配線および行配線からなると共に複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線
【０００８】
本開示の第１の半導体装置では、異なる層に設けられた列配線および行配線からなる単位アレイ配線が複数、互いに異なる層に設けられている。単位アレイ配線には、それぞれ、複数の被測定素子のいずれか一つが接続されている。よって、複数の単位アレイ配線どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子の配置密度を高くすることが可能となる。
【０００９】
本開示による第２の半導体装置は、以下の（Ａ），（Ｂ）の構成要素を備えたものである。
（Ａ）異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線
（Ｂ）複数の単位アレイ配線のいずれか一つに接続された被測定素子
【００１０】
本開示の第２の半導体装置では、異なる層に設けられた列配線および行配線からなる単位アレイ配線が複数、互いに異なる層に設けられている。被測定素子は、複数の単位アレイ配線のいずれか一つに接続される。よって、複数の単位アレイ配線どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子の配置密度を高くすることが可能となる。
【発明の効果】
【００１１】
本開示の第１の半導体装置によれば、異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数、互いに異なる層に設け、複数の単位アレイ配線には、それぞれ、複数の被測定素子のいずれか一つを接続するようにしたので、被測定素子の配置密度を高めることが可能となる。
【００１２】
本開示の第２の半導体装置によれば、異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数、互いに異なる層に設け、被測定素子を複数の単位アレイ配線のいずれか一つに接続するようにしたので、被測定素子の配置密度を高めることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本開示の第１の実施の形態に係る半導体装置であるＴＥＧの、ウェハ上における概略的な位置を説明するための平面図である。
【図２】図１に示したＴＥＧの構成を表す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線における構成を表す断面図である。
【図４】図２のＩＶ−ＩＶ線における構成を表す断面図である。
【図５】図２に示したＴＥＧにおける単位アレイ配線の配置密度を従来と比較して説明するための図である。
【図６】変形例１−１に係るＴＥＧの構成を表す平面図である。
【図７】変形例１−２に係るＴＥＧの構成を表す平面図である。
【図８】変形例１−３に係るＴＥＧの構成を表す平面図である。
【図９】変形例１−４に係るＴＥＧの構成を表す図である。
【図１０】図９のＸ−Ｘ線における構成を表す断面図である。
【図１１】図９のＸＩ−ＸＩ線における構成を表す断面図である。
【図１２】図９に示したＴＥＧにおける単位アレイ配線の配置密度を従来と比較して説明するための図である。
【図１３】変形例１−５に係るＴＥＧの構成を表す図である。
【図１４】変形例１−６に係るＴＥＧの構成を表す図である。
【図１５】図１５（Ａ）および図１５（Ｂ）は本開示の第２の実施の形態に係るＴＥＧブロックが縦方向に配置されている場合の単位アレイ配線と被測定素子であるトランジスタとの接続例を表す図であり、図１５（Ｃ）および図１５（Ｄ）は図１５（Ａ）および図１５（Ｂ）に示したＴＥＧブロックを左９０度回転して横方向に配置した場合における、単位アレイ配線と被測定素子との接続例を表す図である。
【図１６】図１６（Ａ）は従来のＴＥＧにおける配線と被測定素子との接続例を表す図であり、図１６（Ｂ）は図１６（Ａ）に示した従来のＴＥＧを左９０度回転して横方向に配置した場合における配線と被測定素子との接続例を表す図である。
【図１７】図１７（Ａ）および図１７（Ｂ）は変形例２−１に係るＴＥＧブロックが縦方向に配置されている場合の単位アレイ配線と被測定素子である抵抗素子との接続例を表す図であり、図１７（Ｃ）および図１７（Ｄ）は図１７（Ａ）および図１７（Ｂ）に示したＴＥＧブロックを左９０度回転して横方向に配置した場合の単位アレイ配線と被測定素子との接続例を表す図である。
【図１８】図２に示したＴＥＧの変形例を表す図である。
【図１９】図２に示したＴＥＧの他の変形例を表す図である。
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（単位アレイ配線を二つ有し、被測定素子がトランジスタである例）
２．変形例１−１（被測定素子の向きを異ならせた例）
３．変形例１−２（単位アレイ配線を二つ有し、被測定素子が抵抗素子である例）
４．変形例１−３（被測定素子の向きを異ならせた例）
５．変形例１−４（単位アレイ配線を三つ有し、被測定素子がトランジスタである例）
６．変形例１−５（被測定素子の向きを異ならせた例）
７．変形例１−６（被測定素子がトランジスタ，抵抗素子およびキャパシタである例）
８．第２の実施の形態（ＴＥＧブロックの回転；被測定素子がトランジスタである例）
９．変形例２−１（ＴＥＧブロックの回転；被測定素子が抵抗素子である例）
【００１５】
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る半導体装置であるＴＥＧの、ウェハ上における概略的な位置を表したものである。ウェハ（図示せず）上には、例えば、半導体集積回路が形成される領域としての製品ブロック１が配置されている。製品ブロック１は複数設けられていてもよいことは言うまでもないが、図１では一つの製品ブロック１のみを表している。製品ブロック１の周囲には、ウェハを切断して各製品ブロック１を分離するためのスクライブライン２が枠状あるいは格子状に設けられている。スクライブライン２内には、ＴＥＧブロック３が配置されている。ＴＥＧブロック３は、製品ブロック１内の半導体集積回路の素子の特性を評価するための評価用回路が設けられる領域である。ＴＥＧブロック３は、製品ブロック１の縦辺（例えば長辺）に沿うスクライブライン２内では縦方向（縦長）に配置され、製品ブロック１の横辺（例えば短辺）に沿うスクライブライン２内では横方向（横長）に配置されている。なお、縦方向のＴＥＧブロック３と、横方向のＴＥＧブロック３とでは、内部の配線の配置は同一であり、単に配置方向が異なる（左または右に９０度回転されている）のみである。
【００１６】
図２は、図１に示したＴＥＧブロック３に設けられるＴＥＧ４の平面構成を表したものである。図３は、図２のＩＩＩ−ＩＩＩ線における断面構成、図４は、図２のＩＶ−ＩＶ線における断面構成をそれぞれ表している。
【００１７】
なお、図２以降においては、行方向をｘ方向、列方向をｙ、行方向および列方向に直交する方向（鉛直方向）をｚと表す。これらｘ，ｙ，ｚ方向は、ＴＥＧブロック３内における方向である。つまり、行方向（ｘ方向）は、図１に示した縦方向のＴＥＧブロック３内では横方向となり、横方向のＴＥＧブロック３内では縦方向となる。列方向（ｙ方向）は、図１に示した縦方向のＴＥＧブロック３内では縦方向となり、横方向のＴＥＧブロック３内では横方向となる。また、図３および図４では、基板１０側からの配線層高さに対応する第１層目，第２層目，第３層目，第４層目を、それぞれ点線Ｈ１，Ｈ２，Ｈ３，Ｈ４で表している。
【００１８】
ＴＥＧ４は、複数（例えば図２では二つ）の被測定素子１１，１２を有している。被測定素子１１，１２は、例えば４端子のＦＥＴ（電界効果トランジスタ）であり、同じ向きに配置されている。被測定素子１１は、列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１に接続され、被測定素子１２は、列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２に接続されている。単位アレイ配線２１，２２は複合アレイ配線２０を構成している。
【００１９】
被測定素子１１，１２は、例えば図４に示したように、基板１０に設けられたＭＯＳ−ＦＥＴである。なお、図４では被測定素子１２のみを表しているが、被測定素子１１も被測定素子１２と同じ構成を有している。具体的には、被測定素子１２は、基板１０上にゲート絶縁膜１２ＧＩおよびゲート電極１２Ｇを有すると共に、ゲート電極１２Ｇ直下の基板１０内にチャネル領域１２Ｃを有している。チャネル領域１２Ｃの両側には、拡散層（ソース１２Ｓおよびドレイン１２Ｄ）が設けられている。被測定素子１２の周囲は素子分離層１０Ａで囲まれ、他の被測定素子１１とは絶縁されている。
【００２０】
被測定素子１１，１２と単位アレイ配線２１，２２との接続点ＣＰには、例えば図４に示したように、接続部４０が設けられている。接続部４０は、被測定素子１１，１２のソース，ドレイン，ウェル（バックゲート）またはゲートの上に、ビア４１Ａ，４１Ｂ，４１Ｃ，４１Ｄと金属層４２Ａ，４２Ｂ，４２Ｃ，４２Ｄとを交互に積層した構成を有している。ビア４１Ａの下端は、被測定素子１１，１２のソース，ドレイン，ウェル（バックゲート）またはゲートに接している。金属層４２Ａは列配線Ｍ１と同じ高さＨ１、金属層４２Ｂは行配線Ｍ２と同じ高さＨ２、金属層４２Ｃは列配線Ｍ３と同じ高さＨ３、金属層４２Ｄは行配線Ｍ４と同じ高さＨ４に設けられている。各接続部４０では、金属層４２Ａ〜４２Ｄのうち一つのみに、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４のうちいずれか一つのみが接続されている。例えば図４に示したように、被測定素子１２のソース１２Ｓ上およびドレイン１２Ｄ上の接続部４０の金属層４２Ｃには、列配線Ｍ３が接続されている。なお、図４には示されていないが、被測定素子１２のゲート１２Ｇ上にも接続部４０が設けられており、ゲート１２Ｇ上の接続部４０の金属層４２Ｄには、行配線Ｍ４が接続されている。また、被測定素子１２のウェル（バックゲート）１２Ｗ上にも接続部４０が設けられており、ウェル（バックゲート）１２Ｗ上の接続部４０の金属層４２Ｄには、行配線Ｍ４が接続されている。図示しないが、被測定素子１１についても同様である。
【００２１】
接続部４０は、ｘｙ平面内における列配線Ｍ１，Ｍ３と行配線Ｍ２，Ｍ４との交差位置ＩＳを回避して設けられていることが好ましい。接続部４０が交差位置ＩＳに設けられている場合には、交差位置ＩＳの接続部４０を介して列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４がすべて短絡してしまうからである。
【００２２】
単位アレイ配線２１は、ｙ方向の列配線Ｍ１およびｘ方向の行配線Ｍ２を有し、単位アレイ配線２２はｙ方向の列配線Ｍ３およびｘ方向の行配線Ｍ４を有している。列配線Ｍ１と行配線Ｍ２とはｚ方向において異なる層（例えば基板１０側から第１層目Ｈ１と第２層目Ｈ２と）に設けられ、列配線Ｍ３と行配線Ｍ４とはｚ方向において異なる層（例えば基板１０側から第３層目Ｈ３と第４層目Ｈ４と）に設けられている。更に、単位アレイ配線２１，２２はｚ方向において互いに異なる層（例えば基板１０側から第１層目Ｈ１および第２層目Ｈ２と、第３層目Ｈ３および第４層目Ｈ４と）に設けられている。これにより、このＴＥＧ４では、被測定素子１１，１２の配置密度を高めることが可能となっている。
【００２３】
すなわち、従来では、図５（Ａ）に示したように、被測定素子（図示せず）を囲む列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４からなる四角形の配線レイアウト１２１，１２２をｘｙ平面内に並列、またはｚ方向において同層に並べることにより集積するようにしていたので、被測定素子の高密度化が難しかった。これに対して、本実施の形態では、図５（Ｂ）に示したように、単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、被測定素子１１，１２の高密度な配置が可能となる。
【００２４】
列配線Ｍ１，Ｍ３どうしは、ｘ方向およびｙ方向を含むｘｙ平面（図２においては紙面に平行な平面）内において、ｘ方向に互いにずれた位置（互いに重ならない位置）に設けられていることが好ましい。同様に、行配線Ｍ２，Ｍ４どうしは、ｘｙ平面内において、ｙ方向に互いにずれた位置（互いに重ならない位置）に設けられていることが好ましい。換言すれば、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４は、一点で交わらないことが好ましい。これにより、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４は、ｘｙ平面内で互いに重ならない格子状（グリッド）をなすことになる。前述したように、単位アレイ配線２１，２２と被測定素子１１，１２の接続点ＣＰには接続部４０が設けられており、接続部４０は列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４が各ビア４１Ａ〜４１Ｄを介して短絡した構造になっている。そのため、前述のような格子状のレイアウトにすることで、単位アレイ配線２１，２２と被測定素子１１，１２とを接続する際に、列配線Ｍ１，Ｍ３どうしの短絡、行配線Ｍ２，Ｍ４どうしの短絡、または列配線Ｍ１，Ｍ３と行配線Ｍ２，Ｍ４との短絡を抑制することが可能となる。
【００２５】
単位アレイ配線２１は、同一層（例えば基板１０側から第１層目）の２本の列配線Ｍ１と、同一層（例えば基板１０側から第２層目）の２本の行配線Ｍ２とを有している。単位アレイ配線２２は、同一層（例えば基板１０側から第３層目）の２本の列配線Ｍ３と、同一層（例えば基板１０側から第４層目）の２本の行配線Ｍ４とを有している。列配線Ｍ１には、被測定素子１１のソースおよびドレインが接続されている。行配線Ｍ２には、被測定素子１１のゲートおよびバックゲートが接続されている。列配線Ｍ３には、被測定素子１２のソースおよびドレインが接続されている。行配線Ｍ４には、被測定素子１２のゲートおよびバックゲートが接続されている。
【００２６】
列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４のうち、被測定素子１１，１２の同一部分に接続されるものは、同一の測定用パッドに接続されている。つまり、被測定素子１１のソースが接続された列配線Ｍ１と、被測定素子１２のソースが接続された列配線Ｍ３とは、同一のソースパッド３０Ｓに接続されている。被測定素子１１のドレインが接続された列配線Ｍ１と、被測定素子１２のドレインが接続された列配線Ｍ３とは、同一のドレインパッド３０Ｄに接続されている。被測定素子１１のゲートが接続された行配線Ｍ２と、被測定素子１２のゲートが接続された行配線Ｍ４とは、同一のゲートパッド３０Ｇに接続されている。被測定素子１１のバックゲートが接続された行配線Ｍ２と、被測定素子１２のバックゲートが接続された行配線Ｍ４とは、同一のバックゲートパッド３０Ｈに接続されている。
【００２７】
なお、列配線Ｍ１，Ｍ３または行配線Ｍ２，Ｍ４の数は、接続される被測定素子１１，１２の構成などに応じて増減可能である。例えば、単位アレイ配線２１は、第１層目に２本の列配線Ｍ１を有し、第２層目に１本の行配線Ｍ２を有し、第３層目に１本の行配線を有していてもよい。ただし、このような場合には、多数の単位アレイ配線を設けた場合に被測定素子との接続が更に複雑になる。従って、一つの単位アレイ配線２１（または２２）が、第１層目に２本の列配線Ｍ１（またはＭ３）を有し、第２層目に２本の行配線Ｍ２（またはＭ４）を有していることが好ましい。あるいは、被測定素子１１が３端子で構成可能なＦＥＴやその他の受動素子や能動素子である場合には、単位アレイ配線２１（または２２）は、第１層目に２本の列配線Ｍ１（またはＭ３）を有し、第２層目に１本の行配線Ｍ２（またはＭ４）を有していてもよい。
【００２８】
このＴＥＧ４では、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とが、互いに異なる層に設けられている。単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つが接続されている。よって、複数の単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１，１２の配置密度を高くすることが可能となる。また、被測定素子１１，１２を近接配置することが可能となり、二つの被測定素子１１，１２のペア特性（ローカルばらつき）を精度良く評価することが可能となる。
【００２９】
このように本実施の形態では、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とを、互いに異なる層に設け、複数の単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つを接続するようにしたので、被測定素子１１，１２の配置密度を高めることが可能となる。よって、被測定素子１１，１２の集積度を高め、種々の素子評価情報を取得することが可能となる。また、ＬＳＩ（Large Scale Integrated circuit；大規模集積回路）の微細化に伴ってＴＥＧ４も著しく縮小されているが、本実施の形態では、このような微細化に追随するための被測定素子の高密度集積化にも対応可能となる。
【００３０】
また、被測定素子１１，１２を近接配置することが可能となり、二つの被測定素子１１，１２のペア特性（ローカルばらつき）を精度良く評価することが可能となる。特に、アナログ半導体では近接配置した素子の特性を活用した回路構成が多く用いられており、本実施の形態のＴＥＧ４は、このようなアナログ半導体回路の評価用回路としても極めて好適である。
【００３１】
（変形例１−１）
図６は、変形例１−１に係るＴＥＧ４Ａの構成を表したものである。本変形例は、図２に示した第１の実施の形態のＴＥＧ４において、片方の被測定素子１２の向きを異ならせたものである。このことを除いては、本変形例のＴＥＧ４Ａは、上記第１の実施の形態と同様の構成，作用および効果を有している。特に、トランジスタ，抵抗素子などの半導体素子は、配置方向により寸法や特性のばらつきが生じることが知られているが、本変形例では、被測定素子１１，１２の配置方向（ゲートの向き）による特性ばらつき等の評価が可能となる。
【００３２】
具体的には、列配線Ｍ３には、被測定素子１２のゲートおよびバックゲートが接続されている。行配線Ｍ４には、被測定素子１２のソースおよびドレインが接続されている。
【００３３】
本変形例においても、第１の実施の形態と同様に、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４のうち、被測定素子１１，１２の同一部分に接続されたものは、同一の測定用パッドに接続されている。ただし、本変形例では、被測定素子１２の配置方向の変更に伴い、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４と測定用パッドとの接続の組み合わせも変更される。つまり、被測定素子１１のソースが接続された列配線Ｍ１と、被測定素子１２のソースが接続された行配線Ｍ４とが、同一のソースパッド３０Ｓに接続される。被測定素子のドレインが接続された列配線Ｍ１と、被測定素子１２のドレインが接続された列配線Ｍ４とが、同一のドレインパッド３０Ｄに接続される。被測定素子１１のゲートが接続された行配線Ｍ２と、被測定素子１２のゲートが接続された列配線Ｍ３とが、同一のゲートパッド３０Ｇに接続される。被測定素子１１のバックゲートが接続された行配線Ｍ２と、被測定素子１２のバックゲートが接続された列配線Ｍ３とが、同一のバックゲートパッド３０Ｈに接続される。
【００３４】
（変形例１−２）
図７は、変形例１−２に係るＴＥＧ４Ｂの構成を表したものである。本変形例は、被測定素子１１，１２が抵抗素子であることを除いては、上記第１の実施の形態と同一の構成，作用および効果を有している。本変形例では、抵抗素子の特性を、４端子法を用いて測定可能である。また、第１の実施の形態と同様に、近接配置によるペア特性の評価が可能になる。
【００３５】
（変形例１−３）
図８は、変形例１−３に係るＴＥＧ４Ｃの構成を表したものである。本変形例は、図７に示した変形例１−２のＴＥＧにおいて、片方の被測定素子１２の向きを異ならせたことを除いては、上記第１の実施の形態および変形例１−１と同様の構成，作用および効果を有している。本変形例では、被測定素子１１，１２の配置方向による特性ばらつき等の評価が可能となる。
【００３６】
（変形例１−４）
図９は、変形例１−４に係るＴＥＧ４Ｄの構成を表したものである。図１０は、図９のＸ−Ｘ線における断面構成、図１１は、図９のＸＩ−ＸＩ線における断面構成をそれぞれ表している。なお、図１０および図１１では、基板１０側からの配線層高さに対応する第１層目，第２層目，第３層目，第４層目、第５層目および第６層目を、それぞれ点線Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６で表している。
【００３７】
本変形例では、三つの被測定素子１１，１２，１３が、それぞれ単位アレイ配線２１，２２，２３に接続され、単位アレイ配線２１〜２３が複合アレイ配線２０を構成している。このことを除いては、本変形例のＴＥＧ４Ｄは上記第１の実施の形態と同様の構成，作用および効果を有している。
【００３８】
被測定素子１１〜１３はいずれも第１の実施の形態と同様の４端子のＦＥＴであり、同じ向きに配置されている。
【００３９】
被測定素子１１〜１３と単位アレイ配線２１〜２３との接続点ＣＰには、例えば図１１に示したような接続部４０が設けられている。接続部４０は、被測定素子１１〜１３のソース，ドレイン，ウェルまたはゲートの上に、ビア４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆと金属層４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆとを交互に積層した構成を有している。ビア４１Ａの下端は、被測定素子１１〜１３のソース，ドレインまたはゲートに接している。金属層４２Ａは列配線Ｍ１と同じ高さＨ１、金属層４２Ｂは行配線Ｍ２と同じ高さＨ２、金属層４２Ｃは列配線Ｍ３と同じ高さＨ３、金属層４２Ｄは行配線Ｍ４と同じ高さＨ４、金属層４２Ｅは列配線Ｍ５と同じ高さＨ５、金属層４２Ｆは行配線Ｍ６と同じ高さＨ６に設けられている。各接続部４０では、金属層４２Ａ〜４２Ｆのうち一つのみに、列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６のうちいずれか一つのみが接続されている。例えば図１１に示したように、被測定素子１３のソース１３Ｓ上およびドレイン１３Ｄ上の接続部４０の金属層４２Ｅには、列配線Ｍ５が接続されている。なお、図１１には示されていないが、被測定素子１３のゲート上にも接続部４０が設けられており、ゲート上の接続部４０の金属層４２Ｆには、行配線Ｍ６が接続されている。また，被測定素子１３のウェル（バックゲート）１３Ｗにも接続部４０が設けられており、ウェル（バックゲート）１３Ｗの接続部４０の金属層４２Ｆには、行配線Ｍ６が接続されている。図示しないが、被測定素子１１，１２についても同様である。
【００４０】
接続部４０は、ｘｙ平面内における列配線Ｍ１，Ｍ３，Ｍ５と行配線Ｍ２，Ｍ４，Ｍ６との交差位置ＩＳを回避して設けられていることが好ましい。接続部４０が交差位置ＩＳに設けられている場合には、交差位置ＩＳの接続部４０を介して列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６がすべて短絡してしまうからである。
【００４１】
単位アレイ配線２１，２２は、第１の実施の形態と同様に構成されている。単位アレイ配線２３は、ｙ方向の列配線Ｍ５およびｘ方向の行配線Ｍ６を有している。列配線Ｍ５と行配線Ｍ６とはｚ方向において異なる層（例えば基板１０側から第５層目Ｈ５と第６層目Ｈ６と）に設けられている。更に、単位アレイ配線２１〜２３はｚ方向において互いに異なる層（例えば基板１０側から第１層目Ｈ１および第２層目Ｈ２と、第３層目Ｈ３および第４層目Ｈ４と、第５層目Ｈ５および第６層目Ｈ６と）に設けられている。これにより、このＴＥＧ４Ｄでは、第１の実施の形態と同様に、被測定素子１１〜１３の配置密度を高めることが可能となっている。
【００４２】
すなわち、従来では、図１２（Ａ）に示したように、被測定素子（図示せず）を囲む列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６からなる四角形の配線レイアウト１２１，１２２，１２３をｘｙ平面内に並列、またはｚ方向において同層に並べるようにしていたので、被測定素子の高密度化が難しかった。これに対して、本実施の形態では、図１２（Ｂ）に示したように、単位アレイ配線２１，２２，２３どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、被測定素子１１〜１３の高密度な配置が可能となる。
【００４３】
列配線Ｍ１，Ｍ３，Ｍ５どうしは、ｘｙ平面内において、ｘ方向に互いにずれた位置（互いに重ならない位置）に設けられていることが好ましい。同様に、行配線Ｍ２，Ｍ４，Ｍ６どうしは、ｘｙ平面内において、ｙ方向に互いにずれた位置（互いに重ならない位置）に設けられていることが好ましい。換言すれば、列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６は、一点で交わらないことが好ましい。これにより、列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６は、ｘｙ平面内で互いに重ならない格子状（グリッド）をなすことになる。前述の通り、単位アレイ配線２１〜２３と被測定素子１１〜１３の接続点ＣＰには接続部４０が設けられており、接続部４０は列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６が各ビア４１Ａ〜４１Ｆを介して短絡した構造になっている。このため、前述のような格子状のレイアウトにすることで、単位アレイ配線２１〜２３と被測定素子１１〜１３とを接続する際に、列配線Ｍ１，Ｍ３，Ｍ５どうしの短絡、行配線Ｍ２，Ｍ４，Ｍ６どうしの短絡、または列配線Ｍ１，Ｍ３，Ｍ５と行配線Ｍ２，Ｍ４，Ｍ６との短絡を抑制することが可能となる。
【００４４】
単位アレイ配線２３は、同一層（例えば基板１０側から第５層目）の２本の列配線Ｍ５と、同一層（例えば基板１０側から第６層目）の２本の行配線Ｍ６とを有している。列配線Ｍ５には、被測定素子１３のソースおよびドレインが接続されている。行配線Ｍ６には、被測定素子１３のゲートおよびバックゲートが接続されている。
【００４５】
列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６のうち、被測定素子１１〜１３の同一部分に接続されるものは、同一の測定用パッドに接続されている。つまり、被測定素子１１のソースが接続された列配線Ｍ１と、被測定素子１２のソースが接続された列配線Ｍ３と、被測定素子１３のソースが接続された列配線Ｍ５とは、同一のソースパッド３０Ｓに接続されている。被測定素子１１のドレインが接続された列配線Ｍ１と、被測定素子１２のドレインが接続された列配線Ｍ３と、被測定素子１１のドレインが接続された列配線Ｍ５とは、同一のドレインパッド３０Ｄに接続されている。被測定素子１１のゲートが接続された行配線Ｍ２と、被測定素子１２のゲートが接続された行配線Ｍ４と、被測定素子１３のゲートが接続された行配線Ｍ６とは、同一のゲートパッド３０Ｇに接続されている。被測定素子１１のバックゲートが接続された行配線Ｍ２と、被測定素子１２のバックゲートが接続された行配線Ｍ４と、被測定素子１３のゲートが接続された行配線Ｍ６とは、同一のバックゲートパッド３０Ｈに接続されている。
【００４６】
なお、列配線Ｍ１，Ｍ３，Ｍ５または行配線Ｍ２，Ｍ４，Ｍ６の数は、第１の実施の形態と同様に、接続される被測定素子１１〜１３の構成などに応じて増減可能であるが、一つの単位アレイ配線２１（または２２，２３）が、第１層目に２本の列配線Ｍ１（またはＭ３，Ｍ５）を有し、第２層目に２本の行配線Ｍ２（またはＭ４，Ｍ６）を有していることが好ましい。あるいは、被測定素子１１〜１３が３端子で構成可能なＦＥＴやその他の受動素子や能動素子である場合には、単位アレイ配線２１（または２２，２３）は、第１層目に２本の列配線Ｍ１（またはＭ３，Ｍ５）を有し、第２層目に１本の行配線Ｍ２（またはＭ４，Ｍ６）を有していてもよい。
【００４７】
このＴＥＧ４Ｄでは、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２と、異なる層に設けられた列配線Ｍ５および行配線Ｍ６からなる単位アレイ配線２３とが、互いに異なる層に設けられている。単位アレイ配線２１〜２３には、それぞれ、複数の被測定素子１１〜１３のいずれか一つが接続されている。よって、複数の単位アレイ配線２１〜２３どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１〜１３の配置密度を高くすることが可能となる。また、被測定素子１１〜１３を近接配置することが可能となり、被測定素子１１〜１３のペア特性（ローカルばらつき）を精度良く評価することが可能となる。
【００４８】
このように本変形例では、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２と、異なる層に設けられた列配線Ｍ５および行配線Ｍ６からなる単位アレイ配線２３とを、互いに異なる層に設け、複数の単位アレイ配線２１〜２３には、それぞれ、複数の被測定素子１１〜１３のいずれか一つを接続するようにしたので、被測定素子１１〜１３の配置密度を更に高めることが可能となる。
【００４９】
（変形例１−５）
図１３は、変形例１−５に係るＴＥＧ４Ｅの構成を表したものである。本変形例は、図９に示した変形例１−４のＴＥＧ４Ｄにおいて、一つの被測定素子１３の向きを異ならせたものである。すなわち、列配線Ｍ５には、被測定素子１３のゲートおよびバックゲートが接続されている。行配線Ｍ６には、被測定素子１３のソースおよびドレインが接続されている。本変形例では、被測定素子１１〜１３の配置方向（ゲートの向き）による特性ばらつき等の評価が可能となる。
【００５０】
（変形例１−６）
図１４は、変形例１−６に係るＴＥＧ４Ｆの構成を表したものである。本変形例は、図９に示した変形例１−５のＴＥＧ４Ｄにおいて、被測定素子１１がトランジスタ，被測定素子１２が抵抗素子、被測定素子１３がキャパシタであることを除いては、上記第１の実施の形態および変形例１−５と同様の構成，作用および効果を有している。
【００５１】
一つの素子の特性を詳細に評価するためには、抵抗や容量等の成分分離をする必要がある。例えば、一つのトランジスタの特性パラメータを分離評価するには、ゲート抵抗やゲート容量等、各種抵抗や容量の評価が必要になる。本変形例では、被測定素子１１〜１３としてトランジスタ，抵抗素子またはキャパシタ等を任意に組み合わせることが可能となるので、単体素子の特性パラメータの分離評価に際して、高密度に近接配置した被測定素子１１〜１３を用いた評価が可能となる。このため、配置位置によるばらつき成分を低減することが可能となり、精度良く各特性成分の評価を行うことが可能となる。また、例えばトランジスタの特性のどこが悪いのかを、近傍の素子の測定によって成分分析することも可能となる。
【００５２】
特に、プロセス世代が進むにつれて、新規材料および新規技術を多数組み合わせた素子構造が採用されるようになっている。そのため、回路特性の評価や歩留まりの管理には、単体素子が有する複数の特性パラメータが重要になっている。本変形例は、このような新規材料および新規技術を採用した素子の評価に好適である。
【００５３】
なお、本変形例では、被測定素子１１〜１３がすべて異なる種類の素子（トランジスタ、抵抗素子およびキャパシタ）であり、それぞれが異なる特性（トランジスタの諸特性、抵抗、容量）を測定可能である場合について説明したが、被測定素子１１〜１３のうち少なくとも一つが、他の被測定素子とは異なる種類の素子であり、他の被測定素子とは異なる特性を測定可能であってもよい。
【００５４】
（第２の実施の形態）
図１５は、本開示の第２の実施の形態に係るＴＥＧ４Ｇの構成を表したものである。本実施の形態は、図１に示したＴＥＧブロック３の配置方向に応じて、被測定素子１１を単位アレイ配線２１，２２のいずれか一つに接続することにより、被測定素子１１の配置方向を可変としたものである。このことを除いては、本実施の形態は上記第１の実施の形態と同様の構成，作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００５５】
図１５（Ａ）に示したように、ＴＥＧブロック３（図１参照。）が縦方向（縦長）に配置されている場合には、図１５（Ｂ）に示したように、ＴＥＧ４Ｇ内では、列配線Ｍ１，Ｍ３が縦方向、行配線Ｍ２，Ｍ４が横方向となる。
【００５６】
図１５（Ａ）に示したように、ＴＥＧブロック３内においてトランジスタのゲートを縦方向に配置したい場合には、図１５（Ｂ）に示したように、ＴＥＧ４Ｇ内では、被測定素子１１を単位アレイ配線２１に接続する。すなわち、被測定素子１１のソースおよびドレインを列配線Ｍ１に接続し、被測定素子１１のゲートおよびバックゲートを行配線Ｍ２に接続する。
【００５７】
一方、図１５（Ｃ）に示したように、ＴＥＧブロック３を左９０度回転し、横方向（横長）に配置した場合には、図１５（Ｄ）に示したように、ＴＥＧ４内では、列配線Ｍ１，Ｍ３が横方向、行配線Ｍ２，Ｍ４が縦方向となる。
【００５８】
ここで、ＴＥＧブロック３を左９０度回転した場合にもトランジスタのゲートを縦方向に配置することが望ましい。その理由は以下の通りである。トランジスタの特性ばらつき要因の一つとして、リソグラフィーによるゲート長さの寸法ばらつきがある。すなわち、トランジスタのゲート電極の配置方向により、ゲート長さの寸法ばらつきに差が生じることが知られている。そのため、ＴＥＧブロック３の配置方向にかかわらず、トランジスタの配置方向を揃えておかないと、ゲート長さの寸法ばらつきの差によって特性差が生じてしまう。
【００５９】
そこで、ＴＥＧブロック３を左９０度回転した場合には、図１５（Ｄ）に示したように、ＴＥＧ４内では、被測定素子１１を単位アレイ配線２２に接続する。すなわち、被測定素子１１のソースおよびドレインを行配線Ｍ４に接続し、被測定素子１１のゲートおよびバックゲートを列配線Ｍ３に接続する。
【００６０】
これにより、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４を修正することなく被測定素子１１の配置方向を変更し、被測定素子の配置方向による寸法ばらつきの差を排除することが可能となる。よって、ＴＥＧブロック３の回転に合わせて被測定素子１１の配置方向を変更するための回路修正の時間を大幅に短縮することが可能である。
【００６１】
これに対して、従来では、図１６（Ａ）および図１６（Ｂ）に示したように、ＴＥＧブロックを左９０度回転した場合にもトランジスタ１１１の配置方向を同じにするためには、追加の配線１５０が必要となっていた。このような再配線などの回路修正には多くの時間がかかることに加えて、追加の配線１５０により余分な配線抵抗が生じていた。
【００６２】
以上、一つの被測定素子１１を回転配置可能とした場合を例として説明したが、上記の説明は、ＴＥＧ４Ｇが複数の被測定素子を有する場合についても当てはまる。その場合には、複数の被測定素子の各々に対して二つの単位アレイ配線を設け、ＴＥＧブロック３の配置方向に応じて被測定素子をいずれかの単位アレイ配線に接続することが可能である。このようにした場合にも、第１の実施の形態と同様に、単位アレイ配線どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、複数の被測定素子を高密度に配置しつつ被測定素子の配置方向を可変とし、ＴＥＧブロックの配置方向の変更に柔軟に対応することが可能となる。
【００６３】
このように列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４の配置を変えずに被測定素子１１の配置方向のみ変更可能とするためには、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４のうち、被測定素子１１を異なる方向に配置したときに被測定素子１１の同一部分に接続されるものが、同一の測定用パッドに接続されていることが好ましい。すなわち、列配線Ｍ１の一方と行配線Ｍ４の一方とが、ソースパッド３０Ｓに接続されている。列配線Ｍ１の他方と行配線Ｍ４の他方とが、ドレインパッド３０Ｄに接続されている。行配線Ｍ２の一方と、列配線Ｍ３の一方とが、ゲートパッド３０Ｇに接続されている。列配線Ｍ２の他方と行配線Ｍ２の他方とが、バックゲートパッド３０Ｈに接続されている。なお、図１５（Ｂ）では、ソースパッド３０Ｓ，ドレインパッド３０Ｄ，ゲートパッド３０Ｇおよびバックゲートパッド３０Ｈを省略しているが、ソースパッド３０Ｓに接続される配線には（Ｓ）、ドレインパッド３０Ｄに接続される配線には（Ｄ）、ゲートパッド３０Ｇに接続される配線には（Ｇ）、バックゲートパッド３０Ｈに接続される配線には（ＢＧ）を付して表している。
【００６４】
このように本実施の形態では、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とを、互いに異なる層に設け、被測定素子１１を、複数の単位アレイ配線２１，２２のいずれか一つに接続するようにしたので、被測定素子１１，１２の配置密度を高めることが可能となる。
【００６５】
特に、近年の半導体集積回路では、トランジスタの特性向上を目的として、応力膜材料をトランジスタに近接配置することでチャネル領域へ応力を印加してキャリアの移動度を向上させる技術が用いられている。このような応力膜材料を利用した技術では、トランジスタの配置方向による影響が大きくなる。本実施の形態は、そのような応力膜材料を用いたトランジスタの特性評価にも極めて好適である。
【００６６】
第１の実施の形態の変形例１−１〜１−６は、第２の実施の形態にも適用可能である。
【００６７】
（変形例２−１）
図１７は、変形例２−１に係るＴＥＧ４Ｆの構成を表したものである。本変形例は、被測定素子が抵抗素子であることを除いては、上記第２の実施の形態と同一の構成，作用および効果を有するものである。
【００６８】
以上、実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態では、単位アレイ配線２１〜２３を二つまたは三つ設けた場合を例に挙げて説明したが、単位アレイ配線２１〜２３の数は四つ以上でもよい。また、単位アレイ配線を構成する配線層の組み合わせも、異なる配線層で構成されていれば、どの配線層を組み合わせてもよい。例えば、第１の実施の形態では、単位アレイ配線２１が列配線Ｍ１および行配線Ｍ２を有し、単位アレイ配線２２が列配線Ｍ３および行配線Ｍ４を有している場合について説明したが、単位アレイ配線２１が列配線Ｍ１および行配線Ｍ４を有し、単位アレイ配線２２が列配線Ｍ３および行配線Ｍ２を有していてもよい。第２の実施の形態についても同様の変更が可能である。
【００６９】
更に、上記実施の形態では、被測定素子がトランジスタ，抵抗素子またはキャパシタである場合を例に挙げて説明したが、本開示は、被測定素子がダイオードやコンデンサーなどの他の電子部品である場合にも適用可能である。
【００７０】
加えて、上記第１の実施の形態では、列配線Ｍ１には、被測定素子１１のソースおよびドレインを接続し、行配線Ｍ２には、被測定素子１１のゲートおよびバックゲートを接続し、列配線Ｍ３には、被測定素子１２のソースおよびドレインを接続し、行配線Ｍ４には、被測定素子１２のゲートおよびバックゲートを接続している場合について説明した。すなわち、各被測定素子１１，１２のソースとドレインとはｚ方向において同一高さの配線層に接続され、各被測定素子１１，１２のゲートとバックゲートとはｚ方向において同一高さの配線層に接続されている。しかしながら、各被測定素子１１，１２のソースとドレインとはｚ方向において異なる高さの配線層に接続されていてもよい。あるいは、各被測定素子１１，１２のゲートとバックゲートとはｚ方向において異なる高さの配線層に接続されていてもよい。
【００７１】
例えば図１８に示したように、単位アレイ配線２１は、ｙ方向の列配線Ｍ１，Ｍ２およびｘ方向の行配線Ｍ４，Ｍ６を有し、単位アレイ配線２２はｙ方向の２本の列配線Ｍ３およびｘ方向の行配線Ｍ５，Ｍ６を有している。列配線Ｍ１，Ｍ２は、ｚ方向において異なる層（例えば基板１０側から第１層目Ｈ１と第２層目Ｈ２と）に設けられ、行配線Ｍ４，Ｍ６は、ｚ方向において異なる層（例えば基板１０側から第４層目Ｈ４と第６層目Ｈ６と）に設けられている。行配線Ｍ５，Ｍ６は、ｚ方向において異なる層（例えば基板１０側から第５層目Ｈ５と第６層目Ｈ６と）に設けられている。被測定素子１１のソースは列配線Ｍ１に接続され、ドレインは列配線Ｍ２に接続され、ゲートは行配線Ｍ４に接続され、バックゲートは行配線Ｍ６に接続されている。被測定素子１２のソースおよびドレインは２本の列配線Ｍ３に接続され、ゲートは行配線Ｍ５に接続され、バックゲートは行配線Ｍ６に接続されている。この場合、列配線Ｍ１〜Ｍ３と、行配線Ｍ４〜Ｍ６とは、異なる高さの層に設けられていることが必要である。すなわち、列配線Ｍ１〜Ｍ３と、行配線Ｍ４〜Ｍ６とで、同じ高さの配線層を用いることは不可である。
【００７２】
また、例えば図１９に示したように、単位アレイ配線２１は、ｙ方向の列配線Ｍ１，Ｍ２およびｘ方向の行配線Ｍ５，Ｍ７を有し、単位アレイ配線２２はｙ方向の列配線Ｍ３，Ｍ４およびｘ方向の行配線Ｍ６，Ｍ８を有している。列配線Ｍ１，Ｍ２は、ｚ方向において異なる層（例えば基板１０側から第１層目Ｈ１と第２層目Ｈ２と）に設けられ、行配線Ｍ５，Ｍ７は、ｚ方向において異なる層（例えば基板１０側から第５層目Ｈ５と第７層目Ｈ７と）に設けられている。列配線Ｍ３，Ｍ４は、ｚ方向において異なる層（例えば基板１０側から第３層目Ｈ３と第４層目Ｈ４と）に設けられ、行配線Ｍ６，Ｍ８は、ｚ方向において異なる層（例えば基板１０側から第６層目Ｈ６と第８層目Ｈ８と）に設けられている。被測定素子１１のソースは列配線Ｍ１に接続され、ドレインは列配線Ｍ２に接続され、ゲートは行配線Ｍ５に接続され、バックゲートは行配線Ｍ７に接続されている。被測定素子１２のソースは列配線Ｍ３に接続され、ドレインは列配線Ｍ４に接続され、ゲートは行配線Ｍ６に接続され、バックゲートは行配線Ｍ８に接続されている。この場合には、列配線Ｍ１〜Ｍ４と、行配線Ｍ５〜Ｍ８とは、異なる高さの層に設けられていることが必要である。すなわち、列配線Ｍ１〜Ｍ４と、行配線Ｍ５〜Ｍ８とで、同じ高さの配線層を用いることは不可である。
【００７３】
なお、図１８および図１９のような配線層の組み合わせの変更は、第２の実施の形態のように三つ、またはそれ以上の単位アレイ配線を設けた場合も同様に可能である。
【００７４】
なお、本技術は以下のような構成を取ることも可能である。
（１）
複数の被測定素子と、
異なる層に設けられた列配線および行配線からなると共に前記複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、前記複数の単位アレイ配線が互いに異なる層に設けられている複合アレイ配線と
を備えた半導体装置。
（２）
前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている
前記（１）記載の半導体装置。
（３）
前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている
前記（２）記載の半導体装置。
（４）
前記単位アレイ配線は、同一層の２本の前記列配線と、同一層の２本の前記行配線とを有する
前記（３）記載の半導体装置。
（５）
前記単位アレイ配線は、異なる層の２本の前記列配線と、前記列配線とは異なる層の２本の前記行配線とを有する
前記（３）記載の半導体装置。
（６）
前記列配線および前記行配線のうち、前記複数の被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている
前記（１）ないし（５）のいずれか１項に記載の半導体装置。
（７）
前記複数の被測定素子は同じ向きに配置されている
前記（１）ないし（６）のいずれか１項に記載の半導体装置。
（８）
前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる向きに配置されている
前記（１）ないし（６）のいずれか１項に記載の半導体装置。
（９）
前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる特性を測定可能である
前記（１）ないし（８）のいずれか１項に記載の半導体装置。
（１０）
異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、前記複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線と、
前記複数の単位アレイ配線のいずれか一つに接続された被測定素子と
を備えた半導体装置。
（１１）
前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている
前記（１０）記載の半導体装置。
（１２）
前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている
前記（１１）記載の半導体装置。
（１３）
前記単位アレイ配線は、同一層の２本の前記列配線と、同一層の２本の前記行配線とを有する
前記（１２）記載の半導体装置。
（１４）
前記単位アレイ配線は、異なる層の２本の前記列配線と、前記列配線とは異なる層の２本の前記行配線とを有する
前記（１２）記載の半導体装置。
（１５）
前記列配線および前記行配線のうち、前記被測定素子を異なる方向に配置したときに前記被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている
前記（１０）ないし（１４）のいずれか１項に記載の半導体装置。
（１６）
前記被測定素子を複数有し、
前記複合アレイ配線は、前記複数の被測定素子の各々について二つの前記単位アレイ配線を有する
前記（１０）ないし（１５）のいずれか１項に記載の半導体装置。
【符号の説明】
【００７５】
１…製品ブロック、２…スクライブライン、３…ＴＥＧブロック、４…ＴＥＧ、１０…基板、１１，１２，１３…被測定素子、２０…複合アレイ配線、２１，２２，２３…単位アレイ配線、３０Ｓ…ソースパッド、３０Ｄ…ドレインパッド、３０Ｇ…ゲートパッド、４０…接続部、４１Ａ〜４１Ｆ…ビア、４２Ａ〜４２Ｆ…金属層、Ｍ１，Ｍ３，Ｍ５…列配線、Ｍ２，Ｍ４，Ｍ６…行配線
【技術分野】
【０００１】
本開示は、半導体集積回路の評価用回路に好適な半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の製造では、製品を構成する素子の特性を評価するため、ウェハ内にテストエレメントグループ（ＴＥＧ）が設けられる。例えば特許文献１では、ＴＥＧ内に多数の被測定トランジスタをマトリクス状に配置し、ソース端子を共通化することが記載されている。
【０００３】
また、トランジスタ，抵抗素子などの半導体素子は、配置方向により寸法や特性のばらつきが生じることが知られており、正確な評価のためにはＴＥＧ内で被測定素子の配置方向を修正する必要が出てくる場合がある。このような場合に関して、例えば特許文献２では、Ｌ字型の配線を四角状に組み合わせることにより、被測定トランジスタを９０度回転させることが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１４０９６５号公報
【特許文献２】米国特許第７４８９１５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、２本の行方向の配線と２本の列方向の配線とに囲まれた四角形の領域内に一つの被測定トランジスタを配置しており、それ以上に配線または被測定トランジスタの配置密度を向上させることが難しくなっていた。また、特許文献２では、被測定トランジスタの周りを囲む四角状の配線が冗長なレイアウトになっているので、やはり被測定トランジスタの配置密度が低下してしまうという問題があった。
【０００６】
本開示の目的は、被測定素子の配置密度を高めることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本開示による第１の半導体装置は、以下の（Ａ），（Ｂ）の構成要素を備えたものである。
（Ａ）複数の被測定素子
（Ｂ）異なる層に設けられた列配線および行配線からなると共に複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線
【０００８】
本開示の第１の半導体装置では、異なる層に設けられた列配線および行配線からなる単位アレイ配線が複数、互いに異なる層に設けられている。単位アレイ配線には、それぞれ、複数の被測定素子のいずれか一つが接続されている。よって、複数の単位アレイ配線どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子の配置密度を高くすることが可能となる。
【０００９】
本開示による第２の半導体装置は、以下の（Ａ），（Ｂ）の構成要素を備えたものである。
（Ａ）異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線
（Ｂ）複数の単位アレイ配線のいずれか一つに接続された被測定素子
【００１０】
本開示の第２の半導体装置では、異なる層に設けられた列配線および行配線からなる単位アレイ配線が複数、互いに異なる層に設けられている。被測定素子は、複数の単位アレイ配線のいずれか一つに接続される。よって、複数の単位アレイ配線どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子の配置密度を高くすることが可能となる。
【発明の効果】
【００１１】
本開示の第１の半導体装置によれば、異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数、互いに異なる層に設け、複数の単位アレイ配線には、それぞれ、複数の被測定素子のいずれか一つを接続するようにしたので、被測定素子の配置密度を高めることが可能となる。
【００１２】
本開示の第２の半導体装置によれば、異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数、互いに異なる層に設け、被測定素子を複数の単位アレイ配線のいずれか一つに接続するようにしたので、被測定素子の配置密度を高めることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本開示の第１の実施の形態に係る半導体装置であるＴＥＧの、ウェハ上における概略的な位置を説明するための平面図である。
【図２】図１に示したＴＥＧの構成を表す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線における構成を表す断面図である。
【図４】図２のＩＶ−ＩＶ線における構成を表す断面図である。
【図５】図２に示したＴＥＧにおける単位アレイ配線の配置密度を従来と比較して説明するための図である。
【図６】変形例１−１に係るＴＥＧの構成を表す平面図である。
【図７】変形例１−２に係るＴＥＧの構成を表す平面図である。
【図８】変形例１−３に係るＴＥＧの構成を表す平面図である。
【図９】変形例１−４に係るＴＥＧの構成を表す図である。
【図１０】図９のＸ−Ｘ線における構成を表す断面図である。
【図１１】図９のＸＩ−ＸＩ線における構成を表す断面図である。
【図１２】図９に示したＴＥＧにおける単位アレイ配線の配置密度を従来と比較して説明するための図である。
【図１３】変形例１−５に係るＴＥＧの構成を表す図である。
【図１４】変形例１−６に係るＴＥＧの構成を表す図である。
【図１５】図１５（Ａ）および図１５（Ｂ）は本開示の第２の実施の形態に係るＴＥＧブロックが縦方向に配置されている場合の単位アレイ配線と被測定素子であるトランジスタとの接続例を表す図であり、図１５（Ｃ）および図１５（Ｄ）は図１５（Ａ）および図１５（Ｂ）に示したＴＥＧブロックを左９０度回転して横方向に配置した場合における、単位アレイ配線と被測定素子との接続例を表す図である。
【図１６】図１６（Ａ）は従来のＴＥＧにおける配線と被測定素子との接続例を表す図であり、図１６（Ｂ）は図１６（Ａ）に示した従来のＴＥＧを左９０度回転して横方向に配置した場合における配線と被測定素子との接続例を表す図である。
【図１７】図１７（Ａ）および図１７（Ｂ）は変形例２−１に係るＴＥＧブロックが縦方向に配置されている場合の単位アレイ配線と被測定素子である抵抗素子との接続例を表す図であり、図１７（Ｃ）および図１７（Ｄ）は図１７（Ａ）および図１７（Ｂ）に示したＴＥＧブロックを左９０度回転して横方向に配置した場合の単位アレイ配線と被測定素子との接続例を表す図である。
【図１８】図２に示したＴＥＧの変形例を表す図である。
【図１９】図２に示したＴＥＧの他の変形例を表す図である。
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（単位アレイ配線を二つ有し、被測定素子がトランジスタである例）
２．変形例１−１（被測定素子の向きを異ならせた例）
３．変形例１−２（単位アレイ配線を二つ有し、被測定素子が抵抗素子である例）
４．変形例１−３（被測定素子の向きを異ならせた例）
５．変形例１−４（単位アレイ配線を三つ有し、被測定素子がトランジスタである例）
６．変形例１−５（被測定素子の向きを異ならせた例）
７．変形例１−６（被測定素子がトランジスタ，抵抗素子およびキャパシタである例）
８．第２の実施の形態（ＴＥＧブロックの回転；被測定素子がトランジスタである例）
９．変形例２−１（ＴＥＧブロックの回転；被測定素子が抵抗素子である例）
【００１５】
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る半導体装置であるＴＥＧの、ウェハ上における概略的な位置を表したものである。ウェハ（図示せず）上には、例えば、半導体集積回路が形成される領域としての製品ブロック１が配置されている。製品ブロック１は複数設けられていてもよいことは言うまでもないが、図１では一つの製品ブロック１のみを表している。製品ブロック１の周囲には、ウェハを切断して各製品ブロック１を分離するためのスクライブライン２が枠状あるいは格子状に設けられている。スクライブライン２内には、ＴＥＧブロック３が配置されている。ＴＥＧブロック３は、製品ブロック１内の半導体集積回路の素子の特性を評価するための評価用回路が設けられる領域である。ＴＥＧブロック３は、製品ブロック１の縦辺（例えば長辺）に沿うスクライブライン２内では縦方向（縦長）に配置され、製品ブロック１の横辺（例えば短辺）に沿うスクライブライン２内では横方向（横長）に配置されている。なお、縦方向のＴＥＧブロック３と、横方向のＴＥＧブロック３とでは、内部の配線の配置は同一であり、単に配置方向が異なる（左または右に９０度回転されている）のみである。
【００１６】
図２は、図１に示したＴＥＧブロック３に設けられるＴＥＧ４の平面構成を表したものである。図３は、図２のＩＩＩ−ＩＩＩ線における断面構成、図４は、図２のＩＶ−ＩＶ線における断面構成をそれぞれ表している。
【００１７】
なお、図２以降においては、行方向をｘ方向、列方向をｙ、行方向および列方向に直交する方向（鉛直方向）をｚと表す。これらｘ，ｙ，ｚ方向は、ＴＥＧブロック３内における方向である。つまり、行方向（ｘ方向）は、図１に示した縦方向のＴＥＧブロック３内では横方向となり、横方向のＴＥＧブロック３内では縦方向となる。列方向（ｙ方向）は、図１に示した縦方向のＴＥＧブロック３内では縦方向となり、横方向のＴＥＧブロック３内では横方向となる。また、図３および図４では、基板１０側からの配線層高さに対応する第１層目，第２層目，第３層目，第４層目を、それぞれ点線Ｈ１，Ｈ２，Ｈ３，Ｈ４で表している。
【００１８】
ＴＥＧ４は、複数（例えば図２では二つ）の被測定素子１１，１２を有している。被測定素子１１，１２は、例えば４端子のＦＥＴ（電界効果トランジスタ）であり、同じ向きに配置されている。被測定素子１１は、列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１に接続され、被測定素子１２は、列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２に接続されている。単位アレイ配線２１，２２は複合アレイ配線２０を構成している。
【００１９】
被測定素子１１，１２は、例えば図４に示したように、基板１０に設けられたＭＯＳ−ＦＥＴである。なお、図４では被測定素子１２のみを表しているが、被測定素子１１も被測定素子１２と同じ構成を有している。具体的には、被測定素子１２は、基板１０上にゲート絶縁膜１２ＧＩおよびゲート電極１２Ｇを有すると共に、ゲート電極１２Ｇ直下の基板１０内にチャネル領域１２Ｃを有している。チャネル領域１２Ｃの両側には、拡散層（ソース１２Ｓおよびドレイン１２Ｄ）が設けられている。被測定素子１２の周囲は素子分離層１０Ａで囲まれ、他の被測定素子１１とは絶縁されている。
【００２０】
被測定素子１１，１２と単位アレイ配線２１，２２との接続点ＣＰには、例えば図４に示したように、接続部４０が設けられている。接続部４０は、被測定素子１１，１２のソース，ドレイン，ウェル（バックゲート）またはゲートの上に、ビア４１Ａ，４１Ｂ，４１Ｃ，４１Ｄと金属層４２Ａ，４２Ｂ，４２Ｃ，４２Ｄとを交互に積層した構成を有している。ビア４１Ａの下端は、被測定素子１１，１２のソース，ドレイン，ウェル（バックゲート）またはゲートに接している。金属層４２Ａは列配線Ｍ１と同じ高さＨ１、金属層４２Ｂは行配線Ｍ２と同じ高さＨ２、金属層４２Ｃは列配線Ｍ３と同じ高さＨ３、金属層４２Ｄは行配線Ｍ４と同じ高さＨ４に設けられている。各接続部４０では、金属層４２Ａ〜４２Ｄのうち一つのみに、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４のうちいずれか一つのみが接続されている。例えば図４に示したように、被測定素子１２のソース１２Ｓ上およびドレイン１２Ｄ上の接続部４０の金属層４２Ｃには、列配線Ｍ３が接続されている。なお、図４には示されていないが、被測定素子１２のゲート１２Ｇ上にも接続部４０が設けられており、ゲート１２Ｇ上の接続部４０の金属層４２Ｄには、行配線Ｍ４が接続されている。また、被測定素子１２のウェル（バックゲート）１２Ｗ上にも接続部４０が設けられており、ウェル（バックゲート）１２Ｗ上の接続部４０の金属層４２Ｄには、行配線Ｍ４が接続されている。図示しないが、被測定素子１１についても同様である。
【００２１】
接続部４０は、ｘｙ平面内における列配線Ｍ１，Ｍ３と行配線Ｍ２，Ｍ４との交差位置ＩＳを回避して設けられていることが好ましい。接続部４０が交差位置ＩＳに設けられている場合には、交差位置ＩＳの接続部４０を介して列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４がすべて短絡してしまうからである。
【００２２】
単位アレイ配線２１は、ｙ方向の列配線Ｍ１およびｘ方向の行配線Ｍ２を有し、単位アレイ配線２２はｙ方向の列配線Ｍ３およびｘ方向の行配線Ｍ４を有している。列配線Ｍ１と行配線Ｍ２とはｚ方向において異なる層（例えば基板１０側から第１層目Ｈ１と第２層目Ｈ２と）に設けられ、列配線Ｍ３と行配線Ｍ４とはｚ方向において異なる層（例えば基板１０側から第３層目Ｈ３と第４層目Ｈ４と）に設けられている。更に、単位アレイ配線２１，２２はｚ方向において互いに異なる層（例えば基板１０側から第１層目Ｈ１および第２層目Ｈ２と、第３層目Ｈ３および第４層目Ｈ４と）に設けられている。これにより、このＴＥＧ４では、被測定素子１１，１２の配置密度を高めることが可能となっている。
【００２３】
すなわち、従来では、図５（Ａ）に示したように、被測定素子（図示せず）を囲む列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４からなる四角形の配線レイアウト１２１，１２２をｘｙ平面内に並列、またはｚ方向において同層に並べることにより集積するようにしていたので、被測定素子の高密度化が難しかった。これに対して、本実施の形態では、図５（Ｂ）に示したように、単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、被測定素子１１，１２の高密度な配置が可能となる。
【００２４】
列配線Ｍ１，Ｍ３どうしは、ｘ方向およびｙ方向を含むｘｙ平面（図２においては紙面に平行な平面）内において、ｘ方向に互いにずれた位置（互いに重ならない位置）に設けられていることが好ましい。同様に、行配線Ｍ２，Ｍ４どうしは、ｘｙ平面内において、ｙ方向に互いにずれた位置（互いに重ならない位置）に設けられていることが好ましい。換言すれば、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４は、一点で交わらないことが好ましい。これにより、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４は、ｘｙ平面内で互いに重ならない格子状（グリッド）をなすことになる。前述したように、単位アレイ配線２１，２２と被測定素子１１，１２の接続点ＣＰには接続部４０が設けられており、接続部４０は列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４が各ビア４１Ａ〜４１Ｄを介して短絡した構造になっている。そのため、前述のような格子状のレイアウトにすることで、単位アレイ配線２１，２２と被測定素子１１，１２とを接続する際に、列配線Ｍ１，Ｍ３どうしの短絡、行配線Ｍ２，Ｍ４どうしの短絡、または列配線Ｍ１，Ｍ３と行配線Ｍ２，Ｍ４との短絡を抑制することが可能となる。
【００２５】
単位アレイ配線２１は、同一層（例えば基板１０側から第１層目）の２本の列配線Ｍ１と、同一層（例えば基板１０側から第２層目）の２本の行配線Ｍ２とを有している。単位アレイ配線２２は、同一層（例えば基板１０側から第３層目）の２本の列配線Ｍ３と、同一層（例えば基板１０側から第４層目）の２本の行配線Ｍ４とを有している。列配線Ｍ１には、被測定素子１１のソースおよびドレインが接続されている。行配線Ｍ２には、被測定素子１１のゲートおよびバックゲートが接続されている。列配線Ｍ３には、被測定素子１２のソースおよびドレインが接続されている。行配線Ｍ４には、被測定素子１２のゲートおよびバックゲートが接続されている。
【００２６】
列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４のうち、被測定素子１１，１２の同一部分に接続されるものは、同一の測定用パッドに接続されている。つまり、被測定素子１１のソースが接続された列配線Ｍ１と、被測定素子１２のソースが接続された列配線Ｍ３とは、同一のソースパッド３０Ｓに接続されている。被測定素子１１のドレインが接続された列配線Ｍ１と、被測定素子１２のドレインが接続された列配線Ｍ３とは、同一のドレインパッド３０Ｄに接続されている。被測定素子１１のゲートが接続された行配線Ｍ２と、被測定素子１２のゲートが接続された行配線Ｍ４とは、同一のゲートパッド３０Ｇに接続されている。被測定素子１１のバックゲートが接続された行配線Ｍ２と、被測定素子１２のバックゲートが接続された行配線Ｍ４とは、同一のバックゲートパッド３０Ｈに接続されている。
【００２７】
なお、列配線Ｍ１，Ｍ３または行配線Ｍ２，Ｍ４の数は、接続される被測定素子１１，１２の構成などに応じて増減可能である。例えば、単位アレイ配線２１は、第１層目に２本の列配線Ｍ１を有し、第２層目に１本の行配線Ｍ２を有し、第３層目に１本の行配線を有していてもよい。ただし、このような場合には、多数の単位アレイ配線を設けた場合に被測定素子との接続が更に複雑になる。従って、一つの単位アレイ配線２１（または２２）が、第１層目に２本の列配線Ｍ１（またはＭ３）を有し、第２層目に２本の行配線Ｍ２（またはＭ４）を有していることが好ましい。あるいは、被測定素子１１が３端子で構成可能なＦＥＴやその他の受動素子や能動素子である場合には、単位アレイ配線２１（または２２）は、第１層目に２本の列配線Ｍ１（またはＭ３）を有し、第２層目に１本の行配線Ｍ２（またはＭ４）を有していてもよい。
【００２８】
このＴＥＧ４では、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とが、互いに異なる層に設けられている。単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つが接続されている。よって、複数の単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１，１２の配置密度を高くすることが可能となる。また、被測定素子１１，１２を近接配置することが可能となり、二つの被測定素子１１，１２のペア特性（ローカルばらつき）を精度良く評価することが可能となる。
【００２９】
このように本実施の形態では、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とを、互いに異なる層に設け、複数の単位アレイ配線２１，２２には、それぞれ、複数の被測定素子１１，１２のいずれか一つを接続するようにしたので、被測定素子１１，１２の配置密度を高めることが可能となる。よって、被測定素子１１，１２の集積度を高め、種々の素子評価情報を取得することが可能となる。また、ＬＳＩ（Large Scale Integrated circuit；大規模集積回路）の微細化に伴ってＴＥＧ４も著しく縮小されているが、本実施の形態では、このような微細化に追随するための被測定素子の高密度集積化にも対応可能となる。
【００３０】
また、被測定素子１１，１２を近接配置することが可能となり、二つの被測定素子１１，１２のペア特性（ローカルばらつき）を精度良く評価することが可能となる。特に、アナログ半導体では近接配置した素子の特性を活用した回路構成が多く用いられており、本実施の形態のＴＥＧ４は、このようなアナログ半導体回路の評価用回路としても極めて好適である。
【００３１】
（変形例１−１）
図６は、変形例１−１に係るＴＥＧ４Ａの構成を表したものである。本変形例は、図２に示した第１の実施の形態のＴＥＧ４において、片方の被測定素子１２の向きを異ならせたものである。このことを除いては、本変形例のＴＥＧ４Ａは、上記第１の実施の形態と同様の構成，作用および効果を有している。特に、トランジスタ，抵抗素子などの半導体素子は、配置方向により寸法や特性のばらつきが生じることが知られているが、本変形例では、被測定素子１１，１２の配置方向（ゲートの向き）による特性ばらつき等の評価が可能となる。
【００３２】
具体的には、列配線Ｍ３には、被測定素子１２のゲートおよびバックゲートが接続されている。行配線Ｍ４には、被測定素子１２のソースおよびドレインが接続されている。
【００３３】
本変形例においても、第１の実施の形態と同様に、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４のうち、被測定素子１１，１２の同一部分に接続されたものは、同一の測定用パッドに接続されている。ただし、本変形例では、被測定素子１２の配置方向の変更に伴い、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４と測定用パッドとの接続の組み合わせも変更される。つまり、被測定素子１１のソースが接続された列配線Ｍ１と、被測定素子１２のソースが接続された行配線Ｍ４とが、同一のソースパッド３０Ｓに接続される。被測定素子のドレインが接続された列配線Ｍ１と、被測定素子１２のドレインが接続された列配線Ｍ４とが、同一のドレインパッド３０Ｄに接続される。被測定素子１１のゲートが接続された行配線Ｍ２と、被測定素子１２のゲートが接続された列配線Ｍ３とが、同一のゲートパッド３０Ｇに接続される。被測定素子１１のバックゲートが接続された行配線Ｍ２と、被測定素子１２のバックゲートが接続された列配線Ｍ３とが、同一のバックゲートパッド３０Ｈに接続される。
【００３４】
（変形例１−２）
図７は、変形例１−２に係るＴＥＧ４Ｂの構成を表したものである。本変形例は、被測定素子１１，１２が抵抗素子であることを除いては、上記第１の実施の形態と同一の構成，作用および効果を有している。本変形例では、抵抗素子の特性を、４端子法を用いて測定可能である。また、第１の実施の形態と同様に、近接配置によるペア特性の評価が可能になる。
【００３５】
（変形例１−３）
図８は、変形例１−３に係るＴＥＧ４Ｃの構成を表したものである。本変形例は、図７に示した変形例１−２のＴＥＧにおいて、片方の被測定素子１２の向きを異ならせたことを除いては、上記第１の実施の形態および変形例１−１と同様の構成，作用および効果を有している。本変形例では、被測定素子１１，１２の配置方向による特性ばらつき等の評価が可能となる。
【００３６】
（変形例１−４）
図９は、変形例１−４に係るＴＥＧ４Ｄの構成を表したものである。図１０は、図９のＸ−Ｘ線における断面構成、図１１は、図９のＸＩ−ＸＩ線における断面構成をそれぞれ表している。なお、図１０および図１１では、基板１０側からの配線層高さに対応する第１層目，第２層目，第３層目，第４層目、第５層目および第６層目を、それぞれ点線Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６で表している。
【００３７】
本変形例では、三つの被測定素子１１，１２，１３が、それぞれ単位アレイ配線２１，２２，２３に接続され、単位アレイ配線２１〜２３が複合アレイ配線２０を構成している。このことを除いては、本変形例のＴＥＧ４Ｄは上記第１の実施の形態と同様の構成，作用および効果を有している。
【００３８】
被測定素子１１〜１３はいずれも第１の実施の形態と同様の４端子のＦＥＴであり、同じ向きに配置されている。
【００３９】
被測定素子１１〜１３と単位アレイ配線２１〜２３との接続点ＣＰには、例えば図１１に示したような接続部４０が設けられている。接続部４０は、被測定素子１１〜１３のソース，ドレイン，ウェルまたはゲートの上に、ビア４１Ａ，４１Ｂ，４１Ｃ，４１Ｄ，４１Ｅ，４１Ｆと金属層４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆとを交互に積層した構成を有している。ビア４１Ａの下端は、被測定素子１１〜１３のソース，ドレインまたはゲートに接している。金属層４２Ａは列配線Ｍ１と同じ高さＨ１、金属層４２Ｂは行配線Ｍ２と同じ高さＨ２、金属層４２Ｃは列配線Ｍ３と同じ高さＨ３、金属層４２Ｄは行配線Ｍ４と同じ高さＨ４、金属層４２Ｅは列配線Ｍ５と同じ高さＨ５、金属層４２Ｆは行配線Ｍ６と同じ高さＨ６に設けられている。各接続部４０では、金属層４２Ａ〜４２Ｆのうち一つのみに、列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６のうちいずれか一つのみが接続されている。例えば図１１に示したように、被測定素子１３のソース１３Ｓ上およびドレイン１３Ｄ上の接続部４０の金属層４２Ｅには、列配線Ｍ５が接続されている。なお、図１１には示されていないが、被測定素子１３のゲート上にも接続部４０が設けられており、ゲート上の接続部４０の金属層４２Ｆには、行配線Ｍ６が接続されている。また，被測定素子１３のウェル（バックゲート）１３Ｗにも接続部４０が設けられており、ウェル（バックゲート）１３Ｗの接続部４０の金属層４２Ｆには、行配線Ｍ６が接続されている。図示しないが、被測定素子１１，１２についても同様である。
【００４０】
接続部４０は、ｘｙ平面内における列配線Ｍ１，Ｍ３，Ｍ５と行配線Ｍ２，Ｍ４，Ｍ６との交差位置ＩＳを回避して設けられていることが好ましい。接続部４０が交差位置ＩＳに設けられている場合には、交差位置ＩＳの接続部４０を介して列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６がすべて短絡してしまうからである。
【００４１】
単位アレイ配線２１，２２は、第１の実施の形態と同様に構成されている。単位アレイ配線２３は、ｙ方向の列配線Ｍ５およびｘ方向の行配線Ｍ６を有している。列配線Ｍ５と行配線Ｍ６とはｚ方向において異なる層（例えば基板１０側から第５層目Ｈ５と第６層目Ｈ６と）に設けられている。更に、単位アレイ配線２１〜２３はｚ方向において互いに異なる層（例えば基板１０側から第１層目Ｈ１および第２層目Ｈ２と、第３層目Ｈ３および第４層目Ｈ４と、第５層目Ｈ５および第６層目Ｈ６と）に設けられている。これにより、このＴＥＧ４Ｄでは、第１の実施の形態と同様に、被測定素子１１〜１３の配置密度を高めることが可能となっている。
【００４２】
すなわち、従来では、図１２（Ａ）に示したように、被測定素子（図示せず）を囲む列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６からなる四角形の配線レイアウト１２１，１２２，１２３をｘｙ平面内に並列、またはｚ方向において同層に並べるようにしていたので、被測定素子の高密度化が難しかった。これに対して、本実施の形態では、図１２（Ｂ）に示したように、単位アレイ配線２１，２２，２３どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、被測定素子１１〜１３の高密度な配置が可能となる。
【００４３】
列配線Ｍ１，Ｍ３，Ｍ５どうしは、ｘｙ平面内において、ｘ方向に互いにずれた位置（互いに重ならない位置）に設けられていることが好ましい。同様に、行配線Ｍ２，Ｍ４，Ｍ６どうしは、ｘｙ平面内において、ｙ方向に互いにずれた位置（互いに重ならない位置）に設けられていることが好ましい。換言すれば、列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６は、一点で交わらないことが好ましい。これにより、列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６は、ｘｙ平面内で互いに重ならない格子状（グリッド）をなすことになる。前述の通り、単位アレイ配線２１〜２３と被測定素子１１〜１３の接続点ＣＰには接続部４０が設けられており、接続部４０は列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６が各ビア４１Ａ〜４１Ｆを介して短絡した構造になっている。このため、前述のような格子状のレイアウトにすることで、単位アレイ配線２１〜２３と被測定素子１１〜１３とを接続する際に、列配線Ｍ１，Ｍ３，Ｍ５どうしの短絡、行配線Ｍ２，Ｍ４，Ｍ６どうしの短絡、または列配線Ｍ１，Ｍ３，Ｍ５と行配線Ｍ２，Ｍ４，Ｍ６との短絡を抑制することが可能となる。
【００４４】
単位アレイ配線２３は、同一層（例えば基板１０側から第５層目）の２本の列配線Ｍ５と、同一層（例えば基板１０側から第６層目）の２本の行配線Ｍ６とを有している。列配線Ｍ５には、被測定素子１３のソースおよびドレインが接続されている。行配線Ｍ６には、被測定素子１３のゲートおよびバックゲートが接続されている。
【００４５】
列配線Ｍ１，Ｍ３，Ｍ５および行配線Ｍ２，Ｍ４，Ｍ６のうち、被測定素子１１〜１３の同一部分に接続されるものは、同一の測定用パッドに接続されている。つまり、被測定素子１１のソースが接続された列配線Ｍ１と、被測定素子１２のソースが接続された列配線Ｍ３と、被測定素子１３のソースが接続された列配線Ｍ５とは、同一のソースパッド３０Ｓに接続されている。被測定素子１１のドレインが接続された列配線Ｍ１と、被測定素子１２のドレインが接続された列配線Ｍ３と、被測定素子１１のドレインが接続された列配線Ｍ５とは、同一のドレインパッド３０Ｄに接続されている。被測定素子１１のゲートが接続された行配線Ｍ２と、被測定素子１２のゲートが接続された行配線Ｍ４と、被測定素子１３のゲートが接続された行配線Ｍ６とは、同一のゲートパッド３０Ｇに接続されている。被測定素子１１のバックゲートが接続された行配線Ｍ２と、被測定素子１２のバックゲートが接続された行配線Ｍ４と、被測定素子１３のゲートが接続された行配線Ｍ６とは、同一のバックゲートパッド３０Ｈに接続されている。
【００４６】
なお、列配線Ｍ１，Ｍ３，Ｍ５または行配線Ｍ２，Ｍ４，Ｍ６の数は、第１の実施の形態と同様に、接続される被測定素子１１〜１３の構成などに応じて増減可能であるが、一つの単位アレイ配線２１（または２２，２３）が、第１層目に２本の列配線Ｍ１（またはＭ３，Ｍ５）を有し、第２層目に２本の行配線Ｍ２（またはＭ４，Ｍ６）を有していることが好ましい。あるいは、被測定素子１１〜１３が３端子で構成可能なＦＥＴやその他の受動素子や能動素子である場合には、単位アレイ配線２１（または２２，２３）は、第１層目に２本の列配線Ｍ１（またはＭ３，Ｍ５）を有し、第２層目に１本の行配線Ｍ２（またはＭ４，Ｍ６）を有していてもよい。
【００４７】
このＴＥＧ４Ｄでは、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２と、異なる層に設けられた列配線Ｍ５および行配線Ｍ６からなる単位アレイ配線２３とが、互いに異なる層に設けられている。単位アレイ配線２１〜２３には、それぞれ、複数の被測定素子１１〜１３のいずれか一つが接続されている。よって、複数の単位アレイ配線２１〜２３どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１〜１３の配置密度を高くすることが可能となる。また、被測定素子１１〜１３を近接配置することが可能となり、被測定素子１１〜１３のペア特性（ローカルばらつき）を精度良く評価することが可能となる。
【００４８】
このように本変形例では、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２と、異なる層に設けられた列配線Ｍ５および行配線Ｍ６からなる単位アレイ配線２３とを、互いに異なる層に設け、複数の単位アレイ配線２１〜２３には、それぞれ、複数の被測定素子１１〜１３のいずれか一つを接続するようにしたので、被測定素子１１〜１３の配置密度を更に高めることが可能となる。
【００４９】
（変形例１−５）
図１３は、変形例１−５に係るＴＥＧ４Ｅの構成を表したものである。本変形例は、図９に示した変形例１−４のＴＥＧ４Ｄにおいて、一つの被測定素子１３の向きを異ならせたものである。すなわち、列配線Ｍ５には、被測定素子１３のゲートおよびバックゲートが接続されている。行配線Ｍ６には、被測定素子１３のソースおよびドレインが接続されている。本変形例では、被測定素子１１〜１３の配置方向（ゲートの向き）による特性ばらつき等の評価が可能となる。
【００５０】
（変形例１−６）
図１４は、変形例１−６に係るＴＥＧ４Ｆの構成を表したものである。本変形例は、図９に示した変形例１−５のＴＥＧ４Ｄにおいて、被測定素子１１がトランジスタ，被測定素子１２が抵抗素子、被測定素子１３がキャパシタであることを除いては、上記第１の実施の形態および変形例１−５と同様の構成，作用および効果を有している。
【００５１】
一つの素子の特性を詳細に評価するためには、抵抗や容量等の成分分離をする必要がある。例えば、一つのトランジスタの特性パラメータを分離評価するには、ゲート抵抗やゲート容量等、各種抵抗や容量の評価が必要になる。本変形例では、被測定素子１１〜１３としてトランジスタ，抵抗素子またはキャパシタ等を任意に組み合わせることが可能となるので、単体素子の特性パラメータの分離評価に際して、高密度に近接配置した被測定素子１１〜１３を用いた評価が可能となる。このため、配置位置によるばらつき成分を低減することが可能となり、精度良く各特性成分の評価を行うことが可能となる。また、例えばトランジスタの特性のどこが悪いのかを、近傍の素子の測定によって成分分析することも可能となる。
【００５２】
特に、プロセス世代が進むにつれて、新規材料および新規技術を多数組み合わせた素子構造が採用されるようになっている。そのため、回路特性の評価や歩留まりの管理には、単体素子が有する複数の特性パラメータが重要になっている。本変形例は、このような新規材料および新規技術を採用した素子の評価に好適である。
【００５３】
なお、本変形例では、被測定素子１１〜１３がすべて異なる種類の素子（トランジスタ、抵抗素子およびキャパシタ）であり、それぞれが異なる特性（トランジスタの諸特性、抵抗、容量）を測定可能である場合について説明したが、被測定素子１１〜１３のうち少なくとも一つが、他の被測定素子とは異なる種類の素子であり、他の被測定素子とは異なる特性を測定可能であってもよい。
【００５４】
（第２の実施の形態）
図１５は、本開示の第２の実施の形態に係るＴＥＧ４Ｇの構成を表したものである。本実施の形態は、図１に示したＴＥＧブロック３の配置方向に応じて、被測定素子１１を単位アレイ配線２１，２２のいずれか一つに接続することにより、被測定素子１１の配置方向を可変としたものである。このことを除いては、本実施の形態は上記第１の実施の形態と同様の構成，作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００５５】
図１５（Ａ）に示したように、ＴＥＧブロック３（図１参照。）が縦方向（縦長）に配置されている場合には、図１５（Ｂ）に示したように、ＴＥＧ４Ｇ内では、列配線Ｍ１，Ｍ３が縦方向、行配線Ｍ２，Ｍ４が横方向となる。
【００５６】
図１５（Ａ）に示したように、ＴＥＧブロック３内においてトランジスタのゲートを縦方向に配置したい場合には、図１５（Ｂ）に示したように、ＴＥＧ４Ｇ内では、被測定素子１１を単位アレイ配線２１に接続する。すなわち、被測定素子１１のソースおよびドレインを列配線Ｍ１に接続し、被測定素子１１のゲートおよびバックゲートを行配線Ｍ２に接続する。
【００５７】
一方、図１５（Ｃ）に示したように、ＴＥＧブロック３を左９０度回転し、横方向（横長）に配置した場合には、図１５（Ｄ）に示したように、ＴＥＧ４内では、列配線Ｍ１，Ｍ３が横方向、行配線Ｍ２，Ｍ４が縦方向となる。
【００５８】
ここで、ＴＥＧブロック３を左９０度回転した場合にもトランジスタのゲートを縦方向に配置することが望ましい。その理由は以下の通りである。トランジスタの特性ばらつき要因の一つとして、リソグラフィーによるゲート長さの寸法ばらつきがある。すなわち、トランジスタのゲート電極の配置方向により、ゲート長さの寸法ばらつきに差が生じることが知られている。そのため、ＴＥＧブロック３の配置方向にかかわらず、トランジスタの配置方向を揃えておかないと、ゲート長さの寸法ばらつきの差によって特性差が生じてしまう。
【００５９】
そこで、ＴＥＧブロック３を左９０度回転した場合には、図１５（Ｄ）に示したように、ＴＥＧ４内では、被測定素子１１を単位アレイ配線２２に接続する。すなわち、被測定素子１１のソースおよびドレインを行配線Ｍ４に接続し、被測定素子１１のゲートおよびバックゲートを列配線Ｍ３に接続する。
【００６０】
これにより、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４を修正することなく被測定素子１１の配置方向を変更し、被測定素子の配置方向による寸法ばらつきの差を排除することが可能となる。よって、ＴＥＧブロック３の回転に合わせて被測定素子１１の配置方向を変更するための回路修正の時間を大幅に短縮することが可能である。
【００６１】
これに対して、従来では、図１６（Ａ）および図１６（Ｂ）に示したように、ＴＥＧブロックを左９０度回転した場合にもトランジスタ１１１の配置方向を同じにするためには、追加の配線１５０が必要となっていた。このような再配線などの回路修正には多くの時間がかかることに加えて、追加の配線１５０により余分な配線抵抗が生じていた。
【００６２】
以上、一つの被測定素子１１を回転配置可能とした場合を例として説明したが、上記の説明は、ＴＥＧ４Ｇが複数の被測定素子を有する場合についても当てはまる。その場合には、複数の被測定素子の各々に対して二つの単位アレイ配線を設け、ＴＥＧブロック３の配置方向に応じて被測定素子をいずれかの単位アレイ配線に接続することが可能である。このようにした場合にも、第１の実施の形態と同様に、単位アレイ配線どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、複数の被測定素子を高密度に配置しつつ被測定素子の配置方向を可変とし、ＴＥＧブロックの配置方向の変更に柔軟に対応することが可能となる。
【００６３】
このように列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４の配置を変えずに被測定素子１１の配置方向のみ変更可能とするためには、列配線Ｍ１，Ｍ３および行配線Ｍ２，Ｍ４のうち、被測定素子１１を異なる方向に配置したときに被測定素子１１の同一部分に接続されるものが、同一の測定用パッドに接続されていることが好ましい。すなわち、列配線Ｍ１の一方と行配線Ｍ４の一方とが、ソースパッド３０Ｓに接続されている。列配線Ｍ１の他方と行配線Ｍ４の他方とが、ドレインパッド３０Ｄに接続されている。行配線Ｍ２の一方と、列配線Ｍ３の一方とが、ゲートパッド３０Ｇに接続されている。列配線Ｍ２の他方と行配線Ｍ２の他方とが、バックゲートパッド３０Ｈに接続されている。なお、図１５（Ｂ）では、ソースパッド３０Ｓ，ドレインパッド３０Ｄ，ゲートパッド３０Ｇおよびバックゲートパッド３０Ｈを省略しているが、ソースパッド３０Ｓに接続される配線には（Ｓ）、ドレインパッド３０Ｄに接続される配線には（Ｄ）、ゲートパッド３０Ｇに接続される配線には（Ｇ）、バックゲートパッド３０Ｈに接続される配線には（ＢＧ）を付して表している。
【００６４】
このように本実施の形態では、異なる層に設けられた列配線Ｍ１および行配線Ｍ２からなる単位アレイ配線２１と、異なる層に設けられた列配線Ｍ３および行配線Ｍ４からなる単位アレイ配線２２とを、互いに異なる層に設け、被測定素子１１を、複数の単位アレイ配線２１，２２のいずれか一つに接続するようにしたので、被測定素子１１，１２の配置密度を高めることが可能となる。
【００６５】
特に、近年の半導体集積回路では、トランジスタの特性向上を目的として、応力膜材料をトランジスタに近接配置することでチャネル領域へ応力を印加してキャリアの移動度を向上させる技術が用いられている。このような応力膜材料を利用した技術では、トランジスタの配置方向による影響が大きくなる。本実施の形態は、そのような応力膜材料を用いたトランジスタの特性評価にも極めて好適である。
【００６６】
第１の実施の形態の変形例１−１〜１−６は、第２の実施の形態にも適用可能である。
【００６７】
（変形例２−１）
図１７は、変形例２−１に係るＴＥＧ４Ｆの構成を表したものである。本変形例は、被測定素子が抵抗素子であることを除いては、上記第２の実施の形態と同一の構成，作用および効果を有するものである。
【００６８】
以上、実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態では、単位アレイ配線２１〜２３を二つまたは三つ設けた場合を例に挙げて説明したが、単位アレイ配線２１〜２３の数は四つ以上でもよい。また、単位アレイ配線を構成する配線層の組み合わせも、異なる配線層で構成されていれば、どの配線層を組み合わせてもよい。例えば、第１の実施の形態では、単位アレイ配線２１が列配線Ｍ１および行配線Ｍ２を有し、単位アレイ配線２２が列配線Ｍ３および行配線Ｍ４を有している場合について説明したが、単位アレイ配線２１が列配線Ｍ１および行配線Ｍ４を有し、単位アレイ配線２２が列配線Ｍ３および行配線Ｍ２を有していてもよい。第２の実施の形態についても同様の変更が可能である。
【００６９】
更に、上記実施の形態では、被測定素子がトランジスタ，抵抗素子またはキャパシタである場合を例に挙げて説明したが、本開示は、被測定素子がダイオードやコンデンサーなどの他の電子部品である場合にも適用可能である。
【００７０】
加えて、上記第１の実施の形態では、列配線Ｍ１には、被測定素子１１のソースおよびドレインを接続し、行配線Ｍ２には、被測定素子１１のゲートおよびバックゲートを接続し、列配線Ｍ３には、被測定素子１２のソースおよびドレインを接続し、行配線Ｍ４には、被測定素子１２のゲートおよびバックゲートを接続している場合について説明した。すなわち、各被測定素子１１，１２のソースとドレインとはｚ方向において同一高さの配線層に接続され、各被測定素子１１，１２のゲートとバックゲートとはｚ方向において同一高さの配線層に接続されている。しかしながら、各被測定素子１１，１２のソースとドレインとはｚ方向において異なる高さの配線層に接続されていてもよい。あるいは、各被測定素子１１，１２のゲートとバックゲートとはｚ方向において異なる高さの配線層に接続されていてもよい。
【００７１】
例えば図１８に示したように、単位アレイ配線２１は、ｙ方向の列配線Ｍ１，Ｍ２およびｘ方向の行配線Ｍ４，Ｍ６を有し、単位アレイ配線２２はｙ方向の２本の列配線Ｍ３およびｘ方向の行配線Ｍ５，Ｍ６を有している。列配線Ｍ１，Ｍ２は、ｚ方向において異なる層（例えば基板１０側から第１層目Ｈ１と第２層目Ｈ２と）に設けられ、行配線Ｍ４，Ｍ６は、ｚ方向において異なる層（例えば基板１０側から第４層目Ｈ４と第６層目Ｈ６と）に設けられている。行配線Ｍ５，Ｍ６は、ｚ方向において異なる層（例えば基板１０側から第５層目Ｈ５と第６層目Ｈ６と）に設けられている。被測定素子１１のソースは列配線Ｍ１に接続され、ドレインは列配線Ｍ２に接続され、ゲートは行配線Ｍ４に接続され、バックゲートは行配線Ｍ６に接続されている。被測定素子１２のソースおよびドレインは２本の列配線Ｍ３に接続され、ゲートは行配線Ｍ５に接続され、バックゲートは行配線Ｍ６に接続されている。この場合、列配線Ｍ１〜Ｍ３と、行配線Ｍ４〜Ｍ６とは、異なる高さの層に設けられていることが必要である。すなわち、列配線Ｍ１〜Ｍ３と、行配線Ｍ４〜Ｍ６とで、同じ高さの配線層を用いることは不可である。
【００７２】
また、例えば図１９に示したように、単位アレイ配線２１は、ｙ方向の列配線Ｍ１，Ｍ２およびｘ方向の行配線Ｍ５，Ｍ７を有し、単位アレイ配線２２はｙ方向の列配線Ｍ３，Ｍ４およびｘ方向の行配線Ｍ６，Ｍ８を有している。列配線Ｍ１，Ｍ２は、ｚ方向において異なる層（例えば基板１０側から第１層目Ｈ１と第２層目Ｈ２と）に設けられ、行配線Ｍ５，Ｍ７は、ｚ方向において異なる層（例えば基板１０側から第５層目Ｈ５と第７層目Ｈ７と）に設けられている。列配線Ｍ３，Ｍ４は、ｚ方向において異なる層（例えば基板１０側から第３層目Ｈ３と第４層目Ｈ４と）に設けられ、行配線Ｍ６，Ｍ８は、ｚ方向において異なる層（例えば基板１０側から第６層目Ｈ６と第８層目Ｈ８と）に設けられている。被測定素子１１のソースは列配線Ｍ１に接続され、ドレインは列配線Ｍ２に接続され、ゲートは行配線Ｍ５に接続され、バックゲートは行配線Ｍ７に接続されている。被測定素子１２のソースは列配線Ｍ３に接続され、ドレインは列配線Ｍ４に接続され、ゲートは行配線Ｍ６に接続され、バックゲートは行配線Ｍ８に接続されている。この場合には、列配線Ｍ１〜Ｍ４と、行配線Ｍ５〜Ｍ８とは、異なる高さの層に設けられていることが必要である。すなわち、列配線Ｍ１〜Ｍ４と、行配線Ｍ５〜Ｍ８とで、同じ高さの配線層を用いることは不可である。
【００７３】
なお、図１８および図１９のような配線層の組み合わせの変更は、第２の実施の形態のように三つ、またはそれ以上の単位アレイ配線を設けた場合も同様に可能である。
【００７４】
なお、本技術は以下のような構成を取ることも可能である。
（１）
複数の被測定素子と、
異なる層に設けられた列配線および行配線からなると共に前記複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、前記複数の単位アレイ配線が互いに異なる層に設けられている複合アレイ配線と
を備えた半導体装置。
（２）
前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている
前記（１）記載の半導体装置。
（３）
前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている
前記（２）記載の半導体装置。
（４）
前記単位アレイ配線は、同一層の２本の前記列配線と、同一層の２本の前記行配線とを有する
前記（３）記載の半導体装置。
（５）
前記単位アレイ配線は、異なる層の２本の前記列配線と、前記列配線とは異なる層の２本の前記行配線とを有する
前記（３）記載の半導体装置。
（６）
前記列配線および前記行配線のうち、前記複数の被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている
前記（１）ないし（５）のいずれか１項に記載の半導体装置。
（７）
前記複数の被測定素子は同じ向きに配置されている
前記（１）ないし（６）のいずれか１項に記載の半導体装置。
（８）
前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる向きに配置されている
前記（１）ないし（６）のいずれか１項に記載の半導体装置。
（９）
前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる特性を測定可能である
前記（１）ないし（８）のいずれか１項に記載の半導体装置。
（１０）
異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、前記複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線と、
前記複数の単位アレイ配線のいずれか一つに接続された被測定素子と
を備えた半導体装置。
（１１）
前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている
前記（１０）記載の半導体装置。
（１２）
前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている
前記（１１）記載の半導体装置。
（１３）
前記単位アレイ配線は、同一層の２本の前記列配線と、同一層の２本の前記行配線とを有する
前記（１２）記載の半導体装置。
（１４）
前記単位アレイ配線は、異なる層の２本の前記列配線と、前記列配線とは異なる層の２本の前記行配線とを有する
前記（１２）記載の半導体装置。
（１５）
前記列配線および前記行配線のうち、前記被測定素子を異なる方向に配置したときに前記被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている
前記（１０）ないし（１４）のいずれか１項に記載の半導体装置。
（１６）
前記被測定素子を複数有し、
前記複合アレイ配線は、前記複数の被測定素子の各々について二つの前記単位アレイ配線を有する
前記（１０）ないし（１５）のいずれか１項に記載の半導体装置。
【符号の説明】
【００７５】
１…製品ブロック、２…スクライブライン、３…ＴＥＧブロック、４…ＴＥＧ、１０…基板、１１，１２，１３…被測定素子、２０…複合アレイ配線、２１，２２，２３…単位アレイ配線、３０Ｓ…ソースパッド、３０Ｄ…ドレインパッド、３０Ｇ…ゲートパッド、４０…接続部、４１Ａ〜４１Ｆ…ビア、４２Ａ〜４２Ｆ…金属層、Ｍ１，Ｍ３，Ｍ５…列配線、Ｍ２，Ｍ４，Ｍ６…行配線
【特許請求の範囲】
【請求項１】
複数の被測定素子と、
異なる層に設けられた列配線および行配線からなると共に前記複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、前記複数の単位アレイ配線が互いに異なる層に設けられている複合アレイ配線と
を備えた半導体装置。
【請求項２】
前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている
請求項１記載の半導体装置。
【請求項３】
前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている
請求項２記載の半導体装置。
【請求項４】
前記単位アレイ配線は、同一層の２本の前記列配線と、同一層の２本の前記行配線とを有する
請求項３記載の半導体装置。
【請求項５】
前記単位アレイ配線は、異なる層の２本の前記列配線と、前記列配線とは異なる層の２本の前記行配線とを有する
請求項３記載の半導体装置。
【請求項６】
前記列配線および前記行配線のうち、前記複数の被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている
請求項１記載の半導体装置。
【請求項７】
前記複数の被測定素子は同じ向きに配置されている
請求項１記載の半導体装置。
【請求項８】
前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる向きに配置されている
請求項１記載の半導体装置。
【請求項９】
前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる特性を測定可能である
請求項１記載の半導体装置。
【請求項１０】
異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、前記複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線と、
前記複数の単位アレイ配線のいずれか一つに接続された被測定素子と
を備えた半導体装置。
【請求項１１】
前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている
請求項１０記載の半導体装置。
【請求項１２】
前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている
請求項１１記載の半導体装置。
【請求項１３】
前記単位アレイ配線は、同一層の２本の前記列配線と、同一層の２本の前記行配線とを有する
請求項１２記載の半導体装置。
【請求項１４】
前記単位アレイ配線は、異なる層の２本の前記列配線と、前記列配線とは異なる層の２本の前記行配線とを有する
請求項１２記載の半導体装置。
【請求項１５】
前記列配線および前記行配線のうち、前記被測定素子を異なる方向に配置したときに前記被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている
請求項１０記載の半導体装置。
【請求項１６】
前記被測定素子を複数有し、
前記複合アレイ配線は、前記複数の被測定素子の各々について二つの前記単位アレイ配線を有する
請求項１０記載の半導体装置。
【請求項１】
複数の被測定素子と、
異なる層に設けられた列配線および行配線からなると共に前記複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、前記複数の単位アレイ配線が互いに異なる層に設けられている複合アレイ配線と
を備えた半導体装置。
【請求項２】
前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている
請求項１記載の半導体装置。
【請求項３】
前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている
請求項２記載の半導体装置。
【請求項４】
前記単位アレイ配線は、同一層の２本の前記列配線と、同一層の２本の前記行配線とを有する
請求項３記載の半導体装置。
【請求項５】
前記単位アレイ配線は、異なる層の２本の前記列配線と、前記列配線とは異なる層の２本の前記行配線とを有する
請求項３記載の半導体装置。
【請求項６】
前記列配線および前記行配線のうち、前記複数の被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている
請求項１記載の半導体装置。
【請求項７】
前記複数の被測定素子は同じ向きに配置されている
請求項１記載の半導体装置。
【請求項８】
前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる向きに配置されている
請求項１記載の半導体装置。
【請求項９】
前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる特性を測定可能である
請求項１記載の半導体装置。
【請求項１０】
異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、前記複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線と、
前記複数の単位アレイ配線のいずれか一つに接続された被測定素子と
を備えた半導体装置。
【請求項１１】
前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている
請求項１０記載の半導体装置。
【請求項１２】
前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている
請求項１１記載の半導体装置。
【請求項１３】
前記単位アレイ配線は、同一層の２本の前記列配線と、同一層の２本の前記行配線とを有する
請求項１２記載の半導体装置。
【請求項１４】
前記単位アレイ配線は、異なる層の２本の前記列配線と、前記列配線とは異なる層の２本の前記行配線とを有する
請求項１２記載の半導体装置。
【請求項１５】
前記列配線および前記行配線のうち、前記被測定素子を異なる方向に配置したときに前記被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている
請求項１０記載の半導体装置。
【請求項１６】
前記被測定素子を複数有し、
前記複合アレイ配線は、前記複数の被測定素子の各々について二つの前記単位アレイ配線を有する
請求項１０記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１６４８３８（Ｐ２０１２−１６４８３８Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２４５６８（Ｐ２０１１−２４５６８）
【出願日】平成２３年２月８日（２０１１．２．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月８日（２０１１．２．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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