【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】 本発明の課題は、デカップリング容量効果を最適化した回路設計を行うことを目的とする。
【解決手段】 上記課題は、回路を構成する複数のセル間のネット毎の高電位電源側及び低電位電源側の配線容量と、各入力ピンの該高電位電源側及び該低電位電源側の容量とを記憶する記憶部と、前記記憶部に記憶された前記各ネットの配線容量と、前記各入力ピンの容量とを参照して、前記構成における非動作パスに対して、セルの置換前の該セルの組み合せと、セルを置換する際の制約に従った置換後のセルの組み合せのうち、該非動作パスの信号値の遷移状態に応じた、各ネット及び各入力ピンの前記高電位電源側又は前記低電位電源側の容量を加算した総容量に基づいて、該総容量が最大となるセルに置換することによって、デカップリング容量効果を最適化する最適化処理部と、を有する回路設計装置により達成される。 （もっと読む）

【課題】効率的にＩＲ−Ｄｒｏｐを防止することが可能な配置配線装置を提供すること。
【解決手段】複数のセルを配置した後、セル間の隙間が所定の大きさよりも小さい場合にはセル間の隙間が所定の大きさ以上となるようにセルの配置を変更する（Ｓ１７）。そして、配置された複数のセルの間に容量セルを挿入し（Ｓ１５）、配置された複数のセルの配線を行なう（Ｓ１４，Ｓ１６）。したがって、効率的にＩＲ−Ｄｒｏｐを防止することが可能となる。 （もっと読む）

【課題】セルベース設計において複数の記憶素子セルが配置される構成において、効率的に且つ確実に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造を提供する。
【解決手段】回路素子セルの配置構造は、第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、複数の記憶素子セルの各々の領域において第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に設けられ、セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、第１のＮウェルと第２のＮウェルとは一体であり、第１のＰウェルと第２のＰウェルとは一体である。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】内部電源と、該内部電源に電源を供給する補償容量部を有する半導体装置では、コンデンサの容量値が配置場所で変化するため、容量値の見積もりが煩雑になるという問題を解決する。
【解決手段】内部電源と、該内部電源に電源を供給する補償容量部を有する半導体装置の補償容量部のレイアウト配置の際に、補償容量部を構成する領域に拡散層の矩形領域を配置する。また、該拡散層の矩形領域の各辺に対し、各辺の中心が直行する箇所に矩形開口部を設ける。また、該拡散層の矩形領域の中心線近傍に沿ってゲート電極を直行するように形成する。また、該拡散層の該矩形領域の四隅に上層の金属層と接続するためのコンタクトを形成する。また、該ゲート電極と該拡散層の矩形開口部の重なる箇所にゲート電極と上層の金属層を接続するコンタクトを形成する。また、該ゲート電極が直行する箇所で容量を形成する。また、補償容量の単位セルを構成する。 （もっと読む）

【課題】高駆動素子が含まれている論理素子経路に遅延素子を挿入してホールドタイム違反を解消する際に、セットアップタイム違反が新たに発生することを防止する。
【解決手段】レイアウト設計方法が、第１フリップフロップ１０１と、第２フリップフロップ１０２と、第１フリップフロップ１０１の出力と第２フリップフロップ１０２の入力の間の論理回路とを含む集積回路について配置及び配線を行うステップと、ホールドタイム違反を検出するステップと、遅延素子３０２をホールドタイム違反を解消するように挿入するステップとを備えている。遅延素子３０２を挿入するステップでは、第１フリップフロップ１０１と第２フリップフロップ１０２間の論理素子経路に高駆動素子１０５が配置されているかが確認され、高駆動素子１０５が配置されている場合、高駆動素子１０５の出力に直接に接続されないように遅延素子３０２が配置される。 （もっと読む）

【課題】半導体装置において、所望の数のトランジスタをハンドリングすること。
【解決手段】半導体装置は、半導体基板内に形成された第１導電型の第１から第４の拡散層と、半導体基板内に形成された第２導電型の第５から第８の拡散層と、第１と第２の拡散層の間及び第５と第６の拡散層の間の上方に形成された第１の電極と、第３と第４の拡散層の間及び第７と第８の拡散層の間の上方に形成された第２の電極と、第６の拡散層と第７の拡散層との間の上方に形成された絶縁膜及び第３の電極を備える。第３の電極は、第１電位に接続されている。 （もっと読む）

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 （もっと読む）

【課題】製造バラつきの下で、クロックスキューの最小化しつつ、クロック信号部での消費電力を最小化する半導体集積回路の設計方法、設計装置および、コンピュータプログラムを提供する。
【解決手段】メッシュ配線構造を駆動するバッファツリーを生成するグローバルクロック構造生成部１０４と、クロック素子の配置分布とクロックゲーティング構造を考慮してクラスタを生成するクロック素子クラスタ生成部１０６と、そのクラスタに含まれるクロック素子が属するゲーティッド回路にクロック信号を分配するゲーティングセルを複製して、クラスタを駆動するゲーティングセルとして挿入するゲーティングセル複製・挿入部１０７と、ローカルクロック構造生成部１０９と、タイミング解析結果に基づき、クロック素子クラスタを駆動するゲーティングセルの駆動能力を調整するゲーティングセル駆動能力調整部１１１と、を備える。 （もっと読む）

【課題】入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護する。
【解決手段】入出力セル３ｃ〜３ｆの間の隙間に電源保護素子６ａ〜６ｄをそれぞれ配置し、電源保護素子６ａ〜６ｄとして、電源配線７、８間に接続されたダイオードストリングＳ２〜Ｓ５をそれぞれ用いる。 （もっと読む）

【課題】 アンチヒューズ構造体および形成方法を提供する。
【解決手段】 アンチヒューズ構造体は基板上に配置された複数の並行導電フィンを含み、フィンのそれぞれは第１の端部と第２の端部とを有する。第２の電気導体はフィンの第２の端部に電気的に接続される。絶縁体はフィンの第１の端部を覆い、第１の電気導体は絶縁体上に配置される。第１の電気導体は絶縁体によってフィンの第１の端部から電気的に絶縁される。絶縁体は、第２の電気導体と第１の電気導体との間に所定の電圧を印加したときに絶縁破壊し、それによりフィンを介して第２の電気導体と第１の電気導体との間に途切れない電気接続を形成するのに十分な厚さまで形成される。 （もっと読む）

【課題】簡易かつ精度良くデューティ比を調整することができるクロック分配素子及びレイアウト設計方法を提供すること。
【解決手段】本発明に係るレイアウト設計方法は、クロックツリー回路のレイアウト設計方法であって、クロックツリー回路上に第１のクロック分配素子を配置し、前記第１のクロック分配素子が配置された前記クロックツリー回路に配線し、配線された前記クロックツリー回路についてタイミング検証し、前記タイミング検証の結果に基づいて、前記第１のクロック分配素子を、当該第１のクロック分配素子と入力負荷容量が略等しく遅延値が異なる前記第２のクロック分配素子へ置換するものである。 （もっと読む）

【課題】レイアウト工程を再度行わずに、タイミング違反が発生した配線の遅延時間を微調整することができ、レイアウトプロセスのＴＡＴを短くすることができるレイアウト設計方法及びレイアウト設計装置を提供する。
【解決手段】半導体集積回路のレイアウト設計方法は、レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、ダミーセル（電源間容量セル、バッファセル）を配置するダミーセル配置ステップ（Ｓ２）を含む。また、レイアウト後にタイミング検証を実行し（Ｓ４）、タイミング違反が発生した対象配線近傍の電源間容量セルを容量セルへ置換し（Ｓ８）、対象配線へ接続する（Ｓ９）。又は、タイミング違反配線を第１の配線、第２の配線に切断し、バッファセルの入力端子を第１の配線へ、出力端子を第２の配線へと接続する。 （もっと読む）

【課題】ダミーゲートアレイのＰＮ貫通電流による短絡現象により、本来の集積半導体回路構成の不良率に不良率が上乗せされるので、本来の集積半導体回路構成の不良率より高い不良率となっていまい、本来の回路の収率より集積半導体回路全体の収率が下がっていたので、本来の回路が正常であれば、ダミーゲートアレイに不良があってもそのダミーゲートアレイさえ使わなければ正常動作する集積半導体回路を提供する。
【解決手段】メタル層で配線がなされるとともにダミーゲートアレイを有する集積半導体回路において、ダミーゲートアレイの電源回路にスイッチング素子を設けたことを特徴とする集積半導体回路を提供する。 （もっと読む）

【課題】チップサイズが小さくなるように、半導体集積回路を設計できるレイアウト設計装置を提供する。
【解決手段】ネットリスト及び遅延情報に基づいて、タイミング解析を行うタイミング解析部１０３と、タイミング解析にタイミングエラーが生じる場合、タイミングエラーに関連している調整対象セルを抽出する調整対象抽出部１０４と、第１セル枠は調整対象セルの境界線であり、第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルを格納する補強フィルセルライブラリ１０５と、第２セル枠は複数の補強フィルセルの各々の境界線であり、調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを、複数の補強フィルセルから抽出し、第１セル枠と第２セル枠とが隣接配置するように通常フィルセルを第１補強フィルセルに置き換え、トランジスタと第１拡散領域とを接続するセル置換部１０６とを具備する。 （もっと読む）

【課題】信頼性の高いＥＳＤ保護検証を高速に実行する。
【解決手段】本発明の例に関わるＥＳＤ保護検証装置は、第１のパッドに接続された素子を抽出する素子抽出部１１と、抽出された素子の中から第１のパッドに第１の端子が接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第１の演算値を算出する第１の素子情報調査／演算部１２と、第１の基準値と第１の演算値とを比較し、素子が所定のＥＳＤ耐圧を有するか否か判定する第１のエラー検出部１３と、第１のパッドに第１の端子が接続された素子の中から第２の端子が第２のパッドに接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第２の演算値を算出する第２の素子情報調査／演算部１４と、第２の基準値と第２の演算値とを比較して、素子が所定のＥＳＤ耐圧を有するか否か判定する第２のエラー検出部１５と、を備える。 （もっと読む）

【課題】回路セル内の領域を有効活用して十分な補償容量を確保し、電源電圧の変動を確実に抑制し得る半導体装置等を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並んで配置された複数の素子を含む回路セル２と、この回路セル２の第１の方向に隣接して配置され回路セル２の電源に接続可能な補償容量Ｃ１、Ｃ２を有する基本端セル１（１ａ）とを備えて構成される。補償容量Ｃ１、Ｃ２を構成する拡散層１０、１１は、回路セル２の所定領域（素子間接続領域Ｒ１）を第１の方向に沿って延伸形成されている。また、拡散層１０、１１の上部にはゲート配線１６、１７が延伸形成されている。本発明の構成により、回路セル２の素子間接続領域Ｒ１を有効に活用しつつ、補償容量のＣ１、Ｃ２の容量値を増加させて電源変動の変動を確実に抑えることが可能となる。 （もっと読む）

【課題】データ率を向上することが可能なレイアウト設計データを生成するマスクパターン生成装置を提供する。
【解決手段】マスクパターン生成装置１は、測定部３と、変更部４と、を含む。測定部３は、半導体装置の回路素子を構成する素子パターンと、回路素子を構成しないダミーパターンと、を含むレイアウト設計データに基づいて、ダミーパターンと他のパターンとの間隔を測定する。変更部４は、測定部３にて測定された間隔が予め指定された指定値よりも大きい場合、その間隔を規定しているダミーパターンを拡大して、その間隔が短縮するように、レイアウト設計データを変更する。 （もっと読む）