半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子
【課題】製品用半導体ウェーハについて配線不良を検出することが可能で、かつ、製品となる各半導体素子について配線不良を検出することが可能な、半導体素子における配線不良検出方法を提供する。
【解決手段】半導体ウェーハ１０に複数の半導体素子１００を製造する際に、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に当該接地配線１１２よりも細い不良検出用配線１２２を各半導体素子１００に形成するとともに、不良検出用配線１２２に接続された測定用端子１２４を素子形成領域Ｒ１の周囲のスクライブ領域Ｒ２に形成しておき、当該測定用端子１２４を用いて配線不良を検出することを特徴とする半導体素子における配線不良検出方法。
【解決手段】半導体ウェーハ１０に複数の半導体素子１００を製造する際に、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に当該接地配線１１２よりも細い不良検出用配線１２２を各半導体素子１００に形成するとともに、不良検出用配線１２２に接続された測定用端子１２４を素子形成領域Ｒ１の周囲のスクライブ領域Ｒ２に形成しておき、当該測定用端子１２４を用いて配線不良を検出することを特徴とする半導体素子における配線不良検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子に関する。
【背景技術】
【０００２】
従来、半導体素子における配線不良（例えばオープン不良及びショート不良）を検出する方法として、「モニター用半導体ウェーハに形成したＴＥＧパターンを観察又は測定することにより配線不良を検出する方法」及び「製品用半導体ウェーハの面内における適宜の位置に形成したＴＥＧパターンを観察又は測定することにより配線不良を検出する方法」が知られている（例えば、特許文献１参照。）。これらの配線不良検出方法のうち後者の配線不良検出方法を図８に示す。
【０００３】
図８は、従来の半導体素子における配線不良検出方法を説明するために示す図である。図８（ａ）は配線不良素子９００の平面図であり、図８（ｂ）はオープン不良が発生したときの配線不良素子９００の平面図であり、図８（ｃ）はショート不良が発生したときの配線不良素子９００の平面図である。
【０００４】
従来の半導体素子における配線不良検出方法に用いる配線不良素子９００は、図８（ａ）に示すように、半導体基板９１０上に絶縁膜（図示せず）を介して互いに所定の間隔でショートモニターパターンとなる複数本のフローティング状態の第１導体層９２１−９２４と、これら第１導体層９２１−９２４の各々を順次近接して取り囲むようにオープンモニターパターンとなる第２導体層９３０とが形成されている。また、半導体基板９１０上には、大規模金属パッド９４０が形成されており、この大規模金属パッド９４０には、第２導体層９３０の一端部が接続されている。
【０００５】
従来の半導体素子における配線不良検出方法を用いて半導体素子における配線不良を検出する際には、製品用半導体ウェーハの面内における適宜の位置に配線不良検出素子９００を形成し、製造プロセス中に製品用半導体ウェーハを流した後、矢印Ａで示すように、第１導電体層９２１−９２４及び第２導体層９３０を横切るように電子線を走査する。このとき、第２導体層９３０は、大規模金属パッド９４０に接続されているので電荷が大規模金属パッド９４０に放出されるため、白く見える。一方、第１導体層９２１−９２４は、孤立しているので電荷が蓄えられるため、黒く見える。
【０００６】
ここで、配線不良素子９００にオープン不良が発生したときは、図８（ｂ）に示すように、オープン不良の部分Ｄ１で第２導体層９３０が分断され、大規模金属パッド９４０に接続されていない第２導体層９３１が孤立した状態となる。このため、大規模金属パッド９４０に接続されていない第２導体層９３１は、蓄えられた電荷が放出されないため、黒く見える。
【０００７】
一方、配線不良素子９００にショート不良が発生したときは、図８（ｃ）に示すように、第１導体層９２３は、蓄えられた電荷が第２導体層９３０を介して大規模金属パッド９４０に放出されるため、白く見える。
【０００８】
このように、従来の半導体素子における配線不良検出方法によれば、オープン不良及びショート不良のいずれの場合であっても、電子線照射によるコントラスト差をモニターすることにより、半導体素子の配線不良を検出することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２６９８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の半導体素子における配線不良検出方法は、前者においては、製品用半導体ウェーハについて配線不良を検出することができないという問題があり、後者においては、製品となる各半導体素子について配線不良を検出することができないという問題がある。
【００１１】
そこで、本発明は、上記した問題を解決するためになされたもので、製品用半導体ウェーハについて配線不良を検出することが可能で、かつ、製品となる各半導体素子について配線不良を検出することが可能な、半導体素子における配線不良検出方法を提供することを目的とする。また、そのような半導体素子における配線不良検出方法を実施可能な半導体ウェーハ及び半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
［１］本発明の半導体素子における配線不良検出方法は、半導体ウェーハに複数の半導体素子を製造する際に、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線を各半導体素子に形成するとともに、前記不良検出用配線に接続された測定用端子を前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成しておき、前記測定用端子を用いて配線不良を検出することを特徴とする。
【００１３】
［２］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線の線幅は、前記半導体素子における最小線幅に設定されていることが好ましい。
【００１４】
［３］本発明の半導体素子における配線不良検出方法においては、前記接地配線又は電源配線と、前記不良検出用配線との間隔は、前記半導体素子における最小間隔に設定されていることが好ましい。
【００１５】
［４］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の外周部をほぼ１周する１本の不良検出用配線を各半導体素子に形成することが好ましい。
【００１６】
［５］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線を各半導体素子に形成することも好ましい
【００１７】
［６］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の各辺に沿う４本の不良検出用配線を各半導体素子に形成することも好ましい。
【００１８】
［７］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線の両端部に接続された２つの測定用端子を用いて、オープン不良を検出することが好ましい。
【００１９】
［８］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線に接続された測定用端子と、前記接地配線に接続された接地端子又は前記電源配線に接続された電源端子とを用いて、ショート不良を検出することが好ましい。
【００２０】
［９］本発明の半導体素子における配線不良検出方法においては、前記配線不良として、チップを跨る傷による配線不良を検出する場合に特に効果がある。
【００２１】
［１０］本発明の半導体ウェーハは、複数の半導体素子を備える半導体ウェーハであって、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が各半導体素子に形成されてなり、かつ、前記不良検出用配線に接続された測定用端子が前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成されてなることを特徴とする。
【００２２】
［１１］本発明の半導体素子は、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が形成されてなることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体素子における配線不良検出方法によれば、後述する図１〜図３に示すように、製品となる各半導体素子に形成しておいた不良検出用配線（及び測定用端子）を用いて配線不良を検出することとしているため、製品用半導体ウェーハについて配線不良を検出することが可能となり、製品となる各半導体素子について配線不良を検出することが可能となる。
【００２４】
また、本発明の半導体素子における配線不良検出方法によれば、接地配線又は電源配線よりも細く形成された不良検出用配線（及び測定用端子）を用いて配線不良を検出することとしているため、半導体素子における配線不良を高い感度で検出することが可能となる。
【００２５】
従って、本発明の半導体装置における配線不良検出方法によれば、製品用半導体ウェーハの面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００２６】
また、本発明の半導体素子における配線不良検出方法によれば、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に不良検出用配線を各半導体素子に形成することとしているため、当該不良検出用配線の働きにより、半導体素子に樹脂保護膜を形成する際に発生することがある樹脂保護膜の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００２７】
本発明の半導体ウェーハ及び半導体素子は、上記した半導体素子における配線不良検出方法を実施可能な半導体ウェーハ及び半導体素子となる。
【図面の簡単な説明】
【００２８】
【図１】実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図２】実施形態１に係る半導体ウェーハ１０及び半導体素子１００を説明するために示す図である。
【図３】実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図４】実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図５】実施形態２に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図６】実施形態３に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図７】実施形態４に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図８】従来の半導体素子における配線不良検出方法を説明するために示す図である。
【発明を実施するための形態】
【００２９】
以下、本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子について、図に示す実施の形態に基づいて説明する。
【００３０】
［実施形態１］
図１は、実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。図１（ａ）はスクライビング工程前の半導体素子１００を示す平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’部分及びＢ−Ｂ’部分を拡大して示す平面図であり、図１（ｃ）は図１（ａ）のＡ−Ａ’部分及びＢ−Ｂ’部分を拡大して示す断面図である。図１中、符号１１０は絶縁層を示し、符号１１４は接地配線（素子形成領域Ｒ１の内周部に形成する接地配線）を示し、符号１１６は電源配線を示し、符号１１８は接地端子を示し、符号１２０は電源端子を示し、符号１２６は樹脂保護膜を示す。
【００３１】
図２は、実施形態１に係る半導体ウェーハ１０及び半導体素子１００を説明するために示す図である。図２（ａ）は半導体ウェーハ１０の平面図であり、図２（ｂ）はスクライビング工程後の半導体素子１００を示す平面図である。
【００３２】
図３は、実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。図３（ａ）は配線不良を検出する様子を示す平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ’部分及びＢ−Ｂ’部分を拡大して示す平面図であり、図３（ｃ）は図３（ａ）のＡ−Ａ’部分及びＢ−Ｂ’部分を拡大して示す断面図である。
【００３３】
図４は、実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。図４（ａ）はオープン不良を検出する様子を半導体ウェーハ全体について示す平面図であり、図４（ｂ）はショート不良を検出する様子を半導体ウェーハ全体について示す平面図である。
【００３４】
実施形態１に係る半導体素子における配線不良検出方法は、図１及び図２に示すように、半導体ウェーハ１０に複数の半導体素子１００を製造する際に、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に当該接地配線１１２よりも細い不良検出用配線１２２を各半導体素子１００に形成するとともに、不良検出用配線１２２に接続された測定用端子１２４を素子形成領域Ｒ１の周囲のスクライブ領域Ｒ２に形成しておき、当該測定用端子１２４を用いて配線不良を検出する、半導体素子における配線不良検出方法である。
【００３５】
実施形態１に係る半導体素子における配線不良検出方法においては、不良検出用配線として、半導体素子１００の外周部をほぼ１周する１本の不良検出用配線１２２を各半導体素子１００に形成することとしている。
【００３６】
実施形態１に係る半導体素子における配線不良検出方法においては、不良検出用配線１２２の線幅は、半導体素子１００における最小線幅（例えば２μｍ）に設定されている。
【００３７】
実施形態１に係る半導体素子における配線不良検出方法においては、接地配線１１２と不良検出用配線１２２との間隔は、半導体素子１００における最小間隔（例えば２μｍ）に設定されている。
【００３８】
実施形態１に係る半導体素子における配線不良検出方法を実施するためには、図２（ａ）に示すように、製品となる半導体ウェーハ１０における全半導体素子１００について不良検出用配線１２２と測定用端子１２４とを形成する。従って、実施形態１に係る半導体素子における配線不良検出方法を実施した後に、半導体ウェーハ１０をスクライブラインＳＬ１，ＳＬ２にて分断して作製した各半導体素子１００は、図２（ｂ）に示すように、不良検出用配線１２２と測定用端子１２４とを備えることとなる。なお、測定用端子１２４はスクライビング工程により破壊されていることもある。
【００３９】
このような半導体ウェーハ１０についてオープン不良を検出する場合には、不良検出用配線１２２の両端部に接続された２つの測定用端子１２４を用いてオープン不良を検出する。オープン不良は、例えば、半導体ウェーハ１０に傷１２８が付いた場合（この場合、不良検出用配線１２２が断線する。図３における符号Ｄ１の部分を参照。）、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、オーバーエッチングが発生した場合などに発生するが、このうち半導体ウェーハ１０に傷１２８が付いた場合を例にとって説明する。
【００４０】
このようなオープン不良を検出する場合には、接地配線又は電源配線の導通を測定すればオープン不良を検出することができる。しかしながら、接地配線又は電源配線は、太い線幅を有するため、半導体ウェーハ１０に傷が付いても断線に至らずにオープン不良とは判定されない場合があるという問題がある。また、接地配線又は電源配線は、大きな容量成分を有するため、長時間（例えば数十ｍｓ以上）電圧を印加しなければ確実にオープン不良を検出することができず、高いスループットでオープン不良の検出を行うことができないという問題もある。なお、一般配線の導通を測定することによりオープン不良を検出することも考えられるが、この場合には、回路内容や論理状態による様々な動作モードが想定され、測定が煩雑であるうえに誤検出の恐れがあり現実的ではない。
【００４１】
これに対して、実施形態１に係る半導体素子における配線不良検出方法においては、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりも細い不良検出用配線１２２の両端部に接続された２つの測定用端子１２４を用いて、オープン不良を検出することとしているため、上記のような弊害がなく、高いスループットかつ高い感度で確実にオープン不良を検出することが可能となる。
【００４２】
一方、上記のような半導体ウェーハ１０についてショート不良を検出する場合には、不良検出用配線１２２に接続された測定用端子１２４と、接地配線１１２に接続された接地端子１１８とを用いてショート不良を検出する。ショート不良は、例えば、半導体ウェーハ１０に傷１２８が付いた場合（この場合、接地配線１１２と不良検出用配線１２２とが、傷に起因して生成した導電材料１３０を介して短絡する。図３における符号Ｄ２の部分を参照。）、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、エッチング残渣が発生した場合などに発生するが、このうち半導体ウェーハ１０に傷１２８が付いた場合を例にとって説明する。
【００４３】
このようなショート不良を検出する場合には、「異なる２つの接地配線間の導通」、「異なる２つの電源配線間の導通」又は「接地配線と電源配線との間の導通」を測定すればショート不良を検出することができる。しかしながら、これらの配線は常に狭い間隔で離隔しているとは限らないため、確実にショート不良を検出することができないという問題がある。なお、一般配線間の導通を測定することによりショート不良を検出することも考えられるが、この場合にも、これらの配線は常に狭い間隔で離隔しているとは限らないため、確実にショート不良を検出することができないという問題がある。
【００４４】
これに対して、実施形態１に係る半導体素子における配線不良検出方法においては、不良検出用配線１２２に接続された測定用端子１２４と、接地配線１１２に接続された接地端子１１８とを用いて、ショート不良を検出することとしているため、上記のような弊害がなく、確実にショート不良を検出することが可能となる。
【００４５】
以上説明した、実施形態１に係る半導体素子における配線不良検出方法によれば、製品となる各半導体素子１００に形成しておいた不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、製品用半導体ウェーハ１０について配線不良を検出することが可能となり、また、製品となる各半導体素子１００について配線不良を検出することが可能となる。
【００４６】
また、実施形態１に係る半導体素子における配線不良検出方法によれば、接地配線１１２よりも細く形成された不良検出用配線（具体的には半導体素子１００における最小線幅（例えば２μｍ）に設定された不良検出用配線）１２２を用いて配線不良を検出することとしているため、半導体素子１００における配線不良を高い感度で検出することが可能となる。
【００４７】
従って、実施形態１に係る半導体装置における配線不良検出方法によれば、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００４８】
例えば、ある特定の製造装置の異常により、半導体ウェーハ１０に左上から中央にかけて傷１２８が付く場合がある（図４参照。）。このような場合、当該傷１２８が付いた領域にオープン不良（図４（ａ）参照。）及びショート不良（図４（ｂ）参照。）が発生し易くなるため、半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することにより、傷発生工程の特定に役立つ情報を得ることが可能となる。
【００４９】
また、実施形態１に係る半導体素子における配線不良検出方法によれば、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を各半導体素子１００に形成することとしているため、当該不良検出用配線１２２の働きにより、半導体素子１００に樹脂保護膜１２６を形成する際に発生することがある樹脂保護膜１２６の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００５０】
［実施形態２］
図５は、実施形態２に係る半導体素子における配線不良検出方法を説明するために示す図である。図５（ａ）はスクライビング工程前における半導体素子１０２を示す平面図であり、図５（ｂ）はスクライビング工程後における半導体素子１０２の平面図である。
【００５１】
実施形態２に係る半導体素子における配線不良検出方法は、基本的には実施形態１に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、測定用端子１２４を形成する領域が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態２に係る半導体素子における配線不良検出方法においては、図５（ａ）に示すように、測定用端子１２４を素子形成領域Ｒ１に形成することとしている。
【００５２】
このように実施形態２に係る半導体素子における配線不良検出方法は、測定用端子１２４を形成する領域が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子１００に形成しておいた不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、製品用半導体ウェーハ１０について配線不良を検出することが可能となり、また、製品となる各半導体素子１００について配線不良を検出することが可能となる。
【００５３】
また、実施形態２に係る半導体素子における配線不良検出方法によれば、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、接地配線１１２よりも細く形成された不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、半導体素子１００における配線不良を高い感度で検出することが可能となる。
【００５４】
従って、実施形態２に係る半導体装置における配線不良検出方法によれば、実施形態１に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００５５】
また、実施形態２に係る半導体素子における配線不良検出方法によれば、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を各半導体素子１００に形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線１２２の働きにより、半導体素子１００に樹脂保護膜１２６を形成する際に発生することがある樹脂保護膜１２６の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００５６】
［実施形態３］
図６は、実施形態３に係る半導体素子における配線不良検出方法を説明するために示す図である。
【００５７】
実施形態３に係る半導体素子における配線不良検出方法は、基本的には実施形態１に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、不良検出用配線１２２の構成が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態３に係る半導体素子における配線不良検出方法においては、図６に示すように、不良検出用配線として、半導体素子１０４の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線１２２を形成することとしている。
【００５８】
このように実施形態３に係る半導体素子における配線不良検出方法は、不良検出用配線１２２の構成が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子１００に形成しておいた不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、製品用半導体ウェーハ１０について配線不良を検出することが可能となり、また、製品となる各半導体素子１００について配線不良を検出することが可能となる。
【００５９】
また、実施形態３に係る半導体素子における配線不良検出方法によれば、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、接地配線１１２よりも細く形成された不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、半導体素子１００における配線不良を高い感度で検出することが可能となる。
【００６０】
従って、実施形態３に係る半導体装置における配線不良検出方法によれば、実施形態１に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００６１】
また、実施形態３に係る半導体素子における配線不良検出方法によれば、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を各半導体素子１００に形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線１２２の働きにより、半導体素子１００に樹脂保護膜１２６を形成する際に発生することがある樹脂保護膜１２６の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００６２】
また、実施形態３に係る半導体装置における配線不良検出方法によれば、半導体素子１０４の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線１２２を形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合よりも、配線不良の状態を位置精度良く検出することが可能となるため、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向をより一層詳細に分析することが可能となる。
【００６３】
［実施形態４］
図７は、実施形態４に係る半導体素子における配線不良検出方法を説明するために示す図である。
【００６４】
実施形態４に係る半導体素子における配線不良検出方法は、基本的には実施形態１に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、不良検出用配線１２２の構成が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態４に係る半導体素子における配線不良検出方法においては、図７に示すように、不良検出用配線として、半導体素子１０４の各辺に沿う４本の不良検出用配線１２２を形成することとしている。
【００６５】
このように実施形態４に係る半導体素子における配線不良検出方法は、不良検出用配線１２２の構成が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子１００に形成しておいた不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、製品用半導体ウェーハ１０について配線不良を検出することが可能となり、また、製品となる各半導体素子１００について配線不良を検出することが可能となる。
【００６６】
また、実施形態４に係る半導体素子における配線不良検出方法によれば、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、接地配線１１２よりも細く形成された不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、半導体素子１００における配線不良を高い感度で検出することが可能となる。
【００６７】
従って、実施形態４に係る半導体装置における配線不良検出方法によれば、実施形態１に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００６８】
また、実施形態４に係る半導体素子における配線不良検出方法によれば、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を各半導体素子１００に形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線１２２の働きにより、半導体素子１００に樹脂保護膜１２６を形成する際に発生することがある樹脂保護膜１２６の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００６９】
また、実施形態４に係る半導体装置における配線不良検出方法によれば、半導体素子１０４の各辺に沿う４本の不良検出用配線１２２を形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合よりも、配線不良の状態を位置精度良く検出することが可能となるため、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向をより一層詳細に分析することが可能となる。
【００７０】
以上、本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
【００７１】
（１）上記した実施形態１においては、半導体ウェーハ１０に傷１２８が付くことに起因して半導体素子に配線不良が発生した場合を例にとって本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子を説明したが、本発明はこれに限定されるものではない。半導体素子の製造プロセス中に、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、オーバーエッチング又はエッチング残渣が発生した場合などに起因して半導体素子に配線不良が発生する場合においても、本発明を適用することができる。
【００７２】
（２）上記した各実施形態においては、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を形成するとともに当該不良検出用配線１２２を用いて配線不良を検出することとしているが、本発明はこれに限定されるものではない。素子形成領域Ｒ１の外周部に電源配線が形成されている場合には、素子形成領域Ｒ１の外周部に形成する電源配線よりもさらに外周側に不良検出用配線を形成するとともに、当該不良検出用配線を用いて配線不良を検出することが好ましい。
【００７３】
（３）上記した実施形態３においては、測定用端子１２４をスクライブ領域Ｒ２に形成するとともに、半導体素子の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線を形成することとしている。また、上記した実施形態４においては、測定用端子１２４をスクライブ領域Ｒ２に形成するとともに、半導体素子の各辺に沿う４本の不良検出用配線を形成することとしている。しかしながら、本発明はこれに限定されるものではない。例えば、測定用端子１２４を素子形成領域Ｒ１に形成するとともに、半導体素子の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線を形成することとしたり、半導体素子の各辺に沿う４本の不良検出用配線を形成することとしたりしてもよい。
【符号の説明】
【００７４】
１０…半導体ウェーハ、１００，１０２…半導体素子、１１０…絶縁層、１１２，１１４…接地配線、１１６…電源配線、１１８…接地端子、１２０…電源端子、１２２…不良検出用配線、１２４…測定用端子、１２６…樹脂保護膜、１２８…傷、１３０…導電材料、Ｄ１…オープン不良の部分、Ｄ２…ショート不良の部分、Ｒ１…素子形成領域、Ｒ２…スクライブ領域、ＳＬ１，ＳＬ２…スクライブライン
【技術分野】
【０００１】
本発明は、半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子に関する。
【背景技術】
【０００２】
従来、半導体素子における配線不良（例えばオープン不良及びショート不良）を検出する方法として、「モニター用半導体ウェーハに形成したＴＥＧパターンを観察又は測定することにより配線不良を検出する方法」及び「製品用半導体ウェーハの面内における適宜の位置に形成したＴＥＧパターンを観察又は測定することにより配線不良を検出する方法」が知られている（例えば、特許文献１参照。）。これらの配線不良検出方法のうち後者の配線不良検出方法を図８に示す。
【０００３】
図８は、従来の半導体素子における配線不良検出方法を説明するために示す図である。図８（ａ）は配線不良素子９００の平面図であり、図８（ｂ）はオープン不良が発生したときの配線不良素子９００の平面図であり、図８（ｃ）はショート不良が発生したときの配線不良素子９００の平面図である。
【０００４】
従来の半導体素子における配線不良検出方法に用いる配線不良素子９００は、図８（ａ）に示すように、半導体基板９１０上に絶縁膜（図示せず）を介して互いに所定の間隔でショートモニターパターンとなる複数本のフローティング状態の第１導体層９２１−９２４と、これら第１導体層９２１−９２４の各々を順次近接して取り囲むようにオープンモニターパターンとなる第２導体層９３０とが形成されている。また、半導体基板９１０上には、大規模金属パッド９４０が形成されており、この大規模金属パッド９４０には、第２導体層９３０の一端部が接続されている。
【０００５】
従来の半導体素子における配線不良検出方法を用いて半導体素子における配線不良を検出する際には、製品用半導体ウェーハの面内における適宜の位置に配線不良検出素子９００を形成し、製造プロセス中に製品用半導体ウェーハを流した後、矢印Ａで示すように、第１導電体層９２１−９２４及び第２導体層９３０を横切るように電子線を走査する。このとき、第２導体層９３０は、大規模金属パッド９４０に接続されているので電荷が大規模金属パッド９４０に放出されるため、白く見える。一方、第１導体層９２１−９２４は、孤立しているので電荷が蓄えられるため、黒く見える。
【０００６】
ここで、配線不良素子９００にオープン不良が発生したときは、図８（ｂ）に示すように、オープン不良の部分Ｄ１で第２導体層９３０が分断され、大規模金属パッド９４０に接続されていない第２導体層９３１が孤立した状態となる。このため、大規模金属パッド９４０に接続されていない第２導体層９３１は、蓄えられた電荷が放出されないため、黒く見える。
【０００７】
一方、配線不良素子９００にショート不良が発生したときは、図８（ｃ）に示すように、第１導体層９２３は、蓄えられた電荷が第２導体層９３０を介して大規模金属パッド９４０に放出されるため、白く見える。
【０００８】
このように、従来の半導体素子における配線不良検出方法によれば、オープン不良及びショート不良のいずれの場合であっても、電子線照射によるコントラスト差をモニターすることにより、半導体素子の配線不良を検出することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２６９８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の半導体素子における配線不良検出方法は、前者においては、製品用半導体ウェーハについて配線不良を検出することができないという問題があり、後者においては、製品となる各半導体素子について配線不良を検出することができないという問題がある。
【００１１】
そこで、本発明は、上記した問題を解決するためになされたもので、製品用半導体ウェーハについて配線不良を検出することが可能で、かつ、製品となる各半導体素子について配線不良を検出することが可能な、半導体素子における配線不良検出方法を提供することを目的とする。また、そのような半導体素子における配線不良検出方法を実施可能な半導体ウェーハ及び半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
［１］本発明の半導体素子における配線不良検出方法は、半導体ウェーハに複数の半導体素子を製造する際に、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線を各半導体素子に形成するとともに、前記不良検出用配線に接続された測定用端子を前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成しておき、前記測定用端子を用いて配線不良を検出することを特徴とする。
【００１３】
［２］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線の線幅は、前記半導体素子における最小線幅に設定されていることが好ましい。
【００１４】
［３］本発明の半導体素子における配線不良検出方法においては、前記接地配線又は電源配線と、前記不良検出用配線との間隔は、前記半導体素子における最小間隔に設定されていることが好ましい。
【００１５】
［４］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の外周部をほぼ１周する１本の不良検出用配線を各半導体素子に形成することが好ましい。
【００１６】
［５］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線を各半導体素子に形成することも好ましい
【００１７】
［６］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線として、前記半導体素子の各辺に沿う４本の不良検出用配線を各半導体素子に形成することも好ましい。
【００１８】
［７］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線の両端部に接続された２つの測定用端子を用いて、オープン不良を検出することが好ましい。
【００１９】
［８］本発明の半導体素子における配線不良検出方法においては、前記不良検出用配線に接続された測定用端子と、前記接地配線に接続された接地端子又は前記電源配線に接続された電源端子とを用いて、ショート不良を検出することが好ましい。
【００２０】
［９］本発明の半導体素子における配線不良検出方法においては、前記配線不良として、チップを跨る傷による配線不良を検出する場合に特に効果がある。
【００２１】
［１０］本発明の半導体ウェーハは、複数の半導体素子を備える半導体ウェーハであって、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が各半導体素子に形成されてなり、かつ、前記不良検出用配線に接続された測定用端子が前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成されてなることを特徴とする。
【００２２】
［１１］本発明の半導体素子は、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が形成されてなることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体素子における配線不良検出方法によれば、後述する図１〜図３に示すように、製品となる各半導体素子に形成しておいた不良検出用配線（及び測定用端子）を用いて配線不良を検出することとしているため、製品用半導体ウェーハについて配線不良を検出することが可能となり、製品となる各半導体素子について配線不良を検出することが可能となる。
【００２４】
また、本発明の半導体素子における配線不良検出方法によれば、接地配線又は電源配線よりも細く形成された不良検出用配線（及び測定用端子）を用いて配線不良を検出することとしているため、半導体素子における配線不良を高い感度で検出することが可能となる。
【００２５】
従って、本発明の半導体装置における配線不良検出方法によれば、製品用半導体ウェーハの面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００２６】
また、本発明の半導体素子における配線不良検出方法によれば、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に不良検出用配線を各半導体素子に形成することとしているため、当該不良検出用配線の働きにより、半導体素子に樹脂保護膜を形成する際に発生することがある樹脂保護膜の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００２７】
本発明の半導体ウェーハ及び半導体素子は、上記した半導体素子における配線不良検出方法を実施可能な半導体ウェーハ及び半導体素子となる。
【図面の簡単な説明】
【００２８】
【図１】実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図２】実施形態１に係る半導体ウェーハ１０及び半導体素子１００を説明するために示す図である。
【図３】実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図４】実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図５】実施形態２に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図６】実施形態３に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図７】実施形態４に係る半導体素子における配線不良検出方法を説明するために示す図である。
【図８】従来の半導体素子における配線不良検出方法を説明するために示す図である。
【発明を実施するための形態】
【００２９】
以下、本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子について、図に示す実施の形態に基づいて説明する。
【００３０】
［実施形態１］
図１は、実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。図１（ａ）はスクライビング工程前の半導体素子１００を示す平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’部分及びＢ−Ｂ’部分を拡大して示す平面図であり、図１（ｃ）は図１（ａ）のＡ−Ａ’部分及びＢ−Ｂ’部分を拡大して示す断面図である。図１中、符号１１０は絶縁層を示し、符号１１４は接地配線（素子形成領域Ｒ１の内周部に形成する接地配線）を示し、符号１１６は電源配線を示し、符号１１８は接地端子を示し、符号１２０は電源端子を示し、符号１２６は樹脂保護膜を示す。
【００３１】
図２は、実施形態１に係る半導体ウェーハ１０及び半導体素子１００を説明するために示す図である。図２（ａ）は半導体ウェーハ１０の平面図であり、図２（ｂ）はスクライビング工程後の半導体素子１００を示す平面図である。
【００３２】
図３は、実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。図３（ａ）は配線不良を検出する様子を示す平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ’部分及びＢ−Ｂ’部分を拡大して示す平面図であり、図３（ｃ）は図３（ａ）のＡ−Ａ’部分及びＢ−Ｂ’部分を拡大して示す断面図である。
【００３３】
図４は、実施形態１に係る半導体素子における配線不良検出方法を説明するために示す図である。図４（ａ）はオープン不良を検出する様子を半導体ウェーハ全体について示す平面図であり、図４（ｂ）はショート不良を検出する様子を半導体ウェーハ全体について示す平面図である。
【００３４】
実施形態１に係る半導体素子における配線不良検出方法は、図１及び図２に示すように、半導体ウェーハ１０に複数の半導体素子１００を製造する際に、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に当該接地配線１１２よりも細い不良検出用配線１２２を各半導体素子１００に形成するとともに、不良検出用配線１２２に接続された測定用端子１２４を素子形成領域Ｒ１の周囲のスクライブ領域Ｒ２に形成しておき、当該測定用端子１２４を用いて配線不良を検出する、半導体素子における配線不良検出方法である。
【００３５】
実施形態１に係る半導体素子における配線不良検出方法においては、不良検出用配線として、半導体素子１００の外周部をほぼ１周する１本の不良検出用配線１２２を各半導体素子１００に形成することとしている。
【００３６】
実施形態１に係る半導体素子における配線不良検出方法においては、不良検出用配線１２２の線幅は、半導体素子１００における最小線幅（例えば２μｍ）に設定されている。
【００３７】
実施形態１に係る半導体素子における配線不良検出方法においては、接地配線１１２と不良検出用配線１２２との間隔は、半導体素子１００における最小間隔（例えば２μｍ）に設定されている。
【００３８】
実施形態１に係る半導体素子における配線不良検出方法を実施するためには、図２（ａ）に示すように、製品となる半導体ウェーハ１０における全半導体素子１００について不良検出用配線１２２と測定用端子１２４とを形成する。従って、実施形態１に係る半導体素子における配線不良検出方法を実施した後に、半導体ウェーハ１０をスクライブラインＳＬ１，ＳＬ２にて分断して作製した各半導体素子１００は、図２（ｂ）に示すように、不良検出用配線１２２と測定用端子１２４とを備えることとなる。なお、測定用端子１２４はスクライビング工程により破壊されていることもある。
【００３９】
このような半導体ウェーハ１０についてオープン不良を検出する場合には、不良検出用配線１２２の両端部に接続された２つの測定用端子１２４を用いてオープン不良を検出する。オープン不良は、例えば、半導体ウェーハ１０に傷１２８が付いた場合（この場合、不良検出用配線１２２が断線する。図３における符号Ｄ１の部分を参照。）、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、オーバーエッチングが発生した場合などに発生するが、このうち半導体ウェーハ１０に傷１２８が付いた場合を例にとって説明する。
【００４０】
このようなオープン不良を検出する場合には、接地配線又は電源配線の導通を測定すればオープン不良を検出することができる。しかしながら、接地配線又は電源配線は、太い線幅を有するため、半導体ウェーハ１０に傷が付いても断線に至らずにオープン不良とは判定されない場合があるという問題がある。また、接地配線又は電源配線は、大きな容量成分を有するため、長時間（例えば数十ｍｓ以上）電圧を印加しなければ確実にオープン不良を検出することができず、高いスループットでオープン不良の検出を行うことができないという問題もある。なお、一般配線の導通を測定することによりオープン不良を検出することも考えられるが、この場合には、回路内容や論理状態による様々な動作モードが想定され、測定が煩雑であるうえに誤検出の恐れがあり現実的ではない。
【００４１】
これに対して、実施形態１に係る半導体素子における配線不良検出方法においては、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりも細い不良検出用配線１２２の両端部に接続された２つの測定用端子１２４を用いて、オープン不良を検出することとしているため、上記のような弊害がなく、高いスループットかつ高い感度で確実にオープン不良を検出することが可能となる。
【００４２】
一方、上記のような半導体ウェーハ１０についてショート不良を検出する場合には、不良検出用配線１２２に接続された測定用端子１２４と、接地配線１１２に接続された接地端子１１８とを用いてショート不良を検出する。ショート不良は、例えば、半導体ウェーハ１０に傷１２８が付いた場合（この場合、接地配線１１２と不良検出用配線１２２とが、傷に起因して生成した導電材料１３０を介して短絡する。図３における符号Ｄ２の部分を参照。）、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、エッチング残渣が発生した場合などに発生するが、このうち半導体ウェーハ１０に傷１２８が付いた場合を例にとって説明する。
【００４３】
このようなショート不良を検出する場合には、「異なる２つの接地配線間の導通」、「異なる２つの電源配線間の導通」又は「接地配線と電源配線との間の導通」を測定すればショート不良を検出することができる。しかしながら、これらの配線は常に狭い間隔で離隔しているとは限らないため、確実にショート不良を検出することができないという問題がある。なお、一般配線間の導通を測定することによりショート不良を検出することも考えられるが、この場合にも、これらの配線は常に狭い間隔で離隔しているとは限らないため、確実にショート不良を検出することができないという問題がある。
【００４４】
これに対して、実施形態１に係る半導体素子における配線不良検出方法においては、不良検出用配線１２２に接続された測定用端子１２４と、接地配線１１２に接続された接地端子１１８とを用いて、ショート不良を検出することとしているため、上記のような弊害がなく、確実にショート不良を検出することが可能となる。
【００４５】
以上説明した、実施形態１に係る半導体素子における配線不良検出方法によれば、製品となる各半導体素子１００に形成しておいた不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、製品用半導体ウェーハ１０について配線不良を検出することが可能となり、また、製品となる各半導体素子１００について配線不良を検出することが可能となる。
【００４６】
また、実施形態１に係る半導体素子における配線不良検出方法によれば、接地配線１１２よりも細く形成された不良検出用配線（具体的には半導体素子１００における最小線幅（例えば２μｍ）に設定された不良検出用配線）１２２を用いて配線不良を検出することとしているため、半導体素子１００における配線不良を高い感度で検出することが可能となる。
【００４７】
従って、実施形態１に係る半導体装置における配線不良検出方法によれば、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００４８】
例えば、ある特定の製造装置の異常により、半導体ウェーハ１０に左上から中央にかけて傷１２８が付く場合がある（図４参照。）。このような場合、当該傷１２８が付いた領域にオープン不良（図４（ａ）参照。）及びショート不良（図４（ｂ）参照。）が発生し易くなるため、半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することにより、傷発生工程の特定に役立つ情報を得ることが可能となる。
【００４９】
また、実施形態１に係る半導体素子における配線不良検出方法によれば、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を各半導体素子１００に形成することとしているため、当該不良検出用配線１２２の働きにより、半導体素子１００に樹脂保護膜１２６を形成する際に発生することがある樹脂保護膜１２６の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００５０】
［実施形態２］
図５は、実施形態２に係る半導体素子における配線不良検出方法を説明するために示す図である。図５（ａ）はスクライビング工程前における半導体素子１０２を示す平面図であり、図５（ｂ）はスクライビング工程後における半導体素子１０２の平面図である。
【００５１】
実施形態２に係る半導体素子における配線不良検出方法は、基本的には実施形態１に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、測定用端子１２４を形成する領域が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態２に係る半導体素子における配線不良検出方法においては、図５（ａ）に示すように、測定用端子１２４を素子形成領域Ｒ１に形成することとしている。
【００５２】
このように実施形態２に係る半導体素子における配線不良検出方法は、測定用端子１２４を形成する領域が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子１００に形成しておいた不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、製品用半導体ウェーハ１０について配線不良を検出することが可能となり、また、製品となる各半導体素子１００について配線不良を検出することが可能となる。
【００５３】
また、実施形態２に係る半導体素子における配線不良検出方法によれば、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、接地配線１１２よりも細く形成された不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、半導体素子１００における配線不良を高い感度で検出することが可能となる。
【００５４】
従って、実施形態２に係る半導体装置における配線不良検出方法によれば、実施形態１に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００５５】
また、実施形態２に係る半導体素子における配線不良検出方法によれば、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を各半導体素子１００に形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線１２２の働きにより、半導体素子１００に樹脂保護膜１２６を形成する際に発生することがある樹脂保護膜１２６の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００５６】
［実施形態３］
図６は、実施形態３に係る半導体素子における配線不良検出方法を説明するために示す図である。
【００５７】
実施形態３に係る半導体素子における配線不良検出方法は、基本的には実施形態１に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、不良検出用配線１２２の構成が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態３に係る半導体素子における配線不良検出方法においては、図６に示すように、不良検出用配線として、半導体素子１０４の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線１２２を形成することとしている。
【００５８】
このように実施形態３に係る半導体素子における配線不良検出方法は、不良検出用配線１２２の構成が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子１００に形成しておいた不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、製品用半導体ウェーハ１０について配線不良を検出することが可能となり、また、製品となる各半導体素子１００について配線不良を検出することが可能となる。
【００５９】
また、実施形態３に係る半導体素子における配線不良検出方法によれば、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、接地配線１１２よりも細く形成された不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、半導体素子１００における配線不良を高い感度で検出することが可能となる。
【００６０】
従って、実施形態３に係る半導体装置における配線不良検出方法によれば、実施形態１に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００６１】
また、実施形態３に係る半導体素子における配線不良検出方法によれば、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を各半導体素子１００に形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線１２２の働きにより、半導体素子１００に樹脂保護膜１２６を形成する際に発生することがある樹脂保護膜１２６の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００６２】
また、実施形態３に係る半導体装置における配線不良検出方法によれば、半導体素子１０４の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線１２２を形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合よりも、配線不良の状態を位置精度良く検出することが可能となるため、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向をより一層詳細に分析することが可能となる。
【００６３】
［実施形態４］
図７は、実施形態４に係る半導体素子における配線不良検出方法を説明するために示す図である。
【００６４】
実施形態４に係る半導体素子における配線不良検出方法は、基本的には実施形態１に係る半導体素子における配線不良検出方法と同様の方法により半導体素子における配線不良を検出するが、不良検出用配線１２２の構成が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なる。すなわち、実施形態４に係る半導体素子における配線不良検出方法においては、図７に示すように、不良検出用配線として、半導体素子１０４の各辺に沿う４本の不良検出用配線１２２を形成することとしている。
【００６５】
このように実施形態４に係る半導体素子における配線不良検出方法は、不良検出用配線１２２の構成が実施形態１に係る半導体素子における配線不良検出方法の場合とは異なるが、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、製品となる各半導体素子１００に形成しておいた不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、製品用半導体ウェーハ１０について配線不良を検出することが可能となり、また、製品となる各半導体素子１００について配線不良を検出することが可能となる。
【００６６】
また、実施形態４に係る半導体素子における配線不良検出方法によれば、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、接地配線１１２よりも細く形成された不良検出用配線１２２（及び測定用端子１２４）を用いて配線不良を検出することとしているため、半導体素子１００における配線不良を高い感度で検出することが可能となる。
【００６７】
従って、実施形態４に係る半導体装置における配線不良検出方法によれば、実施形態１に係半導体素子における配線不良検出方法の場合と同様に、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向を分析することが可能となり、追加検査の必要性判断や傷発生工程の特定に役立つ情報を得ることが可能となる。
【００６８】
また、実施形態４に係る半導体素子における配線不良検出方法によれば、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を各半導体素子１００に形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合と同様に、当該不良検出用配線１２２の働きにより、半導体素子１００に樹脂保護膜１２６を形成する際に発生することがある樹脂保護膜１２６の流出を抑制して半導体素子の信頼性を高くすることができるという効果も得られる。
【００６９】
また、実施形態４に係る半導体装置における配線不良検出方法によれば、半導体素子１０４の各辺に沿う４本の不良検出用配線１２２を形成することとしているため、実施形態１に係る半導体素子における配線不良検出方法の場合よりも、配線不良の状態を位置精度良く検出することが可能となるため、製品用半導体ウェーハ１０の面内における傷の発生位置や傾向をより一層詳細に分析することが可能となる。
【００７０】
以上、本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
【００７１】
（１）上記した実施形態１においては、半導体ウェーハ１０に傷１２８が付くことに起因して半導体素子に配線不良が発生した場合を例にとって本発明の半導体素子における配線不良検出方法、半導体ウェーハ及び半導体素子を説明したが、本発明はこれに限定されるものではない。半導体素子の製造プロセス中に、傷やゴミの付いたマスクを用いてパターンニングを実施した場合、半導体ウェーハにパーティクルが付着した場合、オーバーエッチング又はエッチング残渣が発生した場合などに起因して半導体素子に配線不良が発生する場合においても、本発明を適用することができる。
【００７２】
（２）上記した各実施形態においては、素子形成領域Ｒ１の外周部に形成する接地配線１１２よりもさらに外周側に不良検出用配線１２２を形成するとともに当該不良検出用配線１２２を用いて配線不良を検出することとしているが、本発明はこれに限定されるものではない。素子形成領域Ｒ１の外周部に電源配線が形成されている場合には、素子形成領域Ｒ１の外周部に形成する電源配線よりもさらに外周側に不良検出用配線を形成するとともに、当該不良検出用配線を用いて配線不良を検出することが好ましい。
【００７３】
（３）上記した実施形態３においては、測定用端子１２４をスクライブ領域Ｒ２に形成するとともに、半導体素子の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線を形成することとしている。また、上記した実施形態４においては、測定用端子１２４をスクライブ領域Ｒ２に形成するとともに、半導体素子の各辺に沿う４本の不良検出用配線を形成することとしている。しかしながら、本発明はこれに限定されるものではない。例えば、測定用端子１２４を素子形成領域Ｒ１に形成するとともに、半導体素子の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線を形成することとしたり、半導体素子の各辺に沿う４本の不良検出用配線を形成することとしたりしてもよい。
【符号の説明】
【００７４】
１０…半導体ウェーハ、１００，１０２…半導体素子、１１０…絶縁層、１１２，１１４…接地配線、１１６…電源配線、１１８…接地端子、１２０…電源端子、１２２…不良検出用配線、１２４…測定用端子、１２６…樹脂保護膜、１２８…傷、１３０…導電材料、Ｄ１…オープン不良の部分、Ｄ２…ショート不良の部分、Ｒ１…素子形成領域、Ｒ２…スクライブ領域、ＳＬ１，ＳＬ２…スクライブライン
【特許請求の範囲】
【請求項１】
半導体ウェーハに複数の半導体素子を製造する際に、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線を各半導体素子に形成するとともに、前記不良検出用配線に接続された測定用端子を前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成しておき、前記測定用端子を用いて配線不良を検出することを特徴とする半導体素子における配線不良検出方法。
【請求項２】
請求項１に記載の半導体素子における配線不良検出方法において、
前記不良検出用配線の線幅は、前記半導体素子における最小線幅に設定されていることを特徴とする半導体素子における配線不良検出方法。
【請求項３】
請求項１又は２に記載の半導体素子における配線不良検出方法において、
前記接地配線又は電源配線と、前記不良検出用配線との間隔は、前記半導体素子における最小間隔に設定されていることを特徴とする半導体素子における配線不良検出方法。
【請求項４】
請求項１〜３のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線として、前記半導体素子の外周部をほぼ１周する１本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。
【請求項５】
請求項１〜３のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線として、前記半導体素子の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。
【請求項６】
請求項１〜３のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線として、前記半導体素子の各辺に沿う４本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。
【請求項７】
請求項１〜６のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線の両端部に接続された２つの測定用端子を用いて、オープン不良を検出することを特徴とする半導体素子における配線不良検出方法。
【請求項８】
請求項１〜６のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線に接続された測定用端子と、前記接地配線に接続された接地端子又は前記電源配線に接続された電源端子とを用いて、ショート不良を検出することを特徴とする半導体素子における配線不良検出方法。
【請求項９】
請求項１〜８のいずれかに記載の半導体素子における配線不良検出方法において、
前記配線不良として、チップを跨る傷による配線不良を検出することを特徴とする半導体素子における配線不良検出方法。
【請求項１０】
複数の半導体素子を備える半導体ウェーハであって、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が各半導体素子に形成されてなり、かつ、前記不良検出用配線に接続された測定用端子が前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成されてなることを特徴とする半導体ウェーハ。
【請求項１１】
素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が形成されてなることを特徴とする半導体素子。
【請求項１】
半導体ウェーハに複数の半導体素子を製造する際に、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線を各半導体素子に形成するとともに、前記不良検出用配線に接続された測定用端子を前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成しておき、前記測定用端子を用いて配線不良を検出することを特徴とする半導体素子における配線不良検出方法。
【請求項２】
請求項１に記載の半導体素子における配線不良検出方法において、
前記不良検出用配線の線幅は、前記半導体素子における最小線幅に設定されていることを特徴とする半導体素子における配線不良検出方法。
【請求項３】
請求項１又は２に記載の半導体素子における配線不良検出方法において、
前記接地配線又は電源配線と、前記不良検出用配線との間隔は、前記半導体素子における最小間隔に設定されていることを特徴とする半導体素子における配線不良検出方法。
【請求項４】
請求項１〜３のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線として、前記半導体素子の外周部をほぼ１周する１本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。
【請求項５】
請求項１〜３のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線として、前記半導体素子の隣接する２辺に沿い、かつ、互いに対角の位置にある２本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。
【請求項６】
請求項１〜３のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線として、前記半導体素子の各辺に沿う４本の不良検出用配線を各半導体素子に形成することを特徴とする半導体素子における配線不良検出方法。
【請求項７】
請求項１〜６のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線の両端部に接続された２つの測定用端子を用いて、オープン不良を検出することを特徴とする半導体素子における配線不良検出方法。
【請求項８】
請求項１〜６のいずれかに記載の半導体素子における配線不良検出方法において、
前記不良検出用配線に接続された測定用端子と、前記接地配線に接続された接地端子又は前記電源配線に接続された電源端子とを用いて、ショート不良を検出することを特徴とする半導体素子における配線不良検出方法。
【請求項９】
請求項１〜８のいずれかに記載の半導体素子における配線不良検出方法において、
前記配線不良として、チップを跨る傷による配線不良を検出することを特徴とする半導体素子における配線不良検出方法。
【請求項１０】
複数の半導体素子を備える半導体ウェーハであって、素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が各半導体素子に形成されてなり、かつ、前記不良検出用配線に接続された測定用端子が前記素子形成領域又は前記素子形成領域の周囲のスクライブ領域に形成されてなることを特徴とする半導体ウェーハ。
【請求項１１】
素子形成領域の外周部に形成する接地配線又は電源配線よりもさらに外周側に前記接地配線又は前記電源配線よりも細い不良検出用配線が形成されてなることを特徴とする半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１４６８８７（Ｐ２０１２−１４６８８７Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−５３３２（Ｐ２０１１−５３３２）
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
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