評価素子、半導体装置および半導体装置の製造方法
【課題】活性領域と素子分離絶縁膜との段差を精度よく評価する技術を提供する。
【解決手段】半導体基板１０に形成されたトレンチに埋め込まれた素子分離絶縁膜１８と、前記半導体基板１０に形成され不純物を含む活性領域３６と、前記活性領域３６と前記素子分離絶縁膜１８との間の段差を測定するための前記活性領域３６の幅Ｗ１〜Ｗ７が異なる複数の段差測定部５２ａ〜５２ｇと、を具備する評価素子によって前記段差を測定し、この測定結果に基づき、ゲート寸法を調整する。
【解決手段】半導体基板１０に形成されたトレンチに埋め込まれた素子分離絶縁膜１８と、前記半導体基板１０に形成され不純物を含む活性領域３６と、前記活性領域３６と前記素子分離絶縁膜１８との間の段差を測定するための前記活性領域３６の幅Ｗ１〜Ｗ７が異なる複数の段差測定部５２ａ〜５２ｇと、を具備する評価素子によって前記段差を測定し、この測定結果に基づき、ゲート寸法を調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、評価素子、半導体装置および半導体装置の製造方法に関し、例えば、素子分離絶縁膜と活性領域との段差を評価する評価素子、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置のプロセス技術においては、ゲートパターン等の微細化に伴って光の波長より細いパターンを形成している。パターンの微細化のため、フォトリソグラフィにおける開口数ＮＡが大きくなると焦点深度ＤＯＦが小さくなる。このため、パターン寸法の高精度化のためにはパターン形成時の下地の影響が無視できなくなっている。例えば、ゲート電極のパターニング幅の変動は、トランジスタの動作速度やリーク電流等のトランジスタの性能に影響を及ぼす。
【０００３】
一方、ＳＴＩ（Shallow Trench Isolation）により形成された素子分離領域の素子分離絶縁膜の上面と、素子分離絶縁膜間の活性領域の半導体基板上面の高さが異なり、段差となることが知られている。Ｎチャンネル領域とＰチャンネル領域とで活性領域と素子分離絶縁膜との段差の高さが異なることが知られている。このため、ＡＦＭ（Atomic Force Microscope）を用い、Ｎチャネル領域とＰチャネル領域とにおいて、活性領域と素子分離絶縁膜との段差の高さを評価することが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２４０５５号公報
【特許文献２】特開２００３−１５２０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、Ｎチャネル領域とＰチャネル領域の活性領域と素子分離絶縁膜との段差の高さを評価するだけでは不十分であることがわかった。
【０００６】
本評価素子および半導体装置の製造方法は、活性領域と素子分離絶縁膜との段差を精度よく評価することを目的とする。
【課題を解決するための手段】
【０００７】
例えば、半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、前記活性領域と前記素子分離絶縁膜との間の段差を用いて測定するための前記活性領域の幅が異なる複数の段差測定部と、を具備することを特徴とする評価素子を用いる。
【０００８】
例えば、上記評価素子を具備することを特徴とする半導体装置を用いる。
【０００９】
例えば、半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、の間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部を形成するステップと、前記複数の段差測定部の段差を測定するステップと、前記段差を測定するステップの測定結果に基づき、ゲート電極の寸法を調整するステップと、を含むことを特徴とする半導体装置の製造方法を用いる。
【発明の効果】
【００１０】
本評価素子および半導体装置の製造方法によれば、活性領域と素子分離絶縁膜との段差を精度よく評価することができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）から図１（ｄ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その１）である。
【図２】図２（ａ）から図２（ｄ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その３）である。
【図４】図４（ａ）から図４（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その４）である。
【図５】図５（ａ）から図５（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その４）である。
【図６】図６（ａ）および図６（ｂ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その６）である。
【図７】図７（ａ）から図７（ｄ）は、シリコンのマイグレーションを説明する図である。
【図８】図８は、実施例１に係る評価素子の平面図である。
【図９】図９は、実施例１に係る評価素子の一部を示す平面図である。
【図１０】図１０はＡＦＭ装置のブロック図である。
【図１１】図１１（ａ）から図１１（ｃ）は、実施例１に係る評価素子の測定例である。
【図１２】図１２は、各活性領域の幅に対する素子分離絶縁膜と活性領域との段差の高さを示す図である。
【図１３】図１３は、実施例１に係る評価素子の測定例である。
【図１４】図１４（ａ）から図１４（ｃ）は、実施例１に係る評価素子の別の例を示す平面図である。
【図１５】図１５（ａ）および図１５（ｂ）は、評価素子の配置例を示す図である。
【図１６】図１６（ａ）から図１６（ｂ）は、評価素子の別の配置例を示す図である。
【図１７】図１７は、実施例２に係る半導体装置の製造方法を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下、図面を参照に実施例について説明する。
【実施例１】
【００１３】
まず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の製造工程について説明する。図１（ａ）から図３（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図である。図１（ａ）のように、シリコン半導体基板１０上に熱酸化法を用いシリコン酸化膜１２を形成する。シリコン酸化膜１２上にＣＶＤ（Chemical Vapor Deposition）法を用いシリコン窒化膜１４を形成する。図１（ｂ）を参照し、シリコン窒化膜１４上に反射防止膜およびフォトレジストを塗布する。フォトレジストに開口を形成する。フォトレジストをマスクに素子分離領域のシリコン窒化膜１４およびシリコン酸化膜１２をエッチングする。反射防止膜およびフォトレジストを剥離する。シリコン窒化膜１４をマスクに半導体基板１０をエッチングする。これにより、素子分離領域の半導体基板１０にトレンチ１６が形成される。
【００１４】
図１（ｃ）のように、トレンチ１６に埋め込まれるようにシリコン酸化膜をＨＤＰ（High Density Plasma）法を用い形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、平坦化する。このときシリコン窒化膜１４がＣＭＰのストッパ層として機能する。これにより、トレンチ１６に埋め込まれた素子分離絶縁膜１８が形成される。図１（ｄ）のように、シリコン窒化膜１４およびシリコン酸化膜１２を例えば弗酸および燐酸を用い除去する。シリコン酸化膜１２を除去する際、シリコン酸化膜である素子分離絶縁膜１８の表面もエッチングされる。
【００１５】
図２（ａ）のように、半導体基板１０を酸化することにより、半導体基板１０の表面にシリコン酸化膜２０を形成する。シリコン酸化膜２０は犠牲酸化膜として機能し、シリコン酸化膜２０を介し半導体基板１０に不純物をイオン注入する。その後、熱処理することにより、半導体基板１０内にチャネル２２ａおよび２２ｂを形成する。Ｎ型ＭＯＳＦＥＴのチャネル２２ａはＰ型とする。Ｐ型ＭＯＳＦＥＴのチャネル２２ｂはＮ型とする。Ｎ型およびＰ型ＭＯＳＦＥＴ内において複数の種類のトランジスタを形成する場合、チャネル２２ａおよび２２ｂもそれぞれ複数の種類形成する場合もある。チャネル２２ａおよび２２ｂを形成するイオン注入のイオン種および条件が異なることに、シリコン酸化膜２０の形成、開口を備えるフォトレジストの形成、イオン注入およびフォトレジストの剥離を繰り返す。この工程で素子分離絶縁膜１８はさらにエチングされる。
【００１６】
図２（ｂ）のように、シリコン酸化膜２０を除去する。シリコン酸化膜２０を除去する際、シリコン酸化膜である素子分離絶縁膜１８の表面もエッチングされる。半導体基板１０の表面を酸化し、ゲート絶縁膜２４としてシリコン酸化膜を形成する。複数の種類のトランジスタ（例えば電源電圧の異なるトランジスタ）を形成する場合、複数の膜厚のゲート絶縁膜２４を形成する。複数の膜厚のゲート絶縁膜２４の形成は、ゲート絶縁膜２４をエッチングすることにより行なう。活性領域３６の半導体基板１０の上面の高さと素子分離領域３８の上面の高さとは異なり、活性領域３６と素子分離絶縁膜１８との間に段差３５が形成されている。図２（ｂ）の例では、素子分離絶縁膜１８はさらにエッチングされ、活性領域３６の半導体基板１０より低くなっている。
【００１７】
図２（ｃ）のように、ゲート絶縁膜２４上に多結晶シリコンを含むポリシリコン層２７を形成する。ポリシリコン層２７の上面には段差３５の影響で凹凸が形成される。図２（ｄ）のように、ポリシリコン層２７上に反射防止膜２８およびフォトレジスト２９を塗布する。このとき、反射防止膜２８の上面は平坦化される。
【００１８】
図３（ａ）のように、フォトリソグラフィ技術を用い、パターンを形成する。図３（ｂ）のように、フォトレジスト２９をマスクにポリシリコン層２７をエッチングし、ゲート電極２６を形成する。フォトレジスト２９および反射防止膜２８を剥離する。図３（ｃ）のように、ゲート電極２６をマスクに半導体基板１０内に不純物をイオン注入することによりＬＤＤ（Lightly Doped Drain）領域３０ａおよび３０ｂを形成する。ゲート電極２６の側面にシリコン酸化膜のサイドウォール３１を形成する。サイドウォール３１をマスクに半導体基板１０内に不純物をイオン注入することによりソースおよびドレイン領域３２ａおよび３２ｂを形成する。Ｎ型ＭＯＳＦＥＴにおいて、ＬＤＤ領域３０ａおよびソースおよびドレイン領域３２ａはＮ型である。Ｐ型ＭＯＳＦＥＴにおいて、ＬＤＤ領域３０ｂおよびソースおよびドレイン領域３２ｂはＰ型である。以上により、ＭＯＳＦＥＴが完成する。
【００１９】
上記ＭＯＳＦＥＴの製造工程において、図２（ｃ）のように、素子分離絶縁膜１８と活性領域３６との段差３５がポリシリコン層２７の上面にも反映される。このため、図２（ｄ）のように、反射防止膜２８を塗布した際に、素子分離領域３８の反射防止膜２８の膜厚と、活性領域３６の反射防止膜２８の膜厚とが異なってしまう。トランジスタの種類および活性領域の大きさに依存し、段差３５の高さが異なると、トランジスタの種類および活性領域の大きさ（例えばゲート幅）に依存し反射防止膜２８の膜厚が異なってしまう。反射防止膜２８の膜厚が異なると、ＤＯＦが変動する。また、反射率が変動しパターニング時のフォトレジスト２９の寸法が変動する。このため、図３（ａ）において、トランジスタの種類および活性領域の大きさに依存し、フォトレジスト２９のパターン幅が異なってしまう。よって、図３（ｂ）においてゲート電極２６の寸法（ゲート長）が異なってしまう。
【００２０】
さらに、近年では、ゲート寸法を微細化するため、フォトレジスト２９の幅をエッチングで細らせるトリミング技術が用いられる。このようなトリミング技術を用いる場合、反射防止膜２８の膜厚が異なると、トランジスタ種類および活性領域の大きさに依存して、反射防止膜２８のアンダーエッチングまたはオーバエッチングが生じる。これにより、さらゲート寸法が異なってしまう。
【００２１】
次に素子分離絶縁膜１８と活性領域３６との段差３５の高さがトランジスタの種類および活性層の大きさにより異なる理由について説明する。第１の理由は、図２（ａ）および図２（ｂ）において、シリコン酸化膜２０を除去する際、およびゲート絶縁膜２４をエッチングする際に、素子分離絶縁膜１８のエッチング速度が素子分離絶縁膜１８に注入された不純物の種類および濃度に依存することによる。
【００２２】
第２の理由について説明する。図４（ａ）から図５（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図であり、図２（ａ）から図３（ａ）に対応する。図４（ａ）から図５（ｃ）において、左側の活性領域３６ａの幅は右側の活性領域３６ｂの幅より大きい。図４（ａ）のように、素子分離絶縁膜１８と半導体基板１０の界面の素子分離絶縁膜１８には、ディボット４０とよばれる窪みが形成される。これは、シリコン酸化膜１２、２０および２４のエッチングの際に形成されるのものである。図４（ａ）の例では、素子分離絶縁膜１８と半導体基板１０の表面の高さの差ｈ０は、幅の広い活性領域３６ａと幅の狭い活性領域３６ｂとでほぼ等しいとする。
【００２３】
図４（ｂ）のように、半導体基板１０の表面を酸化した場合、ディボット４０により、活性領域３６における半導体基板１０の側面も酸化される。これにより、幅の広い活性領域３６ａにおいては、半導体基板１０の上面にシリコン酸化膜２０が形成されると同時に、半導体基板１０の露出した側面にもシリコン酸化膜２０ａが形成される。幅の狭い活性領域３６ｂにおいては、半導体基板１０の上面と側面とが一体となりシリコン酸化膜２０ｂが形成される。これにより、半導体基板１０の上面から酸化される範囲は活性領域３６ａより深くなる。
【００２４】
図４（ｃ）のように、シリコン酸化膜２０を除去すると、図４（ｂ）のシリコン酸化膜２０、２０ａおよび２０ｂが除去される。よって、活性領域３６ｂと素子分離絶縁膜１８との段差ｈ２は、活性領域３６ａと素子分離絶縁膜１８との段差ｈ１より大きくなる。このように、活性領域３６の大きさに依存し、活性領域３６と素子分離絶縁膜１８との段差が変動する。
【００２５】
図５（ａ）のように、その後の半導体基板１０の酸化およびシリコン酸化膜の除去により、活性領域３６ａと活性領域３６ｂとの高さの差Ｈ１が生じる。図５（ａ）の例では、素子分離絶縁膜１８の上面がエッチングされ活性領域３６ａの上面より低くなる。素子分離絶縁膜１８の上面は活性領域３６ａの上面より高くてもよい。活性領域３６ａおよび３６ｂの半導体基板１０上面にゲート絶縁膜２４を形成する。ゲート絶縁膜２４上にポリシリコン層２７を形成する。活性領域３６ａと活性領域３６ｂとのポリシリコン層２７の上面には高さの差Ｈ２が生じる。
【００２６】
図５（ｂ）のように、ポリシリコン層２７上に反射防止膜２８およびフォトレジスト２９を塗布する。塗布することにより、反射防止膜２８の上面はほぼ平坦となる。これにより、活性領域３６ａにおける反射防止膜２８の膜厚ｔ１は活性領域３６ｂにおける反射防止膜２８の膜厚ｔ２より薄くなる。図５（ｃ）のように、パターニングを行ない、ゲート形成用のパターンを形成する。このとき、反射防止膜２８の膜厚が異なると反射率が変動しパターニング時のフォトレジスト２９の寸法が変動する。図５（ｃ）の例では、活性領域３６ａにおけるパターン寸法Ｌ１は、活性領域３６ｂにおけるパターン寸法Ｌ２より長くなる。これにより、ゲート電極を形成すると、活性領域３６ａにおけるゲート電極寸法は、活性領域３６ｂにおけるゲート電極の寸法より長くなる。
【００２７】
第３の理由について説明する。図６（ａ）および図６（ｂ）は、ＭＯＳＦＥＴの製造工程を示す断面図であり、図２（ｂ）に対応する。図６（ａ）のように、幅の広い活性領域３６ａと幅の狭い活性領域３６ｂとで、半導体基板１０の上面と素子分離絶縁膜１８の上面との高さの差ｈ３は等しいとする。図６（ｂ）において、ゲート絶縁膜の形成の前処理として、水素雰囲気中において、例えば９００〜１１００℃の温度で熱処理する。この熱処理に起因し半導体基板１０中のシリコンがマイグレートする。広い活性領域３６ａにおいては、活性領域３６ａの端部にシリコンがマイグレートし、半導体基板１０の上面に突起３４ａが形成される。狭い活性領域３６ｂにおいては、活性領域３６ｂの中心にシリコンがマイグレートし、半導体基板１０の上面に突起３４ｂが形成される。よって、素子分離絶縁膜１８と活性領域３６ｂの中央付近の半導体基板１０との高さの差ｈ５は、素子分離絶縁膜１８と活性領域３６ａの半導体基板１０との高さの差ｈ４より大きくなる。このように、活性領域３６の大きさに依存し、素子分離絶縁膜１８と活性領域３６の半導体基板１０との高さの差が変動する。
【００２８】
さらに、シリコンのマイグレーションによる影響を説明する。図７（ａ）から図７（ｄ）は、シリコンのマイグレーションを説明する図である。図７（ａ）および図７（ｃ）は平面図、図７（ｃ）および図７（ｄ）は、それぞれ図７（ａ）および図７（ｃ）のＡ−Ａ断面図である。
【００２９】
図７（ａ）および図７（ｃ）のように、ＭＯＳＦＥＴの端部の活性領域３６ｃは幅が広く、中央付近の活性領域３６ｄは幅が狭い。図７（ａ）は図７（ｃ）より活性領域３６ｄの長さが大きい。図７（ｂ）のように、活性領域３６ｄが長い場合、活性領域３６ｄの活性領域３６ｃ付近のシリコンが活性領域３６ｃにマイグレートすることがわかった。このため、活性領域３６ｄの活性領域３６ｃ付近は凹部３５ａとなり活性領域３６ｃは凸部３４ｃとなる。活性領域３６ｄの中央付近は凸部３４ｃよりは低い凸部３４ｄとなる。ゲート電極２６は凸部３４ｄに形成される。図７（ｄ）のように、活性領域３６ｄが短い場合、活性領域３６ｄのシリコンが活性領域３６ｃにマイグレートする。このため、活性領域３６ｄは凹部３５ｂとなり活性領域３６ｃは凸部３４ｃとなる。活性領域３６ｄの中央付近は凸部３４ｃよりは低い凸部３４ｄとなる。ゲート電極２６は凹部３５ｂに形成される。このように、図７（ｂ）と図７（ｄ）とでは、ゲート電極２６が形成される領域の高さが異なってしまう。
【００３０】
以上のように、第３の理由の場合は、素子分離絶縁膜１８と活性領域３６の半導体基板１０との高さの差が変動は、活性領域３６の形状に依存する。
【００３１】
以下、上記第１の理由から第３の理由に起因する活性領域３６と素子分離絶縁膜１８との段差を精度よく評価する実施例１に係る評価素子について説明する。
【００３２】
図８は、実施例１に係る評価素子の平面図である。半導体基板１０に複数のパターン５０が縦方向および横方向に配列して設けられている。複数のパターン５０が形成されている領域は、約５０μｍ×５０μｍである。この領域の大きさは、例えば横方向の大きさを１０μｍ〜１００μｍ、縦方向の大きさを１０μｍ〜１００μｍとすることができる。このように、複数のパターン５０を横方向および縦方向に配列させることにより、複数のパターン５０が配列されている領域のどの位置からでもＡＦＭ測定を開始できる。よって、簡単にＡＦＭ測定を開始できる。
【００３３】
図９は、実施例１に係る評価素子の一部を示す平面図である。図９を参照し、評価素子１００は、半導体基板１０にトレンチに埋め込まれた素子分離絶縁膜１８が形成されている。素子分離絶縁膜１８間の半導体基板１０に不純物を含む活性領域３６が形成されている。活性領域３６はパターン５０を形成している。パターン５０は、活性領域３６の幅が異なる複数の段差測定部５２ａ〜５２ｇを備えている。段差測定部５２ａ〜５２ｇにおけるそれぞれ活性領域３６の幅は幅Ｗ１〜Ｗ７である幅Ｗ１〜Ｗ７は、例えば０．１μｍ、０．１４μｍ、０．１８μｍ、０．２６μｍ、０．５μｍ、１．０μｍおよび３．０μｍである。
【００３４】
段差測定部５２ａ〜５２ｇには、それぞれゲート電極２６が設けられている。図８においては、活性領域３６の幅Ｗ１〜Ｗ７は、ゲート電極２６の延伸方向の幅であり、ゲート幅に相当する。活性領域３６幅は、ゲート電極２６の延伸方向に交差する方向の幅でもよい。また、活性領域３６幅は、ゲート電極２６の延伸方向に直交する方向の幅でもよい。段差測定部５２ａから５２ｇは、活性領域３６と素子分離絶縁膜１８との間の段差をＡＦＭ法を用いて測定するためのパターンである。領域５４はＡＦＭ装置の測定範囲を示している。
【００３５】
図１０はＡＦＭ装置のブロック図である。図１０のように、ステージ１０４上にウエハ１０２が配置されている。ウエハ１０２の表面には探針１０６の先端が配置されている。ウエハ１０２の表面に対して探針１０６に一定の力（例えば数ｎＮ）の接触力を加え、この接触力が一定になるように探針１０６のＺ方向（ウエハ１０２に垂直方向）を変化させる。Ｚ駆動部１１６は、カンチレバー１１５を介し探針１０６をＺ方向に駆動する。ＸＹ駆動部１１８は、カンチレバー１１５を介し探針１０６をＸ、Ｙ方向（ウエハの表面の方向）に駆動する。探針１０６の上面には鏡１０８が設けられている。レーザダイオード等の発光部１１２から出射した光が顕微鏡１１０を介し鏡１０８に照射される。鏡１０８で反射した光は顕微鏡１１０を介し受光部１１４に受光される。受光部１１４により、探針１０６のＺ方向の変化量が検出される。Ｚ制御部１２０は探針１０６のＺ方向の変化量をコンピュータ１２４に出力する。また、探針１０６のウエハ１０２への接触力が一定になるようにＺ駆動部１１６を制御する。ＸＹ制御部１２２はＸＹ駆動部１１８を制御し、探針１０６をＸＹ方向に駆動させる。また、ＸＹ制御部１２２は、ステージ１０４を、探針１０６の移動距離より大きくＸＹ方向に移動させる。また、ＸＹ制御部１２２は、ＸＹ方向の移動量をコンピュータ１２４に出力する。コンピュータ１２４は、探針１０６のＺ移動量、ＸＹ移動量に基づき、画像データを作成し、表示部１２６に出力する。
【００３６】
評価素子１００によれば、図９のように、活性領域３６の幅が異なる複数の段差測定部５２ａ〜５２ｇを備えている。これにより、前述の第２の理由および第３の理由に起因した半導体基板１０と素子分離絶縁膜１８との段差をＡＦＭ法を用い検出することができる。
【００３７】
また、図９のように、評価素子１００の複数の段差測定部５２ａ〜５２ｇは、一方向に配列して形成されている。これにより、ＡＦＭ装置で幅を測定する際に、簡単に段差測定部５２ａ〜５２ｇを見つけることができる。
【００３８】
さらに、図９のように、複数の段差測定部５２ａ〜５２ｇは、活性領域３６の幅の順番に配列して形成されている。これにより、ＡＦＭ装置で幅を測定する際に、活性領域３６の幅の順番に測定を行なうことができる。
【００３９】
さらに、図９のように、複数の段差測定部５２ａ〜５２ｇは、ＡＦＭ装置の測定範囲（領域５４）に全ての段差測定部５２ａ〜５２ｇが位置するように形成されている。これにより、１回のＡＦＭ測定ですべての段差測定を行なうことができる。
【００４０】
さらに、図９のように、パターン５０は段差測定部５２ａ〜５２ｇが配列する方向に交差する方向に複数設けられ、複数のパターンのうち隣接するパターン５０ａおよび５０ｂは、幅の配列の順番が逆である。これにより、どの箇所からＡＦＭ測定を行なっても、１回のＡＦＭ測定ですべての段差測定を行なうことができる。
【００４１】
さらに、図９のように、活性領域３６の半導体基板１０上にゲート電極に対応した電極５１が形成されている。これにより、ゲート寸法の活性領域３６の幅依存を測定することもできる。
【００４２】
図１１（ａ）から図１１（ｃ）は、実施例１に係る評価素子の測定例である。図１１（ａ）から図１１（ｃ）は、それぞれ活性領域３６の幅が３．０μｍ、１．０μmおよび０．１４μｍの段差測定部の幅方向のＡＦＭ測定結果（距離に対する高さ）を示している。横軸の目盛りの間隔は１μｍであり、縦軸の目盛りの間隔は５ｎｍである。ＡＦＭ測定は、ゲート絶縁膜を形成した直後に行っている。なお、このサンプルでは素子分離領域の素子分離絶縁膜１８は活性領域３６の半導体基板１０より低くなっている。
【００４３】
図１１（ａ）のように、活性領域３６の幅が３．０μｍの場合、活性領域３６の端部の半導体基板１０上面が、活性領域３６の中央６２付近より高く形成され、突起６０が形成されている。突起６０のピークは活性領域３６の端より約２００ｎｍ内側に形成されている。図１１（ｂ）のように、活性領域３６の幅が１．０μｍの場合、突起６０の間隔が狭くなる。図１１（ｃ）のように、活性領域３６の幅が０．１４μｍの場合、１つの突起６４が形成されている。この突起６０および６４は、図６（ａ）および図６（ｂ）を用い説明したように、シリコン原子のマイグレーションに起因するものである。
【００４４】
図１２は、各活性領域の幅に対する素子分離絶縁膜１８と活性領域３６との段差の高さを示す図である。活性領域３６の高さが素子分離絶縁膜１８より高い場合を正としている。図１２のように、活性領域３６の幅が０．２６μｍのときが活性領域３６の高さが最も高くなっている。図１２のような、素子分離絶縁膜１８と活性領域３６との段差の高さの活性領域３６の幅依存は、図４（ａ）から図４（ｂ）において説明した第２の理由と、図６（ａ）および図６（ｂ）を用いて説明した第３の理由との複合に起因するものである。すなわち、活性領域３６における半導体基板１０の側面の酸化に起因するものと、シリコン原子のマイグレーションに起因するものと、の複合によるものである。
【００４５】
図１３は、実施例１に係る評価素子の測定例であり、段差測定部の幅方向に直交する方向の距離と高さを示す図である。段差測定部の幅が０．１８μｍ、０．１４μｍおよび０．１０μｍの段差測定部を測定している。横軸の目盛りの間隔は１μｍであり、縦軸の目盛りの間隔は５ｎｍである。図１３の矢印のように、段差測定部の境界付近で活性領域３６の高さが低くなっている。つまり、幅の狭い活性領域幅の広い活性領域に近接する領域から幅の広い活性領域にシリコンがマイグレートしている。このように、図７（ａ）から図７（ｄ）で説明したように、活性領域３６と素子分離絶縁膜１８との段差は活性領域３６の形状に依存する。図１１（ａ）から図１２のように、シリコンのマイグレートに起因し、活性領域３６の高さがパターンにより依存することがわかった。
【００４６】
図１４（ａ）から図１４（ｃ）は、実施例１に係る評価素子の別の例を示す平面図であり、パターン５０を示している。図１４（ａ）から図１４（ｃ）のように、段差測定部の活性領域３６の幅Ｗ１１〜Ｗ１７、Ｗ２１〜Ｗ２７またはＷ３１〜Ｗ３７は、幅の大きさの順に配列していなくてもよい。
【００４７】
図１５（ａ）および図１５（ｂ）は、評価素子の配置例を示す図である。図１５（ａ）のように、シリコンウエハ７０に、縮小露光装置のショットに対応する複数のチップ７２が形成されている。図１５（ｂ）のように、１つのチップ７２内には複数のブロック７４が形成されている。ブロック７４の中の一つのブロック７４ａに複数の実施例１に係る評価素子１００が形成されている。複数の評価素子１００はそれぞれ異なる複数のＭＯＳＦＥＴの種類に対応し形成されている。これにより、ＭＯＳＦＥＴの種類に対応した素子分離絶縁膜１８と活性領域３６との段差を測定することができる。
【００４８】
図１６（ａ）から図１６（ｂ）は、評価素子の別の配置例を示す図である。図１６（ａ）のように、チップ７２には、製品集積回路７６が形成されている。製品集積回路７６と同じチップ７２に、複数の評価素子１００が形成されている。このように、評価素子１００は、製品集積回路７６が形成されたチップ７２に形成してもよい。このように、製品集積回路７６を含む半導体装置は、評価素子１００を備えてもよい。
【００４９】
図１６（ｂ）のように、チップ７２が配列している。チップ７２の間は、チップ７２を切断するためのスクライブライン７８である。図１６（ｃ）のように、評価素子１００はスクライブライン７８内に形成されてもよい。また、評価素子１００はパッドの下に形成されてもよい。
【００５０】
以上のように、複数の段差測定部は、チップ７２内またはスクライブライン７８内に形成することができる。
【実施例２】
【００５１】
実施例２は半導体装置の製造方法の例である。図１７は、実施例２に係る半導体装置の製造方法を示すフローチャートである。図４を参照し、図１（ａ）から図２（ｂ）と同様に、ゲート絶縁膜２４形成までの半導体装置の製造工程を行なう（ステップＳ１０）。これにより、活性領域３６の幅が異なる複数の段差測定部５２を含む評価素子１００が半導体基板１０に形成される。ＡＦＭ法を用い、複数の段差測定部５２の段差を測定する（ステップＳ１２）。これにより、所望の複数の活性領域３６の幅における活性領域３６と素子分離絶縁膜１８との間の段差を測定することができる。図２（ｃ）のように、ゲート絶縁膜２４上にポリシリコン層２７を形成する（ステップＳ１４）。ステップＳ１２の測定結果に基づき、ゲート電極の寸法を調整する（ステップＳ１６）。例えば、ステップＳ１２の測定結果に基づき、パターニングの際の露光量、ポリシリコン層２７をエッチングする際のエッチング条件、またはトリミングをおこなう場合トリミングのオーバエッチング量を決定する。図２（ｄ）から図３（ｃ）と同様に、ポリシリコン層２７上に反射防止膜２８およびフォトレジスト２９の塗布からの半導体装置の製造工程を行なう（ステップＳ１８）。
【００５２】
実施例２によれば、実施例１に係る評価素子を用い測定した段差測定部５２の段差に基づき、ゲート電極の寸法を調整する。これにより、所望の活性領域３６の幅のＭＯＳＦＥＴのゲート電極２６の寸法が所望となるように調整できる。
【００５３】
なお、実施例２では、活性領域３６の半導体基板１０と素子分離絶縁膜１８との間の段差をゲート絶縁膜２４を形成した後に測定しているが、ゲート絶縁膜２４形成前でもよい。しかしながら、ゲート絶縁膜２４形成の前処理である水素雰囲気の熱処理によりシリコンがマイグレートするため、この熱処理後にＡＦＭ測定を行なうことが好ましい。また、ポリシリコン層２７を形成した後では、段差がなだらかになり、パターン５０が確認し難いため、ポリシリコン層２７を形成する前にＡＦＭ測定を行なうことが好ましい。
【００５４】
実施例１および実施例２において、段差をＡＦＭ法を用い行なう例を説明したが、ＡＦＭ法以外のウエハ表面の段差を測定する方法を用い測定してもよい。微小なパターンの段差を測定するためＡＦＭ法を用いることが好ましい。
【００５５】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５６】
実施例１〜２を含む実施形態に関し、さらに以下の付記を開示する。
付記１：半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、前記活性領域と前記素子分離絶縁膜との間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部と、を具備することを特徴とする評価素子。
付記２：前記複数の段差測定部は、複数のＭＯＳＦＥＴの種類に対応し複数形成されていることを特徴とする付記１記載の評価素子。
付記３：前記複数の段差測定部は、一方向に配列して形成されていることを特徴とする付記１記載の評価素子。
付記４：前記複数の段差測定部は、前記活性領域の幅の大きさの順番に配列して形成されていることを特徴とする付記３記載の評価素子。
付記５：各々が前記活性領域の幅の順に配列して形成されている前記複数の段差測定部を含む複数のパターンを具備し、前記複数のパターンは、前記一方向に交差する方向に形成され、前記複数のパターンのうち隣接するパターンは、前記幅の配列の順番が逆であることを特徴とする付記４記載の評価素子。
付記６：前記複数の段差測定部は、前記段差を測定する装置の測定範囲に全ての段差測定部が位置するように形成されていることを特徴とする付記１から５のいずれか一項記載の評価素子。
付記７：前記活性領域の半導体基板上に形成されたゲート電極に対応した電極を具備することを特徴とする付記１から６のいずれか一項記載の評価素子。
付記８：前記複数の段差測定部は、チップ内またはスクライブラインに形成されていることを特徴とする付記１から７のいずれか一項記載の評価素子。
付記９：半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、前記活性領域と前記素子分離絶縁膜との間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部と、を具備することを特徴とする半導体装置。
付記１０：半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、の間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部を形成するステップと、前記複数の段差測定部の段差を測定するステップと、前記段差を測定するステップの測定結果に基づき、ゲート電極の寸法を調整するステップと、を含むことを特徴とする半導体装置の製造方法。
【符号の説明】
【００５７】
１０ 半導体基板
１６ トレンチ
１８ 素子分離絶縁膜
３６ 活性領域
３８ 素子分離領域
５０ パターン
５２ 段差測定部
【技術分野】
【０００１】
本発明は、評価素子、半導体装置および半導体装置の製造方法に関し、例えば、素子分離絶縁膜と活性領域との段差を評価する評価素子、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置のプロセス技術においては、ゲートパターン等の微細化に伴って光の波長より細いパターンを形成している。パターンの微細化のため、フォトリソグラフィにおける開口数ＮＡが大きくなると焦点深度ＤＯＦが小さくなる。このため、パターン寸法の高精度化のためにはパターン形成時の下地の影響が無視できなくなっている。例えば、ゲート電極のパターニング幅の変動は、トランジスタの動作速度やリーク電流等のトランジスタの性能に影響を及ぼす。
【０００３】
一方、ＳＴＩ（Shallow Trench Isolation）により形成された素子分離領域の素子分離絶縁膜の上面と、素子分離絶縁膜間の活性領域の半導体基板上面の高さが異なり、段差となることが知られている。Ｎチャンネル領域とＰチャンネル領域とで活性領域と素子分離絶縁膜との段差の高さが異なることが知られている。このため、ＡＦＭ（Atomic Force Microscope）を用い、Ｎチャネル領域とＰチャネル領域とにおいて、活性領域と素子分離絶縁膜との段差の高さを評価することが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２４０５５号公報
【特許文献２】特開２００３−１５２０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、Ｎチャネル領域とＰチャネル領域の活性領域と素子分離絶縁膜との段差の高さを評価するだけでは不十分であることがわかった。
【０００６】
本評価素子および半導体装置の製造方法は、活性領域と素子分離絶縁膜との段差を精度よく評価することを目的とする。
【課題を解決するための手段】
【０００７】
例えば、半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、前記活性領域と前記素子分離絶縁膜との間の段差を用いて測定するための前記活性領域の幅が異なる複数の段差測定部と、を具備することを特徴とする評価素子を用いる。
【０００８】
例えば、上記評価素子を具備することを特徴とする半導体装置を用いる。
【０００９】
例えば、半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、の間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部を形成するステップと、前記複数の段差測定部の段差を測定するステップと、前記段差を測定するステップの測定結果に基づき、ゲート電極の寸法を調整するステップと、を含むことを特徴とする半導体装置の製造方法を用いる。
【発明の効果】
【００１０】
本評価素子および半導体装置の製造方法によれば、活性領域と素子分離絶縁膜との段差を精度よく評価することができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）から図１（ｄ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その１）である。
【図２】図２（ａ）から図２（ｄ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その３）である。
【図４】図４（ａ）から図４（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その４）である。
【図５】図５（ａ）から図５（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その４）である。
【図６】図６（ａ）および図６（ｂ）は、ＭＯＳＦＥＴの製造工程を示す断面図（その６）である。
【図７】図７（ａ）から図７（ｄ）は、シリコンのマイグレーションを説明する図である。
【図８】図８は、実施例１に係る評価素子の平面図である。
【図９】図９は、実施例１に係る評価素子の一部を示す平面図である。
【図１０】図１０はＡＦＭ装置のブロック図である。
【図１１】図１１（ａ）から図１１（ｃ）は、実施例１に係る評価素子の測定例である。
【図１２】図１２は、各活性領域の幅に対する素子分離絶縁膜と活性領域との段差の高さを示す図である。
【図１３】図１３は、実施例１に係る評価素子の測定例である。
【図１４】図１４（ａ）から図１４（ｃ）は、実施例１に係る評価素子の別の例を示す平面図である。
【図１５】図１５（ａ）および図１５（ｂ）は、評価素子の配置例を示す図である。
【図１６】図１６（ａ）から図１６（ｂ）は、評価素子の別の配置例を示す図である。
【図１７】図１７は、実施例２に係る半導体装置の製造方法を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下、図面を参照に実施例について説明する。
【実施例１】
【００１３】
まず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の製造工程について説明する。図１（ａ）から図３（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図である。図１（ａ）のように、シリコン半導体基板１０上に熱酸化法を用いシリコン酸化膜１２を形成する。シリコン酸化膜１２上にＣＶＤ（Chemical Vapor Deposition）法を用いシリコン窒化膜１４を形成する。図１（ｂ）を参照し、シリコン窒化膜１４上に反射防止膜およびフォトレジストを塗布する。フォトレジストに開口を形成する。フォトレジストをマスクに素子分離領域のシリコン窒化膜１４およびシリコン酸化膜１２をエッチングする。反射防止膜およびフォトレジストを剥離する。シリコン窒化膜１４をマスクに半導体基板１０をエッチングする。これにより、素子分離領域の半導体基板１０にトレンチ１６が形成される。
【００１４】
図１（ｃ）のように、トレンチ１６に埋め込まれるようにシリコン酸化膜をＨＤＰ（High Density Plasma）法を用い形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、平坦化する。このときシリコン窒化膜１４がＣＭＰのストッパ層として機能する。これにより、トレンチ１６に埋め込まれた素子分離絶縁膜１８が形成される。図１（ｄ）のように、シリコン窒化膜１４およびシリコン酸化膜１２を例えば弗酸および燐酸を用い除去する。シリコン酸化膜１２を除去する際、シリコン酸化膜である素子分離絶縁膜１８の表面もエッチングされる。
【００１５】
図２（ａ）のように、半導体基板１０を酸化することにより、半導体基板１０の表面にシリコン酸化膜２０を形成する。シリコン酸化膜２０は犠牲酸化膜として機能し、シリコン酸化膜２０を介し半導体基板１０に不純物をイオン注入する。その後、熱処理することにより、半導体基板１０内にチャネル２２ａおよび２２ｂを形成する。Ｎ型ＭＯＳＦＥＴのチャネル２２ａはＰ型とする。Ｐ型ＭＯＳＦＥＴのチャネル２２ｂはＮ型とする。Ｎ型およびＰ型ＭＯＳＦＥＴ内において複数の種類のトランジスタを形成する場合、チャネル２２ａおよび２２ｂもそれぞれ複数の種類形成する場合もある。チャネル２２ａおよび２２ｂを形成するイオン注入のイオン種および条件が異なることに、シリコン酸化膜２０の形成、開口を備えるフォトレジストの形成、イオン注入およびフォトレジストの剥離を繰り返す。この工程で素子分離絶縁膜１８はさらにエチングされる。
【００１６】
図２（ｂ）のように、シリコン酸化膜２０を除去する。シリコン酸化膜２０を除去する際、シリコン酸化膜である素子分離絶縁膜１８の表面もエッチングされる。半導体基板１０の表面を酸化し、ゲート絶縁膜２４としてシリコン酸化膜を形成する。複数の種類のトランジスタ（例えば電源電圧の異なるトランジスタ）を形成する場合、複数の膜厚のゲート絶縁膜２４を形成する。複数の膜厚のゲート絶縁膜２４の形成は、ゲート絶縁膜２４をエッチングすることにより行なう。活性領域３６の半導体基板１０の上面の高さと素子分離領域３８の上面の高さとは異なり、活性領域３６と素子分離絶縁膜１８との間に段差３５が形成されている。図２（ｂ）の例では、素子分離絶縁膜１８はさらにエッチングされ、活性領域３６の半導体基板１０より低くなっている。
【００１７】
図２（ｃ）のように、ゲート絶縁膜２４上に多結晶シリコンを含むポリシリコン層２７を形成する。ポリシリコン層２７の上面には段差３５の影響で凹凸が形成される。図２（ｄ）のように、ポリシリコン層２７上に反射防止膜２８およびフォトレジスト２９を塗布する。このとき、反射防止膜２８の上面は平坦化される。
【００１８】
図３（ａ）のように、フォトリソグラフィ技術を用い、パターンを形成する。図３（ｂ）のように、フォトレジスト２９をマスクにポリシリコン層２７をエッチングし、ゲート電極２６を形成する。フォトレジスト２９および反射防止膜２８を剥離する。図３（ｃ）のように、ゲート電極２６をマスクに半導体基板１０内に不純物をイオン注入することによりＬＤＤ（Lightly Doped Drain）領域３０ａおよび３０ｂを形成する。ゲート電極２６の側面にシリコン酸化膜のサイドウォール３１を形成する。サイドウォール３１をマスクに半導体基板１０内に不純物をイオン注入することによりソースおよびドレイン領域３２ａおよび３２ｂを形成する。Ｎ型ＭＯＳＦＥＴにおいて、ＬＤＤ領域３０ａおよびソースおよびドレイン領域３２ａはＮ型である。Ｐ型ＭＯＳＦＥＴにおいて、ＬＤＤ領域３０ｂおよびソースおよびドレイン領域３２ｂはＰ型である。以上により、ＭＯＳＦＥＴが完成する。
【００１９】
上記ＭＯＳＦＥＴの製造工程において、図２（ｃ）のように、素子分離絶縁膜１８と活性領域３６との段差３５がポリシリコン層２７の上面にも反映される。このため、図２（ｄ）のように、反射防止膜２８を塗布した際に、素子分離領域３８の反射防止膜２８の膜厚と、活性領域３６の反射防止膜２８の膜厚とが異なってしまう。トランジスタの種類および活性領域の大きさに依存し、段差３５の高さが異なると、トランジスタの種類および活性領域の大きさ（例えばゲート幅）に依存し反射防止膜２８の膜厚が異なってしまう。反射防止膜２８の膜厚が異なると、ＤＯＦが変動する。また、反射率が変動しパターニング時のフォトレジスト２９の寸法が変動する。このため、図３（ａ）において、トランジスタの種類および活性領域の大きさに依存し、フォトレジスト２９のパターン幅が異なってしまう。よって、図３（ｂ）においてゲート電極２６の寸法（ゲート長）が異なってしまう。
【００２０】
さらに、近年では、ゲート寸法を微細化するため、フォトレジスト２９の幅をエッチングで細らせるトリミング技術が用いられる。このようなトリミング技術を用いる場合、反射防止膜２８の膜厚が異なると、トランジスタ種類および活性領域の大きさに依存して、反射防止膜２８のアンダーエッチングまたはオーバエッチングが生じる。これにより、さらゲート寸法が異なってしまう。
【００２１】
次に素子分離絶縁膜１８と活性領域３６との段差３５の高さがトランジスタの種類および活性層の大きさにより異なる理由について説明する。第１の理由は、図２（ａ）および図２（ｂ）において、シリコン酸化膜２０を除去する際、およびゲート絶縁膜２４をエッチングする際に、素子分離絶縁膜１８のエッチング速度が素子分離絶縁膜１８に注入された不純物の種類および濃度に依存することによる。
【００２２】
第２の理由について説明する。図４（ａ）から図５（ｃ）は、ＭＯＳＦＥＴの製造工程を示す断面図であり、図２（ａ）から図３（ａ）に対応する。図４（ａ）から図５（ｃ）において、左側の活性領域３６ａの幅は右側の活性領域３６ｂの幅より大きい。図４（ａ）のように、素子分離絶縁膜１８と半導体基板１０の界面の素子分離絶縁膜１８には、ディボット４０とよばれる窪みが形成される。これは、シリコン酸化膜１２、２０および２４のエッチングの際に形成されるのものである。図４（ａ）の例では、素子分離絶縁膜１８と半導体基板１０の表面の高さの差ｈ０は、幅の広い活性領域３６ａと幅の狭い活性領域３６ｂとでほぼ等しいとする。
【００２３】
図４（ｂ）のように、半導体基板１０の表面を酸化した場合、ディボット４０により、活性領域３６における半導体基板１０の側面も酸化される。これにより、幅の広い活性領域３６ａにおいては、半導体基板１０の上面にシリコン酸化膜２０が形成されると同時に、半導体基板１０の露出した側面にもシリコン酸化膜２０ａが形成される。幅の狭い活性領域３６ｂにおいては、半導体基板１０の上面と側面とが一体となりシリコン酸化膜２０ｂが形成される。これにより、半導体基板１０の上面から酸化される範囲は活性領域３６ａより深くなる。
【００２４】
図４（ｃ）のように、シリコン酸化膜２０を除去すると、図４（ｂ）のシリコン酸化膜２０、２０ａおよび２０ｂが除去される。よって、活性領域３６ｂと素子分離絶縁膜１８との段差ｈ２は、活性領域３６ａと素子分離絶縁膜１８との段差ｈ１より大きくなる。このように、活性領域３６の大きさに依存し、活性領域３６と素子分離絶縁膜１８との段差が変動する。
【００２５】
図５（ａ）のように、その後の半導体基板１０の酸化およびシリコン酸化膜の除去により、活性領域３６ａと活性領域３６ｂとの高さの差Ｈ１が生じる。図５（ａ）の例では、素子分離絶縁膜１８の上面がエッチングされ活性領域３６ａの上面より低くなる。素子分離絶縁膜１８の上面は活性領域３６ａの上面より高くてもよい。活性領域３６ａおよび３６ｂの半導体基板１０上面にゲート絶縁膜２４を形成する。ゲート絶縁膜２４上にポリシリコン層２７を形成する。活性領域３６ａと活性領域３６ｂとのポリシリコン層２７の上面には高さの差Ｈ２が生じる。
【００２６】
図５（ｂ）のように、ポリシリコン層２７上に反射防止膜２８およびフォトレジスト２９を塗布する。塗布することにより、反射防止膜２８の上面はほぼ平坦となる。これにより、活性領域３６ａにおける反射防止膜２８の膜厚ｔ１は活性領域３６ｂにおける反射防止膜２８の膜厚ｔ２より薄くなる。図５（ｃ）のように、パターニングを行ない、ゲート形成用のパターンを形成する。このとき、反射防止膜２８の膜厚が異なると反射率が変動しパターニング時のフォトレジスト２９の寸法が変動する。図５（ｃ）の例では、活性領域３６ａにおけるパターン寸法Ｌ１は、活性領域３６ｂにおけるパターン寸法Ｌ２より長くなる。これにより、ゲート電極を形成すると、活性領域３６ａにおけるゲート電極寸法は、活性領域３６ｂにおけるゲート電極の寸法より長くなる。
【００２７】
第３の理由について説明する。図６（ａ）および図６（ｂ）は、ＭＯＳＦＥＴの製造工程を示す断面図であり、図２（ｂ）に対応する。図６（ａ）のように、幅の広い活性領域３６ａと幅の狭い活性領域３６ｂとで、半導体基板１０の上面と素子分離絶縁膜１８の上面との高さの差ｈ３は等しいとする。図６（ｂ）において、ゲート絶縁膜の形成の前処理として、水素雰囲気中において、例えば９００〜１１００℃の温度で熱処理する。この熱処理に起因し半導体基板１０中のシリコンがマイグレートする。広い活性領域３６ａにおいては、活性領域３６ａの端部にシリコンがマイグレートし、半導体基板１０の上面に突起３４ａが形成される。狭い活性領域３６ｂにおいては、活性領域３６ｂの中心にシリコンがマイグレートし、半導体基板１０の上面に突起３４ｂが形成される。よって、素子分離絶縁膜１８と活性領域３６ｂの中央付近の半導体基板１０との高さの差ｈ５は、素子分離絶縁膜１８と活性領域３６ａの半導体基板１０との高さの差ｈ４より大きくなる。このように、活性領域３６の大きさに依存し、素子分離絶縁膜１８と活性領域３６の半導体基板１０との高さの差が変動する。
【００２８】
さらに、シリコンのマイグレーションによる影響を説明する。図７（ａ）から図７（ｄ）は、シリコンのマイグレーションを説明する図である。図７（ａ）および図７（ｃ）は平面図、図７（ｃ）および図７（ｄ）は、それぞれ図７（ａ）および図７（ｃ）のＡ−Ａ断面図である。
【００２９】
図７（ａ）および図７（ｃ）のように、ＭＯＳＦＥＴの端部の活性領域３６ｃは幅が広く、中央付近の活性領域３６ｄは幅が狭い。図７（ａ）は図７（ｃ）より活性領域３６ｄの長さが大きい。図７（ｂ）のように、活性領域３６ｄが長い場合、活性領域３６ｄの活性領域３６ｃ付近のシリコンが活性領域３６ｃにマイグレートすることがわかった。このため、活性領域３６ｄの活性領域３６ｃ付近は凹部３５ａとなり活性領域３６ｃは凸部３４ｃとなる。活性領域３６ｄの中央付近は凸部３４ｃよりは低い凸部３４ｄとなる。ゲート電極２６は凸部３４ｄに形成される。図７（ｄ）のように、活性領域３６ｄが短い場合、活性領域３６ｄのシリコンが活性領域３６ｃにマイグレートする。このため、活性領域３６ｄは凹部３５ｂとなり活性領域３６ｃは凸部３４ｃとなる。活性領域３６ｄの中央付近は凸部３４ｃよりは低い凸部３４ｄとなる。ゲート電極２６は凹部３５ｂに形成される。このように、図７（ｂ）と図７（ｄ）とでは、ゲート電極２６が形成される領域の高さが異なってしまう。
【００３０】
以上のように、第３の理由の場合は、素子分離絶縁膜１８と活性領域３６の半導体基板１０との高さの差が変動は、活性領域３６の形状に依存する。
【００３１】
以下、上記第１の理由から第３の理由に起因する活性領域３６と素子分離絶縁膜１８との段差を精度よく評価する実施例１に係る評価素子について説明する。
【００３２】
図８は、実施例１に係る評価素子の平面図である。半導体基板１０に複数のパターン５０が縦方向および横方向に配列して設けられている。複数のパターン５０が形成されている領域は、約５０μｍ×５０μｍである。この領域の大きさは、例えば横方向の大きさを１０μｍ〜１００μｍ、縦方向の大きさを１０μｍ〜１００μｍとすることができる。このように、複数のパターン５０を横方向および縦方向に配列させることにより、複数のパターン５０が配列されている領域のどの位置からでもＡＦＭ測定を開始できる。よって、簡単にＡＦＭ測定を開始できる。
【００３３】
図９は、実施例１に係る評価素子の一部を示す平面図である。図９を参照し、評価素子１００は、半導体基板１０にトレンチに埋め込まれた素子分離絶縁膜１８が形成されている。素子分離絶縁膜１８間の半導体基板１０に不純物を含む活性領域３６が形成されている。活性領域３６はパターン５０を形成している。パターン５０は、活性領域３６の幅が異なる複数の段差測定部５２ａ〜５２ｇを備えている。段差測定部５２ａ〜５２ｇにおけるそれぞれ活性領域３６の幅は幅Ｗ１〜Ｗ７である幅Ｗ１〜Ｗ７は、例えば０．１μｍ、０．１４μｍ、０．１８μｍ、０．２６μｍ、０．５μｍ、１．０μｍおよび３．０μｍである。
【００３４】
段差測定部５２ａ〜５２ｇには、それぞれゲート電極２６が設けられている。図８においては、活性領域３６の幅Ｗ１〜Ｗ７は、ゲート電極２６の延伸方向の幅であり、ゲート幅に相当する。活性領域３６幅は、ゲート電極２６の延伸方向に交差する方向の幅でもよい。また、活性領域３６幅は、ゲート電極２６の延伸方向に直交する方向の幅でもよい。段差測定部５２ａから５２ｇは、活性領域３６と素子分離絶縁膜１８との間の段差をＡＦＭ法を用いて測定するためのパターンである。領域５４はＡＦＭ装置の測定範囲を示している。
【００３５】
図１０はＡＦＭ装置のブロック図である。図１０のように、ステージ１０４上にウエハ１０２が配置されている。ウエハ１０２の表面には探針１０６の先端が配置されている。ウエハ１０２の表面に対して探針１０６に一定の力（例えば数ｎＮ）の接触力を加え、この接触力が一定になるように探針１０６のＺ方向（ウエハ１０２に垂直方向）を変化させる。Ｚ駆動部１１６は、カンチレバー１１５を介し探針１０６をＺ方向に駆動する。ＸＹ駆動部１１８は、カンチレバー１１５を介し探針１０６をＸ、Ｙ方向（ウエハの表面の方向）に駆動する。探針１０６の上面には鏡１０８が設けられている。レーザダイオード等の発光部１１２から出射した光が顕微鏡１１０を介し鏡１０８に照射される。鏡１０８で反射した光は顕微鏡１１０を介し受光部１１４に受光される。受光部１１４により、探針１０６のＺ方向の変化量が検出される。Ｚ制御部１２０は探針１０６のＺ方向の変化量をコンピュータ１２４に出力する。また、探針１０６のウエハ１０２への接触力が一定になるようにＺ駆動部１１６を制御する。ＸＹ制御部１２２はＸＹ駆動部１１８を制御し、探針１０６をＸＹ方向に駆動させる。また、ＸＹ制御部１２２は、ステージ１０４を、探針１０６の移動距離より大きくＸＹ方向に移動させる。また、ＸＹ制御部１２２は、ＸＹ方向の移動量をコンピュータ１２４に出力する。コンピュータ１２４は、探針１０６のＺ移動量、ＸＹ移動量に基づき、画像データを作成し、表示部１２６に出力する。
【００３６】
評価素子１００によれば、図９のように、活性領域３６の幅が異なる複数の段差測定部５２ａ〜５２ｇを備えている。これにより、前述の第２の理由および第３の理由に起因した半導体基板１０と素子分離絶縁膜１８との段差をＡＦＭ法を用い検出することができる。
【００３７】
また、図９のように、評価素子１００の複数の段差測定部５２ａ〜５２ｇは、一方向に配列して形成されている。これにより、ＡＦＭ装置で幅を測定する際に、簡単に段差測定部５２ａ〜５２ｇを見つけることができる。
【００３８】
さらに、図９のように、複数の段差測定部５２ａ〜５２ｇは、活性領域３６の幅の順番に配列して形成されている。これにより、ＡＦＭ装置で幅を測定する際に、活性領域３６の幅の順番に測定を行なうことができる。
【００３９】
さらに、図９のように、複数の段差測定部５２ａ〜５２ｇは、ＡＦＭ装置の測定範囲（領域５４）に全ての段差測定部５２ａ〜５２ｇが位置するように形成されている。これにより、１回のＡＦＭ測定ですべての段差測定を行なうことができる。
【００４０】
さらに、図９のように、パターン５０は段差測定部５２ａ〜５２ｇが配列する方向に交差する方向に複数設けられ、複数のパターンのうち隣接するパターン５０ａおよび５０ｂは、幅の配列の順番が逆である。これにより、どの箇所からＡＦＭ測定を行なっても、１回のＡＦＭ測定ですべての段差測定を行なうことができる。
【００４１】
さらに、図９のように、活性領域３６の半導体基板１０上にゲート電極に対応した電極５１が形成されている。これにより、ゲート寸法の活性領域３６の幅依存を測定することもできる。
【００４２】
図１１（ａ）から図１１（ｃ）は、実施例１に係る評価素子の測定例である。図１１（ａ）から図１１（ｃ）は、それぞれ活性領域３６の幅が３．０μｍ、１．０μmおよび０．１４μｍの段差測定部の幅方向のＡＦＭ測定結果（距離に対する高さ）を示している。横軸の目盛りの間隔は１μｍであり、縦軸の目盛りの間隔は５ｎｍである。ＡＦＭ測定は、ゲート絶縁膜を形成した直後に行っている。なお、このサンプルでは素子分離領域の素子分離絶縁膜１８は活性領域３６の半導体基板１０より低くなっている。
【００４３】
図１１（ａ）のように、活性領域３６の幅が３．０μｍの場合、活性領域３６の端部の半導体基板１０上面が、活性領域３６の中央６２付近より高く形成され、突起６０が形成されている。突起６０のピークは活性領域３６の端より約２００ｎｍ内側に形成されている。図１１（ｂ）のように、活性領域３６の幅が１．０μｍの場合、突起６０の間隔が狭くなる。図１１（ｃ）のように、活性領域３６の幅が０．１４μｍの場合、１つの突起６４が形成されている。この突起６０および６４は、図６（ａ）および図６（ｂ）を用い説明したように、シリコン原子のマイグレーションに起因するものである。
【００４４】
図１２は、各活性領域の幅に対する素子分離絶縁膜１８と活性領域３６との段差の高さを示す図である。活性領域３６の高さが素子分離絶縁膜１８より高い場合を正としている。図１２のように、活性領域３６の幅が０．２６μｍのときが活性領域３６の高さが最も高くなっている。図１２のような、素子分離絶縁膜１８と活性領域３６との段差の高さの活性領域３６の幅依存は、図４（ａ）から図４（ｂ）において説明した第２の理由と、図６（ａ）および図６（ｂ）を用いて説明した第３の理由との複合に起因するものである。すなわち、活性領域３６における半導体基板１０の側面の酸化に起因するものと、シリコン原子のマイグレーションに起因するものと、の複合によるものである。
【００４５】
図１３は、実施例１に係る評価素子の測定例であり、段差測定部の幅方向に直交する方向の距離と高さを示す図である。段差測定部の幅が０．１８μｍ、０．１４μｍおよび０．１０μｍの段差測定部を測定している。横軸の目盛りの間隔は１μｍであり、縦軸の目盛りの間隔は５ｎｍである。図１３の矢印のように、段差測定部の境界付近で活性領域３６の高さが低くなっている。つまり、幅の狭い活性領域幅の広い活性領域に近接する領域から幅の広い活性領域にシリコンがマイグレートしている。このように、図７（ａ）から図７（ｄ）で説明したように、活性領域３６と素子分離絶縁膜１８との段差は活性領域３６の形状に依存する。図１１（ａ）から図１２のように、シリコンのマイグレートに起因し、活性領域３６の高さがパターンにより依存することがわかった。
【００４６】
図１４（ａ）から図１４（ｃ）は、実施例１に係る評価素子の別の例を示す平面図であり、パターン５０を示している。図１４（ａ）から図１４（ｃ）のように、段差測定部の活性領域３６の幅Ｗ１１〜Ｗ１７、Ｗ２１〜Ｗ２７またはＷ３１〜Ｗ３７は、幅の大きさの順に配列していなくてもよい。
【００４７】
図１５（ａ）および図１５（ｂ）は、評価素子の配置例を示す図である。図１５（ａ）のように、シリコンウエハ７０に、縮小露光装置のショットに対応する複数のチップ７２が形成されている。図１５（ｂ）のように、１つのチップ７２内には複数のブロック７４が形成されている。ブロック７４の中の一つのブロック７４ａに複数の実施例１に係る評価素子１００が形成されている。複数の評価素子１００はそれぞれ異なる複数のＭＯＳＦＥＴの種類に対応し形成されている。これにより、ＭＯＳＦＥＴの種類に対応した素子分離絶縁膜１８と活性領域３６との段差を測定することができる。
【００４８】
図１６（ａ）から図１６（ｂ）は、評価素子の別の配置例を示す図である。図１６（ａ）のように、チップ７２には、製品集積回路７６が形成されている。製品集積回路７６と同じチップ７２に、複数の評価素子１００が形成されている。このように、評価素子１００は、製品集積回路７６が形成されたチップ７２に形成してもよい。このように、製品集積回路７６を含む半導体装置は、評価素子１００を備えてもよい。
【００４９】
図１６（ｂ）のように、チップ７２が配列している。チップ７２の間は、チップ７２を切断するためのスクライブライン７８である。図１６（ｃ）のように、評価素子１００はスクライブライン７８内に形成されてもよい。また、評価素子１００はパッドの下に形成されてもよい。
【００５０】
以上のように、複数の段差測定部は、チップ７２内またはスクライブライン７８内に形成することができる。
【実施例２】
【００５１】
実施例２は半導体装置の製造方法の例である。図１７は、実施例２に係る半導体装置の製造方法を示すフローチャートである。図４を参照し、図１（ａ）から図２（ｂ）と同様に、ゲート絶縁膜２４形成までの半導体装置の製造工程を行なう（ステップＳ１０）。これにより、活性領域３６の幅が異なる複数の段差測定部５２を含む評価素子１００が半導体基板１０に形成される。ＡＦＭ法を用い、複数の段差測定部５２の段差を測定する（ステップＳ１２）。これにより、所望の複数の活性領域３６の幅における活性領域３６と素子分離絶縁膜１８との間の段差を測定することができる。図２（ｃ）のように、ゲート絶縁膜２４上にポリシリコン層２７を形成する（ステップＳ１４）。ステップＳ１２の測定結果に基づき、ゲート電極の寸法を調整する（ステップＳ１６）。例えば、ステップＳ１２の測定結果に基づき、パターニングの際の露光量、ポリシリコン層２７をエッチングする際のエッチング条件、またはトリミングをおこなう場合トリミングのオーバエッチング量を決定する。図２（ｄ）から図３（ｃ）と同様に、ポリシリコン層２７上に反射防止膜２８およびフォトレジスト２９の塗布からの半導体装置の製造工程を行なう（ステップＳ１８）。
【００５２】
実施例２によれば、実施例１に係る評価素子を用い測定した段差測定部５２の段差に基づき、ゲート電極の寸法を調整する。これにより、所望の活性領域３６の幅のＭＯＳＦＥＴのゲート電極２６の寸法が所望となるように調整できる。
【００５３】
なお、実施例２では、活性領域３６の半導体基板１０と素子分離絶縁膜１８との間の段差をゲート絶縁膜２４を形成した後に測定しているが、ゲート絶縁膜２４形成前でもよい。しかしながら、ゲート絶縁膜２４形成の前処理である水素雰囲気の熱処理によりシリコンがマイグレートするため、この熱処理後にＡＦＭ測定を行なうことが好ましい。また、ポリシリコン層２７を形成した後では、段差がなだらかになり、パターン５０が確認し難いため、ポリシリコン層２７を形成する前にＡＦＭ測定を行なうことが好ましい。
【００５４】
実施例１および実施例２において、段差をＡＦＭ法を用い行なう例を説明したが、ＡＦＭ法以外のウエハ表面の段差を測定する方法を用い測定してもよい。微小なパターンの段差を測定するためＡＦＭ法を用いることが好ましい。
【００５５】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５６】
実施例１〜２を含む実施形態に関し、さらに以下の付記を開示する。
付記１：半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、前記活性領域と前記素子分離絶縁膜との間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部と、を具備することを特徴とする評価素子。
付記２：前記複数の段差測定部は、複数のＭＯＳＦＥＴの種類に対応し複数形成されていることを特徴とする付記１記載の評価素子。
付記３：前記複数の段差測定部は、一方向に配列して形成されていることを特徴とする付記１記載の評価素子。
付記４：前記複数の段差測定部は、前記活性領域の幅の大きさの順番に配列して形成されていることを特徴とする付記３記載の評価素子。
付記５：各々が前記活性領域の幅の順に配列して形成されている前記複数の段差測定部を含む複数のパターンを具備し、前記複数のパターンは、前記一方向に交差する方向に形成され、前記複数のパターンのうち隣接するパターンは、前記幅の配列の順番が逆であることを特徴とする付記４記載の評価素子。
付記６：前記複数の段差測定部は、前記段差を測定する装置の測定範囲に全ての段差測定部が位置するように形成されていることを特徴とする付記１から５のいずれか一項記載の評価素子。
付記７：前記活性領域の半導体基板上に形成されたゲート電極に対応した電極を具備することを特徴とする付記１から６のいずれか一項記載の評価素子。
付記８：前記複数の段差測定部は、チップ内またはスクライブラインに形成されていることを特徴とする付記１から７のいずれか一項記載の評価素子。
付記９：半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、前記活性領域と前記素子分離絶縁膜との間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部と、を具備することを特徴とする半導体装置。
付記１０：半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、の間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部を形成するステップと、前記複数の段差測定部の段差を測定するステップと、前記段差を測定するステップの測定結果に基づき、ゲート電極の寸法を調整するステップと、を含むことを特徴とする半導体装置の製造方法。
【符号の説明】
【００５７】
１０ 半導体基板
１６ トレンチ
１８ 素子分離絶縁膜
３６ 活性領域
３８ 素子分離領域
５０ パターン
５２ 段差測定部
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、
前記半導体基板に形成され不純物を含む活性領域と、
前記活性領域と前記素子分離絶縁膜との間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部と、
を具備することを特徴とする評価素子。
【請求項２】
前記複数の段差測定部は、複数のＭＯＳＦＥＴの種類に対応し複数形成されていることを特徴とする請求項１記載の評価素子。
【請求項３】
請求項１または２に記載の評価素子を具備することを特徴とする半導体装置。
【請求項４】
半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、の間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部を形成するステップと、
前記複数の段差測定部の段差を測定するステップと、
前記段差を測定するステップの測定結果に基づき、ゲート電極の寸法を調整するステップと、を含むことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、
前記半導体基板に形成され不純物を含む活性領域と、
前記活性領域と前記素子分離絶縁膜との間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部と、
を具備することを特徴とする評価素子。
【請求項２】
前記複数の段差測定部は、複数のＭＯＳＦＥＴの種類に対応し複数形成されていることを特徴とする請求項１記載の評価素子。
【請求項３】
請求項１または２に記載の評価素子を具備することを特徴とする半導体装置。
【請求項４】
半導体基板に形成されたトレンチに埋め込まれた素子分離絶縁膜と、前記半導体基板に形成され不純物を含む活性領域と、の間の段差を測定するための前記活性領域の幅が異なる複数の段差測定部を形成するステップと、
前記複数の段差測定部の段差を測定するステップと、
前記段差を測定するステップの測定結果に基づき、ゲート電極の寸法を調整するステップと、を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１０４７１８（Ｐ２０１２−１０４７１８Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１０−２５３１４１（Ｐ２０１０−２５３１４１）
【出願日】平成２２年１１月１１日（２０１０．１１．１１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２２年１１月１１日（２０１０．１１．１１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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