【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】基板の所望の領域上でアニーリングプロセスを実行するために使用される装置および方法を開示する。
【解決手段】１つの実施形態では、電磁エネルギのパルスはフラッシュランプまたはレーザ装置を使用して基板に送出される。パルスは約１ｎｓｅｃから約１０ｍｓｅｃの長さであってもよく、各パルスは基板材料を融解するのに必要なエネルギより少ないエネルギを有する。パルスの間隔は一般的に、各パルスにより与えられるエネルギを完全に放散させるのに十分な長である。このようにして、各パルスはマイクロアニーリング周期を終了する。パルスは１回で基板全体にまたは同時に基板の一部に送出されてもよい。 （もっと読む）

【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。 （もっと読む）

【課題】高耐圧でオン電圧を低くできる双方向素子および半導体装置を提供すること。
【解決手段】分割半導体領域にｐオフセット領域５とその表面に第１、第２ｎソース領域９、１０を形成することで、第１、第２ｎソース領域９、１０の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極７の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることができる。 （もっと読む）

【課題】高集積であり且つビット線を埋め込む必要のない３次元トランジスタを有する半導体記憶装置を提供する。
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。 （もっと読む）

【課題】３Ｄピラー型ＳＧＴを複数並列に接続する際に、配線層を設ける必要のない半導体装置を提供する。
【解決手段】３Ｄピラー型ＳＧＴの上部主電極領域が選択エピタキシャル成長半導体層を含み、少なくとも２つの隣接する３Ｄピラー型ＳＧＴを、各々の選択エピタキシャル成長半導体層を接触させて並列接続する。 （もっと読む）

【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。
【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。 （もっと読む）

【解決手段】ＧａＡｓを用いることができる基板（１）の上方にｎ層（３）が配置され、前記ｎ層上にｐ層（４）が配置される。前記ｐ層は、ゲート電極（１０）によって２つの別個の部分に分けられ、ソース及びドレインが形成されている。前記ゲート電極は、ゲート絶縁膜（６）によって半導体材料から絶縁されている。ソース／ドレインコンタクト（１１）が、前記ｐ層の前記２つの別個の部分に電気的に接続されている。 （もっと読む）

【課題】ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を
除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、
基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。この単結晶膜をＣＭＰで窒化膜１９の膜厚に規定し、この単結晶膜と絶縁膜からなる積層膜に、チャネルとなる任意の大きさの開口を形成する。この開口形成時にできた、単結晶膜の端面を酸化させることによりゲート酸化膜を形成する。 （もっと読む）

【課題】貼り合わせSOI基板を使用せずに容易な製造プロセスにより、微細で、高速且つ高性能なMIS電界効果トランジスタを提供する。
【解決手段】半導体基板1上に酸化膜2を介して、横方向エピタキシャル半導体層3が設けられ、素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。絶縁分離された横方向エピタキシャル半導体層3上に選択的に縦方向エピタキシャル半導体層7が設けられ、上部には高濃度ドレイン領域10及び低濃度ドレイン領域9が設けられ、下部には高濃度ソース領域8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられている。高濃度ドレイン領域10、高濃度ソース領域8及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている。 （もっと読む）

【課題】接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供する
【解決手段】基部１ａと複数のピラー部１Ａとを有するシリコン基板１と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、ゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備え、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されていることを特徴とする半導体装置１０。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】チャネルが上下方向に形成されるトランジスタアレイ内における各トランジスタの駆動電圧の伝達効率を増大させるための半導体素子及びその製造方法を提供すること。
【解決手段】本発明の半導体素子は、複数の柱パターンと、各々の前記柱パターンを囲むゲート絶縁膜と、各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜とを備え、該導電膜は、ゲート電極及び配線として機能することを含む。 （もっと読む）

【課題】異なるチャネル長のトランジスタを有し、設計の自由度が向上され、かつ、ゲート容量の増加を防止できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１に、第一の導電型の活性領域４１、４２を形成し、チャネル用シリコン柱４ｂ、４ｃを含む複数のシリコン柱４ａ〜４ｄを形成した後、第二の導電型の第一半導体領域７ａを形成する工程と、容量増加防止用絶縁膜１０を設けてゲート電位供給用シリコン柱４ａ、４ｄを形成する工程と、前記チャネル用シリコン柱４ｂ、４ｃの周囲にゲート絶縁膜１１を設ける工程と、ゲート電位供給用電極１２ｂとゲート電極１２ａを形成し、接続する工程と、第一層間絶縁膜１３を形成する工程と、前記チャネル用シリコン柱４ｂの高さを低くする工程と、第二の導電型の第二半導体領域７ｂを形成する工程と、を有する半導体装置１００の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】縦型絶縁ゲート型電界効果トランジスタのソースコンタクト抵抗を低減する。
【解決手段】半導体装置４０では、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａより深く、凹部３を有する第２のソース層２ｂが設けられる。凹部３上には、積層された第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂを貫通するようにゲート開口部が設けられる。側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｃ、チャネル部７、及びドレイン層８が積層埋設される。第３のソース層２ｃは、下部が第２のソース層２ｂと接するように、凹部３上及びゲート開口部に埋設される。第１の層間絶縁膜４ａと凹部３の間に突起状のゲート絶縁膜凸部６ａが設けられる。 （もっと読む）

【課題】縦型ＭＯＳトランジスタが密集するアレイ部において、設計自由度の高いゲート電極への電位供給手段を有した半導体装置を提供する。
【解決手段】第１の導電型のゲート電極（２）を共有した複数の角柱縦型ＭＯＳトランジスタを有する半導体装置であって、角柱縦型ＭＯＳトランジスタが第１の角柱（３，４，５）の周りに形成されたゲート絶縁膜（１８）を介して前記ゲート電極と対峙して成り、該ゲート電極への電位供給（６）を、前記第１の角柱と同時に形成され、かつ、ゲート電極の導電型と同じ第１の導電型であり、少なくとも一部分のゲート絶縁膜を除去した部分で前記ゲート電極に接している第２の柱（８）を介して行う。 （もっと読む）

【課題】ＳＴＩ領域で囲まれた部分のシリコン基板をエッチングすることによりシリコン柱を形成して、シリコン柱をゲート絶縁膜およびゲート電極で覆いチャネル部とし、チャネル部の上下にソース・ドレインとなる拡散層を有した縦型ＭＯＳトランジスタにおいて、ＳＴＩ絶縁膜側壁に残ったゲート電極材による寄生ＭＯＳ動作を解消する。
【解決手段】ＳＴＩ絶縁膜２の側壁に形成されるゲート電極材８に、該ゲート電極材の電位を制御する電極１４を形成する。 （もっと読む）

【課題】パワーデバイスの材料として適したIII族窒化物半導体結晶成長基板およびその製造方法、ならびに、そのIII族窒化物半導体結晶成長基板を用いて形成されるIII族窒化物半導体素子を提供すること。
【解決手段】この電界効果トランジスタは、積層界面がＧａＮ膜２の主面２Ａと斜めに交差するように、ＧａＮ膜２の主面２Ａ側から順に積層された、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８を備える窒化物半導体積層構造部５を備えている。また、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面は、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となっている。 （もっと読む）

【課題】トレンチ構造を有する半導体装置において、トレンチの終端コーナー部への電界集中を防ぎ、それによってデバイスの耐圧低下を防止すること。
【解決手段】交差する複数のトレンチ６３，６４のうち、最外周のトレンチ６４の幅はその内側のトレンチ６３の幅よりも狭いこと、また、最外周のトレンチ６４はその内側のトレンチ６３よりも浅いこと、それによって、トレンチ終端コーナー部におけるゲート酸化膜やゲート電極の特異点をなくし、トレンチ終端コーナー部への電界集中を緩和するか、またはなくし、トレンチ終端コーナー部での耐圧低下を防止する。 （もっと読む）

【課題】半導体装置において半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ること。
【解決手段】半導体基板１と、半導体基板１上に形成されたエピタキシャル層２と、半導体基板１とエピタキシャル層２との間に形成された埋め込み層３と、エピタキシャル層２表面から埋め込み層３に達する第１のトレンチ７と、第１のトレンチ７内に埋め込まれるとともに埋め込み層３と接続されたドレイン取出電極８ｂと、ドレイン取出電極８ｂを電極とした半導体素子と、エピタキシャル層２表面からその半導体素子を囲むように設けられた第２のトレンチ５とを備え、第２のトレンチ５内の少なくとも側壁を絶縁膜６ａで被覆した。 （もっと読む）