半導体装置
【課題】半導体装置において半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ること。
【解決手段】半導体基板１と、半導体基板１上に形成されたエピタキシャル層２と、半導体基板１とエピタキシャル層２との間に形成された埋め込み層３と、エピタキシャル層２表面から埋め込み層３に達する第１のトレンチ７と、第１のトレンチ７内に埋め込まれるとともに埋め込み層３と接続されたドレイン取出電極８ｂと、ドレイン取出電極８ｂを電極とした半導体素子と、エピタキシャル層２表面からその半導体素子を囲むように設けられた第２のトレンチ５とを備え、第２のトレンチ５内の少なくとも側壁を絶縁膜６ａで被覆した。
【解決手段】半導体基板１と、半導体基板１上に形成されたエピタキシャル層２と、半導体基板１とエピタキシャル層２との間に形成された埋め込み層３と、エピタキシャル層２表面から埋め込み層３に達する第１のトレンチ７と、第１のトレンチ７内に埋め込まれるとともに埋め込み層３と接続されたドレイン取出電極８ｂと、ドレイン取出電極８ｂを電極とした半導体素子と、エピタキシャル層２表面からその半導体素子を囲むように設けられた第２のトレンチ５とを備え、第２のトレンチ５内の少なくとも側壁を絶縁膜６ａで被覆した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体素子が複数併設された半導体装置において素子分離に有益な構造を有する半導体装置に関する。
【背景技術】
【０００２】
電子機器の小型化や低コスト化の進展に伴い、こうした電子機器に搭載される電力用トランジスタにおいてもその小型化が要求されている。特に、さらなる小型化が求められる携帯機器や家庭用機器などの電子機器にあっては、制御回路や複数の電力用トランジスタを同一半導体基板上に集積するための技術が必須とされている。こうした複数の半導体素子の集積化を容易とするトランジスタ構造の一つとして、例えば特許文献１に記載のトランジスタ構造が知られている。
【０００３】
図１７は、特許文献１に記載の縦型のＮチャネル型ＭＯＳトランジスタ３００の断面図を示したものである。図示の如く、Ｐ−型の単結晶シリコン基板３２上にはＮ−型のエピタキシャル層３３が形成されている。基板３２とエピタキシャル層３３との界面には、Ｎ＋型の拡散埋め込み層３４が、イオン注入及び熱処理によって拡散形成されている。このＭＯＳトランジスタ３００は、基板の深さ方向にトレンチ溝３９を形成し、埋め込み層３４と電気的に接続されるように多結晶ポリシリコンをトレンチ溝３９に埋め込むことによってドレイン取出電極４１が形成されている。エピタキシャル層３３表面に形成されたソース形成領域４５にゲート電極４８が埋め込まれており、同ゲート電極４８の側壁近傍の半導体基板側のＰ−型の拡散領域４４をチャネル領域としている。
【０００４】
上記のように形成された半導体素子は半導体基板上に複数併設される。各素子間は、半導体基板３２とエピタキシャル層３３との界面にイオン注入及び熱処理を施すことで拡散形成された第１の分離領域５０と、エピタキシャル層３３の表面からイオン注入及び熱処理を施すことで第１の分離領域に到達するように拡散形成された第２の分離領域５１とによって電気的に分断され、リーク電流による素子間パンチスルー現象が発生しないようにしている。
【特許文献１】特開２００３−３０３９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の構成をとるＮチャネルＭＯＳトランジスタ３００では、ゲート電極４８に電圧を印加し、ゲート電極４８の側壁近傍の半導体基板側のＰ−型の拡散領域４４にチャネル領域を形成させ駆動する。このＮチャネルＭＯＳトランジスタ３００ではキャリアが電子であり、この電子がソース領域４５からＰ−型の拡散領域４４、エピタキシャル層３３、埋め込み層３４、ドレイン取出電極４１を通過する。
【０００６】
上述のように電子が移動する際、つまりドレイン取出電極４１から埋め込み層３４を通じてソース領域４５へと電流が流れる際、この経路から外れるリーク電流が隣接する素子へ流れてしまうパンチスルー現象が発生する問題がある。この現象を抑制するために、ＭＯＳトランジスタ３００では素子間を電気的に分断する分離領域（第１の分離領域５０及び第２の分離領域５１）を形成している。この分離領域５０、５１は、素子耐圧の向上、つまり素子分離に要求される絶縁耐性の向上のために、横方向（半導体基板平面方向）の拡散幅を増大させなければならず、近年の半導体装置小型化の需要にそぐわない。
【０００７】
本発明は、こうした実情に鑑みてなされたものであり、その目的は、素子間の分離領域の幅を増大することなく好適に素子分離を達成することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
こうした目的を達成するため、本発明における半導体装置は、半導体基板と、半導体基板上に形成されたエピタキシャル層と、半導体基板とエピタキシャル層との間に形成された埋め込み層と、エピタキシャル層表面から埋め込み層に達する第１の溝と、第１の溝内に埋め込まれるとともに埋め込み層と接続された第１の導電体と、第１の導電体を電極とした半導体素子と、エピタキシャル層表面から半導体素子を囲むように設けられた第２の溝と、を備え、第２の溝内の少なくとも側壁が絶縁膜で被覆されたことをその要旨とする。
【０００９】
上記構造では、半導体装置において、半導体素子間の分離を、その内壁が絶縁膜で被覆された第２の溝によって達成している。これにより、キャリア濃度が低い絶縁材料によって構成される絶縁膜をもって素子分離を図るため、キャリア濃度が高いイオン注入した導電層によって構成される分離領域を用いるより、薄い膜厚で素子間の高い絶縁性を確保できる。このようにして素子間のリーク電流によるパンチスルー現象の発生を抑制し、好適に素子分離を図れるとともに分離領域の横方向の増大を抑制し、半導体素子の小型化を図ることができる。さらに、第２の溝の半導体横方向の幅を変えずに内壁に被覆された絶縁膜の膜厚を調節することによって素子分離の絶縁性能を向上させることができるため、素子耐圧の向上に対する素子サイズの増大を抑制することができる。
【００１０】
また、上記半導体装置において、第２の溝に第２の導電体を埋め込むことが望ましい。
【００１１】
第２の溝内の側壁を被覆する絶縁膜と、往々にしてシリコンを材料とする半導体基板及びエピタキシャル層とは熱膨張係数が異なるため、温度上昇時に膨張率の差によって両者間に応力が発生する。ここで上記構造をとることによって、温度上昇時の半導体基板−絶縁膜間及びエピタキシャル層−絶縁膜間の応力を、第２の溝に埋め込まれた第２の導電層が緩衝材になることによって好適に緩和し、半導体基板若しくはエピタキシャル層にクラック等の欠陥が発生することを好適に抑制することができる。
【００１２】
また、上記半導体装置において、第２の導電体に所定の電圧を印加することが望ましい。
【００１３】
第２の溝が半導体基板を完全に貫通していない場合、基板の少なくとも一部で素子分離されずに素子間が繋がっている部分が存在するため、第２の溝内の側壁に形成された絶縁膜で素子間を完全に分離することはできない。素子間で素子分離が施されない部分が存在する限り、この部分をパスとするリーク電流が発生する可能性がある。ここで第２の導電体に電圧を印加することによって、半導体基板全体を所定の電圧に固定することができる。電位固定された半導体基板内のキャリアの移動は抑制されるため、同基板内に素子分離が施されていない部分が存在する場合においても、この部分を介してリーク電流が発生することを抑制することができる。これにより半導体素子が形成される領域である、電位固定された半導体基板と第２の溝内を被覆する絶縁膜とで囲繞された領域に、電子が流入すること、若しくは同領域から電子が流出することが抑制される。よって上記構成にすることによりリーク電流による素子間ノイズをより好適に抑制し、ひいては好適な素子分離を達成することができる。
【００１４】
また、上記半導体装置において、第２の溝が前記エピタキシャル層を貫通し、第２の溝の先端部が半導体基板内部に達するとともに埋め込み層の底面よりも深くすることが望ましい。
【００１５】
このように構成することにより、基板深さ方向において、第２の溝が埋め込み層を完全に包み込むことができるため、埋め込み層から横方向へのリーク電流を好適に抑制し、このリーク電流によるパンチスルー現象の発生を好適に抑制することができる。
【００１６】
また、本発明における半導体装置の製造方法は、半導体基板の表面に不純物を導入して埋め込み層を形成した後、半導体基板上にエピタキシャル層を堆積する工程と、エピタキシャル層表面から埋め込み層に到達する第１の溝を形成するのと並行して、エピタキシャル層表面から素子が形成される領域を囲むように設けられる第２の溝を形成する工程と、第２の溝内の少なくとも側壁を絶縁膜で被覆する工程と、を具備することをその要旨とする。
【００１７】
前述のように従来の縦型ＭＯＳトランジスタの製造工程では、素子分離領域を形成するために半導体基板とエピタキシャル層との間にイオン注入および熱処理を施すことによって第１の分離領域を拡散形成する工程と、さらにエピタキシャル層の表面にイオン注入および熱処理を施して第１の分離領域に達するように拡散形成させた第２の分離領域を形成する工程が必要である。しかし、上記のように素子分離が第２の溝内の少なくとも側壁を被覆する絶縁膜によって達成できるため、上記第１の分離領域及び第２の分離領域を形成する際に必要なイオン注入及び熱拡散の製造工程を省略することができ、製造コストおよび時間の削減を実現できる。また、第１の溝及び第２の溝を同時に形成するため、分離領域を形成するための別工程を設ける必要が無く、製造コストおよび時間の削減を実現できる。
【００１８】
また、前述のようにイオン注入および熱拡散によって分離領域を作製する際、埋め込み層もこの熱処理によって拡散され、基板深さ方向の層厚が増大してしまう。このように埋め込み層の基板深さ方向の層厚が必要以上に増大してしまうと、埋め込み層上に形成されたエピタキシャル層の層厚が十分に確保されず、素子耐圧が劣化する問題がある。しかし上記半導体装置の製造プロセスでは、分離領域を作製する際、熱処理をする工程を必要としないため上記素子耐圧が劣化することを防止できる。
【００１９】
また、上記半導体装置の製造方法において、エピタキシャル層と半導体基板の界面に、埋め込み層とは逆導電型の分離領域を、埋め込み層を囲むように形成する工程をさらに備え、第２の溝が分離領域に達するようにしても良い。
【００２０】
溝の基板深さ方向の長さと基板平面方向の断面積は比例関係にある。例えば第２の溝を第１の溝よりも深く形成する場合、第２の溝の基板平面方向の断面積が第１の溝よりも増大する。ここで上記工程により、埋め込み層から基板平面方向へのリーク電流によるパンチスルー現象は、埋め込み層とは逆導電型の分離領域を形成することによって抑制される。第２の溝は、この分離領域に到達するように形成すればよい。このため、分離領域の基板深さ方向の長さ及び第２の溝の長さを調節することによって、この分離領域及び第２の溝の基板平面方向の断面積を調節することができる。よって、分離領域及び第２の溝の断面積が最小限になるように調節できるため、素子サイズの増大を抑制することができ、ひいては半導体装置の小型化を図ることができる。
【発明の効果】
【００２１】
本発明の半導体装置によれば、複数の半導体素子が集積された半導体装置にあって、半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
以下、本発明にかかる半導体装置を具体化した第１の実施形態について、図１〜図１２を参照して説明する。
【００２３】
はじめに、図１を参照して、本実施形態にかかる半導体装置の構造について詳述する。図１は、縦型のＮチャネル型ＭＯＳトランジスタ１００の断面図を示したものである。
【００２４】
Ｐ−型の単結晶シリコン基板１上には、例えば、比抵抗２．０Ω ｃｍ、厚さ３．０〜７．０μｍのＮ−型のエピタキシャル層２が形成されている。基板１とエピタキシャル層２との間には、その境界面に挟まれるようにＮ＋型の埋め込み層３が形成されている。埋め込む層３を囲繞するとともにエピタキシャル層２を貫通し、基板１の内部まで達している第２のトレンチ５によって島領域が形成されている。本実施形態では、一つの島領域のみを図示しているが、その他複数の島領域が基板平面方向に複数形成され、それらの島領域に同様に縦型のＮチャネル型のＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ、ＮＰＮ型のバイポーラトランジスタ等が形成されている。第２のトレンチ５内の側壁には、第２のトレンチ５―エピタキシャル層２間および第２のトレンチ５―基板１間を絶縁するシリコン酸化膜６ａが被覆されている。第２のトレンチ５内底部のシリコン酸化膜６ａは除去され、第２のトレンチ５内には、例えば、不純物が導入された多結晶シリコン８ａが充填されている。
【００２５】
エピタキシャル層２の表面から埋め込み層３に達するように第１のトレンチ７が形成されている。第１のトレンチ７内の側面には、第１のトレンチ７―エピタキシャル層２間を絶縁するシリコン酸化膜６ｂが被覆されている。第１のトレンチ７内底部のシリコン酸化膜６ｂは除去され、第１のトレンチ７内には、例えば、タングステン８ｂが充填されている。第１のトレンチ７内に充填されたタングステン８ｂと埋め込み層３は電気的に接続されている。
【００２６】
エピタキシャル層２の表面には、ゲート電極９、チャネル領域１１、及びソース領域１０が形成されている。具体的には、チャネル領域１１となるＰ−型の拡散領域に、ソース領域１０となるＮ＋型の拡散領域が二重拡散により形成され、エピタキシャル層２表面側からそこにゲート電極９形成用の第３のトレンチ１２が等間隔で複数形成されている。この第３のトレンチ１２は、上述したチャネル領域１１およびソース領域１０を貫通し、埋め込み層３には到達しない深さで形成されている。そして、第３のトレンチ１２内は第１のトレンチ内７とは相違し、第３のトレンチ１２内の略全面にシリコン酸化膜６ｃが被覆されている。このシリコン酸化膜６ｃを介して第３のトレンチ１２内に、例えば、ポリシリコンが充填されている。尚、上記ポリシリコンにはＮ型の不純物、例えば、リン（Ｐ）が導入されている。このポリシリコンはゲート電極９として、シリコン酸化膜６ｃはゲート酸化膜として用いられる。
【００２７】
エピタキシャル層２表面には絶縁層１３が形成されている。この絶縁層１３内にはコンタクトプラグ１４ａ及び１４ｂが埋め込まれ、絶縁層１３の上にはドレイン電極１５ａ及びソース電極１５ｂが、例えば、タングステン又はアルミニウム（Ａｌ）により形成されている。第１のトレンチ７内に充填されているタングステン８ｂ（ドレイン取出電極８ｂ）及びソース領域１０は、それぞれこのコンタクトプラグ１４ａ及び１４ｂを介してドレイン電極１５ａ及びソース電極１５ｂに電気的に接続されている。
【００２８】
次に、縦型のＮチャネル型ＭＯＳトランジスタ１００の動作について説明する。
【００２９】
上述の如く、Ｎチャネル型ＭＯＳトランジスタ１００は、第１のトレンチ７内のタングステン８ｂ及びＮ＋型の埋め込み層３がドレイン取出領域として用いられる。Ｎ＋型の埋め込み層３の上部領域に位置するエピタキシャル層２がドリフト領域として、Ｐ−型の拡散領域がチャネル領域１１として、Ｎ＋型の拡散領域がソース領域１０として用いられる。第１のトレンチ７内のタングステン８ｂには基板１と反対面から、つまり、素子表面からドレイン電極１５ａが接続されている。第３のトレンチ１２内のポリシリコンはゲート電極９として用いられている。ソース領域１０は、コンタクトプラグ１４ｂを介して素子表面からソース電極１５ｂと接続されている。
【００３０】
ドレイン電極１５ａおよびソース電極１５ｂにそれぞれドレイン電極１５ａの方が高電位となるように電圧が印加された状態で、ゲート電極１２にある一定の電圧を印加する。そのことで、電流はドレイン電極１５ａからソース電極１５ｂへと流れる。
【００３１】
次に、図２〜図１２を参照して、縦型のＮチャネル型ＭＯＳトランジスタ１００の製造方法について、以下に説明する。
【００３２】
工程１（図２参照） Ｐ−型の単結晶シリコン基板１を準備し、この基板１の表面を熱酸化して全面に０．３〜０．５μｍ程度のシリコン酸化膜４を形成する。その後、フォトリソグラフィおよびウェットエッチングを通じて、シリコン酸化膜４の図中の破線にて示す領域（後述する埋め込み層３の形成領域上のシリコン酸化膜４）のみを除去する。具体的には、まず、基板１上に形成されたシリコン酸化膜４の上面に感光性樹脂（フォトレジスト）として、例えばポジ型レジストを塗布する。続いて、上記破線にて示す領域上のみが開口されたフォトマスクを上記ポジ型レジストの表面に載置するとともに、シリコン酸化膜４の上方からこのフォトマスクを通じて紫外線やエキシマレーザー光線を照射して、同フォトマスクのパターンを上記ポジ型レジストに転写する。その後、現像を行ってシリコン酸化膜４の上面にレジストパターンを形成する。さらに、シリコン酸化膜４の上方から上記レジストパターンを介してエッチング液を吹き付けることにより、いわゆるウェットエッチングを行う。これにより、シリコン酸化膜４のうち、図中の破線に示す領域のみが除去される。
【００３３】
工程２（図３参照） 図中の矢印にて示す方向からアンチモン（Ｓｂ）を含むＮ型不純物拡散剤を、上記工程１においてシリコン酸化膜４が除去された領域にスピン塗布した後、１２５０℃程度の熱処理を施すことにより、Ｎ＋型の埋め込み層３を形成する。なお、このＮ＋型の埋め込み層３の抵抗の値は、熱処理の温度と時間によって決定される。
【００３４】
工程３（図４参照） シリコン酸化膜４を全て除去し、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、基板１に、ランプ加熱によって例えば１０００℃程度の高温を与えると共に反応管内に二酸化シランガス（ＳｉＨ２Ｃｌ２）とホスフィンガス（ＰＨ３）を導入する。これにより、基板１上に、例えば、比抵抗２．０Ω ｃｍ以上、厚さ３．０〜７．０μｍ程度のＮ−型のエピタキシャル層２を成長させる。ここで上記ランプ加熱によって、Ｎ＋型の埋め込み層３は基板１上に形成されたエピタキシャル層２へも熱拡散し、図中に示すように基板１とエピタキシャル層２の界面に形成された埋め込み層３が完成する。
【００３５】
工程４（図５参照） エピタキシャル層２の上表面に、フォトリソグラフィおよびエッチングを通じて、幅０．５μｍ、深さ１μｍ程度の第３のトレンチ１２を形成する。その後、エピタキシャル層２の上面に熱酸化を施して１５０Å程度のゲート絶縁膜６ｃを形成する。
【００３６】
工程５（図６参照） 第３のトレンチ１２の内部に２０００Å程度のポリシリコンを堆積し、オキシ塩化リン（ＰＯＣＬ３）等を用いた熱処理によってポリシリコンへ燐（Ｐ）のドーピングを行う。その後、エッチバックを行ってゲート電極９を形成した後、ゲート電極９の上面を熱酸化し、ゲート電極９の上面にシリコン酸化膜６ｄを形成する。
【００３７】
工程６（図７参照） 上記工程４及び工程５において形成したシリコン酸化膜６ｃ及び６ｄ上にフォトリソグラフィ技術を通じてチャネル領域１１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２で上記選択マスクを通じてシリコン酸化膜６ｃ及び６ｄの上方からエピタキシャル層２へイオン注入及び拡散し、Ｐ−型の拡散領域であるチャネル領域１１を形成する。その後、フォトレジストを除去する。
【００３８】
次にフォトリソグラフィ技術によりソース領域１０を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２で上記選択マスクを通じてシリコン酸化膜６ｃ及び６ｄの上方からエピタキシャル層２へイオン注入及び拡散し、Ｎ＋型の拡散領域であるソース領域１０を形成する。その後、フォトレジストを除去する。以上の工程により、チャネル領域１１内にソース領域１０が拡散形成された二重拡散構造が完成する。
【００３９】
工程７（図８参照） シリコン酸化膜６ｃ及び６ｄ表面の略全面にシリコン窒化膜３５を堆積する。そして、フォトリソグラフィ技術を通じて、第１のトレンチ７及び第２のトレンチ５を形成する部分に開口部が設けられるように選択的にシリコン窒化膜３５を除去する。ここで、例えば第１のトレンチ７用の開口部の幅Ｗ１は１μｍ程度、第２のトレンチ５用の開口部の幅Ｗ２は３μｍ程度を有するようにシリコン窒化膜３５を除去する。そして、フッ素ガスを用いたドライエッチングを通じて第１のトレンチ７及び第２のトレンチ５を同時形成する。この時、第１のトレンチ７は幅１μｍ、深さ３μｍ程度で埋め込み層３に到達するように形成され、第２のトレンチ５は幅３μｍ、深さ５μｍ程度で埋め込み層３を囲繞するとともに埋め込み層３の底面よりも深く形成される。このように第２のトレンチ５用の選択マスクの開口部の幅Ｗ２を第１のトレンチ７用の選択マスクの開口部の幅Ｗ１よりも広くすることにより、第２のトレンチ５が第１のトレンチ７よりも深く形成される。特に本実施形態では、第２のトレンチ５用の選択マスクの開口部の幅Ｗ２を調節することによって、埋め込み層３の底面よりも第２のトレンチの先端部が深くなるように形成される。
【００４０】
工程８（図９参照） 工程７で用いたシリコン窒化膜３５を利用して、第１のトレンチ７及び第２のトレンチ５の内壁を含めシリコン酸化膜（ＳｉＯ２）を堆積する。その後、シリコン窒化膜３５をマスクとしてドライエッチングを施し、第１のトレンチ７及び第２のトレンチ５の底面に形成されたシリコン酸化膜を除去し、第１のトレンチ７内の側壁を被覆する絶縁膜６ｂ、及び第２のトレンチ５内の側壁を被覆する絶縁膜６ａを形成する。その後、シリコン窒化膜３５を除去する。
【００４１】
工程９（図１０参照） 第１のトレンチ７内及び第２のトレンチ５内にそれぞれ多結晶シリコンを堆積するとともにエッチバックを行い、ドレイン取出電極８ｂ及び分離トレンチ取出電極８ａを形成する。この時、多結晶シリコンにＮ型の不純物、例えば燐（Ｐ）を導入する。
【００４２】
工程１０（図１１参照） エピタキシャル層２の上方から全面に絶縁層１３として例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。その後、フォトリソグラフィを通じて外部電極形成用のコンタクトホールを形成し、これらコンタクトホールにタングステン（Ｗ）を堆積させるとともにエッチバックを行い、コンタクトプラグ１４ａ及び１４ｂを形成する。コンタクトプラグ１４ａ及び１４ｂは、それぞれドレイン取出電極８ｂ及びソース領域１０に電気的に接続されている。
【００４３】
工程１１（図１参照） 絶縁層１３上にスパッタ法を用いてトータル膜厚５０００Å程度のＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮの積層膜を堆積する。その後、フォトリソグラフィおよびエッチングを施すことによって、上記コンタクトプラグ１４ａ及び１４ｂにそれぞれ電気的に接続される金属配線、ドレイン電極１５ａ及びソース電極１５ｂをそれぞれ形成する。このドレイン電極１５ａ及びソース電極１５ｂはアルミニウム（Ａｌ）等を材料としている。以上の各工程を経ることによって、本実施形態にかかる縦型のＮチャネル型ＭＯＳトランジスタ１００が完成する。
【００４４】
また、工程１０において、図１２に示す如く、分離トレンチ取出電極８ａに電気的に接続されるコンタクトプラグ１４ｃを新たに設けても良い。このように構成することによって、コンタクトプラグ１４ｃの上に、同コンタクトプラグ１４ｃを介して分離トレンチ取出電極８ａと電気的に接続される分離トレンチ電極１５ｃを形成することができる。
【００４５】
なお、本実施形態において、Ｐ−型の単結晶シリコン基板１は本発明の「半導体基板」、エピタキシャル層２は本発明の「エピタキシャル層」、埋め込み層３は本発明の「埋め込み層」、第１のトレンチ７は本発明の「第１の溝」、不純物を導入した多結晶シリコン８ｂは本発明の「第１の導電体」、第２のトレンチ５は本発明の「第２の溝」、絶縁膜６ａは本発明の「絶縁膜」、不純物が導入された多結晶シリコン８ａは本発明の「第２の導電体」の、それぞれ一例である。
【００４６】
以上説明したように、本実施形態にかかる半導体装置によれば、以下のような効果を得ることができる。
【００４７】
（１）半導体素子間の分離を第２のトレンチ５内の側壁を被覆する絶縁膜６ａによって達成している。このように構成することによって、キャリア濃度が低い絶縁材料によって構成される絶縁膜６ａをもって素子分離を図るため、キャリア濃度が高いイオン注入した導電層によって構成される分離領域を用いるより、薄い膜厚で素子間の高い絶縁性を確保できる。このようにして素子間のリーク電流によるパンチスルーの発生を抑制し、好適に素子分離を図れるとともに分離領域の横方向の増大を抑制し、半導体素子の小型化を図ることができる。さらに、第２のトレンチ５の半導体基板平面方向の幅を変えずに内壁を被覆する絶縁膜６ａの膜厚を調節することによって素子分離の絶縁性能を向上させることができるため、素子耐圧の向上に対する素子サイズの増大を抑制することができる。
【００４８】
（２）第２のトレンチ５に分離トレンチ取出電極８ａを埋め込むようにした。第２のトレンチ５内の側壁を被覆する絶縁膜６ａと、シリコン（Ｓｉ）を材料とする半導体基板１及びエピタキシャル層２とは熱膨張係数が大幅に異なる。ここで上記構造をとることによって、温度上昇時に熱膨張率が異なるために発生する半導体基板１−絶縁膜６ａ間の応力及びエピタキシャル層２−絶縁膜６ａ間の応力を、第２のトレンチ５内に埋め込まれた分離トレンチ取出電極８ａが緩衝材になることによって好適に緩和し、エピタキシャル層２若しくは半導体基板１にクラック等の欠陥が発生することを好適に抑制することができる。
【００４９】
（３）図１２に示すように、分離トレンチ取出電極８ａ上にコンタクトプラグ１４ｃを形成し、さらにこのコンタクトプラグ１４ｃの上にドレイン電極１５ａやソース電極１５ｂと同様に分離トレンチ電極１５ｃを形成し、分離トレンチ取出電極８ａとコンタクトプラグ１４ｃと分離トレンチ電極１５ｃが電気的に接続されるようにした。このように構成することによって、分離トレンチ電極１５ｃに電圧を印加すると、コンタクトプラグ１４ｃ及び分離トレンチ取出電極８ａを介して電気的に接続されている半導体基板１全体を分離トレンチ電極１５ｃに印加した電圧に固定することができる。電位固定された半導体基板１内のキャリアの移動は抑制されるため、同基板１内に素子分離が施されていない部分が存在する場合においても、この部分を介してリーク電流が発生することを抑制することができる。これにより半導体素子が形成される領域である、電位固定された基板１と第２のトレンチ５内を被覆する絶縁膜６ａとで囲繞された領域に、電子が流入すること、若しくは同領域から電子が流出することが抑制される。よって上記構成にすることによりリーク電流による素子間ノイズをより好適に抑制し、ひいては好適な素子分離を達成することができる。
【００５０】
（４）第２のトレンチ５がエピタキシャル層２を貫通し、第２のトレンチ５の先端部が半導体基板１内部に達するとともに埋め込み層３の底面よりも深くなっている。このように構成することにより、基板深さ方向において、第２のトレンチ５が埋め込み層３を完全に包み込むことができるため、埋め込み層３から基板平面方向へのリーク電流を好適に抑制し、このリーク電流によるパンチスルー現象の発生を好適に抑制することができる。
【００５１】
（５）上記半導体装置の製造プロセスにおいて、素子分離が第２のトレンチ５内を被覆する絶縁膜６ａによって達成できるため、従来のＭＯＳトランジスタの素子分離領域形成に必要なイオン注入及び熱拡散の製造工程を省略することができ、製造コストおよび時間の削減を実現できる。また、第１のトレンチ７及び第２のトレンチ５を同時に形成するため、分離領域を形成するための別工程を設ける必要が無く、製造コストおよび時間の削減を実現できる。
【００５２】
また、従来のＭＯＳトランジスタでは、イオン注入および熱拡散によって分離領域を作製する際、埋め込み層３もこの熱処理によって拡散され、基板深さ方向の層厚が増大してしまう。このように埋め込み層３の基板深さ方向の層厚が必要以上に増大してしまうと、ゲート電極９−埋め込み層３間、チャネル領域１１−埋め込み層３間のエピタキシャル層２の層厚が十分に確保されず、素子耐圧が劣化する問題がある。しかし上記半導体装置の製造プロセスでは、分離領域を作製する際、熱処理をする工程を必要としないため上記素子耐圧が劣化することを防止できる。
【００５３】
（第２の実施の形態）
次に、本発明にかかる半導体装置を具体化した第２の実施の形態について説明する。本実施形態にかかる半導体装置も、その基本的な構造は先の第１の実施形態の半導体装置に準じたものとなっている。ただし、本実施形態にかかる半導体装置では、第２のトレンチ２５及び分離領域１６によって素子分離を図っている。こうした半導体装置について、図１３〜図１６を参照しつつ説明する。なお、先の第１の実施形態と同様あるいはそれに準じた構造については、同一符合を付すと共にその詳細な説明を割愛する。
【００５４】
はじめに、図１３を参照して、本実施形態にかかる半導体装置の構造について詳述する。図１３は、縦型のＮチャネル型ＭＯＳトランジスタ２００の断面図を示したものである。
【００５５】
図示の如く、半導体基板１とエピタキシャル層２との界面に埋め込む層３を囲繞するように、イオン注入及び熱拡散を通じてＰ＋型の分離領域１６が形成されている。上記分離領域１６と、エピタキシャル層２の表面から分離領域１６に達する第２のトレンチ２５とによって島領域が形成されている。
【００５６】
次に、図１４〜図１６を参照して、縦型のＮチャネル型ＭＯＳトランジスタ２００の製造方法について、以下に説明する。尚、以下の説明では、先の第１の実施形態と同様の工程については詳細な説明を割愛し、同第１の実施形態とは異なる工程についてのみ説明する。
【００５７】
工程１２（図１４参照） 第１の実施形態における工程２の後に、シリコン酸化膜４を全て除去し、フォトリソグラフィを通じて埋め込み層３の上面を被覆するマスクを形成する。そして、同図に示すように、矢印の方向から半導体基板１の上面にボロン（Ｂ）をイオン注入するとともに、熱処理による活性化を行う。これにより、上記埋め込み層３を囲繞する素子分離領域１６を形成する。
【００５８】
工程１３（図１５参照） 基板１上に、例えば、比抵抗２．０Ω ｃｍ以上、厚さ３．０〜７．０μｍ程度のエピタキシャル層２を成長させる。このとき、エピタキシャル成長装置のランプ加熱によって、Ｎ＋型の埋め込み層３及びＰ＋型の分離領域１６は基板１上に形成されたエピタキシャル層２へも熱拡散し、図中に示すように基板１とエピタキシャル層２の界面に形成された埋め込み層３及び分離領域１６が完成する。
【００５９】
工程１４（図１６参照） 第１の実施形態における工程６の後、シリコン酸化膜６ｃ及び６ｄ表面の略全面にシリコン窒化膜（図示せず）を堆積する。そして、フォトリソグラフィ技術を通じて、第１のトレンチ７及び第２のトレンチ２５を形成する部分に開口部が設けられるように選択的に上記シリコン窒化膜を除去する。ここで、例えば第１のトレンチ７用の開口部及び第２のトレンチ５用の開口部が幅０．５μｍ程度有するように上記シリコン窒化膜を除去する。そして、ウェットエッチングを通じて第１のトレンチ７及び第２のトレンチ５を同時形成する。この時、第１のトレンチ７は幅０．５μｍ、深さ２μｍ程度で埋め込み層３に到達するように形成し、第２のトレンチ５は幅０．５μｍ、深さ２μｍ程度で分離領域１６に到達するように形成する。
【００６０】
なお、本実施形態において、Ｐ＋型の分離領域１６は本発明の「分離領域」の一例である。
【００６１】
以上説明したように、本実施形態にかかる半導体装置によれば、以下のような効果を得ることができる。
【００６２】
（６）トレンチの基板深さ方向の長さと基板平面方向の断面積は比例関係にある。例えば第２のトレンチ２５を第１のトレンチ７よりも深く形成する場合、第２のトレンチ２５の基板平面方向の断面積が第１のトレンチ７よりも増大する。ここで上記工程により、埋め込み層３から基板平面方向へのリーク電流によるパンチスルー現象は、埋め込み層３とは逆導電型の分離領域１６を形成することによって抑制される。第２のトレンチ２５は、この分離領域１６に到達するように形成すればよい。そして、分離領域１６は熱処理により基板深さ方向に拡散形成することができる。このため、分離領域１６の基板深さ方向の長さ及び第２のトレンチ２５の長さを調節することによって、この分離領域１６及び第２のトレンチ２５の基板平面方向の断面積を調節することができる。よって、分離領域１６及び第２のトレンチ２５の断面積が最小限になるように調節できるため、素子サイズの増大を抑制することができ、ひいては半導体装置の小型化を図ることができる。
【００６３】
（その他の実施の形態）
こうした半導体装置は、上記各実施形態として示した構造に限らず、同実施形態を適宜変更した例えば次のような形態として実施することもできる。
【００６４】
（ａ）上記各実施形態においては、本発明の「第1の導電体」の材料として半導体材料との親和性が高いポリシリコンを用いたが、電気抵抗のより低いタングステン、アルミニウム、タングステンシリサイド等を採用してもよい。
【００６５】
（ｂ）上記各実施形態では、本発明の「埋め込み層」を、不純物拡散層であるＮ型埋め込み層３として具体化した。こうした埋め込み層は、導電性の材料によって形成されればよく、上述の不純物拡散層に限定されるものではない。例えば、Ｐ型シリコン基板１の内部に、タングステン、アルミニウム、チタン等の金属の層を埋込形成することによって上記埋め込み層を具体化するようにしてもよい。
【００６６】
（ｃ）上記各実施形態にかかる半導体装置では、エピタキシャル層にゲート電極９を形成する工程の後に、ソース領域１０及びチャネル領域１１を形成する工程を実行しているが、エピタキシャル層５にソース領域１０およびチャネル領域１１を形成する工程の後にゲート電極９を形成する工程を実行しても、上記実施形態と同様の効果を得ることができる。
【００６７】
（ｄ）本実施形態において、ドレイン取出電極８ｂ及び分離トレンチ電極８ａがエッチバック法を用いて形成されたが、例えばＣＭＰ法、若しくはフォトリソグラフィ及びエッチングを用いて上記取出電極を形成しても良い。
【００６８】
（ｅ）本実施形態において、本発明の「第１の導電体」をドレイン取出電極部とし、チャネル領域１１内に形成されるＮ＋型の拡散領域をソース領域１０としたが、本発明の「第１の導電体」をソース取出電極部とし、上記Ｎ＋型の拡散領域をドレイン領域として用いてもよい。
【００６９】
（ｆ）上述した本実施の形態では、第２のトレンチ５に囲繞された一つの島領域を示し、その島領域に縦型のＮチャネル型ＭＯＳトランジスタが形成される場合について述べたが、基板平面方向に続くその他の島領域においても同様に縦型のＮチャネル型ＭＯＳトランジスタが複数形成され、ＮＰＮバイポーラトランジスタ等が形成されていてもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態に係る半導体装置の断面図。
【図２】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図３】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図４】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図５】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図６】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図７】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図８】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図９】同実施形態に係る半導体装置の製造工程における同半導体装置の断面構造を模式的に示す図。
【図１０】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１１】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１２】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１３】本発明の第２実施形態に係る半導体装置の断面図。
【図１４】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１５】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１６】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１７】従来例の縦型のＮチャネル型ＭＯＳトランジスタ３００の断面図。
【符号の説明】
【００７１】
１…半導体基板
２…エピタキシャル層
３…埋め込み層
５、２５…第２のトレンチ
６…絶縁膜
７…第１のトレンチ
８…取出電極
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体素子が複数併設された半導体装置において素子分離に有益な構造を有する半導体装置に関する。
【背景技術】
【０００２】
電子機器の小型化や低コスト化の進展に伴い、こうした電子機器に搭載される電力用トランジスタにおいてもその小型化が要求されている。特に、さらなる小型化が求められる携帯機器や家庭用機器などの電子機器にあっては、制御回路や複数の電力用トランジスタを同一半導体基板上に集積するための技術が必須とされている。こうした複数の半導体素子の集積化を容易とするトランジスタ構造の一つとして、例えば特許文献１に記載のトランジスタ構造が知られている。
【０００３】
図１７は、特許文献１に記載の縦型のＮチャネル型ＭＯＳトランジスタ３００の断面図を示したものである。図示の如く、Ｐ−型の単結晶シリコン基板３２上にはＮ−型のエピタキシャル層３３が形成されている。基板３２とエピタキシャル層３３との界面には、Ｎ＋型の拡散埋め込み層３４が、イオン注入及び熱処理によって拡散形成されている。このＭＯＳトランジスタ３００は、基板の深さ方向にトレンチ溝３９を形成し、埋め込み層３４と電気的に接続されるように多結晶ポリシリコンをトレンチ溝３９に埋め込むことによってドレイン取出電極４１が形成されている。エピタキシャル層３３表面に形成されたソース形成領域４５にゲート電極４８が埋め込まれており、同ゲート電極４８の側壁近傍の半導体基板側のＰ−型の拡散領域４４をチャネル領域としている。
【０００４】
上記のように形成された半導体素子は半導体基板上に複数併設される。各素子間は、半導体基板３２とエピタキシャル層３３との界面にイオン注入及び熱処理を施すことで拡散形成された第１の分離領域５０と、エピタキシャル層３３の表面からイオン注入及び熱処理を施すことで第１の分離領域に到達するように拡散形成された第２の分離領域５１とによって電気的に分断され、リーク電流による素子間パンチスルー現象が発生しないようにしている。
【特許文献１】特開２００３−３０３９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の構成をとるＮチャネルＭＯＳトランジスタ３００では、ゲート電極４８に電圧を印加し、ゲート電極４８の側壁近傍の半導体基板側のＰ−型の拡散領域４４にチャネル領域を形成させ駆動する。このＮチャネルＭＯＳトランジスタ３００ではキャリアが電子であり、この電子がソース領域４５からＰ−型の拡散領域４４、エピタキシャル層３３、埋め込み層３４、ドレイン取出電極４１を通過する。
【０００６】
上述のように電子が移動する際、つまりドレイン取出電極４１から埋め込み層３４を通じてソース領域４５へと電流が流れる際、この経路から外れるリーク電流が隣接する素子へ流れてしまうパンチスルー現象が発生する問題がある。この現象を抑制するために、ＭＯＳトランジスタ３００では素子間を電気的に分断する分離領域（第１の分離領域５０及び第２の分離領域５１）を形成している。この分離領域５０、５１は、素子耐圧の向上、つまり素子分離に要求される絶縁耐性の向上のために、横方向（半導体基板平面方向）の拡散幅を増大させなければならず、近年の半導体装置小型化の需要にそぐわない。
【０００７】
本発明は、こうした実情に鑑みてなされたものであり、その目的は、素子間の分離領域の幅を増大することなく好適に素子分離を達成することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
こうした目的を達成するため、本発明における半導体装置は、半導体基板と、半導体基板上に形成されたエピタキシャル層と、半導体基板とエピタキシャル層との間に形成された埋め込み層と、エピタキシャル層表面から埋め込み層に達する第１の溝と、第１の溝内に埋め込まれるとともに埋め込み層と接続された第１の導電体と、第１の導電体を電極とした半導体素子と、エピタキシャル層表面から半導体素子を囲むように設けられた第２の溝と、を備え、第２の溝内の少なくとも側壁が絶縁膜で被覆されたことをその要旨とする。
【０００９】
上記構造では、半導体装置において、半導体素子間の分離を、その内壁が絶縁膜で被覆された第２の溝によって達成している。これにより、キャリア濃度が低い絶縁材料によって構成される絶縁膜をもって素子分離を図るため、キャリア濃度が高いイオン注入した導電層によって構成される分離領域を用いるより、薄い膜厚で素子間の高い絶縁性を確保できる。このようにして素子間のリーク電流によるパンチスルー現象の発生を抑制し、好適に素子分離を図れるとともに分離領域の横方向の増大を抑制し、半導体素子の小型化を図ることができる。さらに、第２の溝の半導体横方向の幅を変えずに内壁に被覆された絶縁膜の膜厚を調節することによって素子分離の絶縁性能を向上させることができるため、素子耐圧の向上に対する素子サイズの増大を抑制することができる。
【００１０】
また、上記半導体装置において、第２の溝に第２の導電体を埋め込むことが望ましい。
【００１１】
第２の溝内の側壁を被覆する絶縁膜と、往々にしてシリコンを材料とする半導体基板及びエピタキシャル層とは熱膨張係数が異なるため、温度上昇時に膨張率の差によって両者間に応力が発生する。ここで上記構造をとることによって、温度上昇時の半導体基板−絶縁膜間及びエピタキシャル層−絶縁膜間の応力を、第２の溝に埋め込まれた第２の導電層が緩衝材になることによって好適に緩和し、半導体基板若しくはエピタキシャル層にクラック等の欠陥が発生することを好適に抑制することができる。
【００１２】
また、上記半導体装置において、第２の導電体に所定の電圧を印加することが望ましい。
【００１３】
第２の溝が半導体基板を完全に貫通していない場合、基板の少なくとも一部で素子分離されずに素子間が繋がっている部分が存在するため、第２の溝内の側壁に形成された絶縁膜で素子間を完全に分離することはできない。素子間で素子分離が施されない部分が存在する限り、この部分をパスとするリーク電流が発生する可能性がある。ここで第２の導電体に電圧を印加することによって、半導体基板全体を所定の電圧に固定することができる。電位固定された半導体基板内のキャリアの移動は抑制されるため、同基板内に素子分離が施されていない部分が存在する場合においても、この部分を介してリーク電流が発生することを抑制することができる。これにより半導体素子が形成される領域である、電位固定された半導体基板と第２の溝内を被覆する絶縁膜とで囲繞された領域に、電子が流入すること、若しくは同領域から電子が流出することが抑制される。よって上記構成にすることによりリーク電流による素子間ノイズをより好適に抑制し、ひいては好適な素子分離を達成することができる。
【００１４】
また、上記半導体装置において、第２の溝が前記エピタキシャル層を貫通し、第２の溝の先端部が半導体基板内部に達するとともに埋め込み層の底面よりも深くすることが望ましい。
【００１５】
このように構成することにより、基板深さ方向において、第２の溝が埋め込み層を完全に包み込むことができるため、埋め込み層から横方向へのリーク電流を好適に抑制し、このリーク電流によるパンチスルー現象の発生を好適に抑制することができる。
【００１６】
また、本発明における半導体装置の製造方法は、半導体基板の表面に不純物を導入して埋め込み層を形成した後、半導体基板上にエピタキシャル層を堆積する工程と、エピタキシャル層表面から埋め込み層に到達する第１の溝を形成するのと並行して、エピタキシャル層表面から素子が形成される領域を囲むように設けられる第２の溝を形成する工程と、第２の溝内の少なくとも側壁を絶縁膜で被覆する工程と、を具備することをその要旨とする。
【００１７】
前述のように従来の縦型ＭＯＳトランジスタの製造工程では、素子分離領域を形成するために半導体基板とエピタキシャル層との間にイオン注入および熱処理を施すことによって第１の分離領域を拡散形成する工程と、さらにエピタキシャル層の表面にイオン注入および熱処理を施して第１の分離領域に達するように拡散形成させた第２の分離領域を形成する工程が必要である。しかし、上記のように素子分離が第２の溝内の少なくとも側壁を被覆する絶縁膜によって達成できるため、上記第１の分離領域及び第２の分離領域を形成する際に必要なイオン注入及び熱拡散の製造工程を省略することができ、製造コストおよび時間の削減を実現できる。また、第１の溝及び第２の溝を同時に形成するため、分離領域を形成するための別工程を設ける必要が無く、製造コストおよび時間の削減を実現できる。
【００１８】
また、前述のようにイオン注入および熱拡散によって分離領域を作製する際、埋め込み層もこの熱処理によって拡散され、基板深さ方向の層厚が増大してしまう。このように埋め込み層の基板深さ方向の層厚が必要以上に増大してしまうと、埋め込み層上に形成されたエピタキシャル層の層厚が十分に確保されず、素子耐圧が劣化する問題がある。しかし上記半導体装置の製造プロセスでは、分離領域を作製する際、熱処理をする工程を必要としないため上記素子耐圧が劣化することを防止できる。
【００１９】
また、上記半導体装置の製造方法において、エピタキシャル層と半導体基板の界面に、埋め込み層とは逆導電型の分離領域を、埋め込み層を囲むように形成する工程をさらに備え、第２の溝が分離領域に達するようにしても良い。
【００２０】
溝の基板深さ方向の長さと基板平面方向の断面積は比例関係にある。例えば第２の溝を第１の溝よりも深く形成する場合、第２の溝の基板平面方向の断面積が第１の溝よりも増大する。ここで上記工程により、埋め込み層から基板平面方向へのリーク電流によるパンチスルー現象は、埋め込み層とは逆導電型の分離領域を形成することによって抑制される。第２の溝は、この分離領域に到達するように形成すればよい。このため、分離領域の基板深さ方向の長さ及び第２の溝の長さを調節することによって、この分離領域及び第２の溝の基板平面方向の断面積を調節することができる。よって、分離領域及び第２の溝の断面積が最小限になるように調節できるため、素子サイズの増大を抑制することができ、ひいては半導体装置の小型化を図ることができる。
【発明の効果】
【００２１】
本発明の半導体装置によれば、複数の半導体素子が集積された半導体装置にあって、半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
以下、本発明にかかる半導体装置を具体化した第１の実施形態について、図１〜図１２を参照して説明する。
【００２３】
はじめに、図１を参照して、本実施形態にかかる半導体装置の構造について詳述する。図１は、縦型のＮチャネル型ＭＯＳトランジスタ１００の断面図を示したものである。
【００２４】
Ｐ−型の単結晶シリコン基板１上には、例えば、比抵抗２．０Ω ｃｍ、厚さ３．０〜７．０μｍのＮ−型のエピタキシャル層２が形成されている。基板１とエピタキシャル層２との間には、その境界面に挟まれるようにＮ＋型の埋め込み層３が形成されている。埋め込む層３を囲繞するとともにエピタキシャル層２を貫通し、基板１の内部まで達している第２のトレンチ５によって島領域が形成されている。本実施形態では、一つの島領域のみを図示しているが、その他複数の島領域が基板平面方向に複数形成され、それらの島領域に同様に縦型のＮチャネル型のＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ、ＮＰＮ型のバイポーラトランジスタ等が形成されている。第２のトレンチ５内の側壁には、第２のトレンチ５―エピタキシャル層２間および第２のトレンチ５―基板１間を絶縁するシリコン酸化膜６ａが被覆されている。第２のトレンチ５内底部のシリコン酸化膜６ａは除去され、第２のトレンチ５内には、例えば、不純物が導入された多結晶シリコン８ａが充填されている。
【００２５】
エピタキシャル層２の表面から埋め込み層３に達するように第１のトレンチ７が形成されている。第１のトレンチ７内の側面には、第１のトレンチ７―エピタキシャル層２間を絶縁するシリコン酸化膜６ｂが被覆されている。第１のトレンチ７内底部のシリコン酸化膜６ｂは除去され、第１のトレンチ７内には、例えば、タングステン８ｂが充填されている。第１のトレンチ７内に充填されたタングステン８ｂと埋め込み層３は電気的に接続されている。
【００２６】
エピタキシャル層２の表面には、ゲート電極９、チャネル領域１１、及びソース領域１０が形成されている。具体的には、チャネル領域１１となるＰ−型の拡散領域に、ソース領域１０となるＮ＋型の拡散領域が二重拡散により形成され、エピタキシャル層２表面側からそこにゲート電極９形成用の第３のトレンチ１２が等間隔で複数形成されている。この第３のトレンチ１２は、上述したチャネル領域１１およびソース領域１０を貫通し、埋め込み層３には到達しない深さで形成されている。そして、第３のトレンチ１２内は第１のトレンチ内７とは相違し、第３のトレンチ１２内の略全面にシリコン酸化膜６ｃが被覆されている。このシリコン酸化膜６ｃを介して第３のトレンチ１２内に、例えば、ポリシリコンが充填されている。尚、上記ポリシリコンにはＮ型の不純物、例えば、リン（Ｐ）が導入されている。このポリシリコンはゲート電極９として、シリコン酸化膜６ｃはゲート酸化膜として用いられる。
【００２７】
エピタキシャル層２表面には絶縁層１３が形成されている。この絶縁層１３内にはコンタクトプラグ１４ａ及び１４ｂが埋め込まれ、絶縁層１３の上にはドレイン電極１５ａ及びソース電極１５ｂが、例えば、タングステン又はアルミニウム（Ａｌ）により形成されている。第１のトレンチ７内に充填されているタングステン８ｂ（ドレイン取出電極８ｂ）及びソース領域１０は、それぞれこのコンタクトプラグ１４ａ及び１４ｂを介してドレイン電極１５ａ及びソース電極１５ｂに電気的に接続されている。
【００２８】
次に、縦型のＮチャネル型ＭＯＳトランジスタ１００の動作について説明する。
【００２９】
上述の如く、Ｎチャネル型ＭＯＳトランジスタ１００は、第１のトレンチ７内のタングステン８ｂ及びＮ＋型の埋め込み層３がドレイン取出領域として用いられる。Ｎ＋型の埋め込み層３の上部領域に位置するエピタキシャル層２がドリフト領域として、Ｐ−型の拡散領域がチャネル領域１１として、Ｎ＋型の拡散領域がソース領域１０として用いられる。第１のトレンチ７内のタングステン８ｂには基板１と反対面から、つまり、素子表面からドレイン電極１５ａが接続されている。第３のトレンチ１２内のポリシリコンはゲート電極９として用いられている。ソース領域１０は、コンタクトプラグ１４ｂを介して素子表面からソース電極１５ｂと接続されている。
【００３０】
ドレイン電極１５ａおよびソース電極１５ｂにそれぞれドレイン電極１５ａの方が高電位となるように電圧が印加された状態で、ゲート電極１２にある一定の電圧を印加する。そのことで、電流はドレイン電極１５ａからソース電極１５ｂへと流れる。
【００３１】
次に、図２〜図１２を参照して、縦型のＮチャネル型ＭＯＳトランジスタ１００の製造方法について、以下に説明する。
【００３２】
工程１（図２参照） Ｐ−型の単結晶シリコン基板１を準備し、この基板１の表面を熱酸化して全面に０．３〜０．５μｍ程度のシリコン酸化膜４を形成する。その後、フォトリソグラフィおよびウェットエッチングを通じて、シリコン酸化膜４の図中の破線にて示す領域（後述する埋め込み層３の形成領域上のシリコン酸化膜４）のみを除去する。具体的には、まず、基板１上に形成されたシリコン酸化膜４の上面に感光性樹脂（フォトレジスト）として、例えばポジ型レジストを塗布する。続いて、上記破線にて示す領域上のみが開口されたフォトマスクを上記ポジ型レジストの表面に載置するとともに、シリコン酸化膜４の上方からこのフォトマスクを通じて紫外線やエキシマレーザー光線を照射して、同フォトマスクのパターンを上記ポジ型レジストに転写する。その後、現像を行ってシリコン酸化膜４の上面にレジストパターンを形成する。さらに、シリコン酸化膜４の上方から上記レジストパターンを介してエッチング液を吹き付けることにより、いわゆるウェットエッチングを行う。これにより、シリコン酸化膜４のうち、図中の破線に示す領域のみが除去される。
【００３３】
工程２（図３参照） 図中の矢印にて示す方向からアンチモン（Ｓｂ）を含むＮ型不純物拡散剤を、上記工程１においてシリコン酸化膜４が除去された領域にスピン塗布した後、１２５０℃程度の熱処理を施すことにより、Ｎ＋型の埋め込み層３を形成する。なお、このＮ＋型の埋め込み層３の抵抗の値は、熱処理の温度と時間によって決定される。
【００３４】
工程３（図４参照） シリコン酸化膜４を全て除去し、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、基板１に、ランプ加熱によって例えば１０００℃程度の高温を与えると共に反応管内に二酸化シランガス（ＳｉＨ２Ｃｌ２）とホスフィンガス（ＰＨ３）を導入する。これにより、基板１上に、例えば、比抵抗２．０Ω ｃｍ以上、厚さ３．０〜７．０μｍ程度のＮ−型のエピタキシャル層２を成長させる。ここで上記ランプ加熱によって、Ｎ＋型の埋め込み層３は基板１上に形成されたエピタキシャル層２へも熱拡散し、図中に示すように基板１とエピタキシャル層２の界面に形成された埋め込み層３が完成する。
【００３５】
工程４（図５参照） エピタキシャル層２の上表面に、フォトリソグラフィおよびエッチングを通じて、幅０．５μｍ、深さ１μｍ程度の第３のトレンチ１２を形成する。その後、エピタキシャル層２の上面に熱酸化を施して１５０Å程度のゲート絶縁膜６ｃを形成する。
【００３６】
工程５（図６参照） 第３のトレンチ１２の内部に２０００Å程度のポリシリコンを堆積し、オキシ塩化リン（ＰＯＣＬ３）等を用いた熱処理によってポリシリコンへ燐（Ｐ）のドーピングを行う。その後、エッチバックを行ってゲート電極９を形成した後、ゲート電極９の上面を熱酸化し、ゲート電極９の上面にシリコン酸化膜６ｄを形成する。
【００３７】
工程６（図７参照） 上記工程４及び工程５において形成したシリコン酸化膜６ｃ及び６ｄ上にフォトリソグラフィ技術を通じてチャネル領域１１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１００ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２で上記選択マスクを通じてシリコン酸化膜６ｃ及び６ｄの上方からエピタキシャル層２へイオン注入及び拡散し、Ｐ−型の拡散領域であるチャネル領域１１を形成する。その後、フォトレジストを除去する。
【００３８】
次にフォトリソグラフィ技術によりソース領域１０を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２で上記選択マスクを通じてシリコン酸化膜６ｃ及び６ｄの上方からエピタキシャル層２へイオン注入及び拡散し、Ｎ＋型の拡散領域であるソース領域１０を形成する。その後、フォトレジストを除去する。以上の工程により、チャネル領域１１内にソース領域１０が拡散形成された二重拡散構造が完成する。
【００３９】
工程７（図８参照） シリコン酸化膜６ｃ及び６ｄ表面の略全面にシリコン窒化膜３５を堆積する。そして、フォトリソグラフィ技術を通じて、第１のトレンチ７及び第２のトレンチ５を形成する部分に開口部が設けられるように選択的にシリコン窒化膜３５を除去する。ここで、例えば第１のトレンチ７用の開口部の幅Ｗ１は１μｍ程度、第２のトレンチ５用の開口部の幅Ｗ２は３μｍ程度を有するようにシリコン窒化膜３５を除去する。そして、フッ素ガスを用いたドライエッチングを通じて第１のトレンチ７及び第２のトレンチ５を同時形成する。この時、第１のトレンチ７は幅１μｍ、深さ３μｍ程度で埋め込み層３に到達するように形成され、第２のトレンチ５は幅３μｍ、深さ５μｍ程度で埋め込み層３を囲繞するとともに埋め込み層３の底面よりも深く形成される。このように第２のトレンチ５用の選択マスクの開口部の幅Ｗ２を第１のトレンチ７用の選択マスクの開口部の幅Ｗ１よりも広くすることにより、第２のトレンチ５が第１のトレンチ７よりも深く形成される。特に本実施形態では、第２のトレンチ５用の選択マスクの開口部の幅Ｗ２を調節することによって、埋め込み層３の底面よりも第２のトレンチの先端部が深くなるように形成される。
【００４０】
工程８（図９参照） 工程７で用いたシリコン窒化膜３５を利用して、第１のトレンチ７及び第２のトレンチ５の内壁を含めシリコン酸化膜（ＳｉＯ２）を堆積する。その後、シリコン窒化膜３５をマスクとしてドライエッチングを施し、第１のトレンチ７及び第２のトレンチ５の底面に形成されたシリコン酸化膜を除去し、第１のトレンチ７内の側壁を被覆する絶縁膜６ｂ、及び第２のトレンチ５内の側壁を被覆する絶縁膜６ａを形成する。その後、シリコン窒化膜３５を除去する。
【００４１】
工程９（図１０参照） 第１のトレンチ７内及び第２のトレンチ５内にそれぞれ多結晶シリコンを堆積するとともにエッチバックを行い、ドレイン取出電極８ｂ及び分離トレンチ取出電極８ａを形成する。この時、多結晶シリコンにＮ型の不純物、例えば燐（Ｐ）を導入する。
【００４２】
工程１０（図１１参照） エピタキシャル層２の上方から全面に絶縁層１３として例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。その後、フォトリソグラフィを通じて外部電極形成用のコンタクトホールを形成し、これらコンタクトホールにタングステン（Ｗ）を堆積させるとともにエッチバックを行い、コンタクトプラグ１４ａ及び１４ｂを形成する。コンタクトプラグ１４ａ及び１４ｂは、それぞれドレイン取出電極８ｂ及びソース領域１０に電気的に接続されている。
【００４３】
工程１１（図１参照） 絶縁層１３上にスパッタ法を用いてトータル膜厚５０００Å程度のＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮの積層膜を堆積する。その後、フォトリソグラフィおよびエッチングを施すことによって、上記コンタクトプラグ１４ａ及び１４ｂにそれぞれ電気的に接続される金属配線、ドレイン電極１５ａ及びソース電極１５ｂをそれぞれ形成する。このドレイン電極１５ａ及びソース電極１５ｂはアルミニウム（Ａｌ）等を材料としている。以上の各工程を経ることによって、本実施形態にかかる縦型のＮチャネル型ＭＯＳトランジスタ１００が完成する。
【００４４】
また、工程１０において、図１２に示す如く、分離トレンチ取出電極８ａに電気的に接続されるコンタクトプラグ１４ｃを新たに設けても良い。このように構成することによって、コンタクトプラグ１４ｃの上に、同コンタクトプラグ１４ｃを介して分離トレンチ取出電極８ａと電気的に接続される分離トレンチ電極１５ｃを形成することができる。
【００４５】
なお、本実施形態において、Ｐ−型の単結晶シリコン基板１は本発明の「半導体基板」、エピタキシャル層２は本発明の「エピタキシャル層」、埋め込み層３は本発明の「埋め込み層」、第１のトレンチ７は本発明の「第１の溝」、不純物を導入した多結晶シリコン８ｂは本発明の「第１の導電体」、第２のトレンチ５は本発明の「第２の溝」、絶縁膜６ａは本発明の「絶縁膜」、不純物が導入された多結晶シリコン８ａは本発明の「第２の導電体」の、それぞれ一例である。
【００４６】
以上説明したように、本実施形態にかかる半導体装置によれば、以下のような効果を得ることができる。
【００４７】
（１）半導体素子間の分離を第２のトレンチ５内の側壁を被覆する絶縁膜６ａによって達成している。このように構成することによって、キャリア濃度が低い絶縁材料によって構成される絶縁膜６ａをもって素子分離を図るため、キャリア濃度が高いイオン注入した導電層によって構成される分離領域を用いるより、薄い膜厚で素子間の高い絶縁性を確保できる。このようにして素子間のリーク電流によるパンチスルーの発生を抑制し、好適に素子分離を図れるとともに分離領域の横方向の増大を抑制し、半導体素子の小型化を図ることができる。さらに、第２のトレンチ５の半導体基板平面方向の幅を変えずに内壁を被覆する絶縁膜６ａの膜厚を調節することによって素子分離の絶縁性能を向上させることができるため、素子耐圧の向上に対する素子サイズの増大を抑制することができる。
【００４８】
（２）第２のトレンチ５に分離トレンチ取出電極８ａを埋め込むようにした。第２のトレンチ５内の側壁を被覆する絶縁膜６ａと、シリコン（Ｓｉ）を材料とする半導体基板１及びエピタキシャル層２とは熱膨張係数が大幅に異なる。ここで上記構造をとることによって、温度上昇時に熱膨張率が異なるために発生する半導体基板１−絶縁膜６ａ間の応力及びエピタキシャル層２−絶縁膜６ａ間の応力を、第２のトレンチ５内に埋め込まれた分離トレンチ取出電極８ａが緩衝材になることによって好適に緩和し、エピタキシャル層２若しくは半導体基板１にクラック等の欠陥が発生することを好適に抑制することができる。
【００４９】
（３）図１２に示すように、分離トレンチ取出電極８ａ上にコンタクトプラグ１４ｃを形成し、さらにこのコンタクトプラグ１４ｃの上にドレイン電極１５ａやソース電極１５ｂと同様に分離トレンチ電極１５ｃを形成し、分離トレンチ取出電極８ａとコンタクトプラグ１４ｃと分離トレンチ電極１５ｃが電気的に接続されるようにした。このように構成することによって、分離トレンチ電極１５ｃに電圧を印加すると、コンタクトプラグ１４ｃ及び分離トレンチ取出電極８ａを介して電気的に接続されている半導体基板１全体を分離トレンチ電極１５ｃに印加した電圧に固定することができる。電位固定された半導体基板１内のキャリアの移動は抑制されるため、同基板１内に素子分離が施されていない部分が存在する場合においても、この部分を介してリーク電流が発生することを抑制することができる。これにより半導体素子が形成される領域である、電位固定された基板１と第２のトレンチ５内を被覆する絶縁膜６ａとで囲繞された領域に、電子が流入すること、若しくは同領域から電子が流出することが抑制される。よって上記構成にすることによりリーク電流による素子間ノイズをより好適に抑制し、ひいては好適な素子分離を達成することができる。
【００５０】
（４）第２のトレンチ５がエピタキシャル層２を貫通し、第２のトレンチ５の先端部が半導体基板１内部に達するとともに埋め込み層３の底面よりも深くなっている。このように構成することにより、基板深さ方向において、第２のトレンチ５が埋め込み層３を完全に包み込むことができるため、埋め込み層３から基板平面方向へのリーク電流を好適に抑制し、このリーク電流によるパンチスルー現象の発生を好適に抑制することができる。
【００５１】
（５）上記半導体装置の製造プロセスにおいて、素子分離が第２のトレンチ５内を被覆する絶縁膜６ａによって達成できるため、従来のＭＯＳトランジスタの素子分離領域形成に必要なイオン注入及び熱拡散の製造工程を省略することができ、製造コストおよび時間の削減を実現できる。また、第１のトレンチ７及び第２のトレンチ５を同時に形成するため、分離領域を形成するための別工程を設ける必要が無く、製造コストおよび時間の削減を実現できる。
【００５２】
また、従来のＭＯＳトランジスタでは、イオン注入および熱拡散によって分離領域を作製する際、埋め込み層３もこの熱処理によって拡散され、基板深さ方向の層厚が増大してしまう。このように埋め込み層３の基板深さ方向の層厚が必要以上に増大してしまうと、ゲート電極９−埋め込み層３間、チャネル領域１１−埋め込み層３間のエピタキシャル層２の層厚が十分に確保されず、素子耐圧が劣化する問題がある。しかし上記半導体装置の製造プロセスでは、分離領域を作製する際、熱処理をする工程を必要としないため上記素子耐圧が劣化することを防止できる。
【００５３】
（第２の実施の形態）
次に、本発明にかかる半導体装置を具体化した第２の実施の形態について説明する。本実施形態にかかる半導体装置も、その基本的な構造は先の第１の実施形態の半導体装置に準じたものとなっている。ただし、本実施形態にかかる半導体装置では、第２のトレンチ２５及び分離領域１６によって素子分離を図っている。こうした半導体装置について、図１３〜図１６を参照しつつ説明する。なお、先の第１の実施形態と同様あるいはそれに準じた構造については、同一符合を付すと共にその詳細な説明を割愛する。
【００５４】
はじめに、図１３を参照して、本実施形態にかかる半導体装置の構造について詳述する。図１３は、縦型のＮチャネル型ＭＯＳトランジスタ２００の断面図を示したものである。
【００５５】
図示の如く、半導体基板１とエピタキシャル層２との界面に埋め込む層３を囲繞するように、イオン注入及び熱拡散を通じてＰ＋型の分離領域１６が形成されている。上記分離領域１６と、エピタキシャル層２の表面から分離領域１６に達する第２のトレンチ２５とによって島領域が形成されている。
【００５６】
次に、図１４〜図１６を参照して、縦型のＮチャネル型ＭＯＳトランジスタ２００の製造方法について、以下に説明する。尚、以下の説明では、先の第１の実施形態と同様の工程については詳細な説明を割愛し、同第１の実施形態とは異なる工程についてのみ説明する。
【００５７】
工程１２（図１４参照） 第１の実施形態における工程２の後に、シリコン酸化膜４を全て除去し、フォトリソグラフィを通じて埋め込み層３の上面を被覆するマスクを形成する。そして、同図に示すように、矢印の方向から半導体基板１の上面にボロン（Ｂ）をイオン注入するとともに、熱処理による活性化を行う。これにより、上記埋め込み層３を囲繞する素子分離領域１６を形成する。
【００５８】
工程１３（図１５参照） 基板１上に、例えば、比抵抗２．０Ω ｃｍ以上、厚さ３．０〜７．０μｍ程度のエピタキシャル層２を成長させる。このとき、エピタキシャル成長装置のランプ加熱によって、Ｎ＋型の埋め込み層３及びＰ＋型の分離領域１６は基板１上に形成されたエピタキシャル層２へも熱拡散し、図中に示すように基板１とエピタキシャル層２の界面に形成された埋め込み層３及び分離領域１６が完成する。
【００５９】
工程１４（図１６参照） 第１の実施形態における工程６の後、シリコン酸化膜６ｃ及び６ｄ表面の略全面にシリコン窒化膜（図示せず）を堆積する。そして、フォトリソグラフィ技術を通じて、第１のトレンチ７及び第２のトレンチ２５を形成する部分に開口部が設けられるように選択的に上記シリコン窒化膜を除去する。ここで、例えば第１のトレンチ７用の開口部及び第２のトレンチ５用の開口部が幅０．５μｍ程度有するように上記シリコン窒化膜を除去する。そして、ウェットエッチングを通じて第１のトレンチ７及び第２のトレンチ５を同時形成する。この時、第１のトレンチ７は幅０．５μｍ、深さ２μｍ程度で埋め込み層３に到達するように形成し、第２のトレンチ５は幅０．５μｍ、深さ２μｍ程度で分離領域１６に到達するように形成する。
【００６０】
なお、本実施形態において、Ｐ＋型の分離領域１６は本発明の「分離領域」の一例である。
【００６１】
以上説明したように、本実施形態にかかる半導体装置によれば、以下のような効果を得ることができる。
【００６２】
（６）トレンチの基板深さ方向の長さと基板平面方向の断面積は比例関係にある。例えば第２のトレンチ２５を第１のトレンチ７よりも深く形成する場合、第２のトレンチ２５の基板平面方向の断面積が第１のトレンチ７よりも増大する。ここで上記工程により、埋め込み層３から基板平面方向へのリーク電流によるパンチスルー現象は、埋め込み層３とは逆導電型の分離領域１６を形成することによって抑制される。第２のトレンチ２５は、この分離領域１６に到達するように形成すればよい。そして、分離領域１６は熱処理により基板深さ方向に拡散形成することができる。このため、分離領域１６の基板深さ方向の長さ及び第２のトレンチ２５の長さを調節することによって、この分離領域１６及び第２のトレンチ２５の基板平面方向の断面積を調節することができる。よって、分離領域１６及び第２のトレンチ２５の断面積が最小限になるように調節できるため、素子サイズの増大を抑制することができ、ひいては半導体装置の小型化を図ることができる。
【００６３】
（その他の実施の形態）
こうした半導体装置は、上記各実施形態として示した構造に限らず、同実施形態を適宜変更した例えば次のような形態として実施することもできる。
【００６４】
（ａ）上記各実施形態においては、本発明の「第1の導電体」の材料として半導体材料との親和性が高いポリシリコンを用いたが、電気抵抗のより低いタングステン、アルミニウム、タングステンシリサイド等を採用してもよい。
【００６５】
（ｂ）上記各実施形態では、本発明の「埋め込み層」を、不純物拡散層であるＮ型埋め込み層３として具体化した。こうした埋め込み層は、導電性の材料によって形成されればよく、上述の不純物拡散層に限定されるものではない。例えば、Ｐ型シリコン基板１の内部に、タングステン、アルミニウム、チタン等の金属の層を埋込形成することによって上記埋め込み層を具体化するようにしてもよい。
【００６６】
（ｃ）上記各実施形態にかかる半導体装置では、エピタキシャル層にゲート電極９を形成する工程の後に、ソース領域１０及びチャネル領域１１を形成する工程を実行しているが、エピタキシャル層５にソース領域１０およびチャネル領域１１を形成する工程の後にゲート電極９を形成する工程を実行しても、上記実施形態と同様の効果を得ることができる。
【００６７】
（ｄ）本実施形態において、ドレイン取出電極８ｂ及び分離トレンチ電極８ａがエッチバック法を用いて形成されたが、例えばＣＭＰ法、若しくはフォトリソグラフィ及びエッチングを用いて上記取出電極を形成しても良い。
【００６８】
（ｅ）本実施形態において、本発明の「第１の導電体」をドレイン取出電極部とし、チャネル領域１１内に形成されるＮ＋型の拡散領域をソース領域１０としたが、本発明の「第１の導電体」をソース取出電極部とし、上記Ｎ＋型の拡散領域をドレイン領域として用いてもよい。
【００６９】
（ｆ）上述した本実施の形態では、第２のトレンチ５に囲繞された一つの島領域を示し、その島領域に縦型のＮチャネル型ＭＯＳトランジスタが形成される場合について述べたが、基板平面方向に続くその他の島領域においても同様に縦型のＮチャネル型ＭＯＳトランジスタが複数形成され、ＮＰＮバイポーラトランジスタ等が形成されていてもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態に係る半導体装置の断面図。
【図２】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図３】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図４】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図５】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図６】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図７】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図８】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図９】同実施形態に係る半導体装置の製造工程における同半導体装置の断面構造を模式的に示す図。
【図１０】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１１】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１２】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１３】本発明の第２実施形態に係る半導体装置の断面図。
【図１４】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１５】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１６】同実施形態に係る半導体装置の製造工程における同半導体装置の断面図。
【図１７】従来例の縦型のＮチャネル型ＭＯＳトランジスタ３００の断面図。
【符号の説明】
【００７１】
１…半導体基板
２…エピタキシャル層
３…埋め込み層
５、２５…第２のトレンチ
６…絶縁膜
７…第１のトレンチ
８…取出電極
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたエピタキシャル層と、
前記半導体基板と前記エピタキシャル層との間に形成された埋め込み層と、
前記エピタキシャル層表面から前記埋め込み層に達する第１の溝と、
前記第１の溝内に埋め込まれるとともに前記埋め込み層と接続された第１の導電体と、
前記第１の導電体を電極とした半導体素子と、
前記エピタキシャル層表面から前記半導体素子を囲むように設けられた第２の溝と、を備え、
前記第２の溝内の少なくとも側壁が絶縁膜で被覆されたことを特徴とする半導体装置。
【請求項２】
前記第２の溝に第２の導電体が埋め込まれたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の導電体に所定の電圧が印加されたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の溝が前記エピタキシャル層を貫通し、前記第２の溝の先端部が前記半導体基板内部に達するとともに前記埋め込み層の底面よりも深いことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の表面に不純物を導入して埋め込み層を形成した後、前記半導体基板上にエピタキシャル層を堆積する工程と、
前記エピタキシャル層表面から前記埋め込み層に到達する第１の溝を形成するのと並行して、前記エピタキシャル層表面から素子が形成される領域を囲むように設けられる第２の溝を形成する工程と、
前記第２の溝内の少なくとも側壁を絶縁膜で被覆する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記エピタキシャル層と前記半導体基板の界面に、前記埋め込み層とは逆導電型の分離領域を、前記埋め込み層を囲むように形成する工程をさらに備え、
前記第２の溝が前記分離領域に達することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成されたエピタキシャル層と、
前記半導体基板と前記エピタキシャル層との間に形成された埋め込み層と、
前記エピタキシャル層表面から前記埋め込み層に達する第１の溝と、
前記第１の溝内に埋め込まれるとともに前記埋め込み層と接続された第１の導電体と、
前記第１の導電体を電極とした半導体素子と、
前記エピタキシャル層表面から前記半導体素子を囲むように設けられた第２の溝と、を備え、
前記第２の溝内の少なくとも側壁が絶縁膜で被覆されたことを特徴とする半導体装置。
【請求項２】
前記第２の溝に第２の導電体が埋め込まれたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の導電体に所定の電圧が印加されたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の溝が前記エピタキシャル層を貫通し、前記第２の溝の先端部が前記半導体基板内部に達するとともに前記埋め込み層の底面よりも深いことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の表面に不純物を導入して埋め込み層を形成した後、前記半導体基板上にエピタキシャル層を堆積する工程と、
前記エピタキシャル層表面から前記埋め込み層に到達する第１の溝を形成するのと並行して、前記エピタキシャル層表面から素子が形成される領域を囲むように設けられる第２の溝を形成する工程と、
前記第２の溝内の少なくとも側壁を絶縁膜で被覆する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記エピタキシャル層と前記半導体基板の界面に、前記埋め込み層とは逆導電型の分離領域を、前記埋め込み層を囲むように形成する工程をさらに備え、
前記第２の溝が前記分離領域に達することを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００８−３４６４９（Ｐ２００８−３４６４９Ａ）
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願番号】特願２００６−２０６８９１（Ｐ２００６−２０６８９１）
【出願日】平成１８年７月２８日（２００６．７．２８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願日】平成１８年７月２８日（２００６．７．２８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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