【課題】基準電圧発生回路を構成するエンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧の温度特性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板６上においてＲｅｆ回路領域８およびＣＭＯＳ領域７に跨るようにゲート絶縁膜６６を形成した後、ＣＭＯＳ領域７の部分を選択的に除去する。次に、熱酸化により、ゲート絶縁膜６６が除去されたＣＭＯＳ領域７に第１ゲート絶縁膜１２を形成し、同時に、Ｒｅｆ回路領域８に残っているゲート絶縁膜６６を厚くして第１ゲート絶縁膜１２よりも厚い第２ゲート絶縁膜１３を形成する。 （もっと読む）

【課題】製造プロセスが容易であり、かつ、Ｆｉｎ型ＦＥＴおよび従来型トランジスタを混載した半導体記憶装置を提供することである。
【解決手段】半導体記憶装置は第１の領域および第２の領域を備える。メモリ部のトランジスタは第１導電型のＦｉｎ型半導体層を備える。第１導電型の第１のソース層および第１のドレイン層はＦｉｎ型半導体層の両端に設けられる。第１のゲート電極はＦｉｎ型半導体層の両側面に設けられる。第２導電型のパンチスルーストッパ層は第１のゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は第１のソース層および第１のドレイン層の下の不純物濃度よりも高い。周辺回路部のトランジスタは、第２のゲートトレンチを備える。第１導電型の第２のソース層および第１導電型の第２のドレイン層は、第２のゲートトレンチの両側に設けられる。第２のゲート電極は、第２のゲートトレンチ内に充填される。 （もっと読む）

【課題】不純物イオンの注入による悪影響を防止しつつ水平方向の耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子を構成し、電流が流れる一対の不純物領域が、半導体基板の第１主面の表層に形成されたものであり、水平方向の耐圧を確保するため、フィールドプレート３３を有している。これに加えて、この半導体装置は、半導体基板の表面から、素子の電流経路となる第１不純物領域３７および第２不純物領域３８よりも深い所定の深さおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層２４を有する。この非晶質層は、単結晶および多結晶よりも高抵抗の層であり、擬似的なフィールドプレートとして機能する。そして、この非晶質層は、不活性元素のイオン注入により形成される。 （もっと読む）

【課題】 半導体装置に発生するノイズを低減する
【解決手段】 シリコン基板１００の第１部分１１０を覆い、シリコン基板１００の第１部分１１０に隣接する第２部分１２０を覆わない窒化シリコン膜２００をマスクとしてシリコン基板１００を熱酸化することにより、酸化シリコン膜３００を形成する。窒化シリコン膜２００をマスクとして酸化シリコン膜３００のバーズビーク部３１０の下へ斜めイオン注入を行うことにより、不純物領域１２１を形成する。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】 ＪＦＥＴ等のような低ノイズ特性が要求される半導体装置において、発生するノイズを低減すると共に、半導体装置を小さい寸法で製造する。
【解決手段】 半導体装置は、半導体層（１０１）に形成された素子分離（１０２）、第１導電型の不純物層（１０４）、第１導電型のソース領域（１０６）、第１導電型のドレイン領域（１０７）、第２導電型のゲート領域（１０５）、絶縁膜（１０８）を介して形成された制御電極（１０９）を備える。制御電極（１０９）に電圧を印加すると、半導体装置の動作中に制御電極（１０９）の下の不純物層（１０４）に空乏層を発生させることができ、キャリアは絶縁膜（１０８）と不純物層（１０４）の界面から離れて流れる。 （もっと読む）

【課題】不純物濃度のピーク位置までの深さが互いに異なる複数の不純物領域を半導体基板内に従来よりも少ない工数で形成するための技術を提供する。
【解決手段】複数の不純物領域を半導体基板内に有し、半導体基板の表面から複数の不純物領域の不純物濃度のピーク位置までの深さが互いに異なる半導体装置の製造方法が提供される。本方法は、光透過率が互いに異なる複数の領域を含むフォトマスクを用いて、半導体基板に塗布されたフォトレジストを露光する露光工程と、フォトレジストを現像して、フォトレジストの露光量に依存した互いに異なる膜厚を有する複数の領域を含むレジストパターンを形成する現像工程と、レジストパターンの膜厚が互いに異なる複数の領域を通して半導体基板に不純物イオンを注入して、半導体基板の表面からピーク位置までの深さが互いに異なる複数の不純物領域を形成する注入工程とを有し、ピーク位置までの深さは、注入される不純物イオンが通るレジストパターンの膜厚に依存することを特徴とする。 （もっと読む）

【課題】 トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】 トランジスタＴｒ．２は、ソース高濃度領域９を有するソース拡散層、メモリセルのゲート絶縁膜より厚いゲート絶縁膜１６を有するゲート電極、ドレイン高濃度領域９とドレイン高濃度領域を囲むドレイン低濃度領域２３を有するドレイン拡散層２２を備え、ドレイン拡散層２２は、ゲート絶縁膜１６の底面より低い第１の窪みを有し、ドレイン低濃度領域２３は、第１の窪みより低い第２の窪み“ｃ”を有し、ドレイン高濃度領域９に接合されるコンタクト１０を介してビット線に接続され、ソース高濃度領域に接合されるコンタクトを介してセンスアンプに接続される。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供する。
【解決手段】メインセルとセンスセルとをトレンチ分離構造１ｄによって絶縁分離する。これにより、メインセルのコレクタに対して１００Ｖ以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのエミッタ電位がセンス抵抗Ｒｓに流れる電流によって上昇しても、メインセルのエミッタと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層１４から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を抑制し、リカバリ損を効果的に低減し得る半導体装置を提供する。
【解決手段】半導体装置１は、半導体基板１０１の表面（第１主面）側にエミッタ電極１０７及びゲート電極１０５が形成され、裏面（第２主面）側にコレクタ電極１１３が形成されたＩＧＢＴ素子１００と、半導体基板１０１の一方の主面側にＰ導電型のアノード領域が形成され、他方の主面側にＮ導電型のカソード領域が形成されたＦＷＤ素子２０とを備えている。そして、ＦＷＤ素子２０の配置領域Ｘｆにおける裏面（第２主面）側には、Ｐ導電型の吸収領域２２が部分的に設けられており、ＩＧＢＴ素子１００に隣接する側の方が、ＩＧＢＴ素子１００から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】赤外線センサにおけるＭＯＳトランジスタのしきい値のばらつきを小さくすることが可能な赤外線センサの製造方法を提供する。
【解決手段】半導体基板１の一表面側にシリコン酸化膜３１とシリコン窒化膜３２との積層膜を形成してから、シリコン窒化膜３２のうち熱型赤外線検出部３の形成予定領域Ａ１に対応する部分を残してＭＯＳトランジスタ４の形成予定領域Ａ２に対応する部分をドライエッチングにより除去する。その後、半導体基板１の一表面側に第１のイオン注入を行ってウェル領域４１を形成してから、ＭＯＳトランジスタ４のしきい値電圧を制御するための第２のイオン注入を行う。ウェル領域を形成する工程では、シリコン酸化膜３１のうちＭＯＳトランジスタ４の形成予定領域Ａ２に形成されている部分（シリコン酸化膜５１）の一部をウェットエッチングにより除去してから、シリコン酸化膜３１をマスクとして第１のイオン注入を行う。 （もっと読む）

【課題】同期整流方式のＤＣＤＣ変換装置において、短絡防止期間中に、同期整流用ＦＥＴのドレインが負電圧となると、基板−ドレインの間に電流が流れ、基板の電位が揺すられる。同期整流用ＦＥＴを内蔵した素子の場合、この基板の電位の揺れは制御回路の誤動作を招く。
【解決手段】Ｐ型基板とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用い、複合素子の上段側ＦＥＴを、メイン側ＦＥＴがオフかつ下段側ＦＥＴがオフとなる短絡防止期間において、オフとする。 （もっと読む）

【課題】５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入を行っても、目的とする領域に精度良く、不純物拡散領域を形成することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１０の表面に、イオン注入を行うための開口部４２Ａを持つレジストパターン４２を形成する工程であって、開口部４２Ａの縁部４２Ｂがイオン注入予定領域５０の外縁部５０Ａよりも内側に位置するようにして、レジストパターン４２を形成する工程と、レジストパターン４２から露出した半導体基板１０の表面の少なくとも一部に対して、ウエットエッチングを施す工程と、レジストパターン４２をマスクとし、５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入により、半導体基板１０の深部に不純物拡散領域（例えばＮ⁻型不純物拡散領域１２）を形成する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 （もっと読む）

【課題】 本発明は、従来の製造方法と比較し、同一ウエハまたは製品上において複数のデバイス耐圧帯と良好なオン抵抗をもったＬＤＭＯＳを備えた半導体装置およびその製造方法を提供することを目的とするものである。
【解決手段】 第１電界緩和用酸化膜２４と第２電界緩和用酸化膜２５と素子分離用ＬＯＣＯＳ酸化膜１７の膜厚を別々に最適化することにより、同一ウエハにおいて複数のデバイス耐圧と良好なオン抵抗を実現する。 （もっと読む）

【課題】工程数の増加を回避し得る半導体装置及びその製造方法を提供する。
【解決手段】低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される所定領域を除く領域に、所定領域から離間するようにチャネルドープ層２２ｄを形成する工程と、半導体基板１０上にゲート絶縁膜２４を介してゲート電極２６ｄを形成する工程と、ゲート電極の一方の側の半導体基板内に低濃度ソース領域２８ｇを形成し、ゲート電極の他方の側の半導体基板の所定領域に低濃度ドレイン領域２８ｈを形成する工程とを有している。 （もっと読む）

【課題】内包されるダイオードの電気的特性を直接かつ簡便に測定することが可能な半導体装置および当該半導体装置に関する測定方法を提供する。
【解決手段】半導体装置は、ｎ^-層６およびｐ^-層７と、ガードリング１２と、チャネルストッパ領域１４と、等電位アルミ１５と、コレクタ電極８とを備える。チャネルストッパ領域１４は、ガードリング１２の外周側に位置するように、半導体基板の主表面に形成される。等電位アルミ１５は、チャネルストッパ領域１４に電気的に接続される。コレクタ電極８は、半導体基板の裏面上に形成される。半導体基板は、ｐ^-層７とｎ^-層６とを含む。ｐ^-層７は、コレクタ電極８と電気的に接続される。ｎ^-層６は、ｐ^-層７と直接接触し、チャネルストッパ領域１４と直接接触する。等電位アルミ１５はチャネルストッパ電極１６を含む。 （もっと読む）