半導体装置およびその製造方法
【課題】不純物イオンの注入による悪影響を防止しつつ水平方向の耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子を構成し、電流が流れる一対の不純物領域が、半導体基板の第１主面の表層に形成されたものであり、水平方向の耐圧を確保するため、フィールドプレート３３を有している。これに加えて、この半導体装置は、半導体基板の表面から、素子の電流経路となる第１不純物領域３７および第２不純物領域３８よりも深い所定の深さおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層２４を有する。この非晶質層は、単結晶および多結晶よりも高抵抗の層であり、擬似的なフィールドプレートとして機能する。そして、この非晶質層は、不活性元素のイオン注入により形成される。
【解決手段】半導体装置は、素子を構成し、電流が流れる一対の不純物領域が、半導体基板の第１主面の表層に形成されたものであり、水平方向の耐圧を確保するため、フィールドプレート３３を有している。これに加えて、この半導体装置は、半導体基板の表面から、素子の電流経路となる第１不純物領域３７および第２不純物領域３８よりも深い所定の深さおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層２４を有する。この非晶質層は、単結晶および多結晶よりも高抵抗の層であり、擬似的なフィールドプレートとして機能する。そして、この非晶質層は、不活性元素のイオン注入により形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型高耐圧素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、埋込絶縁膜を介して支持基板上に半導体基板（ドリフト層）が形成されたＳＯＩ（Silicon on Insulator）基板において、半導体基板に横型高耐圧素子が形成された半導体装置が知られている。このようにＳＯＩ基板を用いると、基板の深さ方向での耐圧を確保できる。一方、省電力や高収率などを目的とした半導体装置およびその製造プロセスの微細化に伴って、半導体基板の表面に形成される電極間の距離も短くなっており、基板の水平方向の耐圧、すなわち、横型デバイスにおける電極間の耐圧を確保することが困難になってきている。
【０００３】
このような水平方向の耐圧の低下を防止するものとして、電極間の絶縁膜の表面にフィールドプレートが形成された半導体装置が知られている。フィールドプレートは、電極間にある半導体基板中の等電位線を均等化する機能を発揮する。すなわち、電極間にある半導体基板中において、局所的な電界集中を防止することができ、素子の表面に形成された電極間の耐圧を向上させることができる。
【０００４】
また、特許文献１には、埋込絶縁膜の表面にスーパージャンクション構造を有する半導体装置が示されている。この半導体装置では、Ｎ−型の半導体基板のうち、埋込絶縁膜と隣接する表層部分に、リング状のＰ型領域およびＮ型領域が交互に繰り返し形成されて、スーパージャンクション構造を成している。この構成では、支持基板および電極の一方を接地して、電極間に逆バイアスがかかるように、電極の他方に高電圧を印加すると、上記Ｐ型領域のうち埋込絶縁膜と隣接する位置に反転層が生じて正電荷が誘起される。一方で、上記Ｎ型領域のうち埋込絶縁膜と隣接する位置では反転層が生じないので電荷は誘起されない。このため、リング状のＰ型およびＮ型領域は、擬似的なフィールドプレートとして機能する。したがって、素子の表面に形成された電極間の耐圧を向上できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−９７０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、リング状のＰ型領域およびＮ型領域を交互に繰り返し形成する場合には、各領域を打ち分けるために、少なくとも２枚のマスクと、２回のイオン注入とが必要である。さらに、半導体装置の用途に合わせて、各領域で不純物イオンの注入領域の幅を変える場合には、所定の数のマスク、イオン注入が必要となり、工程が増加する。
【０００７】
また、不純物イオンの注入後の熱拡散工程において、不純物が半導体基板内に拡散し、Ｐ型領域がＮ型領域よりも上方に形成されると、擬似的なフィールドプレートとしての役割が期待できない虞がある。さらには、この不純物拡散がデバイスの特性に影響を及ぼす虞もある。
【０００８】
そこで、本発明は、上記問題点に鑑み、不純物イオンの注入による悪影響を防止しつつ水平方向の耐圧を向上できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記した目的を達成するために、請求項１に記載の発明は、
第１主面と該第１主面と反対の第２主面とを有する半導体基板と、
該半導体基板における第１主面の表層に形成された第１不純物領域と、第１主面の表層において、第１不純物領域にオーバーラップしない位置に形成され、第１不純物領域との間に電流が流れる第２不純物領域と、を有する素子と、
半導体基板の第１主面のうち、第１不純物領域および第２不純物領域の間の領域を含む表面に形成された絶縁膜と、
絶縁膜上の第１不純物領域および第２不純物領域の間に形成されたフィールドプレートと、を有する半導体装置であって、
半導体基板の第１主面から、第１不純物領域および第２不純物領域よりも深い所定の深さにおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層を有することを特徴としている。
【００１０】
このように、本発明では、半導体基板内に非晶質層を有している。この非晶質層は、単結晶状態あるいは多結晶状態よりも電気抵抗が高い高抵抗層として振舞う。このため、第１不純物領域と第２不純物領域との間に電位差が生じた場合に、両領域間の等電位線がなるべく等間隔になるよう補正する機能を発揮する。すなわち、擬似的なフィールドプレートとして機能する。したがって、絶縁膜の表面に形成されたフィールドプレートによりなるべく等間隔になるよう補正された半導体基板内の等電位線の間隔を、より等間隔に近い形に補正することができる。これにより、素子の水平方向の耐圧を向上することができる。
【００１１】
また、上記の非晶質層は、半導体基板と同一成分となっている。このような非晶質層は、後述するように、不活性元素のイオン注入により形成される。このため、ドーパントとなる複数のイオン種をイオン注入して擬似的なフィールドプレートの機能を持たせる場合に較べて、工程数を削減できるとともに、ドーパントの拡散による半導体デバイスへの影響を抑制することもできる。
【００１２】
さらに、この非晶質層は、金属不純物のゲッタリング層としても機能する。このため、半導体基板の表層に形成される素子、例えばＭＯＳトランジスタ等のゲート絶縁膜の高品質化が期待できる。加えて、素子のライフタイム制御のための層として兼用することもできる。
【００１３】
フィールドプレートおよび非晶質層を有していることにより、第１不純物領域と第２不純物領域との間の等電位線が均等になる一方で、非晶質層の直下で電界が集中する。この電界集中による耐圧の低下を抑制するため、請求項２に記載のように、半導体基板は、その第２主面が、所定膜厚の埋込絶縁膜を介して支持基板に支持されたＳＯＩ構造を有すると良い。
【００１４】
これによれば、非晶質層を有する半導体基板と支持基板との間に、耐圧性を有する埋込絶縁膜が配置される。したがって、半導体基板の第１主面に形成された不純物領域と支持基板との間の深さ方向の耐圧を向上することができる。
【００１５】
より好ましくは、請求項３に記載のように、非晶質層が埋込絶縁膜に隣接して形成されると良い。
【００１６】
半導体基板の第１主面を基準として、非晶質層よりも深い層における電界は、非晶質層の直下で最も大きくなる。このため、埋込絶縁膜が非晶質層に隣接している構成は、より効果的に電界集中による耐圧の低下を抑制することができる。
【００１７】
また、請求項４に記載のように、半導体基板は、バルク単結晶基板でも良い。
【００１８】
この構成において、非晶質層は、半導体基板に不活性元素のイオン注入を実施することにより形成され、擬似的なフィールドプレートとして機能する。したがって、半導体基板がバルク単結晶基板である場合においても、素子の水平方向の耐圧を向上させることができる。
【００１９】
また、請求項５に記載のように、半導体基板は、バルク単結晶基板上にエピタキシャル成長により形成されたエピタキシャル基板であっても良い。
【００２０】
半導体基板としてのエピタキシャル基板は、バルク単結晶基板に較べて結晶性、純度ともに優れている。また、極めて薄い結晶膜や複雑な多層の結晶構造を作製することができる。この構成において、非晶質層は、半導体基板に不活性元素のイオン注入を実施することにより形成され、擬似的なフィールドプレートとして機能する。したがって、半導体基板がエピタキシャル基板である場合においても、素子の水平方向の耐圧を向上させることができる。
【００２１】
請求項２〜５に記載の構成においては、フィールドプレートと非晶質層とを有することによって、素子の水平方向の耐圧を向上させることができる。したがって、パワー半導体デバイスとして好適である。このため、第１不純物領域と第２不純物領域とを有する素子として、例えば、請求項６に記載の横型のダイオード、請求項７に記載の横型の絶縁ゲートバイポーラトランジスタ、請求項８に記載の横型のＭＯＳトランジスタを採用することができる。
【００２２】
これらは、例えば、モータ等の誘導性負荷を駆動させるためのインバータ回路を構成する素子として好適である。また、ＭＯＳトランジスタは、ドレイン−ゲート間の電界を緩和するように構成された横型ＭＯＳ構造に加えて、擬似的なフィールドプレートとしての非晶質層を有している。このため、例えば、パワーアンプ回路としても好適である。
【００２３】
請求項２に記載のＳＯＩ構造を有する半導体装置の製造方法は、請求項９に記載のように、
半導体基板の第２主面側から不活性元素をイオン注入して、第１主面から所定の深さに、非晶質層を形成する工程と、
半導体基板の第２主面と、該半導体基板の第２主面との対向面に埋込絶縁膜を有する支持基板と、を埋込絶縁膜を介して貼り合わせる工程と、
第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
第１主面の表層に、絶縁膜をマスクとして第１主面側からイオン注入することにより、非晶質層に到達しない深さをもって、第１不純物領域および第２不純物領域を形成する工程と、
第１不純物領域と第２不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
【００２４】
本発明の作用効果は、請求項１および請求項２に記載の発明の作用効果と同じであるため、その記載を省略する。
【００２５】
ところで、高抵抗層（擬似的なフィールドプレート）としての非晶質層は、半導体基板の層厚を薄膜化すれば、埋込絶縁膜で代用することもできる。しかしながら、この場合には、深さ方向の耐圧を確保するために、埋込絶縁膜の厚さを厚くする必要がある。埋込絶縁膜は支持基板を酸素雰囲気中で加熱することにより酸化膜として得られるが、埋込絶縁膜の厚さを厚くするためには、酸化に要する時間が長大となり、現実的ではない。
【００２６】
これに対して、請求項９に記載の方法は、不活性元素のイオン注入により非晶質層を得るものであり、埋込絶縁膜を形成するための長時間の加熱を必要としない。このため、この方法によれば、この半導体装置の製造にかかる時間を大幅に短縮することができる。
【００２７】
また、請求項１０に記載のように、非晶質層を形成する工程において、半導体基板の第２主面の表層に非晶質層を形成すると良い。
【００２８】
本発明の作用効果は、請求項３に記載の発明の作用効果と同じであるため、その記載を省略する。
【００２９】
一方、請求項４に記載の半導体装置の製造方法は、請求項１１に記載のように、
半導体基板としてのバルク単結晶基板に対して、第１主面側から不活性元素をイオン注入して、第１主面から所定の深さに、非晶質層を形成する工程と、
半導体基板を、第２主面側からを研削することにより、所定の厚さとする工程と、
第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
第１主面の表層に、絶縁膜をマスクとして第１主面側からイオン注入することにより、非晶質層に到達しない深さをもって、第１不純物領域および第２不純物領域を形成する工程と、
第１不純物領域と第２不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
【００３０】
本発明の作用効果は、請求項１および請求項４に記載の作用効果と同じであるため、その記載を省略する。
【００３１】
さらに、請求項５に記載の半導体装置の製造方法は、請求項１２に記載のように、
バルク単結晶基板の一面上にエピタキシャル成長により半導体基板としてのエピタキシャル基板を形成する工程と、
形成した半導体基板に対して、半導体基板の第１主面側から不活性元素をイオン注入して、第１主面から所定の深さに、非晶質層を形成する工程と、
第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
第１主面の表層に、絶縁膜をマスクとして第１主面側からイオン注入することにり、非晶質層に到達しない深さをもって、第１不純物領域および第２不純物領域を形成する工程と、
第１不純物領域と第２不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
【００３２】
本発明の作用効果は、請求項１および請求項５に記載の作用効果と同じであるため、その記載を省略する。
【００３３】
一般に、ＳＯＩ構造は埋込絶縁膜上にシリコン半導体層が設けられた構造をいうが、本明細書等においては、埋込絶縁膜上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、ＳＯＩ基板が有する半導体層は、シリコン半導体層に限定されない。
【００３４】
また、本明細書等において、単結晶とは、ある結晶軸に注目した場合、その結晶軸の方向が試料のどの部分においても同様の方向を向いているものをいう。つまり、結晶欠陥やダングリグボンドなどを含んでいても、上記のように結晶軸の方向が揃っているものは単結晶として扱う。また、本明細書等において、非晶質とは、単結晶のように三次元的な長距離秩序を持たない固体物質のことをいう。また、本明細書等において、多結晶とは、多数の微小な単結晶から構成された固体物質のことをいう。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態に係る汎用インバータの回路図である。
【図２】第１実施形態に係る半導体装置の概略構成を示す上面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】第１実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）は半導体基板の準備工程、（ｂ）は非晶質層形成工程、（ｃ）は支持基板の準備工程、（ｄ）は埋込絶縁膜形成工程、（ｅ）は貼り合わせ工程、（ｆ）は研削あるいは研磨の工程を示す。
【図５】第１実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）は素子分離工程、（ｂ）は不純物領域の形成工程、（ｃ）は電極およびフィールドプレートの形成工程を示す。
【図６】半導体基板中の等電位線のシミュレーション結果であり、（ａ）は非晶質無し条件、（ｂ）は非晶質層有り条件である。
【図７】変形例を示す断面図である。
【図８】第２実施形態に係る半導体装置の概略構成を示す上面図である。
【図９】図８のＩＸ−ＩＸ線に沿う断面図である。
【図１０】第２実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）はバルク単結晶基板の準備工程、（ｂ）は非晶質層形成工程、（ｃ）は研削あるいは研磨の工程を示す。
【図１１】第２実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）はＬＯＣＯＳ酸化工程、（ｂ）は不純物領域の形成工程、（ｃ）は電極およびフィールドプレートの形成工程を示す。
【図１２】第３実施形態に係る半導体装置の概略構成を示す上面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
【図１４】第３実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）はバルク単結晶基板の準備工程、（ｂ）はエピタキシャル基板形成工程、（ｃ）は非晶質層形成工程、（ｄ）は研削あるいは研磨の工程を示す。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。また、各図における各部位の寸法は任意であり、各図に示される寸法に限定されるものではない。
【００３７】
なお、図２、図３、図５〜図９、および図１１〜図１３に示されたフィールドプレートの巻数も任意であり、各図に示された巻数に限定されるものではない。
【００３８】
（第１実施形態）
図１〜図５を参照して、本実施形態に係る半導体装置を説明する。この半導体装置は、ＳＯＩ構造の半導体基板の表層に素子が形成されるとともに、半導体基板内に非晶質層が形成されてなることを特徴としている。本実施形態では、素子の一例として、後述するインバータ部を構成する絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと示す）および還流用のダイオードが併設された例を示す。
【００３９】
図１に示す汎用インバータ回路１０は、交流電圧を直流に整流するコンバータ部１１と、直流電圧を任意の周波数および電圧に変換するインバータ部１２を備えている。
【００４０】
コンバータ部１１は、ダイオード１３とコンデンサ１４を有し、交流電源１５から供給される交流電圧を、図１のようにダイオード１３を配置した回路によって整流して、電荷をコンデンサ１４に蓄積させることにより、直流電圧を作り出す。
【００４１】
インバータ部１２は、ＩＧＢＴ１６と還流用のダイオード１７とドライバＩＣ１８と図示しない入力ロジックＩＣとを有している。各ＩＧＢＴ１６のゲート電極には入力ロジックＩＣで制御されたドライバＩＣ１８が接続されており、ゲート電極に所定の電圧が印加されることによりＩＧＢＴ１６のオン／オフが制御される。インバータ部１２においては、２つのＩＧＢＴ１６がコンデンサ１４に対して直列に接続されており、各ＩＧＢＴ１６にはダイオード１７が並列接続されている。そして、２つのＩＧＢＴ１６と２つのダイオード１７とを有する回路構成が、コンデンサ１４に対して並列に３つ接続されている。直列接続された２つのＩＧＢＴ１６の各中点は、誘導性負荷であるモータ１９に接続されており、この汎用インバータ回路１０は３相交流回路を構成している。本実施形態に係る半導体装置２０は、ＩＧＢＴ１６と、該ＩＧＢＴ１６に逆並列に接続されたダイオード１７とを一体的に備えている。
【００４２】
次に、半導体装置２０について説明する。図２に示すように、半導体装置２０は、ＩＧＢＴ１６と、ＩＧＢＴ１６に並列接続されたダイオード１７を、同一の半導体基板２１に備える。
【００４３】
本実施形態では、半導体基板２１として、図３に示すように、シリコンからなる支持基板２２上に、酸化膜等で構成される埋込絶縁膜２３を介して配置された、Ｎ−型のシリコン等からなる半導体層を採用している。半導体基板２１内の埋込絶縁膜２３と隣接する領域には、半導体基板２１と同一成分の非晶質層２４が形成されている。本実施形態では、非晶質層２４は、図３に示すように、埋め込み絶縁膜２３に隣接して形成されている。すなわち、半導体基板２１における第２主面２５の表層に形成されている。また、半導体基板２１および非晶質層２４は、素子を絶縁分離するために、トレンチ内に酸化膜を埋め込んでなる絶縁分離トレンチ２６によって複数の素子領域に分割されており、絶縁分離トレンチ２６によって囲まれた一つの素子領域にＩＧＢＴ１６が形成されている。また、別の素子領域にダイオード１７が形成されている。すなわち、ＩＧＢＴ１６とダイオード１７は、絶縁分離トレンチ２６によって電気的に分離されている。
【００４４】
半導体基板２１におけるＩＧＢＴ１６の素子領域において、非晶質層２４は、素子領域の全域に形成されている。また、ＩＧＢＴ１６の素子領域には、上記した非晶質層２４以外にも、半導体基板２１とは異なる導電性の不純物領域が形成されている。具体的には、第１不純物領域としてのコレクタ領域２７、バッファ領域２８、第２不純物領域としてのエミッタ領域２９、チャネル領域３０が形成されている。そして、コレクタ領域２７、エミッタ領域２９、チャネルが形成されるチャネル領域３０、及びコレクタ領域２７とエミッタ領域２９の間でドリフト層として機能する半導体基板２１を有して、ＩＧＢＴ１６が構成されている。
【００４５】
また、半導体基板２１における埋込絶縁膜２３と反対の面（以下、第１主面３１と示す）であってＩＧＢＴ１６の素子領域上には、上記不純物領域に対応して開口部を有する絶縁膜３２が形成され、絶縁膜３２上にはフィールドプレート３３が形成されている。さらに、第１主面３１上には、コレクタ電極３４、エミッタ電極３５およびゲート電極３６が形成されている。
【００４６】
本実施形態では、図２及び図３に示すように、半導体基板２１の第１主面３１に平行な一方向に延びて、コレクタ領域２７としてのＰ＋型半導体領域及びバッファ領域２８としてのＮ型半導体領域が、第１主面３１の表層に形成されている。これらコレクタ領域２７及びバッファ領域２８の接合面は第１主面３１で終端されている。すなわち、Ｐ型のコレクタ領域２７は第１主面３１に露出しており、Ｎ型のバッファ領域２８がＰ型のコレクタ領域２７を取り囲んで形成されている。
【００４７】
また、半導体基板２１の第１主面３１に平行な方向において、上記コレクタ領域２７及びバッファ領域２８と離間しつつこれら領域２７，２８を取り囲むリング形状をなして、エミッタ領域２９としてのＮ＋型半導体領域及びチャネル領域３０としてのＰ型半導体領域が、第１主面３１の表層に形成されている。これらエミッタ領域２９及びチャネル領域３０との接合面は第１主面３１で終端されている。すなわち、エミッタ領域２９とチャネル領域３０とは第１主面３１に露出しており、Ｐ型のチャネル領域３０がＮ型のエミッタ領域２９を取り囲んで形成されている。なお、チャネル領域３０は、２つのエミッタ領域２９を取り囲む形状となっている。
【００４８】
絶縁膜３２は、半導体基板２１の第１主面３１におけるコレクタ領域２７、バッファ領域２８、エミッタ領域２９およびチャネル領域３０が露出する箇所を除く部分に形成されている。本実施形態では、この絶縁膜３２が、ＬＯＣＯＳ酸化膜からなる。そして、絶縁膜３２上において、コレクタ領域２７およびバッファ領域２８と、エミッタ領域２９およびチャネル領域３０との間の部分（対向部分）に、多結晶シリコンからなる抵抗型のフィールドプレート３３が形成されている。本実施形態では、リング形状をなすエミッタ領域２９及びチャネル領域３０に沿って、フィールドプレート３３が形成されている。すなわちフィールドプレート３３が渦巻き構造を有している。そして、フィールドプレート３３の両端は、図示しないアルミ配線を介して、それぞれコレクタ電極３４およびゲート電極３６に接続されている。
【００４９】
コレクタ電極３４は、第１主面３１上において、コレクタ領域２７に接続されている。エミッタ電極３５は、第１主面３１上において、エミッタ領域２９およびチャネル領域３０に接続されている。また、ゲート電極３６の一部は、図示しないゲート酸化膜を介して、エミッタ領域２９およびチャネル領域３０上に位置している。
【００５０】
一方、半導体基板２１におけるダイオード１７の素子領域において、非晶質層２４は、素子領域の全域に形成されている。また、ダイオード１７の素子領域には、上記した非晶質層２４以外にも、半導体基板２１とは異なる導電性の不純物領域が形成されている。具体的には、第１不純物領域としてのカソード領域３７と、第２不純物領域としてのアノード領域３８が形成されている。そして、カソード領域３７、アノード領域３８、及び半導体基板２１を有して、ダイオード１７が構成されている。
【００５１】
また、半導体基板２１の第１主面３１であってダイオード１７の素子領域上には、カソード領域３７及びアノード領域３８に対応して開口部を有する絶縁膜３２が形成され、絶縁膜３２上にはフィールドプレート３３が形成されている。さらに、第１主面３１上には、カソード電極３９およびアノード電極４０が形成されている。
【００５２】
本実施形態では、図２及び図３に示すように、半導体基板２１の第１主面３１に平行な一方向に延びて、カソード領域３７としてのＮ＋型半導体領域が、第１主面３１の表層に形成されている。一方、半導体基板２１の第１主面３１に平行な方向において、上記カソード領域３７と離間しつつカソード領域３７を取り囲むリング形状をなして、アノード領域３８としてのＰ＋型半導体領域が、第１主面３１の表層に形成されている。
【００５３】
絶縁膜３２は、半導体基板２１の第１主面３１におけるカソード領域３７およびアノード領域３８が露出する箇所を除く部分に形成されている。本実施形態では、この絶縁膜３２が、ＬＯＣＯＳ酸化膜からなる。そして、絶縁膜３２上において、カソード領域３７と、アノード領域３８との間の部分（対向部分）に、多結晶シリコンからなる抵抗型のフィールドプレート３３が形成されている。本実施形態では、リング形状をなすアノード領域３８に沿って、フィールドプレート３３が形成されている。すなわちフィールドプレート３３が渦巻き構造を有している。そして、フィールドプレート３３の両端は、図示しないアルミ配線を介して、それぞれカソード電極３９およびアノード電極４０に接続されている。
【００５４】
カソード電極３９は、第１主面３１上において、カソード領域３７に接続されている。また、アノード電極４０は、第１主面３１上において、アノード領域３８に接続されている。
【００５５】
次に、上記した半導体装置２０の製造方法について、図４および図５を参照して説明する。
【００５６】
先ず、図４を参照して非晶質層２４を有する半導体基板２１の作製工程を説明する。
【００５７】
最初に、図４（ａ）に示すように、第１主面３１および第２主面２５を有する単結晶シリコンからなる半導体基板２１を用意する。この半導体基板２１としては、例えば、ＭＣＺ基板でＮ型（ドープ材はリン）であり、第１主面３１の面方位＜１００＞、抵抗率３０〜６０Ωｃｍのものを用いることができる。
【００５８】
次いで、図４（ｂ）に示すように、半導体基板２１の第２主面２５側からアルゴンイオンを注入して、非晶質層２４を形成する。アルゴンイオンは、半導体基板２１の第２主面２５の表層近傍でシリコンの結晶格子に歪みを生じさせるのに必要なエネルギーで加速されることが望ましい。また、アルゴンイオンのドーズ量も、シリコンの結晶格子に歪みを生じさせるために十分な量とすることが好ましい。例えば、イオン注入の条件として、アルゴンイオンの加速エネルギーを１００ｋｅＶ以下（例えば、４０ｋｅＶ）とし、ドーズ量を３×１０１４ｉｏｎｓ／ｃｍ２〜１×１０１６ｉｏｎｓ／ｃｍ２（例えば、２×１０１５ｉｏｎｓ／ｃｍ２）とすることができる。これにより、半導体基板２１の第２主面２５の表層付近にシリコンの結晶格子に歪みを生じさせ、非晶質化させる。
【００５９】
上記の方法により、第２主面２５の表層に非晶質層２４を有する半導体基板を得ることができる。
【００６０】
次に、図４を参照して半導体基板２１を支持する支持基板２２の作製工程を説明する。
【００６１】
最初に、図４（ｃ）に示すように、シリコンからなるバルク基板を用意する。この支持基板２２としては、例えば、ＭＣＺ基板でＰ型（ドープ材はホウ素）である基板を用いることができる。
【００６２】
次いで、図４（ｄ）に示すように、この支持基板２２を酸素雰囲気中で熱酸化して、支持基板２２の表面に埋込絶縁膜２３となる酸化膜を形成する。
【００６３】
上記の方法により、表面に埋込絶縁膜２３を有する支持基板２２を得ることができる。
【００６４】
次に、上記した方法で得られた半導体基板２１と支持基板２２とを貼り合わせる工程を行う。
【００６５】
図４（ｅ）に示すように、半導体基板２１の第２主面２５と支持基板２２とを、支持基板２２に形成された埋込絶縁膜２３を介して貼り合わせ、その強度を増すためのアニール処理を行う。アニール条件は、例えば、窒素雰囲気中で９００℃〜１２００℃の加熱を０．５時間〜５時間程度行う。このアニール処理のため、半導体基板２１の第２主面２５に形成された非晶質層２４の一部が再結晶化が進行する。しかしながら、アニール条件を、特に、１１５０℃、２時間程度とすれば、高抵抗層としての非晶質層２４を残しつつ、半導体基板２１の第２主面２５と支持基板２２とを貼り合わせることができる。
【００６６】
次に、図４（ｆ）に示すように、半導体基板２１を第１主面３１側から研削あるいは研磨して、半導体基板２１を所定の厚さとする。本実施形態では、ＩＧＢＴ１６の不純物領域２７，２８，２９，３０、およびダイオード１７の不純物領域３７，３８と非晶質層２４との間の距離よりも、ＩＧＢＴ１６およびダイオード１７のキャリアの移動経路であるドリフト長が長くなるように研削あるいは研磨する。
【００６７】
以上の工程により、ＳＯＩ構造を有する基板を得ることができる。
【００６８】
次に、図５を参照して半導体基板２１の第１主面３１側に形成される素子の形成方法について説明する。
【００６９】
最初に、図５（ａ）に示すように、ＩＧＢＴ１６とダイオード１７とを電気的に区画するトレンチ分離による素子分離工程を行う。トレンチ分離による素子分離は、一般的に知られるトレンチエッチングにより行われ、本実施形態において、絶縁分離トレンチ２６に形成された絶縁膜はＣＶＤ法により形成された酸化膜である。絶縁分離トレンチ２６は半導体基板２１を貫通して埋込絶縁膜２３に到達して形成されることにより、ＩＧＢＴ１６とダイオード１７とを電気的に分離している。
【００７０】
次いで、図５（ｂ）に示すように、半導体基板２１の第１主面３１のうち、素子を構成する領域を除く表層にＬＯＣＯＳ酸化により絶縁膜３２を形成する。換言すれば、ＩＧＢＴ１６のコレクタ領域２７、バッファ領域２８、エミッタ領域２９およびチャネル領域３０と、ダイオード１７のカソード領域３７およびアノード領域３８とを形成する部分に開口部を有する絶縁膜３２を形成する。そして、ＬＯＣＯＳ酸化により形成された絶縁膜３２をマスクとして、イオン注入を行うことにより、ＩＧＢＴ１６およびダイオード１７を形成する。本実施形態におけるＩＧＢＴ１６およびダイオード１７は横型素子であり、その製造方法は一般に知られる方法に準拠するため、ここでは詳細を割愛する。
【００７１】
次いで、図５（ｃ）に示すように、ＩＧＢＴ１６のコレクタ電極３４、エミッタ電極３５およびゲート電極３６と、ダイオード１７のカソード電極３９およびアノード電極４０とを形成する工程を行う。また、ＬＯＣＯＳ酸化により形成された絶縁膜３２上に多結晶シリコンよりなる抵抗型フィールドプレート３３を形成する工程も行う。これらの工程も、一般的に知られた工程に準拠するため、詳細を割愛する。なお、フィールドプレート３３は、図２に示すように、ＩＧＢＴ１６およびダイオード１７それぞれに形成される。ＩＧＢＴ１６において、フィールドプレート３３は、両端がコレクタ電極３４およびゲート電極３６に接続された渦巻き形状であり、コレクタ電極３４を取り囲むように配置される。また、ダイオード１７において、フィールドプレート３３は、両端がカソード電極３９およびアノード電極４０に接続された渦巻き形状であり、カソード電極３９を取り囲むように配置される。
【００７２】
最後に、図示しないが、層間絶縁膜の形成工程、保護膜形成工程およびアルミ配線工程を経て、半導体装置２０を得ることができる。
【００７３】
続いて、本実施形態に係る半導体装置２０における特徴部分である非晶質層２４の作用効果を、プロセス・デバイスシミュレーションによる結果（図６）を用いて説明する。本実施形態では、ＩＧＢＴ１６とダイオード１７とが同一の半導体基板２１に形成された構造を示しているが、非晶質層２４の作用効果は、擬似的なフィールドプレートとして機能するという点で、ＩＧＢＴ１６とダイオード１７とで共通するため、ここではダイオード１７を例に説明する。
【００７４】
ダイオード１７のカソード電極３９に所定の電圧を印加し、アノード電極４０および支持基板２２をＧＮＤとする、すなわち、逆バイアスを印加すると、半導体基板２１のうち埋込絶縁膜２３に隣接する部分に誘起された＋電荷によって反転層が形成される。このため、図６（ａ）に示すように、カソード領域３７と埋込絶縁膜２３との間の等電位線の間隔が狭くなる。したがって、この部位において電界が集中し、水平方向の耐圧が低下する。
【００７５】
一方、本実施形態では、半導体基板２１内の埋込絶縁膜２３に隣接する部分に、非晶質層２４を有する。この非晶質層２４は、単結晶状態および多結晶状態よりも電気抵抗が高い高抵抗層として振舞う。このため、カソード領域３７とアノード領域３８との間に逆バイアスを印加した場合に、両領域間の等電位線がなるべく等間隔になるよう補正する機能を発揮する。すなわち、擬似的なフィールドプレートとして機能する。したがって、図６（ｂ）に示すように、絶縁膜３２の表面に形成されたフィールドプレート３３によりなるべく等間隔になるよう補正された半導体基板２１内の等電位線の間隔を、より等間隔に近い形に補正することができる。これにより、ダイオード１７（ＩＧＢＴ１６）の水平方向の耐圧を向上することができる。
【００７６】
また、上記の非晶質層２４は、半導体基板２１と同一成分となっている。このような非晶質層２４は、不活性元素のイオン注入により形成される。このため、ドーパントとなる複数のイオン種をイオン注入して擬似的なフィールドプレートの機能を持たせる場合に較べて、工程数を削減できるとともに、ドーパントの拡散によるダイオード１７（ＩＧＢＴ１６）への影響を抑制することもできる。
【００７７】
さらに、この非晶質層２４は、金属不純物のゲッタリング層としても機能する。このため、半導体基板２１の表層に形成される素子、例えばＩＧＢＴ１６のゲート絶縁膜の高品質化が期待できる。加えて、ダイオード１７（ＩＧＢＴ１６）のライフタイム制御のための層として兼用することもできる。
【００７８】
ところで、高抵抗層（擬似的なフィールドプレート）としての非晶質層２４は、半導体基板２１の層厚を薄膜化すれば、埋込絶縁膜２３で代用することもできる。しかしながら、この場合には、深さ方向の耐圧を確保するために、埋込絶縁膜２３の厚さを厚くする必要がある。埋込絶縁膜２３は支持基板２２を酸素雰囲気中で加熱することにより酸化膜として得られるが、埋込絶縁膜２３の厚さを厚くするためには、酸化に要する時間が長大となり、現実的ではない。
【００７９】
これに対して、本実施形態では、アルゴンのイオン注入により非晶質層２４を得るものであり、擬似的なフィールドプレートとしての埋込絶縁膜２３を形成するための長時間の加熱を必要としない。このため、この半導体装置の製造にかかる時間を大幅に短縮することができる。
【００８０】
なお、本実施形態では、非晶質層２４が埋込絶縁膜２３に隣接する構成を示したが、非晶質層２４の形成領域は、上記例に限定されない。非晶質層２４は、図７に示すように、半導体基板２１において、第１主面３１を基準として、不純物領域（図符号２３〜２６、２８、２９に相当）よりも深い位置に形成されれば良い。非晶質層２４の形成位置は、非晶質層２４の形成工程のうち、アルゴンイオン注入時の加速エネルギーを調整することで任意に決定することができる。
【００８１】
また、非晶質層２４が形成される水平方向の位置について、本実施形態では、素子領域の全域に形成する例を示したが、上記例に限定されない。非晶質層２４は、少なくとも第１不純物領域および第２不純物領域の間の領域に形成されていれば、擬似的なフィールドプレートとして機能する。
【００８２】
なお、本実施形態では、ＩＧＢＴ１６およびダイオード１７が同一の半導体基板２１に形成される例を示したが、ＩＧＢＴ１６やダイオード１７は単独で形成されても良い。また、半導体基板２１の表層に形成される素子は、ＩＧＢＴ１６やダイオード１７に限定されるものではなく、横型ＭＯＳトランジスタ等、あらゆる横型素子の形成が可能である。また、素子の形状についても限定されるものではない。
【００８３】
（第２実施形態）
第１実施形態では、半導体基板２１として、ＳＯＩ構造の半導体層を用いる例を示した。これに対して、本実施形態では、半導体基板２１としてバルク単結晶基板を用いる例を示す。
【００８４】
図８〜図１１を参照して、本実施形態に係る半導体装置２０について説明する。図８および図９に示す半導体装置２０は、半導体基板２１としてのバルク単結晶基板上に、横型素子として、ダイオード１７のみを有している。
【００８５】
バルク単結晶基板としては、例えば、Ｎ−型のシリコン等からなるＭＣＺ基板を用いることができる。図９に示すように、本実施形態では、半導体基板２１としてのバルク単結晶基板内に、バルク単結晶基板と同一成分の非晶質層２４が形成されている。そして、この半導体基板２１に、第１実施形態と同一構成のダイオード１７が形成されている。また、非晶質層２４は、半導体基板２１の第１主面３１を基準として、不純物領域３７，３８よりも深い位置において、素子領域の全域に亘って形成されている。
【００８６】
次に、上記したような半導体基板２１（バルク単結晶基板）上に形成されたダイオード１７の製造方法について、図１０および図１１を参照して説明する。
【００８７】
先ず、図１０を参照して、非晶質層２４の作製工程を説明する。
【００８８】
最初に、図１０（ａ）に示すように、半導体基板２１として、第１主面３１およびその裏面の第２主面２５を有するシリコン単結晶からなるバルク単結晶基板を用意する。このバルク単結晶基板としては、例えば、ＭＣＺ基板でＮ型（ドープ材はリン）であり、第１主面３１の面方位＜１００＞、抵抗率３０〜６０Ωｃｍのものを用いることができる。
【００８９】
次いで、図１０（ｂ）に示すように、半導体基板２１（バルク単結晶基板）の第１主面３１側からアルゴンイオンを注入して、非晶質層２４を形成する。アルゴンイオンの注入は、形成する素子の拡散層、すなわち、ダイオード１７のカソード領域３７およびアノード領域３８よりも深い位置に非晶質層２４が形成されるように、加速エネルギーを調整して行う。具体的には、１００ｋｅＶ〜２００ｋｅＶ（例えば、１５０ｋｅＶ）とし、ドーズ量を３×１０１４ｉｏｎｓ／ｃｍ２〜１×１０１６ｉｏｎｓ／ｃｍ２（例えば、２×１０１５ｉｏｎｓ／ｃｍ２）とすると良い。これにより、半導体基板２１（バルク単結晶基板）の所定の深さにシリコンの結晶格子に歪みを生じさせ、非晶質化させる。
【００９０】
次いで、図１０（ｃ）に示すように、半導体基板２１（バルク単結晶基板）の第２主面２５側から、研削あるいは研磨を行うことにより、半導体基板２１（バルク単結晶基板）を所定の厚さとする。
【００９１】
上記の方法により、半導体基板２１として、非晶質層２４を有するバルク単結晶基板を製造する。
【００９２】
なお、図１０（ｂ）に示した非晶質層２４を形成する工程と、図１０（ｃ）に示した研削あるいは研磨の工程は、その順序を逆にしても良い。
【００９３】
次に、図１１を参照してダイオード１７の形成方法について説明する。
【００９４】
最初に、図１１（ａ）に示すように、半導体基板２１の第１主面３１のうち、素子を構成する領域を除く表層にＬＯＣＯＳ酸化により絶縁膜３２を形成する。換言すれば、ダイオード１７のカソード領域３７およびアノード領域３８を形成する部分に開口部を有する絶縁膜３２を形成する。
【００９５】
次いで、図１１（ｂ）に示すように、ＬＯＣＯＳ酸化により形成された絶縁膜３２をマスクとして、イオン注入を行うことにより、カソード領域３７およびアノード領域３８を形成する。すなわち、ダイオード１７を形成する。本実施形態におけるダイオード１７は横型素子であり、その製造方法は一般に知られる方法に準拠するため、ここでは詳細を割愛する。
【００９６】
次いで、図１１（ｃ）に示すように、ダイオード１７のカソード電極３９およびアノード電極４０を形成する工程を行う。また、ＬＯＣＯＳ酸化により形成された絶縁膜３２上に多結晶シリコンよりなる抵抗型フィールドプレート３３を形成する工程を行う。これらの工程も、一般的に知られた工程に準拠するため、形成方法の詳細を割愛する。なお、フィールドプレート３３は、両端がカソード電極３９およびアノード電極４０に接続された渦巻き形状であり、カソード電極３９を取り囲むように配置される。
【００９７】
最後に、図示しないが、層間絶縁膜の形成工程、保護膜形成工程およびアルミ配線工程等を経て、半導体装置２０を得ることができる。
【００９８】
続いて、本実施形態に係る半導体装置２０およびその製造方法について、作用効果を説明する。第１実施形態に記載の作用効果に加えて、下記の効果が期待できる。
【００９９】
本実施形態においては、第１実施形態に記載のＳＯＩ構造のように、貼り合わせの工程を経ない。このため、貼り合わせ強度を増すための加熱工程が必要ないので、非晶質層２４が加熱により多結晶化することを抑制することができる。すなわち、ＳＯＩ構造に非晶質層２４を設ける場合に較べて、より高抵抗の非晶質層２４を形成することができる。したがって、より効果的に素子の水平方向の耐圧を向上させることができる。
【０１００】
なお、本実施形態では、ダイオード１７のみが半導体基板２１（バルク単結晶基板）に形成される例を示したが、半導体基板２１の表層に形成される素子は、ダイオード１７に限定されるものではなく、ＩＧＢＴや横型ＭＯＳトランジスタ等、あらゆる横型素子の形成が可能である。また、素子の形状についても限定されるものではない。
【０１０１】
（第３実施形態）
第２実施形態において、半導体基板２１としてのバルク単結晶基板内に非晶質層２４を有する例を示した。これに対して、本実施形態では、半導体基板２１としてエピタキシャル基板を用いる例を示す。このエピタキシャル基板は、支持基板２２としてバルク単結晶基板を用いて、エピタキシャル成長により形成される。図１２〜図１４を参照して、半導体基板２１としてのエピタキシャル基板に横型のＭＯＳトランジスタ４１が形成された半導体装置２０の例を説明する。
【０１０２】
図１２および図１３に示すように、本実施形態においては、半導体基板２１として、支持基板２２上にエピタキシャル成長させたエピタキシャル基板が用いられる。支持基板２２としてのバルク単結晶基板は、ＭＣＺ基板等を用いることができる。また、本実施形態における半導体基板２１（エピタキシャル基板）は、Ｎ−型として形成されている。半導体基板２１（エピタキシャル基板）の表層には横型のＭＯＳトランジスタ４１が形成されている。そして、半導体基板２１（エピタキシャル基板）内に、エピタキシャル基板と同一成分の非晶質層２４が形成されている。この非晶質層２４は、第１主面３１に対して、ＭＯＳトランジスタ４１を構成する不純物領域、すなわち、第１不純物領域としてのドレイン領域４２、第２不純物領域としてのソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５よりも深い位置において、素子領域の全域に亘って形成されている。
【０１０３】
また、半導体基板２１における第１主面３１であってＭＯＳトランジスタ４１の素子領域上には、上記不純物領域に対応して開口部を有する絶縁膜３２が形成され、絶縁膜３２上にはフィールドプレート３３が形成されている。さらに、第１主面３１上には、ドレイン電極４６、ソース電極４７、ゲート電極４８、およびチャネルコンタクト電極４９が形成されている。
【０１０４】
本実施形態では、図１２及び図１３に示すように、半導体基板２１の第１主面３１に平行な一方向に延びて、ドレイン領域４２としてのＮ＋型半導体領域が、第１主面３１の表層に形成されている。
【０１０５】
また、半導体基板２１の第１主面３１に平行な方向において、上記ドレイン領域４２と離間しつつドレイン領域４２を取り囲むリング形状をなして、ソース領域４３としてのＮ＋型半導体領域、チャネル領域４４としてのＰ型半導体領域およびチャネルコンタクト領域５としてのＰ＋型半導体領域が、第１主面３１の表層に形成されている。チャネル領域４４とソース領域４３との接合面および、チャネル領域４４とチャネルコンタクト領域４５との接合面は第１主面３１で終端されている。すなわち、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５は第１主面３１に露出しており、Ｐ型のチャネル領域４４が、Ｎ＋型のソース領域４３とＰ＋型のチャネルコンタクト領域４５とを取り囲んで形成されている。
【０１０６】
絶縁膜３２は、半導体基板２１の第１主面３１におけるドレイン領域４２、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５が露出する箇所を除く部分に形成されている。本実施形態では、この絶縁膜３２が、ＬＯＣＯＳ酸化膜からなる。そして、絶縁膜３２上において、ドレイン領域４２と、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５との間の部分（対向部分）に、多結晶シリコンからなる抵抗型のフィールドプレート３３が形成されている。本実施形態では、リング形状をなすソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５に沿って、フィールドプレート３３が形成されている。すなわちフィールドプレート３３が渦巻き構造を有している。そして、フィールドプレート３３の両端は、図示しないアルミ配線を介して、それぞれドレイン電極４６およびゲート電極４８に接続されている。
【０１０７】
第１主面３１上において、ドレイン電極４６はドレイン領域４２に接続されている。また、ソース電極４７はソース領域４３、チャネルコンタクト電極４９はチャネルコンタクト領域４５にそれぞれ接続されている。また、ゲート電極４８の一部は、図示しないゲート酸化膜を介して、チャネル領域４４上に位置している。
【０１０８】
次に、上記したような半導体基板２１としてのエピタキシャル基板上に形成されたＭＯＳトランジスタ４１の製造方法について、図１４を参照して説明する。
【０１０９】
先ず、半導体基板２１（エピタキシャル基板）の作製工程を説明する。
【０１１０】
最初に、図１４（ａ）に示すように、結晶を成長させる支持基板２２として、主面５０を有する単結晶シリコンからなるバルク単結晶基板を用意する。このバルク単結晶基板としては、例えば、ＭＣＺ基板でＮ型（ドープ材はリン）であり、主面５０の面方位＜１００＞、抵抗率３０〜６０Ωｃｍのものを用いることができる。
【０１１１】
次いで、図１４（ｂ）に示すように、支持基板２２としてのバルク単結晶基板の主面５０に有機金属気相成長法によりＮ−型の半導体基板２１（エピタキシャル基板）を成長させる。なお、エピタキシャル基板の成長は、有機金属気相成長法に限らず、分子線エピタキシー法を用いることもできる。
【０１１２】
次いで、図１４（ｃ）に示すように、半導体基板２１（エピタキシャル基板）の第１主面３１からアルゴンイオンを注入して、非晶質層２４を形成する。アルゴンイオンの注入は、素子の不純物領域、すなわち、ＭＯＳトランジスタ４１のドレイン領域４２、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５よりも深い位置に非晶質層２４が形成されるように、加速エネルギーを調整して行われる。具体的には、１００ｋｅＶ〜２００ｋｅＶ（例えば、１５０ｋｅＶ）とし、ドーズ量を３×１０１４ｉｏｎｓ／ｃｍ２〜１×１０１６ｉｏｎｓ／ｃｍ２（例えば、２×１０１５ｉｏｎｓ／ｃｍ２）とすると良い。これにより、半導体基板２１（エピタキシャル基板）の所定の深さにシリコンの結晶格子に歪みを生じさせ、非晶質化させる。
【０１１３】
上記の方法により、非晶質層２４を有する半導体基板２１としてのエピタキシャル基板を製造することができる。
【０１１４】
次に、図示しないが、非晶質層２４を有する半導体基板２１（エピタキシャル基板）の第１主面３１に形成されるＭＯＳトランジスタ４１の形成方法について説明する。素子形成のフローは、形成する素子がダイオードであることを除いて第２実施形態に記載の素子形成フローと同様である。
【０１１５】
最初に、上記の方法で製造した半導体基板２１（エピタキシャル基板）の第１主面３１のうち、ドレイン領域４２、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５を形成する部分を除く表層にＬＯＣＯＳ酸化により絶縁膜３２を形成する。
【０１１６】
次いで、ＬＯＣＯＳ酸化により形成された絶縁膜３２をマスクとして、イオン注入を行うことにより、ＭＯＳトランジスタ４１を形成する。本実施形態におけるＭＯＳトランジスタ４１は横型素子であり、その構造ならびに製造方法は一般に知られる構造ならびに方法に準拠するため、ここでは詳細を割愛する。
【０１１７】
次いで、ＭＯＳトランジスタ４１のドレイン電極４６、ソース電極４７、ゲート電極４８およびチャネルコンタクト電極４９を形成する工程を行う。また、ＬＯＣＯＳ酸化により形成された絶縁膜３２上に多結晶シリコンよりなる抵抗型フィールドプレート３３を形成する工程を行う。これらの工程も、一般的に知られた工程に準拠するため、詳細を割愛する。なお、フィールドプレート３３は、両端がドレイン電極４６およびゲート電極４８に接続された渦巻き形状であり、ドレイン電極４６を取り囲むように配置される。
【０１１８】
最後に、層間絶縁膜の形成工程、保護膜形成工程およびアルミ配線等の工程を経て半導体装置２０を得ることができる。
【０１１９】
続いて、本実施形態に係る半導体装置２０の特徴部分である非晶質層２４の作用効果を説明する。
【０１２０】
第２実施形態に記載の作用効果に加えて、半導体基板２１にエピタキシャル基板を用いた場合には、バルク単結晶基板に較べて結晶性、純度ともに優れていることに起因する効果が期待できる。すなわち、半導体基板２１として高結晶性あるいは高純度を必要とする素子や、多くの種類の化合物半導体に対して形成された素子など、エピタキシャル成長での形成が必要な基板に対しても、水平方向の耐圧を向上させることができる。
【０１２１】
なお、本実施形態では、ＭＯＳトランジスタ４１が半導体基板２１としてのエピタキシャル基板上に形成される例を示したが、エピタキシャル基板の表層に形成される素子は、ＭＯＳトランジスタ４１に限定されるものではなく、あらゆる横型素子の形成が可能である。また、素子の形状についても限定されるものではない。
【０１２２】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【０１２３】
第２実施形態および第３実施形態では、半導体基板２１に一つの素子を形成する例を示したが、同一の半導体基板２１に複数の素子を形成することができる。この場合には、トレンチ分離あるいはＰＮ接合分離により素子分離を行う。とくに、第２実施形態のように、半導体基板２１としてバルク単結晶基板を用いる場合には、以下に示すようにトレンチ分離することができる。
【０１２４】
先ず、半導体基板２１の第１主面３１のうち、素子を構成する領域を除く表層にＬＯＣＯＳ酸化により絶縁膜３２を形成する。次に、イオン注入により所望の不純物領域を形成する。次に、半導体基板２１の第２主面２５側から不活性元素のイオン注入を行い、第１主面から所定の深さに非晶質層２４を形成する。次に、半導体基板２１の第２主面２５側からトレンチエッチングにより、素子分離箇所にトレンチを形成し、該トレンチ内に絶縁層を形成して複数の素子を電気的に分離する。最後に、上記の各実施形態と同様に、電極、フィールドプレート３３、層間絶縁膜、保護膜およびアルミ配線等を形成する工程を経て、半導体装置２０が得られる。なお、非晶質層２４を形成する工程とトレンチ分離を行う工程とは順序を逆にしてもよい。
【０１２５】
また、上記した各実施形態では、半導体基板２１内に形成される高抵抗層として、非晶質層２４を用いた例を示したが、上記例に限定されるものではない。例えば、多結晶層を用いてもよい。
【０１２６】
また、上記した各実施形態では、フィールドプレートに抵抗型フィールドプレートを用いた例を示したが、上記例に限定されるものではなく、容量型フィールドプレートを用いても良い。
【０１２７】
また、上記した各実施形態では、シリコンを主成分とした半導体基板等を用いた例を示したが、上記例に限定されるものではなく、ＧａＡｓ等の化合物半導体を用いてもよい。
【０１２８】
また、上記した各実施形態では、非晶質層２４を形成するために注入されるイオン種として、アルゴンを用いる例を示したが、上記例に限定されるものではない。半導体基板２１に対してドーパントとして不活性（ドーパントとして作用しない）な元素であればよく、炭素、酸素、シリコン、クリプトン、キセノンの各イオンを用いても良い。
【符号の説明】
【０１２９】
１６・・・ＩＧＢＴ
１７・・・ダイオード
２１・・・半導体基板
２２・・・支持基板
２３・・・埋込絶縁膜
２４・・・非晶質層
２６・・・絶縁分離トレンチ
２７・・・コレクタ領域
２８・・・バッファ領域
２９・・・エミッタ領域
３０・・・チャネル領域
３２・・・絶縁膜
３３・・・フィールドプレート
３７・・・カソード領域
３８・・・アノード領域
【技術分野】
【０００１】
本発明は、横型高耐圧素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、埋込絶縁膜を介して支持基板上に半導体基板（ドリフト層）が形成されたＳＯＩ（Silicon on Insulator）基板において、半導体基板に横型高耐圧素子が形成された半導体装置が知られている。このようにＳＯＩ基板を用いると、基板の深さ方向での耐圧を確保できる。一方、省電力や高収率などを目的とした半導体装置およびその製造プロセスの微細化に伴って、半導体基板の表面に形成される電極間の距離も短くなっており、基板の水平方向の耐圧、すなわち、横型デバイスにおける電極間の耐圧を確保することが困難になってきている。
【０００３】
このような水平方向の耐圧の低下を防止するものとして、電極間の絶縁膜の表面にフィールドプレートが形成された半導体装置が知られている。フィールドプレートは、電極間にある半導体基板中の等電位線を均等化する機能を発揮する。すなわち、電極間にある半導体基板中において、局所的な電界集中を防止することができ、素子の表面に形成された電極間の耐圧を向上させることができる。
【０００４】
また、特許文献１には、埋込絶縁膜の表面にスーパージャンクション構造を有する半導体装置が示されている。この半導体装置では、Ｎ−型の半導体基板のうち、埋込絶縁膜と隣接する表層部分に、リング状のＰ型領域およびＮ型領域が交互に繰り返し形成されて、スーパージャンクション構造を成している。この構成では、支持基板および電極の一方を接地して、電極間に逆バイアスがかかるように、電極の他方に高電圧を印加すると、上記Ｐ型領域のうち埋込絶縁膜と隣接する位置に反転層が生じて正電荷が誘起される。一方で、上記Ｎ型領域のうち埋込絶縁膜と隣接する位置では反転層が生じないので電荷は誘起されない。このため、リング状のＰ型およびＮ型領域は、擬似的なフィールドプレートとして機能する。したがって、素子の表面に形成された電極間の耐圧を向上できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−９７０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、リング状のＰ型領域およびＮ型領域を交互に繰り返し形成する場合には、各領域を打ち分けるために、少なくとも２枚のマスクと、２回のイオン注入とが必要である。さらに、半導体装置の用途に合わせて、各領域で不純物イオンの注入領域の幅を変える場合には、所定の数のマスク、イオン注入が必要となり、工程が増加する。
【０００７】
また、不純物イオンの注入後の熱拡散工程において、不純物が半導体基板内に拡散し、Ｐ型領域がＮ型領域よりも上方に形成されると、擬似的なフィールドプレートとしての役割が期待できない虞がある。さらには、この不純物拡散がデバイスの特性に影響を及ぼす虞もある。
【０００８】
そこで、本発明は、上記問題点に鑑み、不純物イオンの注入による悪影響を防止しつつ水平方向の耐圧を向上できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記した目的を達成するために、請求項１に記載の発明は、
第１主面と該第１主面と反対の第２主面とを有する半導体基板と、
該半導体基板における第１主面の表層に形成された第１不純物領域と、第１主面の表層において、第１不純物領域にオーバーラップしない位置に形成され、第１不純物領域との間に電流が流れる第２不純物領域と、を有する素子と、
半導体基板の第１主面のうち、第１不純物領域および第２不純物領域の間の領域を含む表面に形成された絶縁膜と、
絶縁膜上の第１不純物領域および第２不純物領域の間に形成されたフィールドプレートと、を有する半導体装置であって、
半導体基板の第１主面から、第１不純物領域および第２不純物領域よりも深い所定の深さにおいて、少なくとも第１不純物領域および第２不純物領域の間の領域に半導体基板と同一成分の非晶質層を有することを特徴としている。
【００１０】
このように、本発明では、半導体基板内に非晶質層を有している。この非晶質層は、単結晶状態あるいは多結晶状態よりも電気抵抗が高い高抵抗層として振舞う。このため、第１不純物領域と第２不純物領域との間に電位差が生じた場合に、両領域間の等電位線がなるべく等間隔になるよう補正する機能を発揮する。すなわち、擬似的なフィールドプレートとして機能する。したがって、絶縁膜の表面に形成されたフィールドプレートによりなるべく等間隔になるよう補正された半導体基板内の等電位線の間隔を、より等間隔に近い形に補正することができる。これにより、素子の水平方向の耐圧を向上することができる。
【００１１】
また、上記の非晶質層は、半導体基板と同一成分となっている。このような非晶質層は、後述するように、不活性元素のイオン注入により形成される。このため、ドーパントとなる複数のイオン種をイオン注入して擬似的なフィールドプレートの機能を持たせる場合に較べて、工程数を削減できるとともに、ドーパントの拡散による半導体デバイスへの影響を抑制することもできる。
【００１２】
さらに、この非晶質層は、金属不純物のゲッタリング層としても機能する。このため、半導体基板の表層に形成される素子、例えばＭＯＳトランジスタ等のゲート絶縁膜の高品質化が期待できる。加えて、素子のライフタイム制御のための層として兼用することもできる。
【００１３】
フィールドプレートおよび非晶質層を有していることにより、第１不純物領域と第２不純物領域との間の等電位線が均等になる一方で、非晶質層の直下で電界が集中する。この電界集中による耐圧の低下を抑制するため、請求項２に記載のように、半導体基板は、その第２主面が、所定膜厚の埋込絶縁膜を介して支持基板に支持されたＳＯＩ構造を有すると良い。
【００１４】
これによれば、非晶質層を有する半導体基板と支持基板との間に、耐圧性を有する埋込絶縁膜が配置される。したがって、半導体基板の第１主面に形成された不純物領域と支持基板との間の深さ方向の耐圧を向上することができる。
【００１５】
より好ましくは、請求項３に記載のように、非晶質層が埋込絶縁膜に隣接して形成されると良い。
【００１６】
半導体基板の第１主面を基準として、非晶質層よりも深い層における電界は、非晶質層の直下で最も大きくなる。このため、埋込絶縁膜が非晶質層に隣接している構成は、より効果的に電界集中による耐圧の低下を抑制することができる。
【００１７】
また、請求項４に記載のように、半導体基板は、バルク単結晶基板でも良い。
【００１８】
この構成において、非晶質層は、半導体基板に不活性元素のイオン注入を実施することにより形成され、擬似的なフィールドプレートとして機能する。したがって、半導体基板がバルク単結晶基板である場合においても、素子の水平方向の耐圧を向上させることができる。
【００１９】
また、請求項５に記載のように、半導体基板は、バルク単結晶基板上にエピタキシャル成長により形成されたエピタキシャル基板であっても良い。
【００２０】
半導体基板としてのエピタキシャル基板は、バルク単結晶基板に較べて結晶性、純度ともに優れている。また、極めて薄い結晶膜や複雑な多層の結晶構造を作製することができる。この構成において、非晶質層は、半導体基板に不活性元素のイオン注入を実施することにより形成され、擬似的なフィールドプレートとして機能する。したがって、半導体基板がエピタキシャル基板である場合においても、素子の水平方向の耐圧を向上させることができる。
【００２１】
請求項２〜５に記載の構成においては、フィールドプレートと非晶質層とを有することによって、素子の水平方向の耐圧を向上させることができる。したがって、パワー半導体デバイスとして好適である。このため、第１不純物領域と第２不純物領域とを有する素子として、例えば、請求項６に記載の横型のダイオード、請求項７に記載の横型の絶縁ゲートバイポーラトランジスタ、請求項８に記載の横型のＭＯＳトランジスタを採用することができる。
【００２２】
これらは、例えば、モータ等の誘導性負荷を駆動させるためのインバータ回路を構成する素子として好適である。また、ＭＯＳトランジスタは、ドレイン−ゲート間の電界を緩和するように構成された横型ＭＯＳ構造に加えて、擬似的なフィールドプレートとしての非晶質層を有している。このため、例えば、パワーアンプ回路としても好適である。
【００２３】
請求項２に記載のＳＯＩ構造を有する半導体装置の製造方法は、請求項９に記載のように、
半導体基板の第２主面側から不活性元素をイオン注入して、第１主面から所定の深さに、非晶質層を形成する工程と、
半導体基板の第２主面と、該半導体基板の第２主面との対向面に埋込絶縁膜を有する支持基板と、を埋込絶縁膜を介して貼り合わせる工程と、
第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
第１主面の表層に、絶縁膜をマスクとして第１主面側からイオン注入することにより、非晶質層に到達しない深さをもって、第１不純物領域および第２不純物領域を形成する工程と、
第１不純物領域と第２不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
【００２４】
本発明の作用効果は、請求項１および請求項２に記載の発明の作用効果と同じであるため、その記載を省略する。
【００２５】
ところで、高抵抗層（擬似的なフィールドプレート）としての非晶質層は、半導体基板の層厚を薄膜化すれば、埋込絶縁膜で代用することもできる。しかしながら、この場合には、深さ方向の耐圧を確保するために、埋込絶縁膜の厚さを厚くする必要がある。埋込絶縁膜は支持基板を酸素雰囲気中で加熱することにより酸化膜として得られるが、埋込絶縁膜の厚さを厚くするためには、酸化に要する時間が長大となり、現実的ではない。
【００２６】
これに対して、請求項９に記載の方法は、不活性元素のイオン注入により非晶質層を得るものであり、埋込絶縁膜を形成するための長時間の加熱を必要としない。このため、この方法によれば、この半導体装置の製造にかかる時間を大幅に短縮することができる。
【００２７】
また、請求項１０に記載のように、非晶質層を形成する工程において、半導体基板の第２主面の表層に非晶質層を形成すると良い。
【００２８】
本発明の作用効果は、請求項３に記載の発明の作用効果と同じであるため、その記載を省略する。
【００２９】
一方、請求項４に記載の半導体装置の製造方法は、請求項１１に記載のように、
半導体基板としてのバルク単結晶基板に対して、第１主面側から不活性元素をイオン注入して、第１主面から所定の深さに、非晶質層を形成する工程と、
半導体基板を、第２主面側からを研削することにより、所定の厚さとする工程と、
第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
第１主面の表層に、絶縁膜をマスクとして第１主面側からイオン注入することにより、非晶質層に到達しない深さをもって、第１不純物領域および第２不純物領域を形成する工程と、
第１不純物領域と第２不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
【００３０】
本発明の作用効果は、請求項１および請求項４に記載の作用効果と同じであるため、その記載を省略する。
【００３１】
さらに、請求項５に記載の半導体装置の製造方法は、請求項１２に記載のように、
バルク単結晶基板の一面上にエピタキシャル成長により半導体基板としてのエピタキシャル基板を形成する工程と、
形成した半導体基板に対して、半導体基板の第１主面側から不活性元素をイオン注入して、第１主面から所定の深さに、非晶質層を形成する工程と、
第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
第１主面の表層に、絶縁膜をマスクとして第１主面側からイオン注入することにり、非晶質層に到達しない深さをもって、第１不純物領域および第２不純物領域を形成する工程と、
第１不純物領域と第２不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
【００３２】
本発明の作用効果は、請求項１および請求項５に記載の作用効果と同じであるため、その記載を省略する。
【００３３】
一般に、ＳＯＩ構造は埋込絶縁膜上にシリコン半導体層が設けられた構造をいうが、本明細書等においては、埋込絶縁膜上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、ＳＯＩ基板が有する半導体層は、シリコン半導体層に限定されない。
【００３４】
また、本明細書等において、単結晶とは、ある結晶軸に注目した場合、その結晶軸の方向が試料のどの部分においても同様の方向を向いているものをいう。つまり、結晶欠陥やダングリグボンドなどを含んでいても、上記のように結晶軸の方向が揃っているものは単結晶として扱う。また、本明細書等において、非晶質とは、単結晶のように三次元的な長距離秩序を持たない固体物質のことをいう。また、本明細書等において、多結晶とは、多数の微小な単結晶から構成された固体物質のことをいう。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態に係る汎用インバータの回路図である。
【図２】第１実施形態に係る半導体装置の概略構成を示す上面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】第１実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）は半導体基板の準備工程、（ｂ）は非晶質層形成工程、（ｃ）は支持基板の準備工程、（ｄ）は埋込絶縁膜形成工程、（ｅ）は貼り合わせ工程、（ｆ）は研削あるいは研磨の工程を示す。
【図５】第１実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）は素子分離工程、（ｂ）は不純物領域の形成工程、（ｃ）は電極およびフィールドプレートの形成工程を示す。
【図６】半導体基板中の等電位線のシミュレーション結果であり、（ａ）は非晶質無し条件、（ｂ）は非晶質層有り条件である。
【図７】変形例を示す断面図である。
【図８】第２実施形態に係る半導体装置の概略構成を示す上面図である。
【図９】図８のＩＸ−ＩＸ線に沿う断面図である。
【図１０】第２実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）はバルク単結晶基板の準備工程、（ｂ）は非晶質層形成工程、（ｃ）は研削あるいは研磨の工程を示す。
【図１１】第２実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）はＬＯＣＯＳ酸化工程、（ｂ）は不純物領域の形成工程、（ｃ）は電極およびフィールドプレートの形成工程を示す。
【図１２】第３実施形態に係る半導体装置の概略構成を示す上面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
【図１４】第３実施形態に係る半導体装置の製造方法を示す断面図であり、（ａ）はバルク単結晶基板の準備工程、（ｂ）はエピタキシャル基板形成工程、（ｃ）は非晶質層形成工程、（ｄ）は研削あるいは研磨の工程を示す。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。また、各図における各部位の寸法は任意であり、各図に示される寸法に限定されるものではない。
【００３７】
なお、図２、図３、図５〜図９、および図１１〜図１３に示されたフィールドプレートの巻数も任意であり、各図に示された巻数に限定されるものではない。
【００３８】
（第１実施形態）
図１〜図５を参照して、本実施形態に係る半導体装置を説明する。この半導体装置は、ＳＯＩ構造の半導体基板の表層に素子が形成されるとともに、半導体基板内に非晶質層が形成されてなることを特徴としている。本実施形態では、素子の一例として、後述するインバータ部を構成する絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと示す）および還流用のダイオードが併設された例を示す。
【００３９】
図１に示す汎用インバータ回路１０は、交流電圧を直流に整流するコンバータ部１１と、直流電圧を任意の周波数および電圧に変換するインバータ部１２を備えている。
【００４０】
コンバータ部１１は、ダイオード１３とコンデンサ１４を有し、交流電源１５から供給される交流電圧を、図１のようにダイオード１３を配置した回路によって整流して、電荷をコンデンサ１４に蓄積させることにより、直流電圧を作り出す。
【００４１】
インバータ部１２は、ＩＧＢＴ１６と還流用のダイオード１７とドライバＩＣ１８と図示しない入力ロジックＩＣとを有している。各ＩＧＢＴ１６のゲート電極には入力ロジックＩＣで制御されたドライバＩＣ１８が接続されており、ゲート電極に所定の電圧が印加されることによりＩＧＢＴ１６のオン／オフが制御される。インバータ部１２においては、２つのＩＧＢＴ１６がコンデンサ１４に対して直列に接続されており、各ＩＧＢＴ１６にはダイオード１７が並列接続されている。そして、２つのＩＧＢＴ１６と２つのダイオード１７とを有する回路構成が、コンデンサ１４に対して並列に３つ接続されている。直列接続された２つのＩＧＢＴ１６の各中点は、誘導性負荷であるモータ１９に接続されており、この汎用インバータ回路１０は３相交流回路を構成している。本実施形態に係る半導体装置２０は、ＩＧＢＴ１６と、該ＩＧＢＴ１６に逆並列に接続されたダイオード１７とを一体的に備えている。
【００４２】
次に、半導体装置２０について説明する。図２に示すように、半導体装置２０は、ＩＧＢＴ１６と、ＩＧＢＴ１６に並列接続されたダイオード１７を、同一の半導体基板２１に備える。
【００４３】
本実施形態では、半導体基板２１として、図３に示すように、シリコンからなる支持基板２２上に、酸化膜等で構成される埋込絶縁膜２３を介して配置された、Ｎ−型のシリコン等からなる半導体層を採用している。半導体基板２１内の埋込絶縁膜２３と隣接する領域には、半導体基板２１と同一成分の非晶質層２４が形成されている。本実施形態では、非晶質層２４は、図３に示すように、埋め込み絶縁膜２３に隣接して形成されている。すなわち、半導体基板２１における第２主面２５の表層に形成されている。また、半導体基板２１および非晶質層２４は、素子を絶縁分離するために、トレンチ内に酸化膜を埋め込んでなる絶縁分離トレンチ２６によって複数の素子領域に分割されており、絶縁分離トレンチ２６によって囲まれた一つの素子領域にＩＧＢＴ１６が形成されている。また、別の素子領域にダイオード１７が形成されている。すなわち、ＩＧＢＴ１６とダイオード１７は、絶縁分離トレンチ２６によって電気的に分離されている。
【００４４】
半導体基板２１におけるＩＧＢＴ１６の素子領域において、非晶質層２４は、素子領域の全域に形成されている。また、ＩＧＢＴ１６の素子領域には、上記した非晶質層２４以外にも、半導体基板２１とは異なる導電性の不純物領域が形成されている。具体的には、第１不純物領域としてのコレクタ領域２７、バッファ領域２８、第２不純物領域としてのエミッタ領域２９、チャネル領域３０が形成されている。そして、コレクタ領域２７、エミッタ領域２９、チャネルが形成されるチャネル領域３０、及びコレクタ領域２７とエミッタ領域２９の間でドリフト層として機能する半導体基板２１を有して、ＩＧＢＴ１６が構成されている。
【００４５】
また、半導体基板２１における埋込絶縁膜２３と反対の面（以下、第１主面３１と示す）であってＩＧＢＴ１６の素子領域上には、上記不純物領域に対応して開口部を有する絶縁膜３２が形成され、絶縁膜３２上にはフィールドプレート３３が形成されている。さらに、第１主面３１上には、コレクタ電極３４、エミッタ電極３５およびゲート電極３６が形成されている。
【００４６】
本実施形態では、図２及び図３に示すように、半導体基板２１の第１主面３１に平行な一方向に延びて、コレクタ領域２７としてのＰ＋型半導体領域及びバッファ領域２８としてのＮ型半導体領域が、第１主面３１の表層に形成されている。これらコレクタ領域２７及びバッファ領域２８の接合面は第１主面３１で終端されている。すなわち、Ｐ型のコレクタ領域２７は第１主面３１に露出しており、Ｎ型のバッファ領域２８がＰ型のコレクタ領域２７を取り囲んで形成されている。
【００４７】
また、半導体基板２１の第１主面３１に平行な方向において、上記コレクタ領域２７及びバッファ領域２８と離間しつつこれら領域２７，２８を取り囲むリング形状をなして、エミッタ領域２９としてのＮ＋型半導体領域及びチャネル領域３０としてのＰ型半導体領域が、第１主面３１の表層に形成されている。これらエミッタ領域２９及びチャネル領域３０との接合面は第１主面３１で終端されている。すなわち、エミッタ領域２９とチャネル領域３０とは第１主面３１に露出しており、Ｐ型のチャネル領域３０がＮ型のエミッタ領域２９を取り囲んで形成されている。なお、チャネル領域３０は、２つのエミッタ領域２９を取り囲む形状となっている。
【００４８】
絶縁膜３２は、半導体基板２１の第１主面３１におけるコレクタ領域２７、バッファ領域２８、エミッタ領域２９およびチャネル領域３０が露出する箇所を除く部分に形成されている。本実施形態では、この絶縁膜３２が、ＬＯＣＯＳ酸化膜からなる。そして、絶縁膜３２上において、コレクタ領域２７およびバッファ領域２８と、エミッタ領域２９およびチャネル領域３０との間の部分（対向部分）に、多結晶シリコンからなる抵抗型のフィールドプレート３３が形成されている。本実施形態では、リング形状をなすエミッタ領域２９及びチャネル領域３０に沿って、フィールドプレート３３が形成されている。すなわちフィールドプレート３３が渦巻き構造を有している。そして、フィールドプレート３３の両端は、図示しないアルミ配線を介して、それぞれコレクタ電極３４およびゲート電極３６に接続されている。
【００４９】
コレクタ電極３４は、第１主面３１上において、コレクタ領域２７に接続されている。エミッタ電極３５は、第１主面３１上において、エミッタ領域２９およびチャネル領域３０に接続されている。また、ゲート電極３６の一部は、図示しないゲート酸化膜を介して、エミッタ領域２９およびチャネル領域３０上に位置している。
【００５０】
一方、半導体基板２１におけるダイオード１７の素子領域において、非晶質層２４は、素子領域の全域に形成されている。また、ダイオード１７の素子領域には、上記した非晶質層２４以外にも、半導体基板２１とは異なる導電性の不純物領域が形成されている。具体的には、第１不純物領域としてのカソード領域３７と、第２不純物領域としてのアノード領域３８が形成されている。そして、カソード領域３７、アノード領域３８、及び半導体基板２１を有して、ダイオード１７が構成されている。
【００５１】
また、半導体基板２１の第１主面３１であってダイオード１７の素子領域上には、カソード領域３７及びアノード領域３８に対応して開口部を有する絶縁膜３２が形成され、絶縁膜３２上にはフィールドプレート３３が形成されている。さらに、第１主面３１上には、カソード電極３９およびアノード電極４０が形成されている。
【００５２】
本実施形態では、図２及び図３に示すように、半導体基板２１の第１主面３１に平行な一方向に延びて、カソード領域３７としてのＮ＋型半導体領域が、第１主面３１の表層に形成されている。一方、半導体基板２１の第１主面３１に平行な方向において、上記カソード領域３７と離間しつつカソード領域３７を取り囲むリング形状をなして、アノード領域３８としてのＰ＋型半導体領域が、第１主面３１の表層に形成されている。
【００５３】
絶縁膜３２は、半導体基板２１の第１主面３１におけるカソード領域３７およびアノード領域３８が露出する箇所を除く部分に形成されている。本実施形態では、この絶縁膜３２が、ＬＯＣＯＳ酸化膜からなる。そして、絶縁膜３２上において、カソード領域３７と、アノード領域３８との間の部分（対向部分）に、多結晶シリコンからなる抵抗型のフィールドプレート３３が形成されている。本実施形態では、リング形状をなすアノード領域３８に沿って、フィールドプレート３３が形成されている。すなわちフィールドプレート３３が渦巻き構造を有している。そして、フィールドプレート３３の両端は、図示しないアルミ配線を介して、それぞれカソード電極３９およびアノード電極４０に接続されている。
【００５４】
カソード電極３９は、第１主面３１上において、カソード領域３７に接続されている。また、アノード電極４０は、第１主面３１上において、アノード領域３８に接続されている。
【００５５】
次に、上記した半導体装置２０の製造方法について、図４および図５を参照して説明する。
【００５６】
先ず、図４を参照して非晶質層２４を有する半導体基板２１の作製工程を説明する。
【００５７】
最初に、図４（ａ）に示すように、第１主面３１および第２主面２５を有する単結晶シリコンからなる半導体基板２１を用意する。この半導体基板２１としては、例えば、ＭＣＺ基板でＮ型（ドープ材はリン）であり、第１主面３１の面方位＜１００＞、抵抗率３０〜６０Ωｃｍのものを用いることができる。
【００５８】
次いで、図４（ｂ）に示すように、半導体基板２１の第２主面２５側からアルゴンイオンを注入して、非晶質層２４を形成する。アルゴンイオンは、半導体基板２１の第２主面２５の表層近傍でシリコンの結晶格子に歪みを生じさせるのに必要なエネルギーで加速されることが望ましい。また、アルゴンイオンのドーズ量も、シリコンの結晶格子に歪みを生じさせるために十分な量とすることが好ましい。例えば、イオン注入の条件として、アルゴンイオンの加速エネルギーを１００ｋｅＶ以下（例えば、４０ｋｅＶ）とし、ドーズ量を３×１０１４ｉｏｎｓ／ｃｍ２〜１×１０１６ｉｏｎｓ／ｃｍ２（例えば、２×１０１５ｉｏｎｓ／ｃｍ２）とすることができる。これにより、半導体基板２１の第２主面２５の表層付近にシリコンの結晶格子に歪みを生じさせ、非晶質化させる。
【００５９】
上記の方法により、第２主面２５の表層に非晶質層２４を有する半導体基板を得ることができる。
【００６０】
次に、図４を参照して半導体基板２１を支持する支持基板２２の作製工程を説明する。
【００６１】
最初に、図４（ｃ）に示すように、シリコンからなるバルク基板を用意する。この支持基板２２としては、例えば、ＭＣＺ基板でＰ型（ドープ材はホウ素）である基板を用いることができる。
【００６２】
次いで、図４（ｄ）に示すように、この支持基板２２を酸素雰囲気中で熱酸化して、支持基板２２の表面に埋込絶縁膜２３となる酸化膜を形成する。
【００６３】
上記の方法により、表面に埋込絶縁膜２３を有する支持基板２２を得ることができる。
【００６４】
次に、上記した方法で得られた半導体基板２１と支持基板２２とを貼り合わせる工程を行う。
【００６５】
図４（ｅ）に示すように、半導体基板２１の第２主面２５と支持基板２２とを、支持基板２２に形成された埋込絶縁膜２３を介して貼り合わせ、その強度を増すためのアニール処理を行う。アニール条件は、例えば、窒素雰囲気中で９００℃〜１２００℃の加熱を０．５時間〜５時間程度行う。このアニール処理のため、半導体基板２１の第２主面２５に形成された非晶質層２４の一部が再結晶化が進行する。しかしながら、アニール条件を、特に、１１５０℃、２時間程度とすれば、高抵抗層としての非晶質層２４を残しつつ、半導体基板２１の第２主面２５と支持基板２２とを貼り合わせることができる。
【００６６】
次に、図４（ｆ）に示すように、半導体基板２１を第１主面３１側から研削あるいは研磨して、半導体基板２１を所定の厚さとする。本実施形態では、ＩＧＢＴ１６の不純物領域２７，２８，２９，３０、およびダイオード１７の不純物領域３７，３８と非晶質層２４との間の距離よりも、ＩＧＢＴ１６およびダイオード１７のキャリアの移動経路であるドリフト長が長くなるように研削あるいは研磨する。
【００６７】
以上の工程により、ＳＯＩ構造を有する基板を得ることができる。
【００６８】
次に、図５を参照して半導体基板２１の第１主面３１側に形成される素子の形成方法について説明する。
【００６９】
最初に、図５（ａ）に示すように、ＩＧＢＴ１６とダイオード１７とを電気的に区画するトレンチ分離による素子分離工程を行う。トレンチ分離による素子分離は、一般的に知られるトレンチエッチングにより行われ、本実施形態において、絶縁分離トレンチ２６に形成された絶縁膜はＣＶＤ法により形成された酸化膜である。絶縁分離トレンチ２６は半導体基板２１を貫通して埋込絶縁膜２３に到達して形成されることにより、ＩＧＢＴ１６とダイオード１７とを電気的に分離している。
【００７０】
次いで、図５（ｂ）に示すように、半導体基板２１の第１主面３１のうち、素子を構成する領域を除く表層にＬＯＣＯＳ酸化により絶縁膜３２を形成する。換言すれば、ＩＧＢＴ１６のコレクタ領域２７、バッファ領域２８、エミッタ領域２９およびチャネル領域３０と、ダイオード１７のカソード領域３７およびアノード領域３８とを形成する部分に開口部を有する絶縁膜３２を形成する。そして、ＬＯＣＯＳ酸化により形成された絶縁膜３２をマスクとして、イオン注入を行うことにより、ＩＧＢＴ１６およびダイオード１７を形成する。本実施形態におけるＩＧＢＴ１６およびダイオード１７は横型素子であり、その製造方法は一般に知られる方法に準拠するため、ここでは詳細を割愛する。
【００７１】
次いで、図５（ｃ）に示すように、ＩＧＢＴ１６のコレクタ電極３４、エミッタ電極３５およびゲート電極３６と、ダイオード１７のカソード電極３９およびアノード電極４０とを形成する工程を行う。また、ＬＯＣＯＳ酸化により形成された絶縁膜３２上に多結晶シリコンよりなる抵抗型フィールドプレート３３を形成する工程も行う。これらの工程も、一般的に知られた工程に準拠するため、詳細を割愛する。なお、フィールドプレート３３は、図２に示すように、ＩＧＢＴ１６およびダイオード１７それぞれに形成される。ＩＧＢＴ１６において、フィールドプレート３３は、両端がコレクタ電極３４およびゲート電極３６に接続された渦巻き形状であり、コレクタ電極３４を取り囲むように配置される。また、ダイオード１７において、フィールドプレート３３は、両端がカソード電極３９およびアノード電極４０に接続された渦巻き形状であり、カソード電極３９を取り囲むように配置される。
【００７２】
最後に、図示しないが、層間絶縁膜の形成工程、保護膜形成工程およびアルミ配線工程を経て、半導体装置２０を得ることができる。
【００７３】
続いて、本実施形態に係る半導体装置２０における特徴部分である非晶質層２４の作用効果を、プロセス・デバイスシミュレーションによる結果（図６）を用いて説明する。本実施形態では、ＩＧＢＴ１６とダイオード１７とが同一の半導体基板２１に形成された構造を示しているが、非晶質層２４の作用効果は、擬似的なフィールドプレートとして機能するという点で、ＩＧＢＴ１６とダイオード１７とで共通するため、ここではダイオード１７を例に説明する。
【００７４】
ダイオード１７のカソード電極３９に所定の電圧を印加し、アノード電極４０および支持基板２２をＧＮＤとする、すなわち、逆バイアスを印加すると、半導体基板２１のうち埋込絶縁膜２３に隣接する部分に誘起された＋電荷によって反転層が形成される。このため、図６（ａ）に示すように、カソード領域３７と埋込絶縁膜２３との間の等電位線の間隔が狭くなる。したがって、この部位において電界が集中し、水平方向の耐圧が低下する。
【００７５】
一方、本実施形態では、半導体基板２１内の埋込絶縁膜２３に隣接する部分に、非晶質層２４を有する。この非晶質層２４は、単結晶状態および多結晶状態よりも電気抵抗が高い高抵抗層として振舞う。このため、カソード領域３７とアノード領域３８との間に逆バイアスを印加した場合に、両領域間の等電位線がなるべく等間隔になるよう補正する機能を発揮する。すなわち、擬似的なフィールドプレートとして機能する。したがって、図６（ｂ）に示すように、絶縁膜３２の表面に形成されたフィールドプレート３３によりなるべく等間隔になるよう補正された半導体基板２１内の等電位線の間隔を、より等間隔に近い形に補正することができる。これにより、ダイオード１７（ＩＧＢＴ１６）の水平方向の耐圧を向上することができる。
【００７６】
また、上記の非晶質層２４は、半導体基板２１と同一成分となっている。このような非晶質層２４は、不活性元素のイオン注入により形成される。このため、ドーパントとなる複数のイオン種をイオン注入して擬似的なフィールドプレートの機能を持たせる場合に較べて、工程数を削減できるとともに、ドーパントの拡散によるダイオード１７（ＩＧＢＴ１６）への影響を抑制することもできる。
【００７７】
さらに、この非晶質層２４は、金属不純物のゲッタリング層としても機能する。このため、半導体基板２１の表層に形成される素子、例えばＩＧＢＴ１６のゲート絶縁膜の高品質化が期待できる。加えて、ダイオード１７（ＩＧＢＴ１６）のライフタイム制御のための層として兼用することもできる。
【００７８】
ところで、高抵抗層（擬似的なフィールドプレート）としての非晶質層２４は、半導体基板２１の層厚を薄膜化すれば、埋込絶縁膜２３で代用することもできる。しかしながら、この場合には、深さ方向の耐圧を確保するために、埋込絶縁膜２３の厚さを厚くする必要がある。埋込絶縁膜２３は支持基板２２を酸素雰囲気中で加熱することにより酸化膜として得られるが、埋込絶縁膜２３の厚さを厚くするためには、酸化に要する時間が長大となり、現実的ではない。
【００７９】
これに対して、本実施形態では、アルゴンのイオン注入により非晶質層２４を得るものであり、擬似的なフィールドプレートとしての埋込絶縁膜２３を形成するための長時間の加熱を必要としない。このため、この半導体装置の製造にかかる時間を大幅に短縮することができる。
【００８０】
なお、本実施形態では、非晶質層２４が埋込絶縁膜２３に隣接する構成を示したが、非晶質層２４の形成領域は、上記例に限定されない。非晶質層２４は、図７に示すように、半導体基板２１において、第１主面３１を基準として、不純物領域（図符号２３〜２６、２８、２９に相当）よりも深い位置に形成されれば良い。非晶質層２４の形成位置は、非晶質層２４の形成工程のうち、アルゴンイオン注入時の加速エネルギーを調整することで任意に決定することができる。
【００８１】
また、非晶質層２４が形成される水平方向の位置について、本実施形態では、素子領域の全域に形成する例を示したが、上記例に限定されない。非晶質層２４は、少なくとも第１不純物領域および第２不純物領域の間の領域に形成されていれば、擬似的なフィールドプレートとして機能する。
【００８２】
なお、本実施形態では、ＩＧＢＴ１６およびダイオード１７が同一の半導体基板２１に形成される例を示したが、ＩＧＢＴ１６やダイオード１７は単独で形成されても良い。また、半導体基板２１の表層に形成される素子は、ＩＧＢＴ１６やダイオード１７に限定されるものではなく、横型ＭＯＳトランジスタ等、あらゆる横型素子の形成が可能である。また、素子の形状についても限定されるものではない。
【００８３】
（第２実施形態）
第１実施形態では、半導体基板２１として、ＳＯＩ構造の半導体層を用いる例を示した。これに対して、本実施形態では、半導体基板２１としてバルク単結晶基板を用いる例を示す。
【００８４】
図８〜図１１を参照して、本実施形態に係る半導体装置２０について説明する。図８および図９に示す半導体装置２０は、半導体基板２１としてのバルク単結晶基板上に、横型素子として、ダイオード１７のみを有している。
【００８５】
バルク単結晶基板としては、例えば、Ｎ−型のシリコン等からなるＭＣＺ基板を用いることができる。図９に示すように、本実施形態では、半導体基板２１としてのバルク単結晶基板内に、バルク単結晶基板と同一成分の非晶質層２４が形成されている。そして、この半導体基板２１に、第１実施形態と同一構成のダイオード１７が形成されている。また、非晶質層２４は、半導体基板２１の第１主面３１を基準として、不純物領域３７，３８よりも深い位置において、素子領域の全域に亘って形成されている。
【００８６】
次に、上記したような半導体基板２１（バルク単結晶基板）上に形成されたダイオード１７の製造方法について、図１０および図１１を参照して説明する。
【００８７】
先ず、図１０を参照して、非晶質層２４の作製工程を説明する。
【００８８】
最初に、図１０（ａ）に示すように、半導体基板２１として、第１主面３１およびその裏面の第２主面２５を有するシリコン単結晶からなるバルク単結晶基板を用意する。このバルク単結晶基板としては、例えば、ＭＣＺ基板でＮ型（ドープ材はリン）であり、第１主面３１の面方位＜１００＞、抵抗率３０〜６０Ωｃｍのものを用いることができる。
【００８９】
次いで、図１０（ｂ）に示すように、半導体基板２１（バルク単結晶基板）の第１主面３１側からアルゴンイオンを注入して、非晶質層２４を形成する。アルゴンイオンの注入は、形成する素子の拡散層、すなわち、ダイオード１７のカソード領域３７およびアノード領域３８よりも深い位置に非晶質層２４が形成されるように、加速エネルギーを調整して行う。具体的には、１００ｋｅＶ〜２００ｋｅＶ（例えば、１５０ｋｅＶ）とし、ドーズ量を３×１０１４ｉｏｎｓ／ｃｍ２〜１×１０１６ｉｏｎｓ／ｃｍ２（例えば、２×１０１５ｉｏｎｓ／ｃｍ２）とすると良い。これにより、半導体基板２１（バルク単結晶基板）の所定の深さにシリコンの結晶格子に歪みを生じさせ、非晶質化させる。
【００９０】
次いで、図１０（ｃ）に示すように、半導体基板２１（バルク単結晶基板）の第２主面２５側から、研削あるいは研磨を行うことにより、半導体基板２１（バルク単結晶基板）を所定の厚さとする。
【００９１】
上記の方法により、半導体基板２１として、非晶質層２４を有するバルク単結晶基板を製造する。
【００９２】
なお、図１０（ｂ）に示した非晶質層２４を形成する工程と、図１０（ｃ）に示した研削あるいは研磨の工程は、その順序を逆にしても良い。
【００９３】
次に、図１１を参照してダイオード１７の形成方法について説明する。
【００９４】
最初に、図１１（ａ）に示すように、半導体基板２１の第１主面３１のうち、素子を構成する領域を除く表層にＬＯＣＯＳ酸化により絶縁膜３２を形成する。換言すれば、ダイオード１７のカソード領域３７およびアノード領域３８を形成する部分に開口部を有する絶縁膜３２を形成する。
【００９５】
次いで、図１１（ｂ）に示すように、ＬＯＣＯＳ酸化により形成された絶縁膜３２をマスクとして、イオン注入を行うことにより、カソード領域３７およびアノード領域３８を形成する。すなわち、ダイオード１７を形成する。本実施形態におけるダイオード１７は横型素子であり、その製造方法は一般に知られる方法に準拠するため、ここでは詳細を割愛する。
【００９６】
次いで、図１１（ｃ）に示すように、ダイオード１７のカソード電極３９およびアノード電極４０を形成する工程を行う。また、ＬＯＣＯＳ酸化により形成された絶縁膜３２上に多結晶シリコンよりなる抵抗型フィールドプレート３３を形成する工程を行う。これらの工程も、一般的に知られた工程に準拠するため、形成方法の詳細を割愛する。なお、フィールドプレート３３は、両端がカソード電極３９およびアノード電極４０に接続された渦巻き形状であり、カソード電極３９を取り囲むように配置される。
【００９７】
最後に、図示しないが、層間絶縁膜の形成工程、保護膜形成工程およびアルミ配線工程等を経て、半導体装置２０を得ることができる。
【００９８】
続いて、本実施形態に係る半導体装置２０およびその製造方法について、作用効果を説明する。第１実施形態に記載の作用効果に加えて、下記の効果が期待できる。
【００９９】
本実施形態においては、第１実施形態に記載のＳＯＩ構造のように、貼り合わせの工程を経ない。このため、貼り合わせ強度を増すための加熱工程が必要ないので、非晶質層２４が加熱により多結晶化することを抑制することができる。すなわち、ＳＯＩ構造に非晶質層２４を設ける場合に較べて、より高抵抗の非晶質層２４を形成することができる。したがって、より効果的に素子の水平方向の耐圧を向上させることができる。
【０１００】
なお、本実施形態では、ダイオード１７のみが半導体基板２１（バルク単結晶基板）に形成される例を示したが、半導体基板２１の表層に形成される素子は、ダイオード１７に限定されるものではなく、ＩＧＢＴや横型ＭＯＳトランジスタ等、あらゆる横型素子の形成が可能である。また、素子の形状についても限定されるものではない。
【０１０１】
（第３実施形態）
第２実施形態において、半導体基板２１としてのバルク単結晶基板内に非晶質層２４を有する例を示した。これに対して、本実施形態では、半導体基板２１としてエピタキシャル基板を用いる例を示す。このエピタキシャル基板は、支持基板２２としてバルク単結晶基板を用いて、エピタキシャル成長により形成される。図１２〜図１４を参照して、半導体基板２１としてのエピタキシャル基板に横型のＭＯＳトランジスタ４１が形成された半導体装置２０の例を説明する。
【０１０２】
図１２および図１３に示すように、本実施形態においては、半導体基板２１として、支持基板２２上にエピタキシャル成長させたエピタキシャル基板が用いられる。支持基板２２としてのバルク単結晶基板は、ＭＣＺ基板等を用いることができる。また、本実施形態における半導体基板２１（エピタキシャル基板）は、Ｎ−型として形成されている。半導体基板２１（エピタキシャル基板）の表層には横型のＭＯＳトランジスタ４１が形成されている。そして、半導体基板２１（エピタキシャル基板）内に、エピタキシャル基板と同一成分の非晶質層２４が形成されている。この非晶質層２４は、第１主面３１に対して、ＭＯＳトランジスタ４１を構成する不純物領域、すなわち、第１不純物領域としてのドレイン領域４２、第２不純物領域としてのソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５よりも深い位置において、素子領域の全域に亘って形成されている。
【０１０３】
また、半導体基板２１における第１主面３１であってＭＯＳトランジスタ４１の素子領域上には、上記不純物領域に対応して開口部を有する絶縁膜３２が形成され、絶縁膜３２上にはフィールドプレート３３が形成されている。さらに、第１主面３１上には、ドレイン電極４６、ソース電極４７、ゲート電極４８、およびチャネルコンタクト電極４９が形成されている。
【０１０４】
本実施形態では、図１２及び図１３に示すように、半導体基板２１の第１主面３１に平行な一方向に延びて、ドレイン領域４２としてのＮ＋型半導体領域が、第１主面３１の表層に形成されている。
【０１０５】
また、半導体基板２１の第１主面３１に平行な方向において、上記ドレイン領域４２と離間しつつドレイン領域４２を取り囲むリング形状をなして、ソース領域４３としてのＮ＋型半導体領域、チャネル領域４４としてのＰ型半導体領域およびチャネルコンタクト領域５としてのＰ＋型半導体領域が、第１主面３１の表層に形成されている。チャネル領域４４とソース領域４３との接合面および、チャネル領域４４とチャネルコンタクト領域４５との接合面は第１主面３１で終端されている。すなわち、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５は第１主面３１に露出しており、Ｐ型のチャネル領域４４が、Ｎ＋型のソース領域４３とＰ＋型のチャネルコンタクト領域４５とを取り囲んで形成されている。
【０１０６】
絶縁膜３２は、半導体基板２１の第１主面３１におけるドレイン領域４２、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５が露出する箇所を除く部分に形成されている。本実施形態では、この絶縁膜３２が、ＬＯＣＯＳ酸化膜からなる。そして、絶縁膜３２上において、ドレイン領域４２と、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５との間の部分（対向部分）に、多結晶シリコンからなる抵抗型のフィールドプレート３３が形成されている。本実施形態では、リング形状をなすソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５に沿って、フィールドプレート３３が形成されている。すなわちフィールドプレート３３が渦巻き構造を有している。そして、フィールドプレート３３の両端は、図示しないアルミ配線を介して、それぞれドレイン電極４６およびゲート電極４８に接続されている。
【０１０７】
第１主面３１上において、ドレイン電極４６はドレイン領域４２に接続されている。また、ソース電極４７はソース領域４３、チャネルコンタクト電極４９はチャネルコンタクト領域４５にそれぞれ接続されている。また、ゲート電極４８の一部は、図示しないゲート酸化膜を介して、チャネル領域４４上に位置している。
【０１０８】
次に、上記したような半導体基板２１としてのエピタキシャル基板上に形成されたＭＯＳトランジスタ４１の製造方法について、図１４を参照して説明する。
【０１０９】
先ず、半導体基板２１（エピタキシャル基板）の作製工程を説明する。
【０１１０】
最初に、図１４（ａ）に示すように、結晶を成長させる支持基板２２として、主面５０を有する単結晶シリコンからなるバルク単結晶基板を用意する。このバルク単結晶基板としては、例えば、ＭＣＺ基板でＮ型（ドープ材はリン）であり、主面５０の面方位＜１００＞、抵抗率３０〜６０Ωｃｍのものを用いることができる。
【０１１１】
次いで、図１４（ｂ）に示すように、支持基板２２としてのバルク単結晶基板の主面５０に有機金属気相成長法によりＮ−型の半導体基板２１（エピタキシャル基板）を成長させる。なお、エピタキシャル基板の成長は、有機金属気相成長法に限らず、分子線エピタキシー法を用いることもできる。
【０１１２】
次いで、図１４（ｃ）に示すように、半導体基板２１（エピタキシャル基板）の第１主面３１からアルゴンイオンを注入して、非晶質層２４を形成する。アルゴンイオンの注入は、素子の不純物領域、すなわち、ＭＯＳトランジスタ４１のドレイン領域４２、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５よりも深い位置に非晶質層２４が形成されるように、加速エネルギーを調整して行われる。具体的には、１００ｋｅＶ〜２００ｋｅＶ（例えば、１５０ｋｅＶ）とし、ドーズ量を３×１０１４ｉｏｎｓ／ｃｍ２〜１×１０１６ｉｏｎｓ／ｃｍ２（例えば、２×１０１５ｉｏｎｓ／ｃｍ２）とすると良い。これにより、半導体基板２１（エピタキシャル基板）の所定の深さにシリコンの結晶格子に歪みを生じさせ、非晶質化させる。
【０１１３】
上記の方法により、非晶質層２４を有する半導体基板２１としてのエピタキシャル基板を製造することができる。
【０１１４】
次に、図示しないが、非晶質層２４を有する半導体基板２１（エピタキシャル基板）の第１主面３１に形成されるＭＯＳトランジスタ４１の形成方法について説明する。素子形成のフローは、形成する素子がダイオードであることを除いて第２実施形態に記載の素子形成フローと同様である。
【０１１５】
最初に、上記の方法で製造した半導体基板２１（エピタキシャル基板）の第１主面３１のうち、ドレイン領域４２、ソース領域４３、チャネル領域４４およびチャネルコンタクト領域４５を形成する部分を除く表層にＬＯＣＯＳ酸化により絶縁膜３２を形成する。
【０１１６】
次いで、ＬＯＣＯＳ酸化により形成された絶縁膜３２をマスクとして、イオン注入を行うことにより、ＭＯＳトランジスタ４１を形成する。本実施形態におけるＭＯＳトランジスタ４１は横型素子であり、その構造ならびに製造方法は一般に知られる構造ならびに方法に準拠するため、ここでは詳細を割愛する。
【０１１７】
次いで、ＭＯＳトランジスタ４１のドレイン電極４６、ソース電極４７、ゲート電極４８およびチャネルコンタクト電極４９を形成する工程を行う。また、ＬＯＣＯＳ酸化により形成された絶縁膜３２上に多結晶シリコンよりなる抵抗型フィールドプレート３３を形成する工程を行う。これらの工程も、一般的に知られた工程に準拠するため、詳細を割愛する。なお、フィールドプレート３３は、両端がドレイン電極４６およびゲート電極４８に接続された渦巻き形状であり、ドレイン電極４６を取り囲むように配置される。
【０１１８】
最後に、層間絶縁膜の形成工程、保護膜形成工程およびアルミ配線等の工程を経て半導体装置２０を得ることができる。
【０１１９】
続いて、本実施形態に係る半導体装置２０の特徴部分である非晶質層２４の作用効果を説明する。
【０１２０】
第２実施形態に記載の作用効果に加えて、半導体基板２１にエピタキシャル基板を用いた場合には、バルク単結晶基板に較べて結晶性、純度ともに優れていることに起因する効果が期待できる。すなわち、半導体基板２１として高結晶性あるいは高純度を必要とする素子や、多くの種類の化合物半導体に対して形成された素子など、エピタキシャル成長での形成が必要な基板に対しても、水平方向の耐圧を向上させることができる。
【０１２１】
なお、本実施形態では、ＭＯＳトランジスタ４１が半導体基板２１としてのエピタキシャル基板上に形成される例を示したが、エピタキシャル基板の表層に形成される素子は、ＭＯＳトランジスタ４１に限定されるものではなく、あらゆる横型素子の形成が可能である。また、素子の形状についても限定されるものではない。
【０１２２】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【０１２３】
第２実施形態および第３実施形態では、半導体基板２１に一つの素子を形成する例を示したが、同一の半導体基板２１に複数の素子を形成することができる。この場合には、トレンチ分離あるいはＰＮ接合分離により素子分離を行う。とくに、第２実施形態のように、半導体基板２１としてバルク単結晶基板を用いる場合には、以下に示すようにトレンチ分離することができる。
【０１２４】
先ず、半導体基板２１の第１主面３１のうち、素子を構成する領域を除く表層にＬＯＣＯＳ酸化により絶縁膜３２を形成する。次に、イオン注入により所望の不純物領域を形成する。次に、半導体基板２１の第２主面２５側から不活性元素のイオン注入を行い、第１主面から所定の深さに非晶質層２４を形成する。次に、半導体基板２１の第２主面２５側からトレンチエッチングにより、素子分離箇所にトレンチを形成し、該トレンチ内に絶縁層を形成して複数の素子を電気的に分離する。最後に、上記の各実施形態と同様に、電極、フィールドプレート３３、層間絶縁膜、保護膜およびアルミ配線等を形成する工程を経て、半導体装置２０が得られる。なお、非晶質層２４を形成する工程とトレンチ分離を行う工程とは順序を逆にしてもよい。
【０１２５】
また、上記した各実施形態では、半導体基板２１内に形成される高抵抗層として、非晶質層２４を用いた例を示したが、上記例に限定されるものではない。例えば、多結晶層を用いてもよい。
【０１２６】
また、上記した各実施形態では、フィールドプレートに抵抗型フィールドプレートを用いた例を示したが、上記例に限定されるものではなく、容量型フィールドプレートを用いても良い。
【０１２７】
また、上記した各実施形態では、シリコンを主成分とした半導体基板等を用いた例を示したが、上記例に限定されるものではなく、ＧａＡｓ等の化合物半導体を用いてもよい。
【０１２８】
また、上記した各実施形態では、非晶質層２４を形成するために注入されるイオン種として、アルゴンを用いる例を示したが、上記例に限定されるものではない。半導体基板２１に対してドーパントとして不活性（ドーパントとして作用しない）な元素であればよく、炭素、酸素、シリコン、クリプトン、キセノンの各イオンを用いても良い。
【符号の説明】
【０１２９】
１６・・・ＩＧＢＴ
１７・・・ダイオード
２１・・・半導体基板
２２・・・支持基板
２３・・・埋込絶縁膜
２４・・・非晶質層
２６・・・絶縁分離トレンチ
２７・・・コレクタ領域
２８・・・バッファ領域
２９・・・エミッタ領域
３０・・・チャネル領域
３２・・・絶縁膜
３３・・・フィールドプレート
３７・・・カソード領域
３８・・・アノード領域
【特許請求の範囲】
【請求項１】
第１主面と該第１主面と反対の第２主面とを有する半導体基板と、
該半導体基板における第１主面の表層に形成された第１不純物領域と、前記第１主面の表層において、前記第１不純物領域にオーバーラップしない位置に形成され、前記第１不純物領域との間に電流が流れる第２不純物領域と、を有する素子と、
前記半導体基板の第１主面のうち、前記第１不純物領域および前記第２不純物領域の間の領域を含む表面に形成された絶縁膜と、
前記絶縁膜上の前記第１不純物領域および前記第２不純物領域の間に形成されたフィールドプレートと、を有する半導体装置であって、
前記半導体基板の第１主面から、前記第１不純物領域および前記第２不純物領域よりも深い所定の深さにおいて、少なくとも前記第１不純物領域および前記第２不純物領域の間の領域に前記半導体基板と同一成分の非晶質層を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板は、前記第２主面が、所定膜厚の埋込絶縁膜を介して支持基板に支持されたＳＯＩ構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記非晶質層が前記埋込絶縁膜に隣接して形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は、バルク単結晶基板であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体基板は、バルク単結晶基板上にエピタキシャル成長により形成されたエピタキシャル基板であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記素子として、横型のダイオードを含み、前記ダイオードは、前記第１不純物領域としてのカソード領域と、前記第２不純物領域としてのアノード領域と、を有することを特徴とする請求項１〜５いずれか１項に記載の半導体装置。
【請求項７】
前記素子として、横型の絶縁ゲートバイポーラトランジスタを含み、前記絶縁ゲートバイポーラトランジスタは、前記第１不純物領域としてのコレクタ領域と、前記第２不純物領域としてのエミッタ領域と、を有することを特徴とする請求項１〜６いずれか１項に記載の半導体装置。
【請求項８】
前記素子として、横型のＭＯＳトランジスタを含み、前記ＭＯＳトランジスタは、前記第１不純物領域としてのドレイン領域と、前記第２不純物領域としてのソース領域と、を有することを特徴とする請求項１〜７いずれか１項に記載の半導体装置。
【請求項９】
請求項２に記載の半導体装置の製造方法であって、
前記半導体基板の第２主面側から不活性元素をイオン注入して、前記第１主面から所定の深さに、非晶質層を形成する工程と、
前記半導体基板の第２主面と、該半導体基板の第２主面との対向面に埋込絶縁膜を有する支持基板と、を前記埋込絶縁膜を介して貼り合わせる工程と、
前記第１主面上に、該第１主面の一部が露出するように前記絶縁膜を形成する工程と、
前記第１主面の表層に、前記絶縁膜をマスクとして前記第１主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第１不純物領域および前記第２不純物領域を形成する工程と、
前記第１不純物領域と前記第２不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記非晶質層を形成する工程において、前記半導体基板の第２主面の表層に前記非晶質層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
請求項４に記載の半導体装置の製造方法であって、
前記半導体基板としてのバルク単結晶基板に対して、前記第１主面側から不活性元素をイオン注入して、前記第１主面から所定の深さに、非晶質層を形成する工程と、
前記半導体基板を、前記第２主面側からを研削することにより、所定の厚さとする工程と、
前記第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
前記第１主面の表層に、前記絶縁膜をマスクとして前記第１主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第１不純物領域および前記第２不純物領域を形成する工程と、
前記第１不純物領域と前記第２不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項５に記載の半導体装置の製造方法であって、
バルク単結晶基板の一面上にエピタキシャル成長により前記半導体基板としてのエピタキシャル基板を形成する工程と、
形成した前記半導体基板に対して、該半導体基板の第１主面側から不活性元素をイオン注入して、前記第１主面から所定の深さに、非晶質層を形成する工程と、
前記第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
前記第１主面の表層に、前記絶縁膜をマスクとして前記第１主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第１不純物領域および前記第２不純物領域を形成する工程と、
前記第１不純物領域と前記第２不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１】
第１主面と該第１主面と反対の第２主面とを有する半導体基板と、
該半導体基板における第１主面の表層に形成された第１不純物領域と、前記第１主面の表層において、前記第１不純物領域にオーバーラップしない位置に形成され、前記第１不純物領域との間に電流が流れる第２不純物領域と、を有する素子と、
前記半導体基板の第１主面のうち、前記第１不純物領域および前記第２不純物領域の間の領域を含む表面に形成された絶縁膜と、
前記絶縁膜上の前記第１不純物領域および前記第２不純物領域の間に形成されたフィールドプレートと、を有する半導体装置であって、
前記半導体基板の第１主面から、前記第１不純物領域および前記第２不純物領域よりも深い所定の深さにおいて、少なくとも前記第１不純物領域および前記第２不純物領域の間の領域に前記半導体基板と同一成分の非晶質層を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板は、前記第２主面が、所定膜厚の埋込絶縁膜を介して支持基板に支持されたＳＯＩ構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記非晶質層が前記埋込絶縁膜に隣接して形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は、バルク単結晶基板であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体基板は、バルク単結晶基板上にエピタキシャル成長により形成されたエピタキシャル基板であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記素子として、横型のダイオードを含み、前記ダイオードは、前記第１不純物領域としてのカソード領域と、前記第２不純物領域としてのアノード領域と、を有することを特徴とする請求項１〜５いずれか１項に記載の半導体装置。
【請求項７】
前記素子として、横型の絶縁ゲートバイポーラトランジスタを含み、前記絶縁ゲートバイポーラトランジスタは、前記第１不純物領域としてのコレクタ領域と、前記第２不純物領域としてのエミッタ領域と、を有することを特徴とする請求項１〜６いずれか１項に記載の半導体装置。
【請求項８】
前記素子として、横型のＭＯＳトランジスタを含み、前記ＭＯＳトランジスタは、前記第１不純物領域としてのドレイン領域と、前記第２不純物領域としてのソース領域と、を有することを特徴とする請求項１〜７いずれか１項に記載の半導体装置。
【請求項９】
請求項２に記載の半導体装置の製造方法であって、
前記半導体基板の第２主面側から不活性元素をイオン注入して、前記第１主面から所定の深さに、非晶質層を形成する工程と、
前記半導体基板の第２主面と、該半導体基板の第２主面との対向面に埋込絶縁膜を有する支持基板と、を前記埋込絶縁膜を介して貼り合わせる工程と、
前記第１主面上に、該第１主面の一部が露出するように前記絶縁膜を形成する工程と、
前記第１主面の表層に、前記絶縁膜をマスクとして前記第１主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第１不純物領域および前記第２不純物領域を形成する工程と、
前記第１不純物領域と前記第２不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記非晶質層を形成する工程において、前記半導体基板の第２主面の表層に前記非晶質層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
請求項４に記載の半導体装置の製造方法であって、
前記半導体基板としてのバルク単結晶基板に対して、前記第１主面側から不活性元素をイオン注入して、前記第１主面から所定の深さに、非晶質層を形成する工程と、
前記半導体基板を、前記第２主面側からを研削することにより、所定の厚さとする工程と、
前記第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
前記第１主面の表層に、前記絶縁膜をマスクとして前記第１主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第１不純物領域および前記第２不純物領域を形成する工程と、
前記第１不純物領域と前記第２不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項５に記載の半導体装置の製造方法であって、
バルク単結晶基板の一面上にエピタキシャル成長により前記半導体基板としてのエピタキシャル基板を形成する工程と、
形成した前記半導体基板に対して、該半導体基板の第１主面側から不活性元素をイオン注入して、前記第１主面から所定の深さに、非晶質層を形成する工程と、
前記第１主面上に、該第１主面の一部が露出するように絶縁膜を形成する工程と、
前記第１主面の表層に、前記絶縁膜をマスクとして前記第１主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第１不純物領域および前記第２不純物領域を形成する工程と、
前記第１不純物領域と前記第２不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−６２４３２（Ｐ２０１３−６２４３２Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２００８２２（Ｐ２０１１−２００８２２）
【出願日】平成２３年９月１４日（２０１１．９．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１４日（２０１１．９．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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