半導体装置
【課題】同期整流方式のＤＣＤＣ変換装置において、短絡防止期間中に、同期整流用ＦＥＴのドレインが負電圧となると、基板−ドレインの間に電流が流れ、基板の電位が揺すられる。同期整流用ＦＥＴを内蔵した素子の場合、この基板の電位の揺れは制御回路の誤動作を招く。
【解決手段】Ｐ型基板とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用い、複合素子の上段側ＦＥＴを、メイン側ＦＥＴがオフかつ下段側ＦＥＴがオフとなる短絡防止期間において、オフとする。
【解決手段】Ｐ型基板とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用い、複合素子の上段側ＦＥＴを、メイン側ＦＥＴがオフかつ下段側ＦＥＴがオフとなる短絡防止期間において、オフとする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
図１として回路図を例示する同期整流方式のＤＣＤＣ変換回路において、短絡防止期間（デッドタイム）中に端子ＬＸの電位が接地（ＧＮＤ）電圧に比して負電圧となる。
【０００３】
ここで、短絡防止期間（デッドタイム）とは、メイン側ＦＥＴ（ＨＦ）と同期整流用ＦＥＴ（ＬＦ）が同時にオンとなり、入力電圧Ｖｉｎと接地電圧ＧＮＤが短絡されるのを防止するために存在する期間である。制御回路ＣＣは、メイン側ＦＥＴ（ＨＦ）をオンからオフへと切り替えた場合、短絡防止期間の経過の後、同期整流用ＦＥＴ（ＬＦ）をオンとする。また、同期整流用ＦＥＴ（ＬＦ）をオンからオフへと切り替えた場合、短絡防止期間の経過の後、メイン側ＦＥＴ（ＨＦ）をオンとする。
【０００４】
短絡防止期間中に端子ＬＸの電位がＧＮＤ電圧に比して負電圧となるのは、同期整流用ＦＥＴ（ＬＦ）のソースとドレイン間に存在する第１寄生ダイオードＢＤ１を経由してコイルＬに回生電流が流れるためである。また、同期整流用ＦＥＴ内蔵タイプの場合、第１寄生ダイオードＢＤ１のアノードは基板（Ｐ−ｓｕｂ）とも繋がっているため、回生電流により基板（Ｐ−ｓｕｂ）が揺すられ、基板（Ｐ−ｓｕｂ）を共有する制御回路ＣＣに影響を与える可能性がある。
【０００５】
第１寄生ダイオードＢＤ１より順方向降下電圧ＶＦの小さなショットキーバリアダイオードを外部に追加すると、コストアップの要因となる。
【０００６】
バックゲートをソースから分離し、基板（Ｐ−ｓｕｂ）側にバックゲートを設けることで、負バイアスを可能とした横型ＭＯＳＦＥＴが知られている。（特許文献１）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−１９４１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、同期整流用ＦＥＴのバックゲート電圧を負電位にするため、寄生ダイオードの導通が阻止される。
【０００９】
また、短絡防止期間にコイルＬに流れる電流が内蔵された同期整流用ＦＥＴ（ＬＦ）の第１寄生ダイオードＢＤ１を経由して流れることによりＬＸ端子の電位が負電圧となる。ＬＸ端子の電位が負電圧となる場合において、同期整流用ＦＥＴ内蔵タイプでは、基板（Ｐ−ｓｕｂ）とドレイン間に存在する第２寄生ダイオードＢＤ２（図２を参照）を経由した漏れ電流により、基板（Ｐ−ｓｕｂ）の電位が揺すられる。これにより、制御回路ＣＣが誤動作する可能性がある。
【００１０】
本願は、同期整流方式のＤＣＤＣ変換装置において、基板（Ｐ−ｓｕｂ）とドレイン間の漏れ電流を抑止する手段を提供する。
【課題を解決するための手段】
【００１１】
本願に開示されている半導体装置は、Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵する半導体装置であって、前記Ｐ型基板とはＮウェルによって分離され該Ｎウェル内に配置される第１Ｐウェルおよび第２Ｐウェルと、前記第１Ｐウェル内に配置される第１Ｐ型領域および第１Ｎ型領域と、前記第２Ｐウェル内に配置される第２Ｐ型領域および第２Ｎ型領域と、を備え、前記Ｎ型トランジスタは、前記第１Ｐ型領域を第１バックゲートとし、前記第１Ｎ型領域をソースとする第１トランジスタと、前記第２Ｐ型領域を第２バックゲートとし、前記第２Ｎ型領域をドレインとする第２トランジスタとを含み、前記Ｎウェルを前記第１トランジスタのドレインと前記第２トランジスタのソースとで共有する複合素子であり、メイントランジスタと前記第１トランジスタとが共に非導通である短絡防止期間に前記第２トランジスタを非導通状態に制御する。
【発明の効果】
【００１２】
開示の半導体装置によれば、Ｐ型基板を使用した同期整流用ＦＥＴ内蔵のＤＣＤＣ変換装置において、短絡防止期間中に同期整流用のＮ型トランジスタに含まれる第２トランジスタを非道通状態とする。この場合、同期整流動作により流れる回生電流は、第２バックゲートと第２トランジスタのドレインとの間に存在する寄生ダイオードを経由して流れる。第２トランジスタは非道通状態であるため、第２トランジスタのドレインが負電圧となった場合においても、Ｐ型基板から第２トランジスタのドレインへの漏れ電流を抑止することができる。
【図面の簡単な説明】
【００１３】
【図１】従来の同期整流方式のＤＣＤＣ変換回路
【図２】ＮチャネルＭＯＳＦＥＴの構造図
【図３】本実施例に係るＮチャネルＭＯＳＦＥＴの構造図
【図４】第１実施例に係る回路図
【図５】第１実施例に係るタイミングチャート
【図６】第２実施例に係る回路図
【図７】第２実施例に係るタイミングチャート
【発明を実施するための形態】
【００１４】
以下に第１、第２実施例として例示されている回路は、同期整流方式の降圧型ＤＣＤＣコンバータを半導体集積回路として構成するものである。
図３に本実施例において内蔵される同期整流用ＦＥＴであるＮチャネルＭＯＳＦＥＴの構造を示す。
【００１５】
本実施例では、Ｐ型半導体基板（Ｐ−ｓｕｂ）とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用いる。図３に示されるように、Ｐ型半導体基板（Ｐ−ｓｕｂ）とはＮウェル（Ｎｗｅｌｌ）によって分離されＮウェル（Ｎｗｅｌｌ）内に配置される２つのＰウェル（Ｐ−Ｂｏｄｙ）内にそれぞれＰ型領域（Ｐ＋）およびＮ型領域（Ｎ＋）がある。複合素子は、Ｐ型領域（Ｐ＋）をバックゲートＢＧ１とし、Ｎ型領域（Ｎ＋）をソースＳ１とするトランジスタと、Ｐ型領域（Ｐ＋）をバックゲートＢＧ２とし、Ｎ型領域（Ｎ＋）をドレインＤ２とするトランジスタとを含む。このような複合素子を利用することにより、一方のドレインＤ１と他方のソースＳ２とを共通化することで、素子サイズを小さくすることができる。
【００１６】
また、例えば、図２の構造を有するＮチャネルＭＯＳＦＥＴを２つ用いて一方のドレインＤと他方のソースＳとを接続して２段縦積みにした場合には、端子ＬＸに接続するドレインＤとＰ型半導体基板（Ｐ−ｓｕｂ）との間に寄生ダイオード（図２におけるＢＤ２）が存在してしまう。そのため、短絡防止期間に寄生ダイオードＢＤ２を経由してコイルＬに回生電流が流れるため、端子ＬＸの電位が負電圧となる。Ｐ型半導体基板（Ｐ−ｓｕｂ）からドレインＤに漏れ電流が流れる。これに対して、図３の構造であれば、端子ＬＸに繋がるドレインＤ２はＰウェル（Ｐ−Ｂｏｄｙ）の中にあるため、ドレインＤ２とＰ型半導体基板（Ｐ−ｓｕｂ）との間に寄生ダイオードは存在しない。そのため、短絡防止期間にコイルＬに回生電流が流れ端子ＬＸの電位が負電圧となっても、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの漏れ電流を抑止することができる。
【００１７】
また、図３の構造では、Ｐ型のバックゲートＢＧ２からＮ型のドレインＤ２に向けて寄生ダイオードＢＤが存在する。以下で説明するように、本実施例では、短絡防止期間中に寄生ダイオードＢＤを経由してバックゲートＢＧ２から端子ＬＸに繋がるドレインＤ２へと回生電流を流す。これにより、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの電流を抑止する。
【００１８】
＜第１実施例＞
図４に第１実施例に係る回路図を示す。入力電圧Ｖｉｎと接地電位との間にメイン側ＦＥＴ（ＨＦ）と複合素子である同期整流用ＦＥＴ（ＬＦ１、ＬＦ２）とが直列に接続されている。その接続点である端子ＬＸには、コイルＬの一端が接続されコイルＬの他端から出力電圧Ｖｏｕｔが出力される。ここで、破線で囲われた複合素子は、図３で説明した構造を有する。複合素子は、下段側ＦＥＴ（ＬＦ１）と上段側ＦＥＴ（ＬＦ２）とを含み、下段側ＦＥＴ（ＬＦ１）のドレインＤ１と上段側ＦＥＴ（ＬＦ２）のソースＳ２とが共通化されている。また、上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２とドレインＤ２間に寄生ダイオードＢＤが存在し、バックゲートＢＧ２には接地（ＧＮＤ）ラインが接続されている。
【００１９】
メイン側ＦＥＴ（ＨＦ）および下段側ＦＥＴ（ＬＦ１）は制御回路ＣＣにより、同時に非導通となる短絡防止期間をはさんで、交互に導通と非導通を繰り返してスイッチング制御される。メイン側ＦＥＴ（ＨＦ）はゲートに入力されるゲート制御信号ＤＲＶＨにより制御され、下段側ＦＥＴ（ＬＦ１）はゲートＧ１に入力されるゲート制御信号ＤＲＶＬにより制御される。出力電圧Ｖｏｕｔは、制御回路ＣＣのフィードバック端子ＦＢにフィードバックされている。これにより、ゲート制御信号ＤＲＶＨ、ＤＲＶＬが調整され、出力電圧Ｖｏｕｔが所望の電圧値に制御される。また、各ゲート制御信号ＤＲＶＨ、ＤＲＶＬを排他的否定論理和回路ＥＸＮＯＲに入力し、排他的否定論理和回路ＥＸＮＯＲの出力を上段側ＦＥＴ（ＬＦ２）のゲートＧ２に入力して、上段側ＦＥＴ（ＬＦ２）を制御する制御信号として用いる。
【００２０】
図５に第１実施例に係るタイミングチャートを示す。メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオフとなる短絡防止期間においてのみ、上段側ＦＥＴ（ＬＦ２）のゲートＧ２がロウレベルとなり、上段側ＦＥＴ（ＬＦ２）がオフする。これにより、短絡防止期間中にコイルＬに回生電流が流れる場合、回生電流は上段側ＦＥＴ（ＬＦ２）の寄生ダイオードＢＤを介して流れるため、寄生ダイオードＢＤを経由してバックゲートＢＧ２から端子ＬＸへと電流を流すことができる。このとき、端子ＬＸの電位が負電圧となるが、上段側ＦＥＴ（ＬＦ２）がオフであるため、Ｐ型半導体基板（Ｐ−ｓｕｂ）と下段側ＦＥＴ（ＬＦ１）のドレインＤ１間に存在する寄生ダイオードＢＤ３（図３参照）に電流が流れることはない。
【００２１】
したがって、第１実施例によれば、バックゲートＢＧ２に接続されるインピーダンスの低いラインから電流を引くことができ、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの漏れ電流を抑制することができる。Ｐ型半導体基板（Ｐ−ｓｕｂ）の電位の揺らぎを抑制することができ、ＤＣＤＣ変換装置を構成する制御回路ＣＣの安定した回路動作が可能となる。
【００２２】
また、短絡防止期間以外は、上段側ＦＥＴ（ＬＦ２）のゲートＧ２がハイレベルとなり、上段側ＦＥＴ（ＬＦ２）がオンする。これにより、短絡防止期間以外は、実質的には入力電圧Ｖｉｎと接地電位との間にメイン側ＦＥＴ（ＨＦ）と下段側ＦＥＴ（ＬＦ１）とが直列に接続された状態となるため、通常の同期整流を行うことができる。
【００２３】
＜第２実施例＞
図６に第２実施例に係る回路図を示す。第２実施例においては、メイン側ＦＥＴ（ＨＦ）の状態がオンかオフかにより、複合素子である同期整流用ＦＥＴの上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２に加える電圧を変更する。制御回路ＣＣより出力されるメイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨを使用して、メイン側ＦＥＴ（ＨＦ）がオンならば、上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２に加える電圧を正電圧ＶＢＰであるようにスイッチＳＷにより制御する。また、メイン側ＦＥＴ（ＨＦ）がオフならば、上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２を接地（ＧＮＤ）ラインに接続するようにスイッチＳＷにより制御する。その他の構成は、第１実施例と同様であるため、説明を省略する。
【００２４】
図７に第２実施例に係るタイミングチャートを示す。メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨを上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２の電圧を変更するスイッチＳＷの制御に使用することで、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間にバックゲートＢＧ２の電圧を高くする。これにより、端子ＬＸに入力電圧Ｖｉｎが接続されて端子ＬＸの電位が高電圧となる場合には、上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２の電圧が高くなる。したがって、図３の構造を有する複合素子において、上段側ＦＥＴ（ＬＦ２）のドレインＤ２とバックゲートＢＧ２間に必要な耐圧を低くすることができるため、上段側ＦＥＴ（ＬＦ２）を小さくすることが可能で複合素子の素子サイズの縮小を図ることができる。
【００２５】
また、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間以外は、バックゲートＢＧ２は接地（ＧＮＤ）ラインに接続される。これにより、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオンとなる期間に、Ｐ型のバックゲートＢＧ２からＮ型のドレインＤ１へ電流が流れることはない。また、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオフとなる短絡防止期間には、第１実施例と同様に、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの漏れ電流を抑止することができる。Ｐ型半導体基板（Ｐ−ｓｕｂ）の電位の揺らぎを抑制することができ、ＤＣＤＣ変換装置を構成する制御回路ＣＣの安定した回路動作が可能となる点は、第１実施例と同様である。
【００２６】
以上、詳細に説明したように、前記第１、第２実施例を含む実施形態によれば、Ｐ型半導体基板（Ｐ−ｓｕｂ）とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用いる。そして、複合素子の上段側ＦＥＴ（ＬＦ２）を、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオフとなる短絡防止期間においてのみ、オフとする。これにより、短絡防止期間中に上段側ＦＥＴ（ＬＦ２）の寄生ダイオードＢＤを経由してバックゲートＢＧ２から端子ＬＸへと電流を流すことでコイルＬに回生電流を流すことができる。端子ＬＸの電位が負電圧となっても、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの漏れ電流を抑止することができる。Ｐ型半導体基板（Ｐ−ｓｕｂ）の電位の揺らぎを抑制することができ、ＤＣＤＣ変換装置を構成する制御回路ＣＣの安定した回路動作が可能となる。
【００２７】
また、第２実施例では、複合素子である同期整流用ＦＥＴの上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２に加える電圧を、メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨに応じて切り換え、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間にバックゲートＢＧ２の電圧を高くする。これにより、上段側ＦＥＴ（ＬＦ２）のドレインＤ２とバックゲートＢＧ２間に必要な耐圧を低くすることができるため、上段側ＦＥＴ（ＬＦ２）を小さくすることが可能で複合素子の素子サイズの縮小を図ることができる。
【００２８】
なお、Ｐウェル（Ｐ−Ｂｏｄｙ）は第１Ｐウェルおよび第２Ｐウェルの一例である。Ｐ型領域（Ｐ＋）は第１Ｐ型領域および第２Ｐ型領域の一例である。Ｎ型領域（Ｎ＋）は第１Ｎ型領域および第２Ｎ型領域の一例である。バックゲートＢＧ１は第１バックゲートの一例である。バックゲートＢＧ２は第２バックゲートの一例である。スイッチＳＷはスイッチ部の一例である。下段側ＦＥＴ（ＬＦ１）、上段側ＦＥＴ（ＬＦ２）はそれぞれ第１トランジスタ、第２トランジスタの一例である。正電圧ＶＢＰ、接地（ＧＮＤ）電圧はそれぞれ第１バイアス電圧、第２バイアス電圧の一例である。
【００２９】
なお、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００３０】
例えば、前記第１、第２実施例では、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間には上段側ＦＥＴ（ＬＦ２）のゲートＧ２がハイレベルとなる（図５、図７参照）。これにより、端子ＬＸの電位が高電圧となる場合には、上段側ＦＥＴ（ＬＦ２）はオンするため、上段側ＦＥＴ（ＬＦ２）のドレインＤ２とソースＳ２間に必要な耐圧を低くすることができる。しかし、これに限られるものではない。上段側ＦＥＴ（ＬＦ２）のゲートＧ２は、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオンとなる期間にハイレベルとなり、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオフとなる短絡防止期間にロウレベルとなれば足り、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間に上段側ＦＥＴ（ＬＦ２）のゲートＧ２をロウレベルとすることも可能である。
【００３１】
また、第１、第２実施例として開示される技術は、昇降圧ＤＣＤＣ変換装置の、降圧用の機能に対しても適用可能である。
【符号の説明】
【００３２】
ＢＤ、ＢＤ１、ＢＤ２、ＢＤ３ 寄生ダイオード
ＢＧ、ＢＧ１、ＢＧ２ バックゲート
ＣＣ 制御回路
Ｄ、Ｄ１、Ｄ２ ドレイン
ＤＲＶＨ、ＤＲＶＬ ゲート制御信号
Ｇ、Ｇ１、Ｇ２ ゲート
ＨＦ メイン側ＦＥＴ
ＬＦ 同期整流側ＦＥＴ
ＬＦ１ 複合素子下段側ＦＥＴ
ＬＦ２ 複合素子上段側ＦＥＴ
Ｐ−ｓｕｂ Ｐ型半導体基板
Ｓ、Ｓ１、Ｓ２ ソース
ＳＷ スイッチ
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
図１として回路図を例示する同期整流方式のＤＣＤＣ変換回路において、短絡防止期間（デッドタイム）中に端子ＬＸの電位が接地（ＧＮＤ）電圧に比して負電圧となる。
【０００３】
ここで、短絡防止期間（デッドタイム）とは、メイン側ＦＥＴ（ＨＦ）と同期整流用ＦＥＴ（ＬＦ）が同時にオンとなり、入力電圧Ｖｉｎと接地電圧ＧＮＤが短絡されるのを防止するために存在する期間である。制御回路ＣＣは、メイン側ＦＥＴ（ＨＦ）をオンからオフへと切り替えた場合、短絡防止期間の経過の後、同期整流用ＦＥＴ（ＬＦ）をオンとする。また、同期整流用ＦＥＴ（ＬＦ）をオンからオフへと切り替えた場合、短絡防止期間の経過の後、メイン側ＦＥＴ（ＨＦ）をオンとする。
【０００４】
短絡防止期間中に端子ＬＸの電位がＧＮＤ電圧に比して負電圧となるのは、同期整流用ＦＥＴ（ＬＦ）のソースとドレイン間に存在する第１寄生ダイオードＢＤ１を経由してコイルＬに回生電流が流れるためである。また、同期整流用ＦＥＴ内蔵タイプの場合、第１寄生ダイオードＢＤ１のアノードは基板（Ｐ−ｓｕｂ）とも繋がっているため、回生電流により基板（Ｐ−ｓｕｂ）が揺すられ、基板（Ｐ−ｓｕｂ）を共有する制御回路ＣＣに影響を与える可能性がある。
【０００５】
第１寄生ダイオードＢＤ１より順方向降下電圧ＶＦの小さなショットキーバリアダイオードを外部に追加すると、コストアップの要因となる。
【０００６】
バックゲートをソースから分離し、基板（Ｐ−ｓｕｂ）側にバックゲートを設けることで、負バイアスを可能とした横型ＭＯＳＦＥＴが知られている。（特許文献１）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−１９４１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、同期整流用ＦＥＴのバックゲート電圧を負電位にするため、寄生ダイオードの導通が阻止される。
【０００９】
また、短絡防止期間にコイルＬに流れる電流が内蔵された同期整流用ＦＥＴ（ＬＦ）の第１寄生ダイオードＢＤ１を経由して流れることによりＬＸ端子の電位が負電圧となる。ＬＸ端子の電位が負電圧となる場合において、同期整流用ＦＥＴ内蔵タイプでは、基板（Ｐ−ｓｕｂ）とドレイン間に存在する第２寄生ダイオードＢＤ２（図２を参照）を経由した漏れ電流により、基板（Ｐ−ｓｕｂ）の電位が揺すられる。これにより、制御回路ＣＣが誤動作する可能性がある。
【００１０】
本願は、同期整流方式のＤＣＤＣ変換装置において、基板（Ｐ−ｓｕｂ）とドレイン間の漏れ電流を抑止する手段を提供する。
【課題を解決するための手段】
【００１１】
本願に開示されている半導体装置は、Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵する半導体装置であって、前記Ｐ型基板とはＮウェルによって分離され該Ｎウェル内に配置される第１Ｐウェルおよび第２Ｐウェルと、前記第１Ｐウェル内に配置される第１Ｐ型領域および第１Ｎ型領域と、前記第２Ｐウェル内に配置される第２Ｐ型領域および第２Ｎ型領域と、を備え、前記Ｎ型トランジスタは、前記第１Ｐ型領域を第１バックゲートとし、前記第１Ｎ型領域をソースとする第１トランジスタと、前記第２Ｐ型領域を第２バックゲートとし、前記第２Ｎ型領域をドレインとする第２トランジスタとを含み、前記Ｎウェルを前記第１トランジスタのドレインと前記第２トランジスタのソースとで共有する複合素子であり、メイントランジスタと前記第１トランジスタとが共に非導通である短絡防止期間に前記第２トランジスタを非導通状態に制御する。
【発明の効果】
【００１２】
開示の半導体装置によれば、Ｐ型基板を使用した同期整流用ＦＥＴ内蔵のＤＣＤＣ変換装置において、短絡防止期間中に同期整流用のＮ型トランジスタに含まれる第２トランジスタを非道通状態とする。この場合、同期整流動作により流れる回生電流は、第２バックゲートと第２トランジスタのドレインとの間に存在する寄生ダイオードを経由して流れる。第２トランジスタは非道通状態であるため、第２トランジスタのドレインが負電圧となった場合においても、Ｐ型基板から第２トランジスタのドレインへの漏れ電流を抑止することができる。
【図面の簡単な説明】
【００１３】
【図１】従来の同期整流方式のＤＣＤＣ変換回路
【図２】ＮチャネルＭＯＳＦＥＴの構造図
【図３】本実施例に係るＮチャネルＭＯＳＦＥＴの構造図
【図４】第１実施例に係る回路図
【図５】第１実施例に係るタイミングチャート
【図６】第２実施例に係る回路図
【図７】第２実施例に係るタイミングチャート
【発明を実施するための形態】
【００１４】
以下に第１、第２実施例として例示されている回路は、同期整流方式の降圧型ＤＣＤＣコンバータを半導体集積回路として構成するものである。
図３に本実施例において内蔵される同期整流用ＦＥＴであるＮチャネルＭＯＳＦＥＴの構造を示す。
【００１５】
本実施例では、Ｐ型半導体基板（Ｐ−ｓｕｂ）とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用いる。図３に示されるように、Ｐ型半導体基板（Ｐ−ｓｕｂ）とはＮウェル（Ｎｗｅｌｌ）によって分離されＮウェル（Ｎｗｅｌｌ）内に配置される２つのＰウェル（Ｐ−Ｂｏｄｙ）内にそれぞれＰ型領域（Ｐ＋）およびＮ型領域（Ｎ＋）がある。複合素子は、Ｐ型領域（Ｐ＋）をバックゲートＢＧ１とし、Ｎ型領域（Ｎ＋）をソースＳ１とするトランジスタと、Ｐ型領域（Ｐ＋）をバックゲートＢＧ２とし、Ｎ型領域（Ｎ＋）をドレインＤ２とするトランジスタとを含む。このような複合素子を利用することにより、一方のドレインＤ１と他方のソースＳ２とを共通化することで、素子サイズを小さくすることができる。
【００１６】
また、例えば、図２の構造を有するＮチャネルＭＯＳＦＥＴを２つ用いて一方のドレインＤと他方のソースＳとを接続して２段縦積みにした場合には、端子ＬＸに接続するドレインＤとＰ型半導体基板（Ｐ−ｓｕｂ）との間に寄生ダイオード（図２におけるＢＤ２）が存在してしまう。そのため、短絡防止期間に寄生ダイオードＢＤ２を経由してコイルＬに回生電流が流れるため、端子ＬＸの電位が負電圧となる。Ｐ型半導体基板（Ｐ−ｓｕｂ）からドレインＤに漏れ電流が流れる。これに対して、図３の構造であれば、端子ＬＸに繋がるドレインＤ２はＰウェル（Ｐ−Ｂｏｄｙ）の中にあるため、ドレインＤ２とＰ型半導体基板（Ｐ−ｓｕｂ）との間に寄生ダイオードは存在しない。そのため、短絡防止期間にコイルＬに回生電流が流れ端子ＬＸの電位が負電圧となっても、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの漏れ電流を抑止することができる。
【００１７】
また、図３の構造では、Ｐ型のバックゲートＢＧ２からＮ型のドレインＤ２に向けて寄生ダイオードＢＤが存在する。以下で説明するように、本実施例では、短絡防止期間中に寄生ダイオードＢＤを経由してバックゲートＢＧ２から端子ＬＸに繋がるドレインＤ２へと回生電流を流す。これにより、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの電流を抑止する。
【００１８】
＜第１実施例＞
図４に第１実施例に係る回路図を示す。入力電圧Ｖｉｎと接地電位との間にメイン側ＦＥＴ（ＨＦ）と複合素子である同期整流用ＦＥＴ（ＬＦ１、ＬＦ２）とが直列に接続されている。その接続点である端子ＬＸには、コイルＬの一端が接続されコイルＬの他端から出力電圧Ｖｏｕｔが出力される。ここで、破線で囲われた複合素子は、図３で説明した構造を有する。複合素子は、下段側ＦＥＴ（ＬＦ１）と上段側ＦＥＴ（ＬＦ２）とを含み、下段側ＦＥＴ（ＬＦ１）のドレインＤ１と上段側ＦＥＴ（ＬＦ２）のソースＳ２とが共通化されている。また、上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２とドレインＤ２間に寄生ダイオードＢＤが存在し、バックゲートＢＧ２には接地（ＧＮＤ）ラインが接続されている。
【００１９】
メイン側ＦＥＴ（ＨＦ）および下段側ＦＥＴ（ＬＦ１）は制御回路ＣＣにより、同時に非導通となる短絡防止期間をはさんで、交互に導通と非導通を繰り返してスイッチング制御される。メイン側ＦＥＴ（ＨＦ）はゲートに入力されるゲート制御信号ＤＲＶＨにより制御され、下段側ＦＥＴ（ＬＦ１）はゲートＧ１に入力されるゲート制御信号ＤＲＶＬにより制御される。出力電圧Ｖｏｕｔは、制御回路ＣＣのフィードバック端子ＦＢにフィードバックされている。これにより、ゲート制御信号ＤＲＶＨ、ＤＲＶＬが調整され、出力電圧Ｖｏｕｔが所望の電圧値に制御される。また、各ゲート制御信号ＤＲＶＨ、ＤＲＶＬを排他的否定論理和回路ＥＸＮＯＲに入力し、排他的否定論理和回路ＥＸＮＯＲの出力を上段側ＦＥＴ（ＬＦ２）のゲートＧ２に入力して、上段側ＦＥＴ（ＬＦ２）を制御する制御信号として用いる。
【００２０】
図５に第１実施例に係るタイミングチャートを示す。メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオフとなる短絡防止期間においてのみ、上段側ＦＥＴ（ＬＦ２）のゲートＧ２がロウレベルとなり、上段側ＦＥＴ（ＬＦ２）がオフする。これにより、短絡防止期間中にコイルＬに回生電流が流れる場合、回生電流は上段側ＦＥＴ（ＬＦ２）の寄生ダイオードＢＤを介して流れるため、寄生ダイオードＢＤを経由してバックゲートＢＧ２から端子ＬＸへと電流を流すことができる。このとき、端子ＬＸの電位が負電圧となるが、上段側ＦＥＴ（ＬＦ２）がオフであるため、Ｐ型半導体基板（Ｐ−ｓｕｂ）と下段側ＦＥＴ（ＬＦ１）のドレインＤ１間に存在する寄生ダイオードＢＤ３（図３参照）に電流が流れることはない。
【００２１】
したがって、第１実施例によれば、バックゲートＢＧ２に接続されるインピーダンスの低いラインから電流を引くことができ、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの漏れ電流を抑制することができる。Ｐ型半導体基板（Ｐ−ｓｕｂ）の電位の揺らぎを抑制することができ、ＤＣＤＣ変換装置を構成する制御回路ＣＣの安定した回路動作が可能となる。
【００２２】
また、短絡防止期間以外は、上段側ＦＥＴ（ＬＦ２）のゲートＧ２がハイレベルとなり、上段側ＦＥＴ（ＬＦ２）がオンする。これにより、短絡防止期間以外は、実質的には入力電圧Ｖｉｎと接地電位との間にメイン側ＦＥＴ（ＨＦ）と下段側ＦＥＴ（ＬＦ１）とが直列に接続された状態となるため、通常の同期整流を行うことができる。
【００２３】
＜第２実施例＞
図６に第２実施例に係る回路図を示す。第２実施例においては、メイン側ＦＥＴ（ＨＦ）の状態がオンかオフかにより、複合素子である同期整流用ＦＥＴの上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２に加える電圧を変更する。制御回路ＣＣより出力されるメイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨを使用して、メイン側ＦＥＴ（ＨＦ）がオンならば、上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２に加える電圧を正電圧ＶＢＰであるようにスイッチＳＷにより制御する。また、メイン側ＦＥＴ（ＨＦ）がオフならば、上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２を接地（ＧＮＤ）ラインに接続するようにスイッチＳＷにより制御する。その他の構成は、第１実施例と同様であるため、説明を省略する。
【００２４】
図７に第２実施例に係るタイミングチャートを示す。メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨを上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２の電圧を変更するスイッチＳＷの制御に使用することで、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間にバックゲートＢＧ２の電圧を高くする。これにより、端子ＬＸに入力電圧Ｖｉｎが接続されて端子ＬＸの電位が高電圧となる場合には、上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２の電圧が高くなる。したがって、図３の構造を有する複合素子において、上段側ＦＥＴ（ＬＦ２）のドレインＤ２とバックゲートＢＧ２間に必要な耐圧を低くすることができるため、上段側ＦＥＴ（ＬＦ２）を小さくすることが可能で複合素子の素子サイズの縮小を図ることができる。
【００２５】
また、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間以外は、バックゲートＢＧ２は接地（ＧＮＤ）ラインに接続される。これにより、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオンとなる期間に、Ｐ型のバックゲートＢＧ２からＮ型のドレインＤ１へ電流が流れることはない。また、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオフとなる短絡防止期間には、第１実施例と同様に、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの漏れ電流を抑止することができる。Ｐ型半導体基板（Ｐ−ｓｕｂ）の電位の揺らぎを抑制することができ、ＤＣＤＣ変換装置を構成する制御回路ＣＣの安定した回路動作が可能となる点は、第１実施例と同様である。
【００２６】
以上、詳細に説明したように、前記第１、第２実施例を含む実施形態によれば、Ｐ型半導体基板（Ｐ−ｓｕｂ）とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用いる。そして、複合素子の上段側ＦＥＴ（ＬＦ２）を、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオフとなる短絡防止期間においてのみ、オフとする。これにより、短絡防止期間中に上段側ＦＥＴ（ＬＦ２）の寄生ダイオードＢＤを経由してバックゲートＢＧ２から端子ＬＸへと電流を流すことでコイルＬに回生電流を流すことができる。端子ＬＸの電位が負電圧となっても、Ｐ型半導体基板（Ｐ−ｓｕｂ）からの漏れ電流を抑止することができる。Ｐ型半導体基板（Ｐ−ｓｕｂ）の電位の揺らぎを抑制することができ、ＤＣＤＣ変換装置を構成する制御回路ＣＣの安定した回路動作が可能となる。
【００２７】
また、第２実施例では、複合素子である同期整流用ＦＥＴの上段側ＦＥＴ（ＬＦ２）のバックゲートＢＧ２に加える電圧を、メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨに応じて切り換え、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間にバックゲートＢＧ２の電圧を高くする。これにより、上段側ＦＥＴ（ＬＦ２）のドレインＤ２とバックゲートＢＧ２間に必要な耐圧を低くすることができるため、上段側ＦＥＴ（ＬＦ２）を小さくすることが可能で複合素子の素子サイズの縮小を図ることができる。
【００２８】
なお、Ｐウェル（Ｐ−Ｂｏｄｙ）は第１Ｐウェルおよび第２Ｐウェルの一例である。Ｐ型領域（Ｐ＋）は第１Ｐ型領域および第２Ｐ型領域の一例である。Ｎ型領域（Ｎ＋）は第１Ｎ型領域および第２Ｎ型領域の一例である。バックゲートＢＧ１は第１バックゲートの一例である。バックゲートＢＧ２は第２バックゲートの一例である。スイッチＳＷはスイッチ部の一例である。下段側ＦＥＴ（ＬＦ１）、上段側ＦＥＴ（ＬＦ２）はそれぞれ第１トランジスタ、第２トランジスタの一例である。正電圧ＶＢＰ、接地（ＧＮＤ）電圧はそれぞれ第１バイアス電圧、第２バイアス電圧の一例である。
【００２９】
なお、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００３０】
例えば、前記第１、第２実施例では、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間には上段側ＦＥＴ（ＬＦ２）のゲートＧ２がハイレベルとなる（図５、図７参照）。これにより、端子ＬＸの電位が高電圧となる場合には、上段側ＦＥＴ（ＬＦ２）はオンするため、上段側ＦＥＴ（ＬＦ２）のドレインＤ２とソースＳ２間に必要な耐圧を低くすることができる。しかし、これに限られるものではない。上段側ＦＥＴ（ＬＦ２）のゲートＧ２は、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオンとなる期間にハイレベルとなり、メイン側ＦＥＴ（ＨＦ）がオフかつ下段側ＦＥＴ（ＬＦ１）がオフとなる短絡防止期間にロウレベルとなれば足り、メイン側ＦＥＴ（ＨＦ）がオンかつ下段側ＦＥＴ（ＬＦ１）がオフとなる期間に上段側ＦＥＴ（ＬＦ２）のゲートＧ２をロウレベルとすることも可能である。
【００３１】
また、第１、第２実施例として開示される技術は、昇降圧ＤＣＤＣ変換装置の、降圧用の機能に対しても適用可能である。
【符号の説明】
【００３２】
ＢＤ、ＢＤ１、ＢＤ２、ＢＤ３ 寄生ダイオード
ＢＧ、ＢＧ１、ＢＧ２ バックゲート
ＣＣ 制御回路
Ｄ、Ｄ１、Ｄ２ ドレイン
ＤＲＶＨ、ＤＲＶＬ ゲート制御信号
Ｇ、Ｇ１、Ｇ２ ゲート
ＨＦ メイン側ＦＥＴ
ＬＦ 同期整流側ＦＥＴ
ＬＦ１ 複合素子下段側ＦＥＴ
ＬＦ２ 複合素子上段側ＦＥＴ
Ｐ−ｓｕｂ Ｐ型半導体基板
Ｓ、Ｓ１、Ｓ２ ソース
ＳＷ スイッチ
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
【特許請求の範囲】
【請求項１】
Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵する半導体装置であって、
前記Ｐ型基板とはＮウェルによって分離され該Ｎウェル内に配置される第１Ｐウェルおよび第２Ｐウェルと、
前記第１Ｐウェル内に配置される第１Ｐ型領域および第１Ｎ型領域と、
前記第２Ｐウェル内に配置される第２Ｐ型領域および第２Ｎ型領域と、を備え、
前記Ｎ型トランジスタは、前記第１Ｐ型領域を第１バックゲートとし、前記第１Ｎ型領域をソースとする第１トランジスタと、前記第２Ｐ型領域を第２バックゲートとし、前記第２Ｎ型領域をドレインとする第２トランジスタとを含み、前記Ｎウェルを前記第１トランジスタのドレインと前記第２トランジスタのソースとで共有する複合素子であり、
メイントランジスタと前記第１トランジスタとが共に非導通である短絡防止期間に前記第２トランジスタを非導通状態に制御することを特徴とする半導体装置。
【請求項２】
前記第２トランジスタの導通制御は、前記メイントランジスタの導通制御と前記第１トランジスタの導通制御との間での制御状態における排他的否定論理和により行われることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタのソースに比して高電圧の第１バイアス電圧または前記第１トランジスタのソースと同電圧の第２バイアス電圧の何れかを選択して前記第２トランジスタの前記第２バックゲートに接続するスイッチ部を備え、
前記スイッチ部は、前記第２トランジスタの前記第２バックゲートに、前記メイントランジスタが導通状態であり前記第１トランジスタが非導通状態である期間に前記第１バイアス電圧を接続することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする請求項３に記載の半導体装置。
【請求項１】
Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵する半導体装置であって、
前記Ｐ型基板とはＮウェルによって分離され該Ｎウェル内に配置される第１Ｐウェルおよび第２Ｐウェルと、
前記第１Ｐウェル内に配置される第１Ｐ型領域および第１Ｎ型領域と、
前記第２Ｐウェル内に配置される第２Ｐ型領域および第２Ｎ型領域と、を備え、
前記Ｎ型トランジスタは、前記第１Ｐ型領域を第１バックゲートとし、前記第１Ｎ型領域をソースとする第１トランジスタと、前記第２Ｐ型領域を第２バックゲートとし、前記第２Ｎ型領域をドレインとする第２トランジスタとを含み、前記Ｎウェルを前記第１トランジスタのドレインと前記第２トランジスタのソースとで共有する複合素子であり、
メイントランジスタと前記第１トランジスタとが共に非導通である短絡防止期間に前記第２トランジスタを非導通状態に制御することを特徴とする半導体装置。
【請求項２】
前記第２トランジスタの導通制御は、前記メイントランジスタの導通制御と前記第１トランジスタの導通制御との間での制御状態における排他的否定論理和により行われることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタのソースに比して高電圧の第１バイアス電圧または前記第１トランジスタのソースと同電圧の第２バイアス電圧の何れかを選択して前記第２トランジスタの前記第２バックゲートに接続するスイッチ部を備え、
前記スイッチ部は、前記第２トランジスタの前記第２バックゲートに、前記メイントランジスタが導通状態であり前記第１トランジスタが非導通状態である期間に前記第１バイアス電圧を接続することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする請求項３に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−６９５７３（Ｐ２０１２−６９５７３Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１０９０６（Ｐ２０１０−２１０９０６）
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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