不揮発性半導体記憶装置
【課題】 トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】 トランジスタＴｒ．２は、ソース高濃度領域９を有するソース拡散層、メモリセルのゲート絶縁膜より厚いゲート絶縁膜１６を有するゲート電極、ドレイン高濃度領域９とドレイン高濃度領域を囲むドレイン低濃度領域２３を有するドレイン拡散層２２を備え、ドレイン拡散層２２は、ゲート絶縁膜１６の底面より低い第１の窪みを有し、ドレイン低濃度領域２３は、第１の窪みより低い第２の窪み“ｃ”を有し、ドレイン高濃度領域９に接合されるコンタクト１０を介してビット線に接続され、ソース高濃度領域に接合されるコンタクトを介してセンスアンプに接続される。
【解決手段】 トランジスタＴｒ．２は、ソース高濃度領域９を有するソース拡散層、メモリセルのゲート絶縁膜より厚いゲート絶縁膜１６を有するゲート電極、ドレイン高濃度領域９とドレイン高濃度領域を囲むドレイン低濃度領域２３を有するドレイン拡散層２２を備え、ドレイン拡散層２２は、ゲート絶縁膜１６の底面より低い第１の窪みを有し、ドレイン低濃度領域２３は、第１の窪みより低い第２の窪み“ｃ”を有し、ドレイン高濃度領域９に接合されるコンタクト１０を介してビット線に接続され、ソース高濃度領域に接合されるコンタクトを介してセンスアンプに接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えばＮＡＮＤ型フラッシュメモリに適用される不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
複数のＥＥＰＲＯＭを直列接続してＮＡＮＤセルユニットを構成するＮＡＮＤ型フラッシュメモリが開発されている。このＮＡＮＤ型フラッシュメモリの消去は、例えば単位時間内に消去されるメモリセル数を増やすため、複数のメモリセルで同時に実行される。このため、メモリセルが形成されているウェル領域に１０Ｖ以上、例えば、２０Ｖの正の電圧を印加することにより、電荷蓄積層から基板に電子が引き抜かれる。
【０００３】
一方、データの書き込み時、ウェル領域の電圧は、０Ｖに保持され、ウェル領域よりも充放電容量の小さいメモリセルのソース・ドレイン拡散層に１０Ｖ以上の正の電圧を印加することにより、ウェル領域を充放電する電力を削減し、動作速度を高速化することができる。
【０００４】
ここで、メモリセルの制御ゲート電極には、２０Ｖの正の電圧を印加する必要があるため、制御ゲート電極に電圧を転送するためのトランジスタとしては、トンネル絶縁膜よりも厚いゲート絶縁膜を有する高耐圧トランジスタが使用される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第２９５７２８３号公報
【特許文献１】特許第３１６１４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の構造の高耐圧トランジスタは、Ｄ型の高耐圧トランジスタと、Ｅ型の高耐圧トランジスタのＬＤＤ(Lightly Doped Drain)領域の濃度が異なる。このため、Ｄ型の高耐圧トランジスタと、Ｅ型の高耐圧トランジスタの双方において、接合耐圧と表面耐圧を最適化することが困難であった。したがって、トランジスタの接合耐圧と表面耐圧が劣化することにより、不揮発性半導体記憶装置の信頼性が低下するという問題点があった。
【０００７】
本実施形態は、トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、トランジスタを含んでいる。メモリセルアレイは、半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含む。トランジスタは、前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚いゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極の両側面に形成された側壁絶縁膜と、前記ゲート電極の一方側の前記側壁絶縁膜に対応した前記半導体基板内に形成され、コンタクトを介してセンスアンプに接続されたソース拡散層と、前記ゲート電極の他方側の前記側壁絶縁膜の外側面直下で前記ゲート絶縁膜の底面より低い位置に形成された第１の窪みと、前記第１の窪み内に形成され、前記第１の窪みより低い位置に形成された第２の窪みと、前記ゲート電極の他方側に対応した前記半導体基板内に形成され、前記第２の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれ、コンタクトを介して前記ビット線に接続されたドレイン高濃度領域と、を有するドレイン拡散層と、を有する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態が適用されるＮＡＮＤ型不揮発性半導体記憶装置を概略的に示す構成図。
【図２】一般的なデプレション型高耐圧トランジスタとエンハンスメント型高耐圧トランジスを示す平面図。
【図３】図２のＡ−Ａ’線に沿った断面図。
【図４】図２のＢ−Ｂ’線に沿った断面図。
【図５】図２のＣ−Ｃ’線に沿った断面図。
【図６】データ転送線とセンスアンプとを接続するトランジスタに適用されるエンハンスメント型トランジスタを示す平面図。
【図７】図６のＡ−Ａ’線に沿った断面図。
【図８】図６のＢ−Ｂ’線に沿った断面図。
【図９】図６のＣ−Ｃ’線に沿った断面図。
【図１０】第１の実施形態に係るデプレション型高耐圧トランジスタとエンハンスメント型高耐圧トランジスタを示す平面図。
【図１１】図１０のＡ−Ａ’線に沿った断面図。
【図１２】図１０のＢ−Ｂ’線に沿った断面図。
【図１３】図１０のＣ−Ｃ’線に沿った断面図。
【図１４】第１の実施形態のエンハンスメント型高耐圧トランジスタを接続トランジスタに適用した場合を示す平面図。
【図１５】図１４のＡ−Ａ’線に沿った断面図。
【図１６】図１４のＢ−Ｂ’線に沿った断面図。
【図１７】図１４のＣ−Ｃ’線に沿った断面図。
【図１８】図１７の変形例を示すものであり、図１４のＣ−Ｃ’線に沿った断面図。
【図１９】第１の実施形態の製造工程を示すものであり、図１０のＣ−Ｃ’線に沿った断面図。
【図２０】第１の実施形態の製造工程を示すものであり、図１４のＡ−Ａ’線に沿った断面図。
【図２１】トランジスタと同様の工程で形成される容量素子を示す断面図。
【図２２】図１９に続く製造工程を示す断面図。
【図２３】図２０に続く製造工程を示す断面図。
【図２４】図２１に続く製造工程を示す断面図。
【図２５】図２２に続く製造工程を示す断面図。
【図２６】図２３に続く製造工程を示す断面図。
【図２７】図２４に続く製造工程を示す断面図。
【図２８】図２７に続く製造工程を示す断面図。
【図２９】高耐圧トランジスタの表面耐圧とＬＤＤ領域のシート抵抗との関係を示す図。
【発明を実施するための形態】
【００１０】
図１は、実施形態に適用されるＮＡＮＤ型不揮発性半導体記憶装置の構成図を示している。ＮＡＮＤ型不揮発性半導体記憶装置は、メモリセルアレイ４０１、データ制御線ドラバ４０２、ロウデコーダ４０３、データ転送線とセンスアンプとを接続するトランジスタ（以下、接続トランジスタと称す）４０４、センスアンプ／データラッチ４６１、カラムデコーダ４８１、データ入出力バッファ４５、アドレスバッファ４７、制御信号発生回路４０、Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ、Ｖｒｅａｄ発生回路４１ｃ、Ｖｒ発生回路４１ｄ、基板電位制御回路４２を含んでいる。
【００１１】
メモリセルアレイ４０１は、複数のメモリセルがマトリクス状に配置され、カラムに配置された複数のメモリセルがソース側の選択トランジスタとドレイン側の選択トランジスタとともに直列接続され、ＮＡＮＤセルユニットを構成している。ロウに配置された複数のメモリセルの制御ゲート電極は、データ制御線としてのワード線にそれぞれ接続されている。ドレイン側の選択トランジスタは、データ転送線としてのビット線に接続され、ソース側の選択トランジスタは、ソース線に接続されている。ＮＡＮＤセルユニット内のメモリセルはビット線及びワード線により選択される。
【００１２】
ワード線は、アドレスバッファ４７、ロウデコーダ４０３、データ制御線ドラバ４０２により選択される。ワード線の電位は、制御信号発生回路４０の動作に基づき、Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ、Ｖｒｅａｄ発生回路４１ｃ、Ｖｒ発生回路４１ｄにより発生される。
【００１３】
プログラム時、Ｖｐｇｍ発生回路４１ａによりプログラム電圧Ｖｐｇｍが発生されるとともに、Ｖｐａｓｓ発生回路４１ｂにより書き込まれたセルを導通可能とする電圧Ｖｐａｓｓが発生される。また、データの読み出し時、Ｖｒ発生回路４１ｄにより読み出し電圧Ｖｒが発生されるとともに、Ｖｒｅａｄ発生回路４１ｃにより、最も高い閾値電圧を有するメモリセルをオンさせる電圧Ｖｒｅａｄが発生される。これらの電圧は、データ制御線ドラバ４０２に供給される。また、基板電位制御回路４２は、メモリセルアレイ４０１のウェル電圧を発生する。
【００１４】
メモリセルアレイ４０１内のビット線は、アドレスバッファ４７、カラムデコーダ４８１により選択され、センスアンプ／データラッチ４６１、及び接続トランジスタ４０４を介してデータ入出力バッファ４５から供給されたデータに応じて、ビット線の電位が制御される。センスアンプ／データラッチ４６１、及び接続トランジスタ４０４は、制御信号発生回路４０から供給される制御信号に応じて、データの書き込み、読み出しを制御する。
【００１５】
図１において、例えばデータ制御線ドライバ４０２、ロウデコーダ４０３、接続トランジスタ４０４、及び基板電位制御回路４２は、高耐圧トランジスタにより形成されている。
【００１６】
ここで、高耐圧トランジスタとしては、閾値電圧が−４Ｖから０Ｖの範囲で負となるデプレション型高耐圧トランジスタ（以下、Ｄ型高耐圧トランジスタと称す）と、閾値電圧が正となるエンハンスメント型トランジスタ（以下、Ｅ型高耐圧トランジスタと称す）の少なくとも２種類が、ＮＡＮＤ型フラッシュメモリにおいて用いられる。Ｄ型高耐圧トランジスタは、例えばソース・ドレイン電極の一方に、ゲート電極電圧と同じ電圧を与えても、閾値電圧分の電圧低下を生じることなくソース・ドレイン電極の他方に転送することができる。したがって、ゲート電極の電位を昇圧させる必要がないため、Ｄ型高耐圧トランジスタは、ロウデコーダ４０３などの電圧転送回路などで広く用いられている。
【００１７】
一方、Ｅ型高耐圧トランジスタは、例えばデータ制御線ドライバ４０２や接続トランジスタ４０４や周辺回路において、ゲート電極に０Ｖを加えた状態で、２つのソース・ドレイン端子間を遮断状態とするために広く用いられている。
図２は、一般的なＤ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２の平面図を示している。尚、図２は、理解を容易とするため、コンタクト１０より下側の平面構造を示しており、配線層は省略している。
【００１８】
また、図３は、図２に示すＡ−Ａ’線に沿った断面図を示し、図４は、図２に示すＢ−Ｂ’線に沿った断面図を示し、図５は、図２に示すＣ−Ｃ’線に沿った断面図を示している。各図において、同一部分には同一符号を付している。
【００１９】
図５において、符号３は、例えばｐ型不純物濃度が１０１４ｃｍ−３から１０１５ｃｍ−３の範囲に設定されたｐ型半導体基板、符号１０は、配線層１５へのコンタクト、符号９は、例えば１０１９ｃｍ−３以上のＮ型不純物濃度を有する高濃度Ｎ＋拡散層、符号２０は、例えば１０１５ｃｍ−３から１０１７ｃｍ−３の範囲の濃度を有するｎ型の不純物が添加されたＤ型不純物領域、符号２２は、例えば１０１７ｃｍ−３から１０１９ｃｍ−３の範囲の濃度を有するｎ型の不純物が添加されたソース・ドレインＬＤＤ（Lightly Doped Drain）領域、符号２１は、基板３よりも、高濃度、例えば１０１６ｃｍ−３から１０１８ｃｍ−３のｐ型不純物が添加された領域を示している。
【００２０】
また、符号１６は、高耐圧トランジスタのゲート絶縁膜、符号１７は、例えば、リンを添加したポリシリコンからなる浮遊ゲート電極、符号１２は、ブロック絶縁膜（インターゲート絶縁膜）、符号１は、制御ゲート電極を示している。ゲート絶縁膜１６は、メモリセルトランジスタのゲート絶縁膜より、膜厚が厚く設定されている。
【００２１】
Ｄ型、Ｅ型高耐圧トランジスタＴｒ．１とＴｒ．２を形成する際、ゲート絶縁膜１６、浮遊ゲート電極１７、インターポリ絶縁膜１２、制御ゲート電極１が順次積層され、これらが異方性エッチングによって、同時にエッチングされる。この際、例えばシリコンからなる半導体基板１が、例えば１〜１０ｎｍエッチングされることにより、ゲート電極構造の周囲に段差が形成される。この段差は、図５に“ａ”と記載している。
【００２２】
また、符号２５は、例えば、シリコン酸化膜からなる側壁絶縁膜を示している。この側壁絶縁膜２５は、ゲート電極構造上に、例えばシリコン酸化膜を堆積し、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極構造の切り立った側壁に絶縁膜を選択的に残される。この際、シリコンからなる半導体基板３が、例えば１〜１０ｎｍエッチングされることにより、段差ができる。この段差は、図５に“ｂ”と記載している。
【００２３】
以上により、図５に示すような２段階の段差が半導体基板３上に形成される。ここで、Ｄ型、Ｅ型高耐圧トランジスタＴｒ．１とＴｒ．２は、同時に加工されるため、Ｅ型高耐圧トランジスタＴｒ．２が形成される半導体基板３上にも２段階の段差が形成される。
【００２４】
この後、ソース・ドレイン電極のＬＤＤ（Lightly Doped Drain）領域２２となる、例えば、リン又は砒素からなるｎ型不純物が、例えばピーク濃度を１０１７ｃｍ−３から１０１９ｃｍ−３として基板３内に添加される。
【００２５】
さらに、配線のコンタクト領域及びソース／ドレインとしての高濃度Ｎ＋拡散層９は、ピーク濃度が１０１９ｃｍ−３から１０２１ｃｍ−３のｎ型不純物を添加することにより形成される。ここで、ＬＤＤ領域２２は、高濃度Ｎ＋拡散層９の端からゲート電極端までの領域に形成されたｎ型領域となる。Ｄ型高耐圧トランジスタＴｒ．１のＬＤＤ領域は、Ｄ型不純物２０として形成されている。また、Ｄ型、Ｅ型高耐圧トランジスタＴｒ．２のＬＤＤ領域２２は、Ｅ型不純物領域２１内に形成される。このため、Ｅ型高耐圧トランジスタＴｒ．２のＬＤＤ領域２２のシート抵抗は、Ｄ型高耐圧トランジスタＴｒ．１のＬＤＤ領域のシート抵抗よりも上昇する。
【００２６】
ここで、Ｄ型、Ｅ型高耐圧トランジスタＴｒ．１とＴｒ．２のＬＤＤ領域２２のシート抵抗が異なるため、トランジスタの接合耐圧及び表面耐圧の最適値が異なる。従来、Ｅ型高耐圧トランジスタＴｒ．２のソース・ドレイン層の抵抗を下げるため、Ｐ又はＡｓの不純物注入を追加する必要があった。
【００２７】
また、例えば、Ｅ型高耐圧トランジスタＴｒ．２により構成されるデータ制御線ドライバ４０２やロウデコーダ４０３の面積を縮小するため、ｐ型不純物、例えばボロンを、１０１６ｃｍ−３から１０１８ｃｍ−３の範囲でＨＡＬＯを注入する必要があった。
【００２８】
このように、Ｅ型高耐圧トランジスタＴｒ．２のＬＤＤ領域２２の濃度を適正化するため、Ｅ型高耐圧トランジスタＴｒ．２だけ、追加のイオン注入が必要であるため、リソグラフィ工程が増加するという問題がある。
【００２９】
また、追加のイオン注入を行わない場合、トランジスタの接合耐圧、又は表面耐圧が劣化して、信頼性が悪化する問題がある。
【００３０】
特に、トランジスタのチャネル幅が狭いＥ型高耐圧トランジスタは、よりトランジスタの接合耐圧及び表面耐圧が劣化するため、より信頼性を保持するのが厳しくなる。
【００３１】
尚、図３乃至図５において、符号１３は、素子分離領域（ＳＴＩ）としての素子分離絶縁膜、符号４、１１は、パンチスルーストッパー（チャネルストッパー）、符号３０１、３００、１４は、絶縁膜である。
【００３２】
図６は、例えば接続トランジスタ４０４に適用されるＥ型高耐圧トランジスタＴｒ．３の平面図を示している。尚、図６は、理解を容易とするため、コンタクト１０より下側の平面構造を示し、配線層は省略している。また、図７は、図６のＡ−Ａ’線に沿った断面を示し、図８は、図６のＢ−Ｂ’線に沿った断面を示している。
【００３３】
尚、図７に示すコンタクト１０は、メモリセルに接続されるデータ転送線（ＢＬ）１５に接続され、図８に示すコンタクト１０は、センスアンプに接続される配線１５に接続される。
【００３４】
さらに、図９は、図６に示すＣ−Ｃ’線に沿った断面を示している。このトランジスタは、高密度に配置するため、例えばチャネル幅が、０．１μｍから２μｍの範囲に設定され、非常に狭い幅のトランジスタであることが要求される。このトランジスタの場合、ビット線ＢＬ側に接続された接合耐圧、及び表面耐圧の低下及び信頼性劣化が問題であった。
【００３５】
以下、実施の形態について、図面を参照して説明する。
【００３６】
（第１の実施の形態）
本実施形態のＮＡＮＤ型不揮発性半導体記憶装置は、図１に示す通りである。
【００３７】
図１０は、第１の実施形態に係るＤ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２の平面図を示している。以下、Ｄ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２を、単にＭＯＳトランジスタＴｒ．１、Ｔｒ．２と呼ぶこともある。
【００３８】
Ｄ型高耐圧トランジスタは、ロウデコーダ４０３などの電圧転送回路などに適用され、Ｅ型トランジスタは、例えばデータ制御線ドライバ４０２や接続トランジスタ４０４や周辺回路に適用される。図１０は、理解を容易とするため、コンタクト１０より下側の平面構造を示しており、配線層は省略してある。また、図１１は、図１０のＡ−Ａ’線に沿った断面図、図１２は、図１０のＢ−Ｂ’線に沿った断面図、図１３は、図１０のＣ−Ｃ’線に沿った断面図を示している。図１０乃至図１３において、図２乃至図５と同一部分には同一符号を付している。
【００３９】
第１の実施形態は、図１２、１３に示すように、Ｅ型高耐圧トランジスタＴｒ．２のＬＤＤ領域２２の表面に深さ“ｃ”の窪み領域ＲＲが形成され、Ｄ型高耐圧トランジスタのＴｒ．１のＬＤＤ領域２０の表面には、窪み領域ＲＲが形成されていないことに特徴がある。窪み領域ＲＲの深さ“ｃ”は、例えば０．５〜２０ｎｍに設定され、この窪み領域ＲＲに対応してＴｒ．２のソース・ドレイン拡散層が形成されている。
【００４０】
具体的には、半導体基板３内に形成されたｐ型半導体領域２１の表面にゲート絶縁膜１６が形成され、このゲート絶縁膜１６の上に浮遊ゲート電極１７、ブロック絶縁膜１２、制御ゲート電極１によりゲート電極構造が形成されている。このゲート電極構造の側壁に側壁絶縁膜２５が形成されている。この側壁絶縁膜２５の底部は、ゲート絶縁膜１６上に位置されている。このため、図５に示す段差“ａ”が形成されておらず、側壁絶縁膜２５の外側の直下に段差“ｂ”（第１の窪み）が形成されている。窪み領域ＲＲ（第２の窪み）は、段差“ｂ”よりさらに、深さ“ｃ”だけ窪んでいる。
【００４１】
また、この窪み領域ＲＲの下方には窪み領域ＲＲに沿って、例えばリン又は砒素からなるｎ型不純物が注入される。この不純物のピーク濃度は、例えば１０１７ｃｍ−３から１０１９ｃｍ−３に設定されている。このため、ＬＤＤ領域２２の内部に、ＬＤＤ領域２２のｎ型不純物濃度よりも、高い領域２３が形成されている。
【００４２】
さらに、領域２３内に、Ｅ型高耐圧トランジスタＴｒ．２のドレイン高濃度領域９、又はソース高濃度領域９が形成されている。これらドレイン高濃度領域９、又はソース高濃度領域９に接続されたコンタクト１０の一方は、配線１５を介して、例えばメモリセルのデータ制御線（ワード線）に電気的に接続され、メモリセルの書き込み、消去、及び読み出しに必要なゲート電極電圧を転送する。
【００４３】
また、Ｄ型高耐圧トランジスタＴｒ．１のドレイン高濃度領域９、又はソース高濃度領域９に接続されたコンタクト１０の一方は、図示せぬ高電圧供給ノードに接続される。さらに、Ｄ型高耐圧トランジスタＴｒ．１のゲート電極は、例えばＥ型高耐圧トランジスタＴｒ．２のゲート電極に電気的に接続され、Ｅ型高耐圧トランジスタＴｒ．２の書き込み電圧転送に必要な高い電圧を転送する回路を形成する。
【００４４】
尚、Ｄ型高耐圧トランジスタＴｒ．１は、ｐ型半導体基板３上に、少なくとも、ゲート電極下の半導体領域がｎ型半導体領域２０として形成され、閾値電圧が負に設定されたＤ型高耐圧トランジスタを実現している。Ｄ型トランジスタは、閾値電圧による電圧低下無しに電圧を転送することができるため、例えばロウデコーダのレベルシフタ回路としても用いられる。
【００４５】
一方、Ｅ型高耐圧トランジスタＴｒ．２は、ｐ型半導体基板３の少なくともゲート電極下の半導体領域がｐ型半導体領域２１として形成され、閾値電圧が正に設定されたＥ型トランジスタを実現している。
【００４６】
上記構成のＥ型高耐圧トランジスタＴｒ．２は、ゲート絶縁膜１６の下面より、段差“ｂ”及び窪み領域“ｃ”だけ下がった位置にｎ＋高濃度領域２３が形成され、この領域２３の内部に、ｎ＋高濃度領域９が形成され、この領域９にコンタクト１０が接合されている。このため、領域９は、ゲート絶縁膜１６の下面からの沿面距離がＤ型高耐圧トランジスタＴｒ．１よりも長く設定されている。したがって、表面耐圧を向上することが可能である。
【００４７】
また、後述するように、本実施形態は、図２乃至図５に示すＤ型高耐圧トランジスタＴｒ．１とＥ型高耐圧トランジスタＴｒ．２の接合耐圧、及び、表面耐圧(Surface Breakdown voltage)を向上させることができる。このため、高電圧をメモリセルの制御線に印加する場合、信頼性を向上した回路を実現することができる。
【００４８】
また、ゲート絶縁膜１６が、側壁絶縁膜２５の下に、例えば１ｎｍから４０ｎｍの厚みで残り、図５に示すような段差“ａ”がない。すなわち、側壁絶縁膜２５下のゲート絶縁膜１６の上面と、浮遊ゲート電極１７下のゲート絶縁膜１６の上面に上記厚みの段差が形成され、半導体基板３には段差“ａ”がない。この段差が無い構造は、浮遊ゲート電極１７を加工する際、例えばＨＢｒとＯ２の混合ガスなど、酸化膜と大きな選択比を確保できるエッチングを用い、ゲート絶縁膜１６を半導体基板３上に残すことにより、形成することができる。
【００４９】
（Ｅ型高耐圧トランジスタを接続トランジスタ４０４に適用した例）
図１４乃至図１８は、上記構成のＥ型高耐圧トランジスタを、接続トランジスタ４０４に適用した場合を示している。図１４乃至図１８において、接続トランジスタ４０４は、Ｔｒ．３と表記している。
【００５０】
尚、図１４は、理解を容易とするため、コンタクト１０より下側の平面構造を示し、配線層は省略している。図１５は、図１４のＡ−Ａ’線に沿った断面を示し、図１６は、図１４のＢ−Ｂ’線に沿った断面を示し、図１７は、図１４のＣ−Ｃ’線に沿った断面を示している。また、図１８は図１７の変形例を示している。
【００５１】
図１５に示すコンタクト１０は、配線１５を介してメモリセルに接続されるビット線（データ転送線）に接続される。また、図１６に示すコンタクト１０は、配線１５を介してセンスアンプに接続される。
【００５２】
図１７に示すように、Ｅ型高耐圧トランジスタＴｒ．３のＬＤＤ領域２２の表面には、図１３と同様に、深さ“ｃ”の窪み領域ＲＲが形成されている。窪み領域ＲＲの深さ“ｃ”は、例えば０．５〜２０ｎｍに設定され、この窪み領域ＲＲに対応して領域２３が形成されている。すなわち、ドレイン側のＬＤＤ領域２２の内部に、ＬＤＤ領域２２のｎ型不純物濃度よりも、高い領域２３が形成されている。さらに、領域２３内に、領域２３より不純物濃度が高いドレイン高濃度領域９が形成されている。
【００５３】
また、Ｅ型高耐圧トランジスタＴｒ．３のソース側には、ＬＤＤ領域、窪み領域“ｃ”、領域２３が形成されていない。ソース側の高濃度領域９は、パンチスルーストッパー１１内で、ゲート電極構造の側面に対応し、側壁絶縁膜２５の下方から素子分離領域１３の間に形成されている。
【００５４】
尚、図１８に示すように、ＬＤＤ領域２２の内部に、領域２３を形成せず、ＬＤＤ領域２２内にＥ型高耐圧トランジスタＴｒ．３のドレイン高濃度領域９、又はソース高濃度領域９を形成してもよい。
【００５５】
また、図１７に示すように、半導体基板３の素子分離領域（ＳＴＩ）１３により区画された素子領域（ＡＡ）上には、ゲート絶縁膜１６を介在してゲート電極１７が形成されている。ゲート絶縁膜１６は、例えば膜厚が１３ｎｍ〜４０ｎｍの範囲であり、シリコン酸化膜、又はシリコンオキシナイトライド膜により形成される。ゲート絶縁膜１６の膜厚を１３ｎｍ以上とすることで、ゲート電極１７と素子領域ＡＡとの間に高電圧が印加されても、トンネルリークの発生を抑制でき、トランジスタの信頼性劣化を抑えることができる。
【００５６】
ゲート電極構造は、メモリセルと同様に積層構造とされ、メモリセルの積層ゲート電極と同時に形成される。すなわち、ゲート電極構造は、ゲート絶縁膜１６上に形成された第１導電層（浮遊ゲート電極）１７と、第１導電層１７上に形成されたブロック絶縁膜１２と、ブロック絶縁膜１２上に形成された第２導電層１とを有している。ブロック絶縁膜１２は開口を有し、この開口を介して第１導電層１７と第２導電層１とが電気的に接続されている。
【００５７】
第１導電層１７は、メモリセルの浮遊ゲート電極と同時に同一材料を用いて形成される。すなわち、第１導電層１７は、例えばリン又は砒素が、１０１８ｃｍ−３から１０２１ｃｍ−３の範囲の濃度で添加された、導電性の多結晶シリコンにより形成される。第１導電層１７の膜厚は、例えば１０ｎｍ〜５００ｎｍである。
【００５８】
浮遊ゲート電極と同様に、第１導電層１７は、素子分離領域（ＳＴＩ）１３により区画された素子領域（ＡＡ）に形成され、ゲート電極の幅方向に沿った両端部は、素子分離領域（ＳＴＩ）の絶縁膜１３に接している。本ゲート電極構造は、例えば次のようにして形成される。
【００５９】
（Ｄ型、Ｅ型高耐圧トランジスタのゲート電極の製造方法（１））
図１０乃至図１７を参照してＤ型、Ｅ型高耐圧トランジスタのゲート電極の製造方法の一例について説明する。
【００６０】
すなわち、先ず、半導体基板３の表面で、Ｄ型高耐圧トランジスタＴｒ．１の形成予定領域に対応して開口を有するレジストパターンがリソグラフィにより形成される。このレジストパターンをマスクとして、例えば砒素、又はリンのイオンが、例えば１０１１ｃｍ−２から１０１３ｃｍ−２の範囲で、１０ｋｅＶから１００ｋｅＶの加速電圧により半導体基板３内に注入される。これにより、Ｄ型不純物領域２０が形成される。
【００６１】
その後、例えば半導体基板３の表面上で、Ｅ型高耐圧トランジスタＴｒ．２、Ｔｒ．３の形成予定領域に対応して開口を有するレジストパターンがリソグラフィにより形成される。このレジストパターンをマスクとして、例えばボロン又はインジウムのイオンが、例えば１０１１ｃｍ−２から１０１３ｃｍ−２の範囲で、１０ｋｅＶから２００ｋｅＶの加速電圧におり半導体基板３に注入される。こにより、Ｅ型不純物領域２１が形成される。
【００６２】
次に、ＭＯＳトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．３のゲート絶縁膜１６が形成され、これと同時に、メモリセル領域にメモリトランジスタのゲート絶縁膜が形成される。
【００６３】
さらに、全面に、浮遊ゲート電極、及び第１導電層１７となる多結晶シリコンが堆積される。この多結晶シリコン層、及びゲート絶縁膜がパターニングされ、更に半導体基板３が、例えば０．１μｍ〜０．３μｍの深さにエッチングしてトレンチが形成される。
【００６４】
その後、トレンチ内に絶縁物、例えばシリコン酸化膜が埋め込まれ、素子分離領域ＳＴＩが形成される。
【００６５】
本製造方法によれば、段差の無い平面上に、浮遊ゲート電極及び第１導電層１７を形成することが可能となる。
【００６６】
ブロック絶縁膜１２は、例えばメモリセルトランジスタのゲート電極間絶縁膜と同一材料により、同一工程で形成される。ブロック絶縁膜１２の材料は、例えば膜厚が５ｎｍ〜３０ｎｍのシリコン酸化膜、オキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜である。あるいは、Ａｌ２Ｏ３、ＨｆＳｉｘ、ＡｌＳｉｘ、ＨｆＡｌＯｘ、ＨｆＯｘ、及びＴｉＯｘのいずれかの単層膜、又は、これらの少なくとも１つと、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜等の高誘電体膜との積層膜により構成される。
【００６７】
第２導電層１は、例えばメモリセルトランジスタの制御ゲート電極１６と同一材料により、同一工程で形成される。第２導電層１の材料は、例えばリン、砒素、又はボロンが、１０１７〜１０２１ｃｍ−３の濃度で添加された導電性の多結晶シリコン層、又はＷＳｉ（タングステンシリサイド）と多結晶シリコン層とのスタック構造膜、又はＷ、ＷＮ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉと多結晶シリコン層とのスタック構造膜、又は、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉ膜である。第２導電層１の厚さは、例えば１０ｎｍから５００ｎｍである。
【００６８】
なお、メモリセルトランジスタの制御ゲート電極と同様に、第２導電層１上にシリコン酸化膜、又はシリコン窒化膜が形成されても良い。また、ブロック絶縁膜１２はその一部が除去され、除去された領域において第１導電層１７と第２導電層１とが接続されている。第２導電層１は、図１０の紙面左右方向に沿った方向において、素子領域ＡＡを跨いで素子分離領域ＳＴＩ上にまで形成されている。
【００６９】
図１３に示すように、素子領域ＡＡの表面領域内には、Ｄ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２、Ｔｒ．３のソース及びドレインのＬＤＤ領域として機能するｎ型不純物拡散層２２がそれぞれ設けられている。これら拡散層２２は、例えばリン、砒素、又はアンチモンを、表面濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３となるように含み、基板表面からの接合深さは、例えば１０ｎｍ〜３００ｎｍである。拡散層２２は、ゲート電極１７に対して自己整合的に形成される。
【００７０】
更に、拡散層２２内に、ｎ型不純物拡散層９が形成される。拡散層９は、拡散層２２よりも高い濃度で不純物を含有する。すなわち拡散層９は、例えばリン、砒素、又はアンチモンを、表面濃度が１０１８ｃｍ−３〜１０２２ｃｍ−３となるように含み、基板表面からの接合深さは、例えば４０ｎｍ〜５００ｎｍである。このように、拡散層９は、拡散層２２よりも低抵抗となるように形成される。前述の通り拡散層９は、ソース及びドレインに対するコンタクト抵抗を低減するために必要であり、不純物濃度のピーク濃度が１０２０ｃｍ−３以上且つ１０２２ｃｍ−３である点が、１０１７ｃｍ−３以上且つ１０１９ｃｍ−３以下であるＬＤＤ領域２２と異なっている。
【００７１】
さらに、素子分離領域１３直下の半導体基板３中には、ｐ型ウェル領域１１が形成されている。ｐ型ウェル領域１１は、直上に位置する素子分離領域によって分離される素子領域ＡＡ間のパンチスルーを防止するために設けられる。そのため、半導体基板３よりも十分に低抵抗とする必要がある。ウェル領域１１の深さは、例えば半導体基板３の表面から０．５μｍ〜１．６μｍの深さであり、ウェル領域１１に含まれる不純物のピーク濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３である。深さのピークの一例は、例えば、半導体基板３の表面から１μｍ程度で、０．５μｍから３μｍの範囲である。ウェル領域１１の端部は、素子分離領域１３の端部から離隔されている。
【００７２】
また、素子分離領域１３直下の半導体基板３中には、ウェル領域１１に隣接してｐ型ウェル領域４が形成されている。ｐ型ウェル領域４は、素子分離領域１３の底部近傍においてパンチスルーリーク電流が流れることを防止するために設けられる。ウェル領域４の素子分離領域１３底面からの深さは、例えば０μｍ〜０．５μｍであり、ウェル領域４に含まれる不純物のピーク濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３である。深さのピークの一例は、０．１μｍ程度である。ウェル領域４は、ウェル領域１１よりも素子領域ＡＡに近接して設けられる。ウェル領域１１の端部は、素子分離領域ＳＴＩの端部から離隔されて０．１μｍから２μｍの範囲で離隔されている。
【００７３】
ここで、p型ウェル領域4はp型ウェル１１が形成されており、素子領域ＡＡ間のパンチスルーを防止できる場合には、構造から省略してもよい。
【００７４】
上記拡散層９、２２、ゲート絶縁膜１６、第１導電層１、第２導電層１７、及びブロック絶縁膜により、ＭＯＳトランジスタＴｒ，１、Ｔｒ．２、及びＴｒ．３が形成されている。
【００７５】
ＭＯＳトランジスタＴｒ．１、Ｔｒ．２、及びＴｒ．３を含む半導体基板３の全面上には、例えばＴＥＯＳやＳｉＯ２膜からなる絶縁膜３０１が、例えば１ｎｍから３０ｎｍの範囲で堆積される。この後、例えばＳｉＮやＳｉＯＮ，又はＡｌ２Ｏ３からなる絶縁膜３００が、例えば１ｎｍから５０ｎｍの範囲で堆積される。さらに、この全面上に、例えばＴＥＯＳや、ＳｉＯ２膜、ＰＳＧ膜、又はＢＰＳＧ膜からなる層間絶縁膜１４が５０ｎｍから５００ｎｍの範囲で堆積される。
【００７６】
絶縁膜３００は、厚い層間絶縁膜１４にコンタクトホールを形成する際のエッチングストッパとして機能する。このため、例えば層間絶縁膜１４に対して絶縁膜３００の選択比が大きいエッチング条件を用いることにより、絶縁膜３００でエッチング高さを揃えることができる。この後、追加エッチングにより、絶縁膜３０１をエッチングすることにより、コンタクト１０を形成するためのコンタクトホールを形成することができる。
【００７７】
また、絶縁膜３００は、上部のＳｉＯ２からなる層間絶縁膜１４を通じてセル部に供給される水素、又は水、及びヒドロキシイオンを遮断し、セルの信頼性を保持する。
【００７８】
また、層間絶縁膜１４中には、拡散層９、第２導電層となるゲート電極１にそれぞれ達するコンタクト１０が形成されている。コンタクト１０は、層間絶縁膜１４の表面からそれぞれ拡散層９、及び第２導電層となるゲート電極１に達するコンタクトホールを、導電物で埋め込むことにより形成される。コンタクトホールのサイズは、例えば直径が２０ｎｍ以上且つ２００ｎｍ以下である。また、コンタクトホールを埋め込む導電物は、例えばリンや砒素を添加した多結晶シリコン、又は、Ｔｉ及びＴｉＮ又はＴａＮのバリアメタル層と、ＷやＣｕ等の金属層である。
【００７９】
さらに、層間絶縁膜１４の表面内には、金属配線層１５が形成されている。金属配線層１５は、コンタクト１０に接続される。金属配線層１５は、例えば次のような方法により形成される。すなわち、先ず、層間絶縁膜１４の表面内に、金属配線層１５となる、例えば５０ｎｍ以上且つ５００ｎｍ以下の溝が形成される。
【００８０】
次に、溝内に例えばＴｉ及びＴｉＮ又はＴａＮのバリアメタル層が形成される。次に、ＷやＣｕにより溝を埋め込むことで、金属配線層１５が完成される。あるいは、層間絶縁膜１４上に例えばＷやＣｕを全面に堆積した後、反応性イオンエッチング（ＲＩＥ）によって、所望のパターンにエッチングすることにより、金属配線層１５を形成することも可能である。
【００８１】
尚、本実施形態を、第２導電層１となるゲート電極をエッチングし、メモリセルの浮遊ゲート電極と同じ材質、及びプロセスで導電層となるゲート電極を残すプロセスを用いる浮遊ゲート電極型の不揮発性半導体装置に適用することも可能である、この場合、前記プロセスを用いることにより、本実施形態の形状を同時に形成することができ、それぞれ別々の工程で形成するよりも少ない工程数で形成することができる。このため、省略したリソグラフィやイオン注入工程での欠陥による不良増加を防ぎ、信頼性を向上させることができる。
【００８２】
（Ｄ型、Ｅ型高耐圧トランジスタのゲート電極の製造方法（２））
図１９乃至図１７を参照してＤ型高耐圧トランジスタＴｒ．１、Ｅ型高耐圧トランジスタＴｒ．２、Ｔｒ．３のゲート電極の製造方法の他の例について説明する。
【００８３】
本実施形態は、ゲート電極形成に特徴があるため、その部分の製造工程について説明する。図１９は、図１０のＣ−Ｃ’線に沿った断面図であり、ＭＯＳトランジスタＴｒ．１、Ｔｒ．２の形成工程を示している。図２０は、図１５のＡ−Ａ’線に沿った断面図であり、ＭＯＳトランジスタＴｒ．３の図１９と同一の製造工程を示している。
【００８４】
さらに、図２１は、ブロック絶縁膜１２を挟んだ第１導電層１７と第２導電層１との間で形成した容量素子Ｃを示すものであり、図１９と同一製造工程を示している。この容量素子Ｃは、第１導電層１７と第２導電層１とで電気的分離を形成するため、第２導電層１を選択的にエッチングし、第１導電層１７を残すプロセスを用いる。
【００８５】
図１９、図２０、図２１において、第２導電層１は、製造過程において、ブロック絶縁膜１２の開口と同様の開口を有している。すなわち、第２導電層１は、例えば多結晶シリコン膜からなる厚さ３０ｎｍから２００ｎｍの範囲の第１部分１１１と、第１部分１１１の上に形成された第２部分１１２とにより形成されている。第２部分１１２は、破線で示すように、ブロック絶縁膜１２、及び第１部分１１１に設けられた開口を介して第１導電層１７に接続される。
【００８６】
すなわち、半導体基板３の素子分離領域１３で分離された素子領域ＡＡ内に、ｎ型半導体領域２０、ｐ型半導体領域２１がそれぞれ形成されている。これらｎ型半導体領域２０、ｐ型半導体領域２１上にゲート絶縁膜１６、第１導電層１７が形成される。
【００８７】
この後、全面に、ブロック絶縁膜１２が堆積された後、第２導電層１の第１部分１１１となる導電膜が全面に堆積される。この後、レジストが塗布された後、リソグラフィを行うことにより、第１部分１１１がエッチングされ、開口が形成される。さらに、第１部分１１１をマスクとして、ブロック絶縁膜１２がエッチングされ、ブロック絶縁膜１２に開口が形成されるとともに、第１導電層１７が、例えば５ｎｍから３０ｎｍの深さエッチングされる。
【００８８】
次いで、レジストを除去した後、全面に、第２導電層１の第２部分１１２となる導電膜が堆積される。第２部分１１２の一部は第１の部分１１１と、ブロック絶縁膜１２の開口を介して第１導電層１７に電気的に接続される。これにより、図１９、図２０、図２１の形状が形成される。
【００８９】
次に、例えばシリコン酸化膜及びシリコン窒化膜からなる絶縁膜３０２が全面に堆積される。この絶縁膜３０２の膜厚は、例えば１０ｎｍから４００ｎｍである。
【００９０】
その後、レジストが全面に堆積され、ＭＯＳトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．３のゲート電極、及び容量素子に対応したレジストパターンが形成される。このレジストパターンをマスクとして、絶縁膜３０２、第２導電層１、ブロック絶縁膜１２、及び第１導電層１７が異方性エッチングされる。
【００９１】
これにより、図２２に示すように、ＭＯＳトランジスタＴｒ．１、Ｔｒ．２のゲート電極が形成され、図２３に示すように、ＭＯＳトランジスタＴｒ．３のゲート電極が形成される。さらに、図２４に示すように、容量素子Ｃが形成される。
【００９２】
この際、ゲート電極Ｇの両側、及び容量素子Ｃの両側に対応するゲート絶縁膜１６の表面もエッチングされる。このため、ゲート絶縁膜１６は、例えば０．５ｎｍから３５ｎｍの膜厚となる箇所が生じる。
【００９３】
ついで、前記ゲート電極のエッチング工程の後に、浮遊ゲート電極としての第１導電層１７はエッチングせず、制御ゲート電極１のみをエッチングする工程（以下、この工程を工程Ａと称する）を行う。なお、工程Ａは、本実施形態の要旨ではないため具体的な説明は省略する。
【００９４】
次いで、上記レジストパターンを用いて、例えばボロンを２０ｋｅＶから２００ｋｅＶの範囲の加速電圧で、１０１１ｃｍ−２から１０１３ｃｍ−２の範囲となる注入量でイオン注入する。この注入された不純物は、高耐圧トランジスタのソース・ドレインのパンチスルーストッパー１１となる。勿論、ボロンに代えてＢＦ２を用いることも可能であり、十分パンチスルーを抑制できるのであれば、注入しなくてもよい。
【００９５】
この後、図２５、図２６、図２７に示すように、例えばリソグラフィ工程により、全面にレジストが塗布された後、所定の箇所に開口を有するレジストパターン３０４が形成される。すなわち、図２５に示すレジストパターン３０４は、ＭＯＳトランジスタＴｒ．２の領域２３に対応する箇所に開口が形成されている。図２６に示すレジストパターン３０４は、ＭＯＳトランジスタＴｒ．３の領域２３に対応する箇所に開口が形成されている。図２７に示すレジストパターン３０４は、容量素子Ｃの電極を分離する箇所に対応して開口が形成されている。ここで、図２５のように、半導体基板３の領域２３に対応するゲート絶縁膜１６の表面がエッチングされる。なお、後に行うエッチング工程では、このゲート絶縁膜１６に形成された窪みの形状に起因して、深さ“ｃ”の窪み領域ＲＲが形成される。
【００９６】
次いで、上記レジストパターン３０４の開口を用いて、例えば、リン、又は、砒素、アンチモンが、１ｋｅＶから１００ｋｅＶの範囲の加速電圧で、１０１２ｃｍ−２から１０１４ｃｍ−２の範囲となる注入量でイオン注入される。この際、Ｅ型高耐圧トランジスタＴｒ．２のソース／ドレイン領域にレジストが開口され、Ｄ型高耐圧トランジスタＴｒ．１のソース／ドレイン領域にはレジストの開口が形成されていない。このため、イオン注入量を調整することにより、Ｄ型高耐圧トランジスタＴｒ．１とＥ型高耐圧トランジスタＴｒ．２のソース／ドレイン領域のｎ型濃度をより揃えることができる。この後、レジストが灰化処理又は硫酸を用いたウェットエッチング処理にて除去される。
【００９７】
また、上記工程Ａは、側壁加工で形成したゲート電極のループ状の端部を切断するための工程、又は、図２１、図２４、図２７を用いて示した浮遊ゲート電極と制御ゲート電極間での容量素子を形成する工程で用いられる。しかし、これらの工程において処理される箇所は、イオンの注入量が１０１４ｃｍ−２以下と限定できるため、トランジスタのように閾値電圧が変わってしまう副作用がなく、正しく動作させることができる。
【００９８】
なお、上記側壁加工とは、例えばリソグラフィの解像度の倍のピッチの配線を形成するために、レジストパターンを転写した犠牲膜の側壁にマスク材を堆積して異方性エッチングを行う加工プロセスを示す。しかし、この加工プロセスは、レジストパターンの周囲に閉じた側壁マスク材とゲート電極が形成される。これは図２２から図２４までのゲートエッチング工程と同じく、ゲート電極をエッチングする工程を用いるが、ゲート電極の端にループ状の端部が形成されることが異なっている。このため、例えばメモリセルのゲート電極のように、１つ１つ分離した配線を作成する場合、ゲート電極の端部をエッチングして分離するリソグラフィ、及び加工工程が必要となる。これには、ゲート電極の側壁を加工した工程の後に、浮遊ゲート電極としての第１導電層１７はエッチングせず、制御ゲート電極１のみをエッチングする工程（工程Ａ）を行うことが必須となる。
【００９９】
これに対して、本実施形態は、図１９から図２７に示すように、この工程Ａと同じ工程を、Ｔｒ．２、および、Ｔｒ．３の２３領域形成に共通に用いることができるため、それぞれ独立で工程を実施するよりも工程数を削減し、工程コストを削減することができる。
【０１００】
尚、図２８は、図２７に続く工程を示し、容量素子に側壁絶縁膜２５、及び絶縁膜３０１，３００、層間絶縁膜１４を形成した状態を示している。
【０１０１】
さらに、本願発明者は、図２９に示すように、高耐圧トランジスタのＬＤＤ領域のシート抵抗により、トランジスタの表面耐圧が極大値を有し、ＬＤＤ領域のシート抵抗とトランジスタの表面耐圧に強い相関があることを見出した。
【０１０２】
すなわち、図２９に示すように、高耐圧トランジスタのＬＤＤ領域のシート抵抗は、４５００Ω／□程度にピーク値を有する。ピーク値より低いシート抵抗では、ドレインに印加された電圧が、ＬＤＤ領域を空乏化させて電圧が降下し、ゲート電極のエッジに達しない。このため、ゲート電極の端部とＬＤＤ領域の電界が増強されるため、耐圧が劣化する。
【０１０３】
一方、ピーク値より高いシート抵抗では、ソース／ドレインの不純物濃度が薄くなり、表面耐圧や接合耐圧が劣化する。また、ソース／ドレインの不純物濃度が薄いため、ドレインに正の高電圧ストレスが印加された場合、負の電荷がソース・ドレイン上部の絶縁膜に蓄積されるため、より抵抗値が高くなり、導通時の電流が減少する問題が生じる。よって、ソース／ドレイン領域のシート抵抗に対して表面耐圧又は接合耐圧を維持しようとする場合、ソース／ドレイン領域のシート抵抗の上限及び下限値をある範囲に制限する必要がある。具体的には、シート抵抗値は、例えば４ｋΩ／□〜６．５ｋΩ／□の範囲に設定される。
【０１０４】
よって、本実施形態によれば、ソース／ドレイン領域のＬＤＤ領域のシート抵抗値をＤ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２でより揃えることができるため、ソース／ドレイン電圧の耐圧を向上したトランジスタを形成することができる。
【０１０５】
また、ＬＤＤ領域のシート抵抗値が適正な範囲に設定され、表面耐圧及び接合耐圧が高いトランジスタは、耐圧に余裕がある。このため、ドレインに正の高電圧ストレスが印加された場合、負の電荷がソース・ドレイン上部の絶縁膜に蓄積されることにより抵抗が高くなるという問題をより抑制することができる。
【０１０６】
この後、上記レジストパターン３０４を用いて、例えば、ボロンが２０ｋｅＶから２００ｋｅＶの範囲の加速電圧で、１０１１ｃｍ−２から１０１３ｃｍ−２の範囲となる注入量でイオン注入される。これはＴｒ．２、およびＴｒ．３のＥ型の高耐圧トランジスタのソース・ドレイン開口部分のパンチスルーストッパーとなる。勿論、ボロンに代えてＢＦ２を代替に用いても良いし、十分パンチスルーを抑制できるのであれば、注入しなくてもよい。また、これらボロン、又はＢＦ２を注入する工程は、後述する側壁絶縁膜を形成した後に行っても良い。
【０１０７】
次いで、例えばリン、又は、砒素、アンチモンが、１ｋｅＶから１００ｋｅＶの範囲の加速電圧で１０１２ｃｍ−２から１０１４ｃｍ−２の範囲となる注入量でイオン注入される。これにより、図２５に示すように、Ｅ型高耐圧トランジスタＴｒ．２、およびＴｒ．３のソース・ドレインのＬＤＤ領域２２が同時に形成される。これらリン、又は、砒素、アンチモンを注入する工程は、後述の側壁絶縁膜を形成した後に行っても良い。
【０１０８】
次に、レジストが灰化処理又は硫酸を用いたウェットエッチング処理にて除去される。
【０１０９】
この後、全面に例えばシリコン酸化膜が５ｎｍから１００ｎｍの厚さ範囲で堆積され、この膜厚に相当するだけ、異方性エッチングされる。これにより、ゲート電極構造の側壁上に側壁絶縁膜２５が形成される。この側壁絶縁膜２５を形成するエッチングにより、半導体基板３上に残ったゲート絶縁膜１６がエッチングされ、半導体基板３の表面が露出される。この際、半導体基板３が深さ“ｂ”だけ掘り下げられる。
【０１１０】
さらに、半導体基板３の領域２３に対応する表面がエッチングされ、深さ“ｃ”の窪み領域ＲＲが形成される。
【０１１１】
この後、例えばリソグラフィ工程により、全面にレジストが塗布された後、所定の箇所に開口を有するレジストパターンが形成される。すなわち、素子分離領域１３に対応する箇所に開口が形成される。このレジスト塗布工程は、同じ半導体基板上に形成される低電圧トランジスタなど後述するイオン注入をされる場合には、省略しても良い。
【０１１２】
次いで、例えば、ボロンが２０ｋｅＶから２００ｋｅＶの範囲の加速電圧で、１０１１ｃｍ−２から１０１３ｃｍ−２の範囲の注入量でイオン注入される。これはＤ型、及びＥ型両方の高耐圧トランジスタのソース・ドレイン開口部分のパンチスルーストッパーとなる。勿論、これはボロンに代えてＢＦ２を用いても良いし、十分パンチスルーを抑制できるのであれば、このイオン注入工程を省略することで工程数を削減することも可能である。また、これらボロン、又はＢＦ２を注入する工程は、ゲート電極を加工しレジスト３０4を塗布する前に行っても良い。
【０１１３】
次いで、上記レジストパターンを用いて、例えばリン、又は、砒素、アンチモンが１ｋｅＶから１００ｋｅＶの範囲の加速電圧で、１０１２ｃｍ−２から１０１４ｃｍ−２の範囲となる注入量でイオン注入される。これは高耐圧トランジスタのソース・ドレイン電極を形成する工程である。この際、Ｅ型高耐圧トランジスタＴｒ．２、Ｔｒ．３のソース／ドレイン領域とＤ型高耐圧トランジスタＴｒ．１のソース／ドレイン領域の両方にゲート電極の第２導電層１をマスクとして自己整合的に注入される。このため、Ｄ型高耐圧トランジスタＴｒ．１のイオン注入量を調整することにより、最適な耐圧を選択することができる。
【０１１４】
また、これらリン、又は、砒素、アンチモンを注入する工程は、ゲート電極を加工しレジスト３０４を塗布する前に行っても良い。
【０１１５】
次いで、Ｅ型高耐圧トランジスタＴｒ．２の領域２３内に、ドレイン高濃度領域９、又はソース高濃度領域９が形成される。これと共に、Ｄ型高耐圧トランジスタＴｒ．１のＬＤＤ領域２２内にドレイン高濃度領域９、又はソース高濃度領域９が形成される。
【０１１６】
これには、例えば、全面にレジストが塗布した後、ドレイン高濃度領域９、又はソース高濃度領域９の箇所に開口を有するレジストパターンが形成される。この後、例えばリン、又は、砒素、アンチモンを５ｋｅＶから１００ｋｅＶの範囲で、１０１4ｃｍ−２から１０１6ｃｍ−２の範囲となる注入量でイオン注入される。これはにより、コンタクトを良好に保つためのｎ形高濃度領域９を形成する。
【０１１７】
この後、全面に例えばＴＥＯＳやＳｉＯ２膜からなる絶縁膜３０１例えば１ｎｍから３０ｎｍの範囲で堆積される。この後、例えばＳｉＮやＳｉＯＮ，又はＡｌ２Ｏ３からなる絶縁膜３００が、例えば１ｎｍから５０ｎｍの範囲で堆積される。さらに、全面に層間絶縁膜１４が形成される。
【０１１８】
本実施形態のような構造とすることにより、例えば熱酸化膜やラジカル酸化膜で形成した、堆積絶縁膜よりもトラップの少ない良好な絶縁特性を有する膜を、浮遊ゲート電極１７の下、及び、側壁絶縁膜２５の下方に形成することができる。このため、ゲート電極端近傍のストレスによるゲート絶縁膜の劣化を抑制することができる。これにより、例えばゲート電極に０Ｖ、ドレイン電極に高電圧を印加した時、ゲート電極端部の電界の増加のため電子がゲート絶縁膜１６や側壁絶縁膜１７に蓄積され、高電圧トランジスタの閾値電圧上昇を生じる問題を抑制することができる。
【０１１９】
また、高電圧ゲート絶縁膜１６が半導体基板３上で、例えば０．５ｎｍから３０ｎｍの膜厚となる箇所が生じているが、この高電圧ゲート絶縁膜１６の部分が側壁ゲート絶縁膜のエッチングの際にエッチングされ、半導体基板３に転写され、図１３に示すような例えば０．５ｎｍから３０ｎｍの深さの段差“ｂ”が転写される。また、窪み領域ＲＲについては、ゲート電極１から０．１μｍ以上離すことが必要である。この理由は、窪み領域ＲＲを形成する際、リソグラフィの合わせズレにより、ゲート電極がエッチングを防止するためである。
【０１２０】
また、ｎ＋高濃度領域９を囲むように領域２３を形成することにより、領域９からＬＤＤ領域２２へのｎ−濃度傾斜を緩やかにすることができる。したがって、接合電界が急峻に変化する箇所を防ぎ、接合耐圧を向上することができる。このため、領域２３を形成するためのレジストパターンの開口は、マスクの合わせズレを考慮して、ｎ＋領域９の外側に０．１μｍ程度離れて形成されることが望ましい。
【０１２１】
さらに、図１８に示すように、Ｅ型高耐圧トランジスタＴｒ．３のチャネル幅は、例えば０．１μｍから２μｍの範囲に設定されている。したがって、素子領域ＡＡの幅が狭いＥ型高耐圧トランジスタＴｒ．３の接合耐圧及び表面耐圧の劣化を防止するため、隣接するトランジスタＴｒ．３同士のビット線ＢＬに接続されるソース／ドレインに設けられた窪み領域ＲＲが素子分離領域１３上にも形成されている。
【０１２２】
尚、本実施形態において、素子分離幅は、例えば０．１μｍから１．０μｍの範囲に設定されている。このため、窪み領域ＲＲを形成するためのリソグラフィの境界を設けることが困難となる。この場合、窪み領域ＲＲは、ゲート電極から０．１μｍ以上離すことが、リソグラフィの合わせズレによりゲート電極をエッチングしないために必要である。
【０１２３】
また、ｎ＋高濃度領域９を囲むように窪み領域ＲＲを形成することにより、領域９より、ＬＤＤ領域２２へのｎ−濃度傾斜を緩やかにすることができる。したがって、接合耐圧を向上することができる。さらに、窪み領域ＲＲは、マスクあわせのズレを考慮して、０．１μｍ以上、領域９の外側に形成されることが望ましい。
【０１２４】
さらに、図１８に示すように、ビット線ＢＬに接続されたコンタクト１０が接続されるソース／ドレイン領域の間の素子分離領域１３の上面の高さを“ｅ”とすると、この高さ“ｅ”は、センスアンプＳ／Ａに接続されたコンタクト１０が接続されるソース／ドレイン領域の間の素子分離領域１３の上面の高さ“ｆ”よりも、窪み領域ＲＲを形成するエッチングにより、例えば１０ｎｍから１００ｎｍの範囲で低くなる。このように、素子分離領域１３の高さが低くなっても、ビット線ＢＬに接続されたコンタクトに接続されたソース／ドレイン領域のｎ＋高濃度領域９は、半導体領域と素子分離領域１３との境界から、例えば０．１μｍ以上１μｍの範囲で離れて形成されているため、ｎ＋高濃度領域９を形成するための不純物イオンが素子分離領域１３に注入されることを防止できる。
【０１２５】
さらに、ビット線ＢＬに接続されたコンタクト１０に接続されたソース／ドレイン領域を囲む素子分離領域１３の高さを小さくできる。このため、例えば絶縁膜としてＨＤＰ（High Density Plasma）−ＳｉＯ２、ＮＳＧ（Non-Silicate Glass）、ＰＳＺ（Polysilazane）などを用いた場合、半導体基板に生じる応力を減らすことができ、結晶欠陥の発生を抑制することができる。
【０１２６】
また、Ｅ型高耐圧トランジスタＴｒ．３においても、Ｅ型高耐圧トランジスタＴｒ．２と同様に、窪み領域ＲＲは、ゲート電極がエッチングされることを防止するため、ゲート電極から０．１μｍ以上離すことが必要である。
【０１２７】
また、ｎ＋高濃度領域９を囲むように窪み領域ＲＲを形成することにより、領域９より、ＬＤＤ領域２２へのｎ−濃度傾斜を緩やかにすることができる。したがって、接合耐圧を向上することができる。さらに、窪み領域ＲＲは、マスクあわせのズレを考慮して、０．１μｍ以上、領域９の外側に形成されることが望ましい。
【０１２８】
接続トランジスタ４０４としてのＥ型高耐圧トランジスタＴｒ．３は、ソース／ドレインＬＤＤ領域２２のシート抵抗値を、Ｄ型高耐圧トランジスタＴｒ．１とＥ型高耐圧トランジスタＴｒ．２と等しく揃えることができる。このため、一層、ソース／ドレイン電圧の耐圧を向上したトランジスタを形成できる。
【０１２９】
また、ドレインに正の高電圧ストレスが印加されると、負の電荷がソース・ドレイン上部の絶縁膜に蓄積される。表面耐圧及び接合耐圧が高いトランジスタは、耐圧余裕があるため、この電荷蓄積によるＬＤＤ部の抵抗が高くなる問題を抑制することができる。
【０１３０】
尚、上記実施態様ではＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明した。しかし、本実施形態を、例えばＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、ＮＯＲ型フラッシュメモリにも適用することができる。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいて、ドレイン側の選択トランジスタを除いた２Ｔｒ型フラッシュメモリにも適用でき、積層ゲート電極構造を備えた不揮発性半導体メモリ全般に広く適用可能である。
【０１３１】
また、本実施形態を用いることにより、側壁加工によって形成される制御ゲート電極を分離する工程を用いて、メモリセルのゲート絶縁膜より厚いゲート絶縁膜を有する高電圧トランジスタのゲート絶縁膜のソース／ドレイン電極上にｎ型不純物をイオン注入することにより、工程数を削減し、高電圧トランジスタのソース抵抗、又は、ドレイン抵抗を低減し、高電圧トランジスタの信頼性寿命を増大することができる。
【０１３２】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１３３】
３…半導体基板、９…ｎ＋高濃度領域、１３…素子分離領域、２２…ＬＤＤ領域、２３…高濃度領域、ＲＲ…窪み領域、Ｔｒ．１…Ｄ型高耐圧トランジスタ、Ｔｒ．２、Ｔｒ．３…Ｅ型高耐圧トランジスタ、Ｇ…ゲート電極、Ｃ…容量素子。
【技術分野】
【０００１】
本発明の実施形態は、例えばＮＡＮＤ型フラッシュメモリに適用される不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
複数のＥＥＰＲＯＭを直列接続してＮＡＮＤセルユニットを構成するＮＡＮＤ型フラッシュメモリが開発されている。このＮＡＮＤ型フラッシュメモリの消去は、例えば単位時間内に消去されるメモリセル数を増やすため、複数のメモリセルで同時に実行される。このため、メモリセルが形成されているウェル領域に１０Ｖ以上、例えば、２０Ｖの正の電圧を印加することにより、電荷蓄積層から基板に電子が引き抜かれる。
【０００３】
一方、データの書き込み時、ウェル領域の電圧は、０Ｖに保持され、ウェル領域よりも充放電容量の小さいメモリセルのソース・ドレイン拡散層に１０Ｖ以上の正の電圧を印加することにより、ウェル領域を充放電する電力を削減し、動作速度を高速化することができる。
【０００４】
ここで、メモリセルの制御ゲート電極には、２０Ｖの正の電圧を印加する必要があるため、制御ゲート電極に電圧を転送するためのトランジスタとしては、トンネル絶縁膜よりも厚いゲート絶縁膜を有する高耐圧トランジスタが使用される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第２９５７２８３号公報
【特許文献１】特許第３１６１４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の構造の高耐圧トランジスタは、Ｄ型の高耐圧トランジスタと、Ｅ型の高耐圧トランジスタのＬＤＤ(Lightly Doped Drain)領域の濃度が異なる。このため、Ｄ型の高耐圧トランジスタと、Ｅ型の高耐圧トランジスタの双方において、接合耐圧と表面耐圧を最適化することが困難であった。したがって、トランジスタの接合耐圧と表面耐圧が劣化することにより、不揮発性半導体記憶装置の信頼性が低下するという問題点があった。
【０００７】
本実施形態は、トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、トランジスタを含んでいる。メモリセルアレイは、半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含む。トランジスタは、前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚いゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極の両側面に形成された側壁絶縁膜と、前記ゲート電極の一方側の前記側壁絶縁膜に対応した前記半導体基板内に形成され、コンタクトを介してセンスアンプに接続されたソース拡散層と、前記ゲート電極の他方側の前記側壁絶縁膜の外側面直下で前記ゲート絶縁膜の底面より低い位置に形成された第１の窪みと、前記第１の窪み内に形成され、前記第１の窪みより低い位置に形成された第２の窪みと、前記ゲート電極の他方側に対応した前記半導体基板内に形成され、前記第２の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれ、コンタクトを介して前記ビット線に接続されたドレイン高濃度領域と、を有するドレイン拡散層と、を有する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態が適用されるＮＡＮＤ型不揮発性半導体記憶装置を概略的に示す構成図。
【図２】一般的なデプレション型高耐圧トランジスタとエンハンスメント型高耐圧トランジスを示す平面図。
【図３】図２のＡ−Ａ’線に沿った断面図。
【図４】図２のＢ−Ｂ’線に沿った断面図。
【図５】図２のＣ−Ｃ’線に沿った断面図。
【図６】データ転送線とセンスアンプとを接続するトランジスタに適用されるエンハンスメント型トランジスタを示す平面図。
【図７】図６のＡ−Ａ’線に沿った断面図。
【図８】図６のＢ−Ｂ’線に沿った断面図。
【図９】図６のＣ−Ｃ’線に沿った断面図。
【図１０】第１の実施形態に係るデプレション型高耐圧トランジスタとエンハンスメント型高耐圧トランジスタを示す平面図。
【図１１】図１０のＡ−Ａ’線に沿った断面図。
【図１２】図１０のＢ−Ｂ’線に沿った断面図。
【図１３】図１０のＣ−Ｃ’線に沿った断面図。
【図１４】第１の実施形態のエンハンスメント型高耐圧トランジスタを接続トランジスタに適用した場合を示す平面図。
【図１５】図１４のＡ−Ａ’線に沿った断面図。
【図１６】図１４のＢ−Ｂ’線に沿った断面図。
【図１７】図１４のＣ−Ｃ’線に沿った断面図。
【図１８】図１７の変形例を示すものであり、図１４のＣ−Ｃ’線に沿った断面図。
【図１９】第１の実施形態の製造工程を示すものであり、図１０のＣ−Ｃ’線に沿った断面図。
【図２０】第１の実施形態の製造工程を示すものであり、図１４のＡ−Ａ’線に沿った断面図。
【図２１】トランジスタと同様の工程で形成される容量素子を示す断面図。
【図２２】図１９に続く製造工程を示す断面図。
【図２３】図２０に続く製造工程を示す断面図。
【図２４】図２１に続く製造工程を示す断面図。
【図２５】図２２に続く製造工程を示す断面図。
【図２６】図２３に続く製造工程を示す断面図。
【図２７】図２４に続く製造工程を示す断面図。
【図２８】図２７に続く製造工程を示す断面図。
【図２９】高耐圧トランジスタの表面耐圧とＬＤＤ領域のシート抵抗との関係を示す図。
【発明を実施するための形態】
【００１０】
図１は、実施形態に適用されるＮＡＮＤ型不揮発性半導体記憶装置の構成図を示している。ＮＡＮＤ型不揮発性半導体記憶装置は、メモリセルアレイ４０１、データ制御線ドラバ４０２、ロウデコーダ４０３、データ転送線とセンスアンプとを接続するトランジスタ（以下、接続トランジスタと称す）４０４、センスアンプ／データラッチ４６１、カラムデコーダ４８１、データ入出力バッファ４５、アドレスバッファ４７、制御信号発生回路４０、Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ、Ｖｒｅａｄ発生回路４１ｃ、Ｖｒ発生回路４１ｄ、基板電位制御回路４２を含んでいる。
【００１１】
メモリセルアレイ４０１は、複数のメモリセルがマトリクス状に配置され、カラムに配置された複数のメモリセルがソース側の選択トランジスタとドレイン側の選択トランジスタとともに直列接続され、ＮＡＮＤセルユニットを構成している。ロウに配置された複数のメモリセルの制御ゲート電極は、データ制御線としてのワード線にそれぞれ接続されている。ドレイン側の選択トランジスタは、データ転送線としてのビット線に接続され、ソース側の選択トランジスタは、ソース線に接続されている。ＮＡＮＤセルユニット内のメモリセルはビット線及びワード線により選択される。
【００１２】
ワード線は、アドレスバッファ４７、ロウデコーダ４０３、データ制御線ドラバ４０２により選択される。ワード線の電位は、制御信号発生回路４０の動作に基づき、Ｖｐｇｍ発生回路４１ａ、Ｖｐａｓｓ発生回路４１ｂ、Ｖｒｅａｄ発生回路４１ｃ、Ｖｒ発生回路４１ｄにより発生される。
【００１３】
プログラム時、Ｖｐｇｍ発生回路４１ａによりプログラム電圧Ｖｐｇｍが発生されるとともに、Ｖｐａｓｓ発生回路４１ｂにより書き込まれたセルを導通可能とする電圧Ｖｐａｓｓが発生される。また、データの読み出し時、Ｖｒ発生回路４１ｄにより読み出し電圧Ｖｒが発生されるとともに、Ｖｒｅａｄ発生回路４１ｃにより、最も高い閾値電圧を有するメモリセルをオンさせる電圧Ｖｒｅａｄが発生される。これらの電圧は、データ制御線ドラバ４０２に供給される。また、基板電位制御回路４２は、メモリセルアレイ４０１のウェル電圧を発生する。
【００１４】
メモリセルアレイ４０１内のビット線は、アドレスバッファ４７、カラムデコーダ４８１により選択され、センスアンプ／データラッチ４６１、及び接続トランジスタ４０４を介してデータ入出力バッファ４５から供給されたデータに応じて、ビット線の電位が制御される。センスアンプ／データラッチ４６１、及び接続トランジスタ４０４は、制御信号発生回路４０から供給される制御信号に応じて、データの書き込み、読み出しを制御する。
【００１５】
図１において、例えばデータ制御線ドライバ４０２、ロウデコーダ４０３、接続トランジスタ４０４、及び基板電位制御回路４２は、高耐圧トランジスタにより形成されている。
【００１６】
ここで、高耐圧トランジスタとしては、閾値電圧が−４Ｖから０Ｖの範囲で負となるデプレション型高耐圧トランジスタ（以下、Ｄ型高耐圧トランジスタと称す）と、閾値電圧が正となるエンハンスメント型トランジスタ（以下、Ｅ型高耐圧トランジスタと称す）の少なくとも２種類が、ＮＡＮＤ型フラッシュメモリにおいて用いられる。Ｄ型高耐圧トランジスタは、例えばソース・ドレイン電極の一方に、ゲート電極電圧と同じ電圧を与えても、閾値電圧分の電圧低下を生じることなくソース・ドレイン電極の他方に転送することができる。したがって、ゲート電極の電位を昇圧させる必要がないため、Ｄ型高耐圧トランジスタは、ロウデコーダ４０３などの電圧転送回路などで広く用いられている。
【００１７】
一方、Ｅ型高耐圧トランジスタは、例えばデータ制御線ドライバ４０２や接続トランジスタ４０４や周辺回路において、ゲート電極に０Ｖを加えた状態で、２つのソース・ドレイン端子間を遮断状態とするために広く用いられている。
図２は、一般的なＤ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２の平面図を示している。尚、図２は、理解を容易とするため、コンタクト１０より下側の平面構造を示しており、配線層は省略している。
【００１８】
また、図３は、図２に示すＡ−Ａ’線に沿った断面図を示し、図４は、図２に示すＢ−Ｂ’線に沿った断面図を示し、図５は、図２に示すＣ−Ｃ’線に沿った断面図を示している。各図において、同一部分には同一符号を付している。
【００１９】
図５において、符号３は、例えばｐ型不純物濃度が１０１４ｃｍ−３から１０１５ｃｍ−３の範囲に設定されたｐ型半導体基板、符号１０は、配線層１５へのコンタクト、符号９は、例えば１０１９ｃｍ−３以上のＮ型不純物濃度を有する高濃度Ｎ＋拡散層、符号２０は、例えば１０１５ｃｍ−３から１０１７ｃｍ−３の範囲の濃度を有するｎ型の不純物が添加されたＤ型不純物領域、符号２２は、例えば１０１７ｃｍ−３から１０１９ｃｍ−３の範囲の濃度を有するｎ型の不純物が添加されたソース・ドレインＬＤＤ（Lightly Doped Drain）領域、符号２１は、基板３よりも、高濃度、例えば１０１６ｃｍ−３から１０１８ｃｍ−３のｐ型不純物が添加された領域を示している。
【００２０】
また、符号１６は、高耐圧トランジスタのゲート絶縁膜、符号１７は、例えば、リンを添加したポリシリコンからなる浮遊ゲート電極、符号１２は、ブロック絶縁膜（インターゲート絶縁膜）、符号１は、制御ゲート電極を示している。ゲート絶縁膜１６は、メモリセルトランジスタのゲート絶縁膜より、膜厚が厚く設定されている。
【００２１】
Ｄ型、Ｅ型高耐圧トランジスタＴｒ．１とＴｒ．２を形成する際、ゲート絶縁膜１６、浮遊ゲート電極１７、インターポリ絶縁膜１２、制御ゲート電極１が順次積層され、これらが異方性エッチングによって、同時にエッチングされる。この際、例えばシリコンからなる半導体基板１が、例えば１〜１０ｎｍエッチングされることにより、ゲート電極構造の周囲に段差が形成される。この段差は、図５に“ａ”と記載している。
【００２２】
また、符号２５は、例えば、シリコン酸化膜からなる側壁絶縁膜を示している。この側壁絶縁膜２５は、ゲート電極構造上に、例えばシリコン酸化膜を堆積し、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極構造の切り立った側壁に絶縁膜を選択的に残される。この際、シリコンからなる半導体基板３が、例えば１〜１０ｎｍエッチングされることにより、段差ができる。この段差は、図５に“ｂ”と記載している。
【００２３】
以上により、図５に示すような２段階の段差が半導体基板３上に形成される。ここで、Ｄ型、Ｅ型高耐圧トランジスタＴｒ．１とＴｒ．２は、同時に加工されるため、Ｅ型高耐圧トランジスタＴｒ．２が形成される半導体基板３上にも２段階の段差が形成される。
【００２４】
この後、ソース・ドレイン電極のＬＤＤ（Lightly Doped Drain）領域２２となる、例えば、リン又は砒素からなるｎ型不純物が、例えばピーク濃度を１０１７ｃｍ−３から１０１９ｃｍ−３として基板３内に添加される。
【００２５】
さらに、配線のコンタクト領域及びソース／ドレインとしての高濃度Ｎ＋拡散層９は、ピーク濃度が１０１９ｃｍ−３から１０２１ｃｍ−３のｎ型不純物を添加することにより形成される。ここで、ＬＤＤ領域２２は、高濃度Ｎ＋拡散層９の端からゲート電極端までの領域に形成されたｎ型領域となる。Ｄ型高耐圧トランジスタＴｒ．１のＬＤＤ領域は、Ｄ型不純物２０として形成されている。また、Ｄ型、Ｅ型高耐圧トランジスタＴｒ．２のＬＤＤ領域２２は、Ｅ型不純物領域２１内に形成される。このため、Ｅ型高耐圧トランジスタＴｒ．２のＬＤＤ領域２２のシート抵抗は、Ｄ型高耐圧トランジスタＴｒ．１のＬＤＤ領域のシート抵抗よりも上昇する。
【００２６】
ここで、Ｄ型、Ｅ型高耐圧トランジスタＴｒ．１とＴｒ．２のＬＤＤ領域２２のシート抵抗が異なるため、トランジスタの接合耐圧及び表面耐圧の最適値が異なる。従来、Ｅ型高耐圧トランジスタＴｒ．２のソース・ドレイン層の抵抗を下げるため、Ｐ又はＡｓの不純物注入を追加する必要があった。
【００２７】
また、例えば、Ｅ型高耐圧トランジスタＴｒ．２により構成されるデータ制御線ドライバ４０２やロウデコーダ４０３の面積を縮小するため、ｐ型不純物、例えばボロンを、１０１６ｃｍ−３から１０１８ｃｍ−３の範囲でＨＡＬＯを注入する必要があった。
【００２８】
このように、Ｅ型高耐圧トランジスタＴｒ．２のＬＤＤ領域２２の濃度を適正化するため、Ｅ型高耐圧トランジスタＴｒ．２だけ、追加のイオン注入が必要であるため、リソグラフィ工程が増加するという問題がある。
【００２９】
また、追加のイオン注入を行わない場合、トランジスタの接合耐圧、又は表面耐圧が劣化して、信頼性が悪化する問題がある。
【００３０】
特に、トランジスタのチャネル幅が狭いＥ型高耐圧トランジスタは、よりトランジスタの接合耐圧及び表面耐圧が劣化するため、より信頼性を保持するのが厳しくなる。
【００３１】
尚、図３乃至図５において、符号１３は、素子分離領域（ＳＴＩ）としての素子分離絶縁膜、符号４、１１は、パンチスルーストッパー（チャネルストッパー）、符号３０１、３００、１４は、絶縁膜である。
【００３２】
図６は、例えば接続トランジスタ４０４に適用されるＥ型高耐圧トランジスタＴｒ．３の平面図を示している。尚、図６は、理解を容易とするため、コンタクト１０より下側の平面構造を示し、配線層は省略している。また、図７は、図６のＡ−Ａ’線に沿った断面を示し、図８は、図６のＢ−Ｂ’線に沿った断面を示している。
【００３３】
尚、図７に示すコンタクト１０は、メモリセルに接続されるデータ転送線（ＢＬ）１５に接続され、図８に示すコンタクト１０は、センスアンプに接続される配線１５に接続される。
【００３４】
さらに、図９は、図６に示すＣ−Ｃ’線に沿った断面を示している。このトランジスタは、高密度に配置するため、例えばチャネル幅が、０．１μｍから２μｍの範囲に設定され、非常に狭い幅のトランジスタであることが要求される。このトランジスタの場合、ビット線ＢＬ側に接続された接合耐圧、及び表面耐圧の低下及び信頼性劣化が問題であった。
【００３５】
以下、実施の形態について、図面を参照して説明する。
【００３６】
（第１の実施の形態）
本実施形態のＮＡＮＤ型不揮発性半導体記憶装置は、図１に示す通りである。
【００３７】
図１０は、第１の実施形態に係るＤ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２の平面図を示している。以下、Ｄ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２を、単にＭＯＳトランジスタＴｒ．１、Ｔｒ．２と呼ぶこともある。
【００３８】
Ｄ型高耐圧トランジスタは、ロウデコーダ４０３などの電圧転送回路などに適用され、Ｅ型トランジスタは、例えばデータ制御線ドライバ４０２や接続トランジスタ４０４や周辺回路に適用される。図１０は、理解を容易とするため、コンタクト１０より下側の平面構造を示しており、配線層は省略してある。また、図１１は、図１０のＡ−Ａ’線に沿った断面図、図１２は、図１０のＢ−Ｂ’線に沿った断面図、図１３は、図１０のＣ−Ｃ’線に沿った断面図を示している。図１０乃至図１３において、図２乃至図５と同一部分には同一符号を付している。
【００３９】
第１の実施形態は、図１２、１３に示すように、Ｅ型高耐圧トランジスタＴｒ．２のＬＤＤ領域２２の表面に深さ“ｃ”の窪み領域ＲＲが形成され、Ｄ型高耐圧トランジスタのＴｒ．１のＬＤＤ領域２０の表面には、窪み領域ＲＲが形成されていないことに特徴がある。窪み領域ＲＲの深さ“ｃ”は、例えば０．５〜２０ｎｍに設定され、この窪み領域ＲＲに対応してＴｒ．２のソース・ドレイン拡散層が形成されている。
【００４０】
具体的には、半導体基板３内に形成されたｐ型半導体領域２１の表面にゲート絶縁膜１６が形成され、このゲート絶縁膜１６の上に浮遊ゲート電極１７、ブロック絶縁膜１２、制御ゲート電極１によりゲート電極構造が形成されている。このゲート電極構造の側壁に側壁絶縁膜２５が形成されている。この側壁絶縁膜２５の底部は、ゲート絶縁膜１６上に位置されている。このため、図５に示す段差“ａ”が形成されておらず、側壁絶縁膜２５の外側の直下に段差“ｂ”（第１の窪み）が形成されている。窪み領域ＲＲ（第２の窪み）は、段差“ｂ”よりさらに、深さ“ｃ”だけ窪んでいる。
【００４１】
また、この窪み領域ＲＲの下方には窪み領域ＲＲに沿って、例えばリン又は砒素からなるｎ型不純物が注入される。この不純物のピーク濃度は、例えば１０１７ｃｍ−３から１０１９ｃｍ−３に設定されている。このため、ＬＤＤ領域２２の内部に、ＬＤＤ領域２２のｎ型不純物濃度よりも、高い領域２３が形成されている。
【００４２】
さらに、領域２３内に、Ｅ型高耐圧トランジスタＴｒ．２のドレイン高濃度領域９、又はソース高濃度領域９が形成されている。これらドレイン高濃度領域９、又はソース高濃度領域９に接続されたコンタクト１０の一方は、配線１５を介して、例えばメモリセルのデータ制御線（ワード線）に電気的に接続され、メモリセルの書き込み、消去、及び読み出しに必要なゲート電極電圧を転送する。
【００４３】
また、Ｄ型高耐圧トランジスタＴｒ．１のドレイン高濃度領域９、又はソース高濃度領域９に接続されたコンタクト１０の一方は、図示せぬ高電圧供給ノードに接続される。さらに、Ｄ型高耐圧トランジスタＴｒ．１のゲート電極は、例えばＥ型高耐圧トランジスタＴｒ．２のゲート電極に電気的に接続され、Ｅ型高耐圧トランジスタＴｒ．２の書き込み電圧転送に必要な高い電圧を転送する回路を形成する。
【００４４】
尚、Ｄ型高耐圧トランジスタＴｒ．１は、ｐ型半導体基板３上に、少なくとも、ゲート電極下の半導体領域がｎ型半導体領域２０として形成され、閾値電圧が負に設定されたＤ型高耐圧トランジスタを実現している。Ｄ型トランジスタは、閾値電圧による電圧低下無しに電圧を転送することができるため、例えばロウデコーダのレベルシフタ回路としても用いられる。
【００４５】
一方、Ｅ型高耐圧トランジスタＴｒ．２は、ｐ型半導体基板３の少なくともゲート電極下の半導体領域がｐ型半導体領域２１として形成され、閾値電圧が正に設定されたＥ型トランジスタを実現している。
【００４６】
上記構成のＥ型高耐圧トランジスタＴｒ．２は、ゲート絶縁膜１６の下面より、段差“ｂ”及び窪み領域“ｃ”だけ下がった位置にｎ＋高濃度領域２３が形成され、この領域２３の内部に、ｎ＋高濃度領域９が形成され、この領域９にコンタクト１０が接合されている。このため、領域９は、ゲート絶縁膜１６の下面からの沿面距離がＤ型高耐圧トランジスタＴｒ．１よりも長く設定されている。したがって、表面耐圧を向上することが可能である。
【００４７】
また、後述するように、本実施形態は、図２乃至図５に示すＤ型高耐圧トランジスタＴｒ．１とＥ型高耐圧トランジスタＴｒ．２の接合耐圧、及び、表面耐圧(Surface Breakdown voltage)を向上させることができる。このため、高電圧をメモリセルの制御線に印加する場合、信頼性を向上した回路を実現することができる。
【００４８】
また、ゲート絶縁膜１６が、側壁絶縁膜２５の下に、例えば１ｎｍから４０ｎｍの厚みで残り、図５に示すような段差“ａ”がない。すなわち、側壁絶縁膜２５下のゲート絶縁膜１６の上面と、浮遊ゲート電極１７下のゲート絶縁膜１６の上面に上記厚みの段差が形成され、半導体基板３には段差“ａ”がない。この段差が無い構造は、浮遊ゲート電極１７を加工する際、例えばＨＢｒとＯ２の混合ガスなど、酸化膜と大きな選択比を確保できるエッチングを用い、ゲート絶縁膜１６を半導体基板３上に残すことにより、形成することができる。
【００４９】
（Ｅ型高耐圧トランジスタを接続トランジスタ４０４に適用した例）
図１４乃至図１８は、上記構成のＥ型高耐圧トランジスタを、接続トランジスタ４０４に適用した場合を示している。図１４乃至図１８において、接続トランジスタ４０４は、Ｔｒ．３と表記している。
【００５０】
尚、図１４は、理解を容易とするため、コンタクト１０より下側の平面構造を示し、配線層は省略している。図１５は、図１４のＡ−Ａ’線に沿った断面を示し、図１６は、図１４のＢ−Ｂ’線に沿った断面を示し、図１７は、図１４のＣ−Ｃ’線に沿った断面を示している。また、図１８は図１７の変形例を示している。
【００５１】
図１５に示すコンタクト１０は、配線１５を介してメモリセルに接続されるビット線（データ転送線）に接続される。また、図１６に示すコンタクト１０は、配線１５を介してセンスアンプに接続される。
【００５２】
図１７に示すように、Ｅ型高耐圧トランジスタＴｒ．３のＬＤＤ領域２２の表面には、図１３と同様に、深さ“ｃ”の窪み領域ＲＲが形成されている。窪み領域ＲＲの深さ“ｃ”は、例えば０．５〜２０ｎｍに設定され、この窪み領域ＲＲに対応して領域２３が形成されている。すなわち、ドレイン側のＬＤＤ領域２２の内部に、ＬＤＤ領域２２のｎ型不純物濃度よりも、高い領域２３が形成されている。さらに、領域２３内に、領域２３より不純物濃度が高いドレイン高濃度領域９が形成されている。
【００５３】
また、Ｅ型高耐圧トランジスタＴｒ．３のソース側には、ＬＤＤ領域、窪み領域“ｃ”、領域２３が形成されていない。ソース側の高濃度領域９は、パンチスルーストッパー１１内で、ゲート電極構造の側面に対応し、側壁絶縁膜２５の下方から素子分離領域１３の間に形成されている。
【００５４】
尚、図１８に示すように、ＬＤＤ領域２２の内部に、領域２３を形成せず、ＬＤＤ領域２２内にＥ型高耐圧トランジスタＴｒ．３のドレイン高濃度領域９、又はソース高濃度領域９を形成してもよい。
【００５５】
また、図１７に示すように、半導体基板３の素子分離領域（ＳＴＩ）１３により区画された素子領域（ＡＡ）上には、ゲート絶縁膜１６を介在してゲート電極１７が形成されている。ゲート絶縁膜１６は、例えば膜厚が１３ｎｍ〜４０ｎｍの範囲であり、シリコン酸化膜、又はシリコンオキシナイトライド膜により形成される。ゲート絶縁膜１６の膜厚を１３ｎｍ以上とすることで、ゲート電極１７と素子領域ＡＡとの間に高電圧が印加されても、トンネルリークの発生を抑制でき、トランジスタの信頼性劣化を抑えることができる。
【００５６】
ゲート電極構造は、メモリセルと同様に積層構造とされ、メモリセルの積層ゲート電極と同時に形成される。すなわち、ゲート電極構造は、ゲート絶縁膜１６上に形成された第１導電層（浮遊ゲート電極）１７と、第１導電層１７上に形成されたブロック絶縁膜１２と、ブロック絶縁膜１２上に形成された第２導電層１とを有している。ブロック絶縁膜１２は開口を有し、この開口を介して第１導電層１７と第２導電層１とが電気的に接続されている。
【００５７】
第１導電層１７は、メモリセルの浮遊ゲート電極と同時に同一材料を用いて形成される。すなわち、第１導電層１７は、例えばリン又は砒素が、１０１８ｃｍ−３から１０２１ｃｍ−３の範囲の濃度で添加された、導電性の多結晶シリコンにより形成される。第１導電層１７の膜厚は、例えば１０ｎｍ〜５００ｎｍである。
【００５８】
浮遊ゲート電極と同様に、第１導電層１７は、素子分離領域（ＳＴＩ）１３により区画された素子領域（ＡＡ）に形成され、ゲート電極の幅方向に沿った両端部は、素子分離領域（ＳＴＩ）の絶縁膜１３に接している。本ゲート電極構造は、例えば次のようにして形成される。
【００５９】
（Ｄ型、Ｅ型高耐圧トランジスタのゲート電極の製造方法（１））
図１０乃至図１７を参照してＤ型、Ｅ型高耐圧トランジスタのゲート電極の製造方法の一例について説明する。
【００６０】
すなわち、先ず、半導体基板３の表面で、Ｄ型高耐圧トランジスタＴｒ．１の形成予定領域に対応して開口を有するレジストパターンがリソグラフィにより形成される。このレジストパターンをマスクとして、例えば砒素、又はリンのイオンが、例えば１０１１ｃｍ−２から１０１３ｃｍ−２の範囲で、１０ｋｅＶから１００ｋｅＶの加速電圧により半導体基板３内に注入される。これにより、Ｄ型不純物領域２０が形成される。
【００６１】
その後、例えば半導体基板３の表面上で、Ｅ型高耐圧トランジスタＴｒ．２、Ｔｒ．３の形成予定領域に対応して開口を有するレジストパターンがリソグラフィにより形成される。このレジストパターンをマスクとして、例えばボロン又はインジウムのイオンが、例えば１０１１ｃｍ−２から１０１３ｃｍ−２の範囲で、１０ｋｅＶから２００ｋｅＶの加速電圧におり半導体基板３に注入される。こにより、Ｅ型不純物領域２１が形成される。
【００６２】
次に、ＭＯＳトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．３のゲート絶縁膜１６が形成され、これと同時に、メモリセル領域にメモリトランジスタのゲート絶縁膜が形成される。
【００６３】
さらに、全面に、浮遊ゲート電極、及び第１導電層１７となる多結晶シリコンが堆積される。この多結晶シリコン層、及びゲート絶縁膜がパターニングされ、更に半導体基板３が、例えば０．１μｍ〜０．３μｍの深さにエッチングしてトレンチが形成される。
【００６４】
その後、トレンチ内に絶縁物、例えばシリコン酸化膜が埋め込まれ、素子分離領域ＳＴＩが形成される。
【００６５】
本製造方法によれば、段差の無い平面上に、浮遊ゲート電極及び第１導電層１７を形成することが可能となる。
【００６６】
ブロック絶縁膜１２は、例えばメモリセルトランジスタのゲート電極間絶縁膜と同一材料により、同一工程で形成される。ブロック絶縁膜１２の材料は、例えば膜厚が５ｎｍ〜３０ｎｍのシリコン酸化膜、オキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜である。あるいは、Ａｌ２Ｏ３、ＨｆＳｉｘ、ＡｌＳｉｘ、ＨｆＡｌＯｘ、ＨｆＯｘ、及びＴｉＯｘのいずれかの単層膜、又は、これらの少なくとも１つと、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜等の高誘電体膜との積層膜により構成される。
【００６７】
第２導電層１は、例えばメモリセルトランジスタの制御ゲート電極１６と同一材料により、同一工程で形成される。第２導電層１の材料は、例えばリン、砒素、又はボロンが、１０１７〜１０２１ｃｍ−３の濃度で添加された導電性の多結晶シリコン層、又はＷＳｉ（タングステンシリサイド）と多結晶シリコン層とのスタック構造膜、又はＷ、ＷＮ、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉと多結晶シリコン層とのスタック構造膜、又は、ＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉ膜である。第２導電層１の厚さは、例えば１０ｎｍから５００ｎｍである。
【００６８】
なお、メモリセルトランジスタの制御ゲート電極と同様に、第２導電層１上にシリコン酸化膜、又はシリコン窒化膜が形成されても良い。また、ブロック絶縁膜１２はその一部が除去され、除去された領域において第１導電層１７と第２導電層１とが接続されている。第２導電層１は、図１０の紙面左右方向に沿った方向において、素子領域ＡＡを跨いで素子分離領域ＳＴＩ上にまで形成されている。
【００６９】
図１３に示すように、素子領域ＡＡの表面領域内には、Ｄ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２、Ｔｒ．３のソース及びドレインのＬＤＤ領域として機能するｎ型不純物拡散層２２がそれぞれ設けられている。これら拡散層２２は、例えばリン、砒素、又はアンチモンを、表面濃度が１０１７ｃｍ−３〜１０２０ｃｍ−３となるように含み、基板表面からの接合深さは、例えば１０ｎｍ〜３００ｎｍである。拡散層２２は、ゲート電極１７に対して自己整合的に形成される。
【００７０】
更に、拡散層２２内に、ｎ型不純物拡散層９が形成される。拡散層９は、拡散層２２よりも高い濃度で不純物を含有する。すなわち拡散層９は、例えばリン、砒素、又はアンチモンを、表面濃度が１０１８ｃｍ−３〜１０２２ｃｍ−３となるように含み、基板表面からの接合深さは、例えば４０ｎｍ〜５００ｎｍである。このように、拡散層９は、拡散層２２よりも低抵抗となるように形成される。前述の通り拡散層９は、ソース及びドレインに対するコンタクト抵抗を低減するために必要であり、不純物濃度のピーク濃度が１０２０ｃｍ−３以上且つ１０２２ｃｍ−３である点が、１０１７ｃｍ−３以上且つ１０１９ｃｍ−３以下であるＬＤＤ領域２２と異なっている。
【００７１】
さらに、素子分離領域１３直下の半導体基板３中には、ｐ型ウェル領域１１が形成されている。ｐ型ウェル領域１１は、直上に位置する素子分離領域によって分離される素子領域ＡＡ間のパンチスルーを防止するために設けられる。そのため、半導体基板３よりも十分に低抵抗とする必要がある。ウェル領域１１の深さは、例えば半導体基板３の表面から０．５μｍ〜１．６μｍの深さであり、ウェル領域１１に含まれる不純物のピーク濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３である。深さのピークの一例は、例えば、半導体基板３の表面から１μｍ程度で、０．５μｍから３μｍの範囲である。ウェル領域１１の端部は、素子分離領域１３の端部から離隔されている。
【００７２】
また、素子分離領域１３直下の半導体基板３中には、ウェル領域１１に隣接してｐ型ウェル領域４が形成されている。ｐ型ウェル領域４は、素子分離領域１３の底部近傍においてパンチスルーリーク電流が流れることを防止するために設けられる。ウェル領域４の素子分離領域１３底面からの深さは、例えば０μｍ〜０．５μｍであり、ウェル領域４に含まれる不純物のピーク濃度は１０１６ｃｍ−３〜１０１８ｃｍ−３である。深さのピークの一例は、０．１μｍ程度である。ウェル領域４は、ウェル領域１１よりも素子領域ＡＡに近接して設けられる。ウェル領域１１の端部は、素子分離領域ＳＴＩの端部から離隔されて０．１μｍから２μｍの範囲で離隔されている。
【００７３】
ここで、p型ウェル領域4はp型ウェル１１が形成されており、素子領域ＡＡ間のパンチスルーを防止できる場合には、構造から省略してもよい。
【００７４】
上記拡散層９、２２、ゲート絶縁膜１６、第１導電層１、第２導電層１７、及びブロック絶縁膜により、ＭＯＳトランジスタＴｒ，１、Ｔｒ．２、及びＴｒ．３が形成されている。
【００７５】
ＭＯＳトランジスタＴｒ．１、Ｔｒ．２、及びＴｒ．３を含む半導体基板３の全面上には、例えばＴＥＯＳやＳｉＯ２膜からなる絶縁膜３０１が、例えば１ｎｍから３０ｎｍの範囲で堆積される。この後、例えばＳｉＮやＳｉＯＮ，又はＡｌ２Ｏ３からなる絶縁膜３００が、例えば１ｎｍから５０ｎｍの範囲で堆積される。さらに、この全面上に、例えばＴＥＯＳや、ＳｉＯ２膜、ＰＳＧ膜、又はＢＰＳＧ膜からなる層間絶縁膜１４が５０ｎｍから５００ｎｍの範囲で堆積される。
【００７６】
絶縁膜３００は、厚い層間絶縁膜１４にコンタクトホールを形成する際のエッチングストッパとして機能する。このため、例えば層間絶縁膜１４に対して絶縁膜３００の選択比が大きいエッチング条件を用いることにより、絶縁膜３００でエッチング高さを揃えることができる。この後、追加エッチングにより、絶縁膜３０１をエッチングすることにより、コンタクト１０を形成するためのコンタクトホールを形成することができる。
【００７７】
また、絶縁膜３００は、上部のＳｉＯ２からなる層間絶縁膜１４を通じてセル部に供給される水素、又は水、及びヒドロキシイオンを遮断し、セルの信頼性を保持する。
【００７８】
また、層間絶縁膜１４中には、拡散層９、第２導電層となるゲート電極１にそれぞれ達するコンタクト１０が形成されている。コンタクト１０は、層間絶縁膜１４の表面からそれぞれ拡散層９、及び第２導電層となるゲート電極１に達するコンタクトホールを、導電物で埋め込むことにより形成される。コンタクトホールのサイズは、例えば直径が２０ｎｍ以上且つ２００ｎｍ以下である。また、コンタクトホールを埋め込む導電物は、例えばリンや砒素を添加した多結晶シリコン、又は、Ｔｉ及びＴｉＮ又はＴａＮのバリアメタル層と、ＷやＣｕ等の金属層である。
【００７９】
さらに、層間絶縁膜１４の表面内には、金属配線層１５が形成されている。金属配線層１５は、コンタクト１０に接続される。金属配線層１５は、例えば次のような方法により形成される。すなわち、先ず、層間絶縁膜１４の表面内に、金属配線層１５となる、例えば５０ｎｍ以上且つ５００ｎｍ以下の溝が形成される。
【００８０】
次に、溝内に例えばＴｉ及びＴｉＮ又はＴａＮのバリアメタル層が形成される。次に、ＷやＣｕにより溝を埋め込むことで、金属配線層１５が完成される。あるいは、層間絶縁膜１４上に例えばＷやＣｕを全面に堆積した後、反応性イオンエッチング（ＲＩＥ）によって、所望のパターンにエッチングすることにより、金属配線層１５を形成することも可能である。
【００８１】
尚、本実施形態を、第２導電層１となるゲート電極をエッチングし、メモリセルの浮遊ゲート電極と同じ材質、及びプロセスで導電層となるゲート電極を残すプロセスを用いる浮遊ゲート電極型の不揮発性半導体装置に適用することも可能である、この場合、前記プロセスを用いることにより、本実施形態の形状を同時に形成することができ、それぞれ別々の工程で形成するよりも少ない工程数で形成することができる。このため、省略したリソグラフィやイオン注入工程での欠陥による不良増加を防ぎ、信頼性を向上させることができる。
【００８２】
（Ｄ型、Ｅ型高耐圧トランジスタのゲート電極の製造方法（２））
図１９乃至図１７を参照してＤ型高耐圧トランジスタＴｒ．１、Ｅ型高耐圧トランジスタＴｒ．２、Ｔｒ．３のゲート電極の製造方法の他の例について説明する。
【００８３】
本実施形態は、ゲート電極形成に特徴があるため、その部分の製造工程について説明する。図１９は、図１０のＣ−Ｃ’線に沿った断面図であり、ＭＯＳトランジスタＴｒ．１、Ｔｒ．２の形成工程を示している。図２０は、図１５のＡ−Ａ’線に沿った断面図であり、ＭＯＳトランジスタＴｒ．３の図１９と同一の製造工程を示している。
【００８４】
さらに、図２１は、ブロック絶縁膜１２を挟んだ第１導電層１７と第２導電層１との間で形成した容量素子Ｃを示すものであり、図１９と同一製造工程を示している。この容量素子Ｃは、第１導電層１７と第２導電層１とで電気的分離を形成するため、第２導電層１を選択的にエッチングし、第１導電層１７を残すプロセスを用いる。
【００８５】
図１９、図２０、図２１において、第２導電層１は、製造過程において、ブロック絶縁膜１２の開口と同様の開口を有している。すなわち、第２導電層１は、例えば多結晶シリコン膜からなる厚さ３０ｎｍから２００ｎｍの範囲の第１部分１１１と、第１部分１１１の上に形成された第２部分１１２とにより形成されている。第２部分１１２は、破線で示すように、ブロック絶縁膜１２、及び第１部分１１１に設けられた開口を介して第１導電層１７に接続される。
【００８６】
すなわち、半導体基板３の素子分離領域１３で分離された素子領域ＡＡ内に、ｎ型半導体領域２０、ｐ型半導体領域２１がそれぞれ形成されている。これらｎ型半導体領域２０、ｐ型半導体領域２１上にゲート絶縁膜１６、第１導電層１７が形成される。
【００８７】
この後、全面に、ブロック絶縁膜１２が堆積された後、第２導電層１の第１部分１１１となる導電膜が全面に堆積される。この後、レジストが塗布された後、リソグラフィを行うことにより、第１部分１１１がエッチングされ、開口が形成される。さらに、第１部分１１１をマスクとして、ブロック絶縁膜１２がエッチングされ、ブロック絶縁膜１２に開口が形成されるとともに、第１導電層１７が、例えば５ｎｍから３０ｎｍの深さエッチングされる。
【００８８】
次いで、レジストを除去した後、全面に、第２導電層１の第２部分１１２となる導電膜が堆積される。第２部分１１２の一部は第１の部分１１１と、ブロック絶縁膜１２の開口を介して第１導電層１７に電気的に接続される。これにより、図１９、図２０、図２１の形状が形成される。
【００８９】
次に、例えばシリコン酸化膜及びシリコン窒化膜からなる絶縁膜３０２が全面に堆積される。この絶縁膜３０２の膜厚は、例えば１０ｎｍから４００ｎｍである。
【００９０】
その後、レジストが全面に堆積され、ＭＯＳトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．３のゲート電極、及び容量素子に対応したレジストパターンが形成される。このレジストパターンをマスクとして、絶縁膜３０２、第２導電層１、ブロック絶縁膜１２、及び第１導電層１７が異方性エッチングされる。
【００９１】
これにより、図２２に示すように、ＭＯＳトランジスタＴｒ．１、Ｔｒ．２のゲート電極が形成され、図２３に示すように、ＭＯＳトランジスタＴｒ．３のゲート電極が形成される。さらに、図２４に示すように、容量素子Ｃが形成される。
【００９２】
この際、ゲート電極Ｇの両側、及び容量素子Ｃの両側に対応するゲート絶縁膜１６の表面もエッチングされる。このため、ゲート絶縁膜１６は、例えば０．５ｎｍから３５ｎｍの膜厚となる箇所が生じる。
【００９３】
ついで、前記ゲート電極のエッチング工程の後に、浮遊ゲート電極としての第１導電層１７はエッチングせず、制御ゲート電極１のみをエッチングする工程（以下、この工程を工程Ａと称する）を行う。なお、工程Ａは、本実施形態の要旨ではないため具体的な説明は省略する。
【００９４】
次いで、上記レジストパターンを用いて、例えばボロンを２０ｋｅＶから２００ｋｅＶの範囲の加速電圧で、１０１１ｃｍ−２から１０１３ｃｍ−２の範囲となる注入量でイオン注入する。この注入された不純物は、高耐圧トランジスタのソース・ドレインのパンチスルーストッパー１１となる。勿論、ボロンに代えてＢＦ２を用いることも可能であり、十分パンチスルーを抑制できるのであれば、注入しなくてもよい。
【００９５】
この後、図２５、図２６、図２７に示すように、例えばリソグラフィ工程により、全面にレジストが塗布された後、所定の箇所に開口を有するレジストパターン３０４が形成される。すなわち、図２５に示すレジストパターン３０４は、ＭＯＳトランジスタＴｒ．２の領域２３に対応する箇所に開口が形成されている。図２６に示すレジストパターン３０４は、ＭＯＳトランジスタＴｒ．３の領域２３に対応する箇所に開口が形成されている。図２７に示すレジストパターン３０４は、容量素子Ｃの電極を分離する箇所に対応して開口が形成されている。ここで、図２５のように、半導体基板３の領域２３に対応するゲート絶縁膜１６の表面がエッチングされる。なお、後に行うエッチング工程では、このゲート絶縁膜１６に形成された窪みの形状に起因して、深さ“ｃ”の窪み領域ＲＲが形成される。
【００９６】
次いで、上記レジストパターン３０４の開口を用いて、例えば、リン、又は、砒素、アンチモンが、１ｋｅＶから１００ｋｅＶの範囲の加速電圧で、１０１２ｃｍ−２から１０１４ｃｍ−２の範囲となる注入量でイオン注入される。この際、Ｅ型高耐圧トランジスタＴｒ．２のソース／ドレイン領域にレジストが開口され、Ｄ型高耐圧トランジスタＴｒ．１のソース／ドレイン領域にはレジストの開口が形成されていない。このため、イオン注入量を調整することにより、Ｄ型高耐圧トランジスタＴｒ．１とＥ型高耐圧トランジスタＴｒ．２のソース／ドレイン領域のｎ型濃度をより揃えることができる。この後、レジストが灰化処理又は硫酸を用いたウェットエッチング処理にて除去される。
【００９７】
また、上記工程Ａは、側壁加工で形成したゲート電極のループ状の端部を切断するための工程、又は、図２１、図２４、図２７を用いて示した浮遊ゲート電極と制御ゲート電極間での容量素子を形成する工程で用いられる。しかし、これらの工程において処理される箇所は、イオンの注入量が１０１４ｃｍ−２以下と限定できるため、トランジスタのように閾値電圧が変わってしまう副作用がなく、正しく動作させることができる。
【００９８】
なお、上記側壁加工とは、例えばリソグラフィの解像度の倍のピッチの配線を形成するために、レジストパターンを転写した犠牲膜の側壁にマスク材を堆積して異方性エッチングを行う加工プロセスを示す。しかし、この加工プロセスは、レジストパターンの周囲に閉じた側壁マスク材とゲート電極が形成される。これは図２２から図２４までのゲートエッチング工程と同じく、ゲート電極をエッチングする工程を用いるが、ゲート電極の端にループ状の端部が形成されることが異なっている。このため、例えばメモリセルのゲート電極のように、１つ１つ分離した配線を作成する場合、ゲート電極の端部をエッチングして分離するリソグラフィ、及び加工工程が必要となる。これには、ゲート電極の側壁を加工した工程の後に、浮遊ゲート電極としての第１導電層１７はエッチングせず、制御ゲート電極１のみをエッチングする工程（工程Ａ）を行うことが必須となる。
【００９９】
これに対して、本実施形態は、図１９から図２７に示すように、この工程Ａと同じ工程を、Ｔｒ．２、および、Ｔｒ．３の２３領域形成に共通に用いることができるため、それぞれ独立で工程を実施するよりも工程数を削減し、工程コストを削減することができる。
【０１００】
尚、図２８は、図２７に続く工程を示し、容量素子に側壁絶縁膜２５、及び絶縁膜３０１，３００、層間絶縁膜１４を形成した状態を示している。
【０１０１】
さらに、本願発明者は、図２９に示すように、高耐圧トランジスタのＬＤＤ領域のシート抵抗により、トランジスタの表面耐圧が極大値を有し、ＬＤＤ領域のシート抵抗とトランジスタの表面耐圧に強い相関があることを見出した。
【０１０２】
すなわち、図２９に示すように、高耐圧トランジスタのＬＤＤ領域のシート抵抗は、４５００Ω／□程度にピーク値を有する。ピーク値より低いシート抵抗では、ドレインに印加された電圧が、ＬＤＤ領域を空乏化させて電圧が降下し、ゲート電極のエッジに達しない。このため、ゲート電極の端部とＬＤＤ領域の電界が増強されるため、耐圧が劣化する。
【０１０３】
一方、ピーク値より高いシート抵抗では、ソース／ドレインの不純物濃度が薄くなり、表面耐圧や接合耐圧が劣化する。また、ソース／ドレインの不純物濃度が薄いため、ドレインに正の高電圧ストレスが印加された場合、負の電荷がソース・ドレイン上部の絶縁膜に蓄積されるため、より抵抗値が高くなり、導通時の電流が減少する問題が生じる。よって、ソース／ドレイン領域のシート抵抗に対して表面耐圧又は接合耐圧を維持しようとする場合、ソース／ドレイン領域のシート抵抗の上限及び下限値をある範囲に制限する必要がある。具体的には、シート抵抗値は、例えば４ｋΩ／□〜６．５ｋΩ／□の範囲に設定される。
【０１０４】
よって、本実施形態によれば、ソース／ドレイン領域のＬＤＤ領域のシート抵抗値をＤ型高耐圧トランジスタＴｒ．１と、Ｅ型高耐圧トランジスタＴｒ．２でより揃えることができるため、ソース／ドレイン電圧の耐圧を向上したトランジスタを形成することができる。
【０１０５】
また、ＬＤＤ領域のシート抵抗値が適正な範囲に設定され、表面耐圧及び接合耐圧が高いトランジスタは、耐圧に余裕がある。このため、ドレインに正の高電圧ストレスが印加された場合、負の電荷がソース・ドレイン上部の絶縁膜に蓄積されることにより抵抗が高くなるという問題をより抑制することができる。
【０１０６】
この後、上記レジストパターン３０４を用いて、例えば、ボロンが２０ｋｅＶから２００ｋｅＶの範囲の加速電圧で、１０１１ｃｍ−２から１０１３ｃｍ−２の範囲となる注入量でイオン注入される。これはＴｒ．２、およびＴｒ．３のＥ型の高耐圧トランジスタのソース・ドレイン開口部分のパンチスルーストッパーとなる。勿論、ボロンに代えてＢＦ２を代替に用いても良いし、十分パンチスルーを抑制できるのであれば、注入しなくてもよい。また、これらボロン、又はＢＦ２を注入する工程は、後述する側壁絶縁膜を形成した後に行っても良い。
【０１０７】
次いで、例えばリン、又は、砒素、アンチモンが、１ｋｅＶから１００ｋｅＶの範囲の加速電圧で１０１２ｃｍ−２から１０１４ｃｍ−２の範囲となる注入量でイオン注入される。これにより、図２５に示すように、Ｅ型高耐圧トランジスタＴｒ．２、およびＴｒ．３のソース・ドレインのＬＤＤ領域２２が同時に形成される。これらリン、又は、砒素、アンチモンを注入する工程は、後述の側壁絶縁膜を形成した後に行っても良い。
【０１０８】
次に、レジストが灰化処理又は硫酸を用いたウェットエッチング処理にて除去される。
【０１０９】
この後、全面に例えばシリコン酸化膜が５ｎｍから１００ｎｍの厚さ範囲で堆積され、この膜厚に相当するだけ、異方性エッチングされる。これにより、ゲート電極構造の側壁上に側壁絶縁膜２５が形成される。この側壁絶縁膜２５を形成するエッチングにより、半導体基板３上に残ったゲート絶縁膜１６がエッチングされ、半導体基板３の表面が露出される。この際、半導体基板３が深さ“ｂ”だけ掘り下げられる。
【０１１０】
さらに、半導体基板３の領域２３に対応する表面がエッチングされ、深さ“ｃ”の窪み領域ＲＲが形成される。
【０１１１】
この後、例えばリソグラフィ工程により、全面にレジストが塗布された後、所定の箇所に開口を有するレジストパターンが形成される。すなわち、素子分離領域１３に対応する箇所に開口が形成される。このレジスト塗布工程は、同じ半導体基板上に形成される低電圧トランジスタなど後述するイオン注入をされる場合には、省略しても良い。
【０１１２】
次いで、例えば、ボロンが２０ｋｅＶから２００ｋｅＶの範囲の加速電圧で、１０１１ｃｍ−２から１０１３ｃｍ−２の範囲の注入量でイオン注入される。これはＤ型、及びＥ型両方の高耐圧トランジスタのソース・ドレイン開口部分のパンチスルーストッパーとなる。勿論、これはボロンに代えてＢＦ２を用いても良いし、十分パンチスルーを抑制できるのであれば、このイオン注入工程を省略することで工程数を削減することも可能である。また、これらボロン、又はＢＦ２を注入する工程は、ゲート電極を加工しレジスト３０4を塗布する前に行っても良い。
【０１１３】
次いで、上記レジストパターンを用いて、例えばリン、又は、砒素、アンチモンが１ｋｅＶから１００ｋｅＶの範囲の加速電圧で、１０１２ｃｍ−２から１０１４ｃｍ−２の範囲となる注入量でイオン注入される。これは高耐圧トランジスタのソース・ドレイン電極を形成する工程である。この際、Ｅ型高耐圧トランジスタＴｒ．２、Ｔｒ．３のソース／ドレイン領域とＤ型高耐圧トランジスタＴｒ．１のソース／ドレイン領域の両方にゲート電極の第２導電層１をマスクとして自己整合的に注入される。このため、Ｄ型高耐圧トランジスタＴｒ．１のイオン注入量を調整することにより、最適な耐圧を選択することができる。
【０１１４】
また、これらリン、又は、砒素、アンチモンを注入する工程は、ゲート電極を加工しレジスト３０４を塗布する前に行っても良い。
【０１１５】
次いで、Ｅ型高耐圧トランジスタＴｒ．２の領域２３内に、ドレイン高濃度領域９、又はソース高濃度領域９が形成される。これと共に、Ｄ型高耐圧トランジスタＴｒ．１のＬＤＤ領域２２内にドレイン高濃度領域９、又はソース高濃度領域９が形成される。
【０１１６】
これには、例えば、全面にレジストが塗布した後、ドレイン高濃度領域９、又はソース高濃度領域９の箇所に開口を有するレジストパターンが形成される。この後、例えばリン、又は、砒素、アンチモンを５ｋｅＶから１００ｋｅＶの範囲で、１０１4ｃｍ−２から１０１6ｃｍ−２の範囲となる注入量でイオン注入される。これはにより、コンタクトを良好に保つためのｎ形高濃度領域９を形成する。
【０１１７】
この後、全面に例えばＴＥＯＳやＳｉＯ２膜からなる絶縁膜３０１例えば１ｎｍから３０ｎｍの範囲で堆積される。この後、例えばＳｉＮやＳｉＯＮ，又はＡｌ２Ｏ３からなる絶縁膜３００が、例えば１ｎｍから５０ｎｍの範囲で堆積される。さらに、全面に層間絶縁膜１４が形成される。
【０１１８】
本実施形態のような構造とすることにより、例えば熱酸化膜やラジカル酸化膜で形成した、堆積絶縁膜よりもトラップの少ない良好な絶縁特性を有する膜を、浮遊ゲート電極１７の下、及び、側壁絶縁膜２５の下方に形成することができる。このため、ゲート電極端近傍のストレスによるゲート絶縁膜の劣化を抑制することができる。これにより、例えばゲート電極に０Ｖ、ドレイン電極に高電圧を印加した時、ゲート電極端部の電界の増加のため電子がゲート絶縁膜１６や側壁絶縁膜１７に蓄積され、高電圧トランジスタの閾値電圧上昇を生じる問題を抑制することができる。
【０１１９】
また、高電圧ゲート絶縁膜１６が半導体基板３上で、例えば０．５ｎｍから３０ｎｍの膜厚となる箇所が生じているが、この高電圧ゲート絶縁膜１６の部分が側壁ゲート絶縁膜のエッチングの際にエッチングされ、半導体基板３に転写され、図１３に示すような例えば０．５ｎｍから３０ｎｍの深さの段差“ｂ”が転写される。また、窪み領域ＲＲについては、ゲート電極１から０．１μｍ以上離すことが必要である。この理由は、窪み領域ＲＲを形成する際、リソグラフィの合わせズレにより、ゲート電極がエッチングを防止するためである。
【０１２０】
また、ｎ＋高濃度領域９を囲むように領域２３を形成することにより、領域９からＬＤＤ領域２２へのｎ−濃度傾斜を緩やかにすることができる。したがって、接合電界が急峻に変化する箇所を防ぎ、接合耐圧を向上することができる。このため、領域２３を形成するためのレジストパターンの開口は、マスクの合わせズレを考慮して、ｎ＋領域９の外側に０．１μｍ程度離れて形成されることが望ましい。
【０１２１】
さらに、図１８に示すように、Ｅ型高耐圧トランジスタＴｒ．３のチャネル幅は、例えば０．１μｍから２μｍの範囲に設定されている。したがって、素子領域ＡＡの幅が狭いＥ型高耐圧トランジスタＴｒ．３の接合耐圧及び表面耐圧の劣化を防止するため、隣接するトランジスタＴｒ．３同士のビット線ＢＬに接続されるソース／ドレインに設けられた窪み領域ＲＲが素子分離領域１３上にも形成されている。
【０１２２】
尚、本実施形態において、素子分離幅は、例えば０．１μｍから１．０μｍの範囲に設定されている。このため、窪み領域ＲＲを形成するためのリソグラフィの境界を設けることが困難となる。この場合、窪み領域ＲＲは、ゲート電極から０．１μｍ以上離すことが、リソグラフィの合わせズレによりゲート電極をエッチングしないために必要である。
【０１２３】
また、ｎ＋高濃度領域９を囲むように窪み領域ＲＲを形成することにより、領域９より、ＬＤＤ領域２２へのｎ−濃度傾斜を緩やかにすることができる。したがって、接合耐圧を向上することができる。さらに、窪み領域ＲＲは、マスクあわせのズレを考慮して、０．１μｍ以上、領域９の外側に形成されることが望ましい。
【０１２４】
さらに、図１８に示すように、ビット線ＢＬに接続されたコンタクト１０が接続されるソース／ドレイン領域の間の素子分離領域１３の上面の高さを“ｅ”とすると、この高さ“ｅ”は、センスアンプＳ／Ａに接続されたコンタクト１０が接続されるソース／ドレイン領域の間の素子分離領域１３の上面の高さ“ｆ”よりも、窪み領域ＲＲを形成するエッチングにより、例えば１０ｎｍから１００ｎｍの範囲で低くなる。このように、素子分離領域１３の高さが低くなっても、ビット線ＢＬに接続されたコンタクトに接続されたソース／ドレイン領域のｎ＋高濃度領域９は、半導体領域と素子分離領域１３との境界から、例えば０．１μｍ以上１μｍの範囲で離れて形成されているため、ｎ＋高濃度領域９を形成するための不純物イオンが素子分離領域１３に注入されることを防止できる。
【０１２５】
さらに、ビット線ＢＬに接続されたコンタクト１０に接続されたソース／ドレイン領域を囲む素子分離領域１３の高さを小さくできる。このため、例えば絶縁膜としてＨＤＰ（High Density Plasma）−ＳｉＯ２、ＮＳＧ（Non-Silicate Glass）、ＰＳＺ（Polysilazane）などを用いた場合、半導体基板に生じる応力を減らすことができ、結晶欠陥の発生を抑制することができる。
【０１２６】
また、Ｅ型高耐圧トランジスタＴｒ．３においても、Ｅ型高耐圧トランジスタＴｒ．２と同様に、窪み領域ＲＲは、ゲート電極がエッチングされることを防止するため、ゲート電極から０．１μｍ以上離すことが必要である。
【０１２７】
また、ｎ＋高濃度領域９を囲むように窪み領域ＲＲを形成することにより、領域９より、ＬＤＤ領域２２へのｎ−濃度傾斜を緩やかにすることができる。したがって、接合耐圧を向上することができる。さらに、窪み領域ＲＲは、マスクあわせのズレを考慮して、０．１μｍ以上、領域９の外側に形成されることが望ましい。
【０１２８】
接続トランジスタ４０４としてのＥ型高耐圧トランジスタＴｒ．３は、ソース／ドレインＬＤＤ領域２２のシート抵抗値を、Ｄ型高耐圧トランジスタＴｒ．１とＥ型高耐圧トランジスタＴｒ．２と等しく揃えることができる。このため、一層、ソース／ドレイン電圧の耐圧を向上したトランジスタを形成できる。
【０１２９】
また、ドレインに正の高電圧ストレスが印加されると、負の電荷がソース・ドレイン上部の絶縁膜に蓄積される。表面耐圧及び接合耐圧が高いトランジスタは、耐圧余裕があるため、この電荷蓄積によるＬＤＤ部の抵抗が高くなる問題を抑制することができる。
【０１３０】
尚、上記実施態様ではＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明した。しかし、本実施形態を、例えばＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、ＮＯＲ型フラッシュメモリにも適用することができる。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいて、ドレイン側の選択トランジスタを除いた２Ｔｒ型フラッシュメモリにも適用でき、積層ゲート電極構造を備えた不揮発性半導体メモリ全般に広く適用可能である。
【０１３１】
また、本実施形態を用いることにより、側壁加工によって形成される制御ゲート電極を分離する工程を用いて、メモリセルのゲート絶縁膜より厚いゲート絶縁膜を有する高電圧トランジスタのゲート絶縁膜のソース／ドレイン電極上にｎ型不純物をイオン注入することにより、工程数を削減し、高電圧トランジスタのソース抵抗、又は、ドレイン抵抗を低減し、高電圧トランジスタの信頼性寿命を増大することができる。
【０１３２】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１３３】
３…半導体基板、９…ｎ＋高濃度領域、１３…素子分離領域、２２…ＬＤＤ領域、２３…高濃度領域、ＲＲ…窪み領域、Ｔｒ．１…Ｄ型高耐圧トランジスタ、Ｔｒ．２、Ｔｒ．３…Ｅ型高耐圧トランジスタ、Ｇ…ゲート電極、Ｃ…容量素子。
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚いゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極の両側面に形成された側壁絶縁膜と、
前記ゲート電極の一方側の前記側壁絶縁膜に対応した前記半導体基板内に形成され、コンタクトを介してセンスアンプに接続されたソース拡散層と、
前記ゲート電極の他方側の前記側壁絶縁膜の外側面直下で前記ゲート絶縁膜の底面より低い位置に形成された第１の窪みと、
前記第１の窪み内に形成され、前記第１の窪みより低い位置に形成された第２の窪みと、
前記ゲート電極の他方側に対応した前記半導体基板内に形成され、前記第２の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれ、コンタクトを介して前記ビット線に接続されたドレイン高濃度領域と、を有するドレイン拡散層と、
を有するトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記トランジスタの前記ドレイン拡散層と隣接する第１の素子分離絶縁膜と、
前記トランジスタの前記ソース拡散層と隣接する第２の素子分離絶縁膜と、
をさらに具備し、
前記第１の素子分離絶縁膜の上面の高さは、前記第２の素子分離絶縁膜の上面の高さよりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記トランジスタの前記ドレイン高濃度領域の表面の高さは、前記トランジスタの前記ソース拡散層の表面の高さよりも低いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の素子分離絶縁膜の上面の高さは、前記第２の素子分離絶縁膜の上面の高さよりも１０ｎｍから１００ｎｍの深さ範囲で低いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記トランジスタはエンハンスメント型のトランジスタであり、前記トランジスタのドレイン高濃度領域の表面の高さは、前記トランジスタの前記ソース拡散層の表面の高さよりも０．５ｎｍから３０ｎｍ範囲で低いことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
第１導電型の半導体基板上に形成され、複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚い第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
第１のゲート電極の両側面に形成された第１の側壁絶縁膜と、
前記第１のゲート電極下方の前記半導体基板内に形成された第１導電型の第１の領域と、
前記第１の領域内で前記ゲート電極の一方側に形成された第２導電型の第１のソース拡散領域と、
前記第１のソース拡散領域内に形成された第２導電型の第２導電型のソース高濃度領域と、
前記第１の領域内で前記ゲート電極の他方側に形成された第２導電型の第１のドレイン拡散領域と、
前記第１のドレイン拡散領域内に形成された第２導電型の第１のドレイン高濃度領域と、
を有する第１のトランジスタと、
前記半導体基板上に形成され、前記第１のゲート絶縁膜と同等の膜厚の第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
第２のゲート電極の両側面に形成された第２の側壁絶縁膜と、
前記第２のゲート電極下方の前記半導体基板内に形成された第１導電型の第２の領域と、
前記第２の領域内で前記第２のゲート電極の一方側に形成された第２の導電型の第２のソース拡散領域と、
前記第２のゲート電極の他方側に形成された前記第２の側壁絶縁膜の外側面直下で、前記第２のゲート絶縁膜の底面より低い位置に形成された第１の窪みと、
前記第１の窪み内に形成され、前記第１の窪みより低い位置に形成された第２の窪みと、 前記第２の領域内で前記第２のゲート電極の他方側に形成され、前記第２の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれたドレイン高濃度領域と、を有する第２の導電型の第２のドレイン拡散領域と、
を有する第２のトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１のトランジスタの第１のドレイン高濃度領域、又は、第１のソース高濃度領域に接続されたコンタクトの一方は、前記メモリセルのワード線に接続され、
前記第２のトランジスタの第２のゲート電極は、前記第１のトランジスタの第１のゲート電極に接続されることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１のゲート電極は、前記ゲート絶縁膜上に形成された第１の導電膜と、前記第１の導電膜上に形成され開口を有する第１の絶縁膜と、前記第１の絶縁膜上に形成され前記開口を介して前記第１の導電膜と電気的に接続される第２の導電膜を有し、
前記第１の導電膜と同じ材料で形成された第３の導電膜と、前記第３の導電膜上に形成され開口を有する第２の絶縁膜と、前記第２の絶縁膜上に形成され前記開口を介して前記第３の導電膜と電気的に接続された第４の導電膜と、前記第３の導電膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に前記第４の導電膜と分離して形成された第５の導電膜と、を有する素子を具備することを特徴とする請求項６又は７に記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成されたメモリセルのゲート絶縁膜より膜厚が厚い第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の両側面に形成された第１の側壁絶縁膜と、
前記第１のゲート電極の両側に対応する前記半導体基板内に形成された第１の不純物濃度を有する第１の拡散層と、
前記第１の側壁絶縁膜の両側の直下の前記第１の拡散層内に形成され、前記第１のゲート絶縁膜の底面より低い位置に形成された第１の窪みと、
前記第１の窪み内に形成され、前記第１の窪みより低い位置に形成された第２の窪みと、
前記第１の窪み内に形成され、第１の不純物濃度より高い第２の不純物濃度を有する第２の拡散層と、
第２の拡散層内に形成され、前記第２の不純物濃度より高い第３の不純物濃度を有し、コンタクトが接合される第３の拡散層と、
を有するエンハンスメント型の第１のトランジスタと、
前記半導体基板上に形成されたメモリセルのゲート絶縁膜より膜厚が厚い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の両側に対応する前記半導体基板内に形成された第４の不純物濃度を有する第４の拡散層と、
前記第２のゲート電極の両側面に形成された第２の側壁絶縁膜と、
前記第２の側壁絶縁膜の両側の直下の前記第４の拡散層内に形成され、前記第２のゲート絶縁膜の底面より低く、前記第１の窪みと同等の深さの第３の窪みと、
前記第３の窪み内に形成され、前記第４の不純物濃度より高く、コンタクトが接合される第５の拡散層と
を有するデプレション型の第２のトランジスタと
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１】
半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚いゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極の両側面に形成された側壁絶縁膜と、
前記ゲート電極の一方側の前記側壁絶縁膜に対応した前記半導体基板内に形成され、コンタクトを介してセンスアンプに接続されたソース拡散層と、
前記ゲート電極の他方側の前記側壁絶縁膜の外側面直下で前記ゲート絶縁膜の底面より低い位置に形成された第１の窪みと、
前記第１の窪み内に形成され、前記第１の窪みより低い位置に形成された第２の窪みと、
前記ゲート電極の他方側に対応した前記半導体基板内に形成され、前記第２の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれ、コンタクトを介して前記ビット線に接続されたドレイン高濃度領域と、を有するドレイン拡散層と、
を有するトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記トランジスタの前記ドレイン拡散層と隣接する第１の素子分離絶縁膜と、
前記トランジスタの前記ソース拡散層と隣接する第２の素子分離絶縁膜と、
をさらに具備し、
前記第１の素子分離絶縁膜の上面の高さは、前記第２の素子分離絶縁膜の上面の高さよりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記トランジスタの前記ドレイン高濃度領域の表面の高さは、前記トランジスタの前記ソース拡散層の表面の高さよりも低いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の素子分離絶縁膜の上面の高さは、前記第２の素子分離絶縁膜の上面の高さよりも１０ｎｍから１００ｎｍの深さ範囲で低いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記トランジスタはエンハンスメント型のトランジスタであり、前記トランジスタのドレイン高濃度領域の表面の高さは、前記トランジスタの前記ソース拡散層の表面の高さよりも０．５ｎｍから３０ｎｍ範囲で低いことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
第１導電型の半導体基板上に形成され、複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成され、前記メモリセルのゲート絶縁膜より厚い第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
第１のゲート電極の両側面に形成された第１の側壁絶縁膜と、
前記第１のゲート電極下方の前記半導体基板内に形成された第１導電型の第１の領域と、
前記第１の領域内で前記ゲート電極の一方側に形成された第２導電型の第１のソース拡散領域と、
前記第１のソース拡散領域内に形成された第２導電型の第２導電型のソース高濃度領域と、
前記第１の領域内で前記ゲート電極の他方側に形成された第２導電型の第１のドレイン拡散領域と、
前記第１のドレイン拡散領域内に形成された第２導電型の第１のドレイン高濃度領域と、
を有する第１のトランジスタと、
前記半導体基板上に形成され、前記第１のゲート絶縁膜と同等の膜厚の第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
第２のゲート電極の両側面に形成された第２の側壁絶縁膜と、
前記第２のゲート電極下方の前記半導体基板内に形成された第１導電型の第２の領域と、
前記第２の領域内で前記第２のゲート電極の一方側に形成された第２の導電型の第２のソース拡散領域と、
前記第２のゲート電極の他方側に形成された前記第２の側壁絶縁膜の外側面直下で、前記第２のゲート絶縁膜の底面より低い位置に形成された第１の窪みと、
前記第１の窪み内に形成され、前記第１の窪みより低い位置に形成された第２の窪みと、 前記第２の領域内で前記第２のゲート電極の他方側に形成され、前記第２の窪みの底面に形成されたドレイン低濃度領域と、前記ドレイン低濃度領域に囲まれたドレイン高濃度領域と、を有する第２の導電型の第２のドレイン拡散領域と、
を有する第２のトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１のトランジスタの第１のドレイン高濃度領域、又は、第１のソース高濃度領域に接続されたコンタクトの一方は、前記メモリセルのワード線に接続され、
前記第２のトランジスタの第２のゲート電極は、前記第１のトランジスタの第１のゲート電極に接続されることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１のゲート電極は、前記ゲート絶縁膜上に形成された第１の導電膜と、前記第１の導電膜上に形成され開口を有する第１の絶縁膜と、前記第１の絶縁膜上に形成され前記開口を介して前記第１の導電膜と電気的に接続される第２の導電膜を有し、
前記第１の導電膜と同じ材料で形成された第３の導電膜と、前記第３の導電膜上に形成され開口を有する第２の絶縁膜と、前記第２の絶縁膜上に形成され前記開口を介して前記第３の導電膜と電気的に接続された第４の導電膜と、前記第３の導電膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に前記第４の導電膜と分離して形成された第５の導電膜と、を有する素子を具備することを特徴とする請求項６又は７に記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板上に形成された複数のワード線、複数のビット線、前記ワード線と前記ビット線により選択される複数のメモリセルを含むメモリセルアレイと、
前記半導体基板上に形成されたメモリセルのゲート絶縁膜より膜厚が厚い第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の両側面に形成された第１の側壁絶縁膜と、
前記第１のゲート電極の両側に対応する前記半導体基板内に形成された第１の不純物濃度を有する第１の拡散層と、
前記第１の側壁絶縁膜の両側の直下の前記第１の拡散層内に形成され、前記第１のゲート絶縁膜の底面より低い位置に形成された第１の窪みと、
前記第１の窪み内に形成され、前記第１の窪みより低い位置に形成された第２の窪みと、
前記第１の窪み内に形成され、第１の不純物濃度より高い第２の不純物濃度を有する第２の拡散層と、
第２の拡散層内に形成され、前記第２の不純物濃度より高い第３の不純物濃度を有し、コンタクトが接合される第３の拡散層と、
を有するエンハンスメント型の第１のトランジスタと、
前記半導体基板上に形成されたメモリセルのゲート絶縁膜より膜厚が厚い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の両側に対応する前記半導体基板内に形成された第４の不純物濃度を有する第４の拡散層と、
前記第２のゲート電極の両側面に形成された第２の側壁絶縁膜と、
前記第２の側壁絶縁膜の両側の直下の前記第４の拡散層内に形成され、前記第２のゲート絶縁膜の底面より低く、前記第１の窪みと同等の深さの第３の窪みと、
前記第３の窪み内に形成され、前記第４の不純物濃度より高く、コンタクトが接合される第５の拡散層と
を有するデプレション型の第２のトランジスタと
を具備することを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−１６４７７６（Ｐ２０１２−１６４７７６Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２３２１５（Ｐ２０１１−２３２１５）
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月４日（２０１１．２．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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