【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】基板の所望の領域上でアニーリングプロセスを実行するために使用される装置および方法を開示する。
【解決手段】１つの実施形態では、電磁エネルギのパルスはフラッシュランプまたはレーザ装置を使用して基板に送出される。パルスは約１ｎｓｅｃから約１０ｍｓｅｃの長さであってもよく、各パルスは基板材料を融解するのに必要なエネルギより少ないエネルギを有する。パルスの間隔は一般的に、各パルスにより与えられるエネルギを完全に放散させるのに十分な長である。このようにして、各パルスはマイクロアニーリング周期を終了する。パルスは１回で基板全体にまたは同時に基板の一部に送出されてもよい。 （もっと読む）

【課題】好適な電界効果トランジスタ、その使用、およびその製造方法を提供すること。
【解決手段】窪み（７２）に沿ってドープチャネル領域が配置された半導体基板（１０）を有する、縦型電界効果トランジスタが説明される。「埋め込まれた」接続領域（１８、５４）は、半導体基板（１０）の表面に達する。第２の接続領域（１６）が、同一の表面の窪みの開口部の近傍内に配置される。好ましくは、分離窪み（７０、７４、７６）が、チャネル領域と導電性配線（５４）との間、および電界効果トランジスタと隣接する電気部品との間に製造される。電界効果トランジスタは優れた電気特性を有し、容易に製造される。 （もっと読む）

【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。 （もっと読む）

【課題】高耐圧でオン電圧を低くできる双方向素子および半導体装置を提供すること。
【解決手段】分割半導体領域にｐオフセット領域５とその表面に第１、第２ｎソース領域９、１０を形成することで、第１、第２ｎソース領域９、１０の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極７の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることができる。 （もっと読む）

【課題】高耐圧かつ、電流駆動能力が高く、かつ電流集中による素子破壊の起こりにくい誘電体分離型半導体装置を提供する。
【解決手段】半導体支持基板の上に、絶縁された第一導電型の半導体領域とを有する誘電分離基板に形成した誘電体分離型半導体装置において、第一導電型の半導体領域と絶縁分離領域の間と、前記第１導電型の半導体領域の基板表面側と、に形成されたドレイン領域と、第一導電型のソースと第二導電型の半導体領域のチャネルからなる複数個の単位ソース領域と、第一導電型の半導体領域の基板表面側に形成されたドレイン領域と前記複数個の単位ソース領域の間を制御する複数個のゲート電極とを、備え、隣接する前記単位ソース領域間に絶縁分離領域が、基板底面側から基板表面側に向けて突き出した形状とされ、この絶縁分離領域上の素子表面領域が前記第一導電型の半導体領域より抵抗値が高い。 （もっと読む）

【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースにして、寄生ＰＮＰトランジスタに起因する漏洩電流の発生しない高耐圧ＩＧＢＴを形成する。
【手段】Ｐ型半導体基板１に、ＩＧＢＴのコレクタ電極１５と電気的に接続するＰ＋型コレクタ層８と、当該Ｐ＋型コレクタ層８と連続するＰ＋型埋め込み層４と、該Ｐ＋型埋め込み層４の下層のＮ型埋め込み層２と、該Ｐ＋型埋め込み層４と該Ｎ型埋め込み層２の間のＮ＋型埋め込み層３とを形成する。また、Ｎ＋型埋め込み層３の端部と一体となり、前記Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５の表面まで延在し、コレクタ電極１５と電気的に接続されたＮ＋型導電層７を形成する。 （もっと読む）

【課題】横型の電界効果トランジスタを備えた半導体装置であって、素子面積を大きくしても特性が均一な半導体装置を提供する。
【解決手段】第１導電型の半導体層１１と、第２導電型のディープウエル１２と、第１導電型のウエル１３と、前記ウエル内に形成された第２導電型のソース層１５と、第２導電型のドレイン層１７と、前記ディープウエルの上層部分に形成され、前記ドレイン層に接続される第２導電型のコンタクト層１９と、前記ソースドレイン間の領域の直上域に設けられたゲート電極２１と、第２導電型のドリフト層１８と、を備え、前記ソース層と前記ドレイン層との間に逆バイアス電圧が印加された状態において、前記ソース層と前記ドレイン層との間ではパンチスルーが発生せず、前記ドレイン層と前記ウエルとの間の第１の空乏層と、前記ウエルと前記ディープウエルとの間の第２の空乏層とが前記ウエルと前記ドレイン層の接合耐圧以下で繋がる。 （もっと読む）

【課題】高集積であり且つビット線を埋め込む必要のない３次元トランジスタを有する半導体記憶装置を提供する。
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。 （もっと読む）

【課題】３Ｄピラー型ＳＧＴを複数並列に接続する際に、配線層を設ける必要のない半導体装置を提供する。
【解決手段】３Ｄピラー型ＳＧＴの上部主電極領域が選択エピタキシャル成長半導体層を含み、少なくとも２つの隣接する３Ｄピラー型ＳＧＴを、各々の選択エピタキシャル成長半導体層を接触させて並列接続する。 （もっと読む）

【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。
【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。 （もっと読む）

【解決手段】ＧａＡｓを用いることができる基板（１）の上方にｎ層（３）が配置され、前記ｎ層上にｐ層（４）が配置される。前記ｐ層は、ゲート電極（１０）によって２つの別個の部分に分けられ、ソース及びドレインが形成されている。前記ゲート電極は、ゲート絶縁膜（６）によって半導体材料から絶縁されている。ソース／ドレインコンタクト（１１）が、前記ｐ層の前記２つの別個の部分に電気的に接続されている。 （もっと読む）

【課題】埋設導通層を備えた低オン抵抗値の横方向高電圧ＦＥＴを提供する。
【解決手段】Ｐ−型基板に形成されたＮ−ウエル内にＰ−型埋設層領域を設け、これをＮ−ウエル領域に形成された第１のＰ−型ドレイン拡散領域によってドレイン電極に接続すると共に、ＰＭＯＳゲート領域の一端で表面から下方に延びる第２のＰ−型ドレイン拡散領域にも接続し、ソース電極に接続されるＰ−型ソース拡散領域でゲート領域の他端を定めるようにする。 （もっと読む）

【課題】 チップサイズを縮小することができ、低コスト化が可能となるスイッチングトランジスタ、及びそれを用いた出力制御装置を提供する。
【解決手段】 第一導電型の半導体基板１の主面上に、第二導電型の高濃度埋め込み層２を有し、エピタキシャル層３の表面に形成される第二導電型のドレイン領域９と第二導電型の高濃度埋め込み層２が第二導電型の柱状の高濃度拡散領域１１を介して電気的に接続していることにより、ドレイン端子１０が基板表面上にある縦型トランジスタを用いる。 （もっと読む）

【課題】本発明は、薬液処理やエッチング工程の影響を受けず、設計通りの耐圧特性を得ることができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【解決手段】周囲が素子分離領域７０で囲まれたアクティブエリア８０を有し、該アクティブエリア上にゲート１０が延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部８５を有する半導体装置１５０であって、
該ゲートの隣に略平行に延在して配置され、前記アクティブエリア露出部に形成されたソース３０と、
該ソースを側方及び下方から覆い、前記アクティブエリア露出部を包含して前記ゲート及び前記素子分離領域に到達するように形成されたボディ層５０と、
該ソースの延在方向の延長上にある前記ボディ層の外側に、前記ボディ層を側方及び下方から覆うように形成された前記ボディ層と同じ導電型の追加不純物層６０と、を有することを特徴とする。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、ｐ型不純物を、異なる注入エネルギーでｎ型半導体層内部と表面に多段注入し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、表面からある程度の深さ（５μｍ程度）までの不純物プロファイルが略平坦なｐ型ウェル領域を得ることができ、その表面に形成されるチャネル層の特性変動も抑制できる。 （もっと読む）

【課題】横型ＮＭＯＳＦＥＴとトレンチ型ＮＭＯＳＦＥＴを同一半導体基板の上に形成した場合でも、特性ばらつき、歩留まりの低下、信頼性劣化等の問題が生じない半導体装置の製造方法を提供することが課題となる。
【解決手段】本発明の半導体装置の製造方法によれば、横型ＮＭＯＳＦＥＴのソース層１８、ドレイン層１９をゲート電極１０ａの側壁に形成した絶縁膜からなるサイドウォール１５をマスクにして形成している。したがって、閾値電圧のバラツキが少ない等の優れた特性を実現することが出来る。この場合、サイドウォール１５形成時にトレンチ型ＮＭＯＳＦＥＴのトレンチゲート電極１０ｂの最上面に露出したゲート絶縁膜９やそれに続くトレンチゲート電極１０ｂとＰ型チャネル層７の間のゲート絶縁膜９がエッチングされるのを防止するためサイドウォール用絶縁膜１３の下にシリコン窒化膜１１ａ等のエッチングストッパ膜を設ける。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】入力電圧ライン１１と誘導性負荷Ｌとの間に接続される第１のスイッチング素子Ｍ１を有するハイサイドスイッチング素子と、誘導性負荷Ｌと基準電圧ラインとの間に並列接続される第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とを有するローサイドスイッチング素子と、を備え、ローサイドスイッチング素子における誘導性負荷Ｌに接続される端子にサージが印加されたとき、サージ電流は第３のスイッチング素子Ｍ３を介して基準電圧ラインへと放電される。 （もっと読む）

【課題】横型の電界効果トランジスタを備えた半導体装置であって、素子面積を大きくしても特性が均一な半導体装置を提供する。
【解決手段】半導体装置１において、Ｐ型基板１１の上層部分にディープＮウエル（ＤＮＷ）１２を形成し、ＤＮＷ１２の上層部分の一部にＰウエル１３を形成し、Ｐウエル１３の上層部分にＮ型ＬＤＭＯＳ２６を形成する。そして、ソース層１５とドレイン層１７との間ではパンチスルーが発生せず、ドレイン層１７とＤＮＷ１２との間ではパンチスルーが発生するような電圧を、ソース層１５とドレイン層１７との間に印加して、Ｎ型ＬＤＭＯＳ２６を駆動させる。これにより、ＤＮＷ１２におけるドレイン層１７の直下域にドレイン電位を印加する。 （もっと読む）

【課題】 半導体装置に内在する寄生バイポーラトランジスタをオンし難くすることによって、半導体装置のＥＳＤ（Electro-Static Discharge）耐量を高くする技術を提供する。
【解決手段】 半導体装置１を半導体基板２の表面２ａに沿って伸びているトレンチゲート電極１２を横断する断面で観測すると、トレンチゲート電極１２とn⁺型ソース領域２０とp型ボディコンタクト領域３０と埋込絶縁体５０とn⁺型ドレイン領域６０がその順序で配置されている。ボディ領域４０は、前記の断面視した状態で、少なくともソース領域２０とボディコンタクト領域３０が配置されている範囲における半導体基板２の浅層に形成されている。ボディコンタクト領域３０は、ボディ領域４０の表面に露出しており、その不純物濃度がp型ボディ領域４０の不純物濃度よりも濃く、その最深部Ｌ１がソース領域２０の最深部Ｌ２よりも深い。 （もっと読む）