半導体装置及びその製造方法
【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、３次元構造を有する縦型のＭＯＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板に形成されるＭＯＳトランジスタとしては、いわゆるプレーナ型のＭＯＳトランジスタが一般に用いられている。しかしながら、プレーナ型のＭＯＳトランジスタでは、集積度を高めるべく微細化を進めるとショートチャネル効果が顕著になり、サブスレッショールド電流が増大するという問題があった。
【０００３】
サブスレッショールド電流を抑制する方法としては、基板の不純物濃度を高くする方法が有効であるが、不純物濃度を高くすると、接合リーク電流が増加してしまう。接合リーク電流の増大は、ロジック回路用のトランジスタにおいてはそれほど問題にならないが、ＤＲＡＭ（Dynamic Random Access Memory）用のセルトランジスタにおいては、リフレシュ特性の低下を招いてしまう。このため、ＤＲＡＭ用のセルトランジスタにおいては、不純物濃度を高くすることは困難であった。
【０００４】
このような問題を解決すべく、ＤＲＡＭ用のセルトランジスタとして、ＲＣＡＴ（Recess-Channel-Array Transistor）やＦｉｎＦＥＴなど３次元構造を有するＭＯＳトランジスタの研究や、製品への適用が進んでいる。しかしながら、ＲＣＡＴやＦｉｎＦＥＴなどのＭＯＳトランジスタは、プレーナ型のＭＯＳトランジスタと同様、ソース領域とドレイン領域が半導体基板上の異なる平面に形成されており、半導体基板の表面に沿ってオン電流が流れる構造であるため、集積度を十分に高めることは困難である。
【０００５】
これに対し、近年では、オン電流が垂直に流れる縦型のＭＯＳトランジスタが提案されている（特許文献１〜３参照）。縦型のＭＯＳトランジスタにおいては、ソース領域とドレイン領域が半導体基板上のほぼ同じ平面に形成されるため、より高い集積度を得ることが可能となる。
【特許文献１】特表２００２−５４１６６７号公報
【特許文献２】特開平５−１２１６９３号公報
【特許文献３】特開平７−２７３２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、縦型のＭＯＳトランジスタは、垂直なチャネル領域の側面にゲート電極を形成する必要があることから、デバイス構造や製造プロセスが極めて複雑であるなどの問題があった。これらの問題により、従来の構造ではさらなる微細化を進めることは困難であった。
【０００７】
したがって、本発明の目的は、改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供することである。
【０００８】
また、本発明の他の目的は、さらに微細化された縦型のＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供することである。
【０００９】
また、本発明のさらに他の目的は、比較的簡単なプロセスで製造可能な縦型のＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、半導体基板の主面に対してほぼ垂直に延在するチャネル領域と、チャネル領域の下部に設けられた第１の拡散層領域と、チャネル領域の上部に設けられた第２の拡散層領域と、半導体基板の主面に対してほぼ垂直に延在し、ゲート絶縁膜を介してチャネル領域の側面に設けられた第１のゲート電極と、半導体基板の主面とほぼ平行に延在し、第１のゲート電極の上部に接続された第２のゲート電極とを備え、第２のゲート電極の平面的な位置は、第１のゲート電極の平面的な位置に対してオフセットされていることを特徴とする。
【００１１】
本発明によれば、垂直方向に延在する第１のゲート電極に対して、水平方向に延在する第２のゲート電極がオフセットして配置されていることから、チャネル領域の上部に設けられた第２の拡散層領域を露出させつつ、ゲート電極を容易に形成することが可能となる。
【００１２】
また、本発明による半導体装置の製造方法は、半導体基板の主面に対してほぼ垂直に延在するチャネル領域を形成する工程と、チャネル領域の下部に第１の拡散層領域を形成する工程と、ゲート絶縁膜を介してチャネル領域の側面に半導体基板の主面に対してほぼ垂直に延在する第１のゲート電極を形成する工程と、平面的な位置が第１のゲート電極の平面的な位置に対してオフセットするよう、第１のゲート電極の上部に半導体基板の主面とほぼ平行に延在する第２のゲート電極を形成する工程と、チャネル領域の上部に第２の拡散層領域を形成する工程とを備えることを特徴とする。
【００１３】
本発明によれば、比較的簡単なプロセスで上述の縦型トランジスタを製造することができる。
【発明の効果】
【００１４】
このように、本発明によれば、垂直に延在する第１のゲート電極に対して、水平に延在する第２のゲート電極がオフセットして配置されていることから、比較的簡単なプロセスで製造することが可能となる。このため、従来の縦型のＭＯＳトランジスタを備える半導体装置に比べ、さらなる微細化が可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は本発明の好ましい第１の実施形態による半導体装置１の構造を示す略平面図である。また、図２（ａ）は図１に示すＡ−Ａ'線に沿った略断面図であり、図２（ｂ）は図１に示すＢ−Ｂ'線に沿った略断面図であり、図２（ｃ）は図１に示すＣ−Ｃ'線に沿った略断面図であり、図２（ｄ）は図１に示すＤ−Ｄ'線に沿った略断面図である。また、図３（ａ）は一つのＭＯＳトランジスタの構造を説明するための模式的な斜視図であり、図３（ｂ）は図３（ａ）から第２のゲート電極３５ａを削除した状態を示している。
【００１７】
図１及び図３（ａ），（ｂ）に示すように、本実施形態による半導体装置１は、半導体基板１０にフィン状の活性領域１０ｆが設けられている。詳細については後述するが、トランジスタのチャネル領域はフィン状の活性領域１０ｆ内に形成され、ソース／ドレイン領域はフィン状の活性領域１０ｆの上部及び下部にそれぞれ形成される。つまり、縦型のＭＯＳトランジスタが構成されており、オン電流は半導体基板１０の主面に対して垂直方向に流れる。
【００１８】
特に限定されるものではないが、本実施形態による半導体装置１は、ＤＲＡＭのセルトランジスタであることが好ましい。これは、本実施形態による半導体装置１によれば、ＭＯＳトランジスタを高密度に集積可能であるとともに、サブスレッショールド電流や接合リーク電流を低減できるからである。
【００１９】
図４は、ＤＲＡＭのメモリセルＭＣの基本構造を示す回路図である。
【００２０】
図４に示すように、ＤＲＡＭのメモリセルＭＣは、一つのセルトランジスタＴＲと１つのセルキャパシタＣが直列接続された構造を有している。セルトランジスタＴＲのソース／ドレインの一方はセルキャパシタＣに接続され、他方はビット線ＢＬに接続されている。また、セルトランジスタＴＲのゲートはワード線ＷＬに接続されている。かかる構成により、ワード線ＷＬが活性化するとセルトランジスタＴＲがオンし、セルキャパシタＣとビット線ＢＬが接続される。これにより、ビット線ＢＬを介したデータの読み出し及び書き込みが可能となる。
【００２１】
図１に示すように、ワード線ＷＬはＸ方向に形成され、ビット線ＢＬはＹ方向に形成されている。そして、セルトランジスタＴＲは、ワード線ＷＬとビット線ＢＬの交点に配置されている。セルトランジスタＴＲのゲート電極は、垂直方向に延在する第１のゲート電極３４（３４ａ，３４ｂ）と、水平方向に延在する第２のゲート電極３５ａによって構成されている。第２のゲート電極３５ａは、ワード線ＷＬを構成する。本実施形態においては、隣接する第２のゲート電極３５ａ，３５ａの間にダミーゲート電極３５ｂが設けられている。ダミーゲート電極３５ｂには逆バイアスが印加され、これによってＹ方向に隣接するセルトランジスタＴＲが電気的に分離される。
【００２２】
次に、図１〜図３を参照しながら、セルトランジスタＴＲの構造について詳細に説明する。
【００２３】
図１〜図３に示すように、セルトランジスタＴＲは、半導体基板１０のフィン状の活性領域１０ｆに設けられたチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域２２の上部に設けられた第２の拡散層領域２２ｂと、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａとを備えている。第２のゲート電極３５ａの上層には絶縁膜３６、３７が形成されている。
【００２４】
フィン状の活性領域１０ｆはＹ方向に延在しており、一つの活性領域１０ｆ内には複数のセルトランジスタＴＲが設けられている。各セルトランジスタＴＲの形成位置において、フィン状の活性領域１０ｆの両側には、半導体基板１０の主面に対してほぼ垂直に形成されたスリット２９が形成されており、第１のゲート電極３４はスリット２９内に埋め込まれている。このため、第１のゲート電極３４は、一つのセルトランジスタＴＲに対して２個割り当てられることになる。つまり、第１のゲート電極３４は、チャネル領域２２の一方の側面を覆う第１の部分３４ａと、チャネル領域２２の他方の側面を覆う第２の部分３４ｂによって構成され（図３参照）、チャネル領域２２はこれら第１及び第２の部分３４ａ，３４ｂに挟まれた構造となる。ここで、チャネル領域２２の側面とは、第２のゲート電極３５ａの延在方向とほぼ直交する面を指す。
【００２５】
また、第２のゲート電極３５ａは、第１のゲート電極３４に対して平面的にオフセットして配置されている。このため、第１のゲート電極３４によって挟まれる領域は、第２のゲート電極３５ａによって覆われる部分と、第２のゲート電極３５ａによって覆われない部分によって構成され、第２のゲート電極３５ａによって覆われない部分の上面は露出している。この露出部分には上部電極であるセルコンタクト３９が接続され、これによってセルコンタクト３９と第２の拡散層領域２２ｂが接続される。
【００２６】
第２のゲート電極３５ａのＸ方向における長さは十分に長く、複数のセルトランジスタに共通するほぼ直線状の配線である。これに対し、第１のゲート電極３４のＹ方向における長さは比較的短い。これは、第２のゲート電極３５ａがワード線ＷＬを構成するのに対し、第１のゲート電極３４は個々のセルトランジスタＴＲのゲート電極だからである。第１のゲート電極３４のＹ方向における長さは、第２のゲート電極３５ａとダミーゲート電極３５ｂとをショートさせない限りにおいてできるだけ長いほうが好ましい。
【００２７】
フィン状の活性領域１０ｆの下部には、下部電極である２本の埋め込み配線２１が設けられている。埋め込み配線２１はビット線ＢＬを構成するものであり、第２のゲート電極３５ａと交差するＹ方向に延在し、第１の拡散層領域２２ａに接続されている。本実施形態においては、製造上の理由から、一つのセルトランジスタＴＲに対して２本のビット線ＢＬが割り当てられている。
【００２８】
以上が本実施形態による半導体装置１の基本構造である。このように、垂直方向に延在する第１のゲート電極３４に対して、水平方向に延在する第２のゲート電極３５ａが平面的にオフセットして配置されていることから、第１のゲート電極３４と第２のゲート電極３５ａとの接触を確保しつつ、チャネル領域の上部を露出させることが可能となる。このため、縦型のＭＯＳトランジスタのゲート電極を容易に形成することが可能となる。
【００２９】
図５は、上記セルトランジスタＴＲを用いたＤＲＡＭのメモリセル構造を示す略断面図である。
【００３０】
図５に示すように、セルトランジスタＴＲの上方には、セルキャパシタＣが設けられている。セルキャパシタＣは、セルコンタクト３９を介して第２の拡散層領域２２ｂに接続されたシリンダ型の下部電極６１と、プレート配線ＰＬに接続された円柱型の上部電極６３と、下部電極６１と上部電極６３との間に設けられた容量絶縁膜６２によって構成されている。セルキャパシタＣは、層間絶縁膜６０を貫通する空洞６０ａ内に設けられている。
【００３１】
以上のような構造を有する半導体装置１は、図示しないワードドライバによって複数のワード線ＷＬのいずれか１本を活性化することによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線ＷＬが活性化しているメモリセルＭＣでは、セルトランジスタＴＲがオンするため、対応するビット線ＢＬは、セルトランジスタＴＲを介してセルキャパシタＣに接続された状態となる。したがって、セルキャパシタＣとビット線ＢＬを接続した後、ビット線ＢＬに現れた電位差を図示しないセンスアンプによって増幅すれば、セルキャパシタＣに保持された情報を読み出すことができる。また、セルキャパシタＣとビット線ＢＬを接続した状態で、センスアンプによってビット線ＢＬを駆動すれば、セルキャパシタＣに情報を書き込むことが可能となる。
【００３２】
以下、本実施形態による半導体装置１の製造方法について説明する。
【００３３】
図６〜図２８は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図であり、それぞれ（ａ）は図１に示すＡ−Ａ'線に沿った略断面図、（ｂ）は図１に示すＢ−Ｂ'線に沿った略断面図、（ｃ）は図１に示すＣ−Ｃ'線に沿った略断面図、（ｄ）は図１に示すＤ−Ｄ'線に沿った略断面図、（ｅ）は略平面図である。
【００３４】
本実施形態による半導体装置１の製造では、まず、図６に示すように、半導体基板（シリコンウェハー）１０上にシリコン酸化膜（パッド酸化膜）１１及びシリコン窒化膜（フィールド窒化膜）１２を順次成膜する。このフィールド窒化膜１２は、拡散層領域を覆うマスクとなり、素子分離領域（ＳＴＩ：Shallow Trench Isolation）に埋め込まれるシリコン酸化膜を研磨する際のＣＭＰストッパーとしても利用される。
【００３５】
次に、図７に示すように、フォトリソグラフィ技術とドライエッチング技術を用いてパターニングを行い、フィールド窒化膜１２とパッド酸化膜１１の一部をドライエッチング（異方性エッチング）により除去する。このとき、Ｙ方向に延びる帯状の開口パターン１３が形成される。
【００３６】
次に、図８に示すように、フィールド窒化膜１２をマスクとして半導体基板１０をドライエッチングすることにより、深さ４００ｎｍ程度の素子分離領域用のトレンチ１４を形成する。ここで、トレンチ１４はＹ方向に沿って直線状に形成され、隣接する２本のトレンチ１４、１４に挟まれた領域がフィン状の活性領域１０ｆとなる。
【００３７】
次に、図９に示すように、トレンチ１４の内壁に厚さ５ｎｍ程度のシリコン酸化膜（犠牲酸化膜）１５を熱酸化により形成する。その後、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法により、トレンチ１４の内部を含む基板全面に厚さ１５０ｎｍ程度のシリコン酸化膜１６ａを形成する。このとき、ＨＤＰ−ＣＶＤ法の特性上、シリコン酸化膜１６ａは水平面に堆積しやすく、垂直面に堆積しにくいことから、図示のように、トレンチ１４の底部とフィールド窒化膜１２の上面には厚く形成され、トレンチ１４の側面には薄く形成される。
【００３８】
その後、フィールド窒化膜１２をストッパーとして、フィールド窒化膜１２上のシリコン酸化膜１６ａをＣＭＰ（Chemical Mechanical Polishing）により除去する。さらに、フッ酸を含んだ溶液を用いた短時間のウェットエッチングを行い、フィールド窒化膜１２の開口側面及びトレンチ１４の側面に露出した犠牲酸化膜１５を除去する。このとき、トレンチ１４の底面のシリコン酸化膜１６ａもエッチングされて薄くなるものの、図１０に示すように、トレンチ１４の底部には厚さ１００ｎｍ程度のシリコン酸化膜１６ａが残された状態となる。
【００３９】
続いて、図１１に示すように、基板全面に厚さ４００ｎｍ程度のＳＯＧ（Spin on Grass）膜１７を形成する。次いで、ＳＯＧ膜１７の改質を目的として、例えば４００℃で１０分程度の熱処理（ベーク処理）を行い、ＳＯＧ膜１７を変質させる。ここで、ＳＯＧ膜１７は後のウェットエッチング工程にて除去されるものであるため、このときの熱処理は、その後のエッチングにおいて、ＨＤＰ−ＣＶＤ法で成膜されたシリコン酸化膜やＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜のエッチングレートよりもＳＯＧ膜１７のエッチレートのほうが速くなるような条件で行われることが好ましい。その後、ＳＯＧ膜１７をウェットエッチングにより部分的に除去する。こうして、図１２に示すように、トレンチ１４の底部に形成されたシリコン酸化膜１６ａ上に厚さ１００ｎｍ程度のＳＯＧ膜１７を残存させる。
【００４０】
さらに、基板全面に厚さ１５ｎｍ程度のシリコン酸化膜（ＴＥＯＳ−ＮＳＧ膜）１８を形成する。その後、異方性のドライエッチング技術を用いて、フィールド窒化膜１２及びＳＯＧ膜１７上のシリコン酸化膜１８を除去する。こうして、図１３に示すように、トレンチ１４の内壁の露出面にのみシリコン酸化膜１８を形成する。
【００４１】
その後、図１４に示すように、ウェットエッチングを行ってＳＯＧ膜１７を除去する。上述したように、ＳＯＧ膜１７のエッチングレートは他のシリコン酸化膜よりも速いので、ＳＯＧ膜１７を選択的に除去できる。こうしてＳＯＧ膜１７が除去されたトレンチ１４の側壁領域は、半導体基板１０の露出面１９となる。
【００４２】
次に、図１５に示すように、拡散層の両側に空洞２０を形成する。空洞２０の形成では、フィールド窒化膜１２、シリコン酸化膜１６ａ及びシリコン酸化膜１８をマスクとして、塩素系ガスを用いたドライエッチングを行う。これにより、半導体基板１０の露出面１９は等方性エッチングされ、フィン状の活性領域１０ｆとなる半導体基板１０の両側が丸く削られる。こうして形成された深さ（直径）５０ｎｍ程度の空洞２０は埋め込み配線領域となる。このとき、トレンチ１４の側壁の両側から半導体基板１０をエッチングするので、隣り合う空洞２０，２０同士が貫通してパターンが剥がれないよう注意する必要がある。
【００４３】
次に、図１６に示すように、空洞２０内に埋め込み配線２１を形成する。埋め込み配線２１の形成では、フッ酸を含んだ溶液を用いて、空洞２０内の自然酸化膜を除去する前処理を行った後、リン（Ｐ）又はヒ素（Ａｓ）を多量に含んだポリシリコン膜をトレンチ１４の内部を含む基板全面に２００ｎｍ程度成膜する（図示しない）。このときのポリシリコン膜の不純物濃度は、１．０×１０２０〜４．５×１０２０ｃｍ−３とすることが好ましい。そして、空洞２０内にのみポリシリコン膜を残し、かつ、フィールド窒化膜１２上やシリコン酸化膜１８の側面にポリシリコン膜が残らないように、フィールド窒化膜１２とシリコン酸化膜１８に対して選択比を持たせたポリシリコン膜の等方性エッチングを行う。
【００４４】
空洞２０内に埋め込まれたポリシリコン膜は、ＤＲＡＭでいうビット線の導電性膜と同じ役割となる。また、この後に加えられる熱処理により前記ポリシリコン膜からリン（Ｐ）又はヒ素（Ａｓ）の不純物拡散が行われ、さらに、この後の不純物注入工程により、縦型トランジスタの下側のソース／ドレイン領域（第１の拡散層領域２２ａ）が形成される。
【００４５】
埋め込み配線２１の材料はポリシリコン膜に限定されず、埋め込み配線２１の低抵抗化のために、例えばタングステンシリサイド（ＷＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）等のシリサイド膜や、タングステン（Ｗ）などの高融点金属を用いてもよい。ただし、高融点金属を用いる場合は、金属の拡散を防止する窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ２）や窒化（ＴａＮ）等のバリアメタルを用いる必要がある。また、上記のシリサイド膜や高融点金属を使用した場合、縦型トランジスタの下側のドレイン・ソースを形成するため、リン（Ｐ）、ヒ素（Ａｓ）等の不純物を注入する必要がある。
【００４６】
その後、ＨＤＰ−ＣＶＤ法により、厚さ５００ｎｍ程度のシリコン酸化膜１６ｂを形成し、トレンチ１４内にシリコン酸化膜１６ｂを埋め込む。さらに、フィールド窒化膜１２をストッパーとして、フィールド窒化膜１２上のシリコン酸化膜１６ｂをＣＭＰにより除去し、平坦化する。こうして、図１７に示すように、シリコン酸化膜１６ａ、１６ｂからなる素子分離領域１６及び埋め込み配線２１が完成する。
【００４７】
ところで、上記プロセスのみではＤＲＡＭにおける周辺回路領域の活性領域を作成することが出来ない。そこで、周辺回路領域の活性領域を形成する場合は、上記の状態で、フォトリソグラフィ技術とドライエッチング技術を用いて、２５０ｎｍ程度の素子分離領域用のトレンチを形成し、トレンチの内壁に１０ｎｍ程度のシリコン酸化膜を熱酸化により形成した後、ＨＤＰ−ＣＶＤ法等によりシリコン酸化膜を埋め込み、ＣＭＰにより平坦化を行うことで、周辺回路領域のトランジスタを形成するための活性領域を作成すればよい。
【００４８】
その後、図１８に示すように、素子分離領域１６を構成するシリコン酸化膜１６ｂの上面と半導体基板１０の上面との高さの差が５０ｎｍ程度となるように、シリコン酸化膜１６ｂのウェットエッチングを行った後、約１６０℃の熱リン酸を用いたウェットエッチングを行い、ＣＭＰストッパーとして使用したフィールド窒化膜１２を除去する。このとき、パッド酸化膜１１は除去されない。
【００４９】
次に、図１９に示すように、基板全面にシリコン窒化膜２３を形成する。このシリコン窒化膜２３は、後述するスリットを形成する際のマスクとなるものである。シリコン窒化膜２３の厚さとしては、活性領域１０ｆの幅の半分以下に設定する必要があり、例えば約２５ｎｍに設定される。こうしてシリコン窒化膜２３の適切な厚さとすることにより、素子分離領域１６、１６間にはシリコン窒化膜２３による凹部２４が形成される。
【００５０】
続いて、図２０に示すように、基板全面に厚さ１００ｎｍ程度のシリコン酸化膜２５を形成した後、シリコン窒化膜２３をストッパーとしてＣＭＰを行う。これにより、シリコン窒化膜２３の凹部２４内にシリコン酸化膜２５が埋め込まれた状態となる。
【００５１】
次に、図２１に示すように、フォトリソグラフィ技術を利用して、ゲート電極を形成すべき領域及びチャネルとして使用する領域に開口２７を持つようにパターンニングされたフォトレジスト２６を形成する。
【００５２】
そして、図２２に示すように、フォトレジスト２６をマスクとしてシリコン窒化膜２３をドライエッチングにより除去する。これにより、素子分離領域１６上に形成されたシリコン窒化膜２３の一部が除去され、シリコン酸化膜２５と共にシリコン酸化膜１６ｂが露出した状態となる。また、半導体基板１０上に形成されたシリコン窒化膜２３のうち、段差部分に形成されたシリコン窒化膜２３の一部も除去され、シリコン窒化膜２３の膜厚に応じたスリット２８が形成される。スリット２８の底部においては、パッド酸化膜１１が露出した状態になる。シリコン窒化膜２３をエッチングした後に残ったフォトレジスト２６は、ドライエッチングにより除去する。
【００５３】
次に、図２３に示すように、シリコン酸化膜１６ｂ及びシリコン酸化膜２５をマスクとして、半導体基板１０を異方性ドライエッチングし、半導体基板１０上の活性領域１０ｆ内に深さ約１２５ｎｍ程度のスリット２９を形成する。なお、エッチングを行う前に、半導体基板１０を露出させるために、シリコン酸化膜のエッチングを行い、表面に露出しているパッド酸化膜１１を除去しておく必要がある。
【００５４】
次に、フッ酸を含んだ溶液を用いたウェットエッチングを行ってシリコン酸化膜１６ｂ及びシリコン酸化膜２５を除去し、その後、スリット２９内に厚さ５ｎｍ程度のシリコン酸化膜（犠牲酸化膜）を熱酸化により形成する（図示しない）。そして、約１６０℃の熱リン酸を用いたウェットエッチングによりシリコン窒化膜２３を除去する。さらに、パッド酸化膜１１が残存している状態で半導体基板１０を熱酸化して、パッド酸化膜１１を厚膜化し、不純物注入時のスルー酸化膜を形成する。その後、メモリセル領域の及び周辺回路領域のトランジスタのためのウェル形成及びチャネル形成のための不純物注入を行い、活性化のための熱処理を行う。不純物の注入後、前記スルー酸化膜（パッド酸化膜１１）及びスリット２９内に形成されたシリコン酸化膜（犠牲酸化膜）を、再度、フッ酸を含んだ溶液を用いて除去する。以上により、半導体基板１０の主面は図２４に示すようにほぼ平坦な状態となる。
【００５５】
次に、図２５に示すように、厚さ６〜７ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜３０を熱酸化により形成する。
【００５６】
次に、図２６に示すように、第１及び第２のゲート電極３４，３５ａ、ダミーゲート電極３５ｂを形成する。ゲート電極３４，３５ａ，３５ｂの形成では、まず基板全面に厚さ８０ｎｍ程度のポリシリコン膜３１をＣＶＤ法により成膜する。ポリシリコン膜３１は、リン（Ｐ）を多量に含んだものでもよく、ボロン（Ｂ）を多量に含んだものでもよい。ボロン（Ｂ）を多量に含んだポリシリコン膜を用いる場合は、ゲート絶縁膜３０を窒化して、窒素を添加する必要がある。より具体的には、ポリシリコン膜３１は、不純物としてリン（Ｐ）を２．２×１０２０ｃｍ?３程度含んだものを使用することができる。このとき、ポリシリコン膜３１は、拡散層を掘り込んで形成されたスリット２９内にも埋め込まれ、この部分が第１のゲート電極３４となる。
【００５７】
ポリシリコン膜３１の形成後、メモリセルトランジスタのチャネル領域のためのボロン注入を行う。注入条件は、５０ｋｅＶ／４．０×１０１２ｃｍ−２程度とする。
【００５８】
その後、タングステンシリサイド（ＷＳｉ）膜、窒化タングステン（ＷＮ）膜及びタングステン（Ｗ）膜を積層した多層導電膜３２を順次成膜する。特に限定されるものではないが、ＷＳｉ膜は５ｎｍ、ＷＮ膜は１０ｎｍ程度、Ｗ膜は５５ｎｍ程度とすることができる。続いて、ハードマスクとなるシリコン窒化膜３３とシリコン酸化膜（図示しない）を順次成膜する。特に限定されるものではないが、シリコン窒化膜３３は１４０ｎｍ程度、シリコン酸化膜は８０ｎｍ程度とすることができる。
【００５９】
その後、フォトリソグラフィ技術とドライエッチング技術を用いてゲート電極３４のパターニングを行う。ＷＮ膜及びＷ膜のエッチング時に厚さ８０ｎｍ程度のシリコン酸化膜は完全になくなってしまい、シリコン窒化膜３３の部分も４０ｎｍ程度なくなってしまう。また、図示のように、ポリシリコン膜３１をエッチングする際、オーバーエッチングステップにて、スリット２９内に埋め込まれているポリシリコン膜３１を約３０ｎｍ程度エッチングして深く掘り込む。詳細は後述するが、この掘り込まれた部分にシリコン窒化膜からなるサイドウォールの一部を埋め込むことにより、上部コンタクト形成時のショート不良を防止することが可能となる。以上により、第１及び第２のゲート電極３４，３５ａ及びダミーゲート電極３５ｂが完成する。
【００６０】
第１及び第２のゲート電極３４，３５ａ及びダミーゲート電極３５ｂの形成後、熱酸化を行い、ポリシリコン膜３１の露出面と半導体基板１０を数ｎｍ程度酸化させる（図示しない）。その後、イオン注入により、図示しない周辺トランジスタのＬＤＤ（Lightly Doped Drain）領域を形成した後、図２７に示すように、厚さ５ｎｍ程度のシリコン酸化膜（図示しない）と厚さ２０ｎｍ程度のシリコン窒化膜３６を順次成膜する。このとき、スリット２９の幅が３０ｎｍ程度であり、シリコン窒化膜３６の成膜量の２倍よりも狭いため、スリット２９内にシリコン窒化膜３６が埋め込まれ、成膜終了時には、スリット２９内においてポリシリコン膜３１がオーバーエッチングされた部分もシリコン窒化膜３６で完全に覆われる。
【００６１】
さらに、図示はしないが、基板全面に厚さ５５ｎｍ程度のＴＥＯＳ−ＮＳＧ膜をＣＶＤ法により成膜する。その後、フォトリソグラフィ技術とドライエッチング技術を用いて、周辺トランジスタ領域のみレジストを開口させた後、異方性エッチングを用いてＴＥＯＳ−ＮＳＧ膜のエッチバックを行い、周辺トランジスタのためのサイドウォールを形成する。この後、さらに、フォトリソグラフィ技術を利用して、セル内のみレジストを開口した状態で、セル内に残ったＴＥＯＳ−ＮＳＧ膜をウェット処理にて除去する。前記のセル内のみ開口したレジスト除去後、セルコンタクト孔形成時のＳＡＣ（Self Align Contact）マージン向上及び周辺回路領域のトランジスタのＴＥＯＳ−ＮＳＧ膜上に成膜されるように、基板全面にシリコン窒化膜を１３ｎｍ程度形成する。
【００６２】
その後、図２８に示すように、第１の層間絶縁膜３７を形成する。詳細には、厚さ６００ｎｍ〜７００ｎｍ程度のＢＰＳＧ（Boronic Phosphoric Silicate Glass）膜を成膜した後、８００℃程度のリフローとＣＭＰにより、ゲート電極間にＢＰＳＧ膜を埋め込むと共に、ＢＰＳＧ膜の表面を平坦化する。次いで、このＢＰＳＧ膜上に厚さ２００ｎｍ程度のＴＥＯＳ−ＮＳＧ膜を成膜し、ＢＰＳＧ酸化膜とＴＥＯＳ−ＮＳＧ膜からなる第１の層間絶縁膜３７を形成する。
【００６３】
さらに、図２８に示すように、フォトリソグラフィ技術とドライエッチング技術を用いて、第１の層間絶縁膜３７を貫通するコンタクトホール３８を形成する。このコンタクトホール３８の形成では、半導体基板１０に達するまでエッチングを行い、コンタクト抵抗の低減のため、半導体基板１０の表面を１０ｎｍ程度さらに削り込む。このエッチングは、シリコン酸化膜とシリコン窒化膜のエッチング速度の差を利用した、ＳＡＣ（Self Align Contact）を用いる。スリット２９の上部にはシリコン窒化膜３６が埋め込まれているため、コンタクトホール３８を形成してもゲート電極とショートすることはない。
【００６４】
コンタクトホール３８の形成後、縦型トランジスタの上側のソース／ドレイン領域（第２の拡散層領域２２ｂ）を形成するために、リン（Ｐ）又はヒ素（Ａｓ）を基板表面に注入する。例えば、不純物の注入量はリン（Ｐ）で１５ｋｅＶ／５．０×１０１２ｃｍ−３程度とする。ただし、不純物の注入は行わなくてもかまわない。
【００６５】
その後、リン（Ｐ）をドープしたポリシリコン膜をコンタクトホール３８に充填すると共に、第１の層間絶縁膜３７上に堆積する。そして、ドライエッチング技術を用いたエッチバックとＣＭＰにより、第１の層間絶縁膜３７上のポリシリコン膜のみ除去することにより、図２８に示すように、セルコンタクト３９を形成する。特に限定されるものではないが、ポリシリコン膜の不純物濃度は、１．０×１０２０〜４．５×１０２０ｃｍ−３とすることができる。さらに、セルコンタクト３９形成後、２００ｎｍ程度のプラズマ酸化膜を成膜し（図示しない）、セルコンタクト３９内の不純物を活性化させるための熱処理を行う。
【００６６】
その後、埋め込みビット線の情報を取り出すためのコンタクトを形成する。図２９に示すように、埋め込み配線２１は十分に長い配線であるが、一対の埋め込み配線２１，２１の終端部分は短絡されているので、Ｅ−Ｅ'線に沿って短絡部分２１Ｔを切断し、別々の配線として構成する必要がある。
【００６７】
以上により、フィン構造のセルアレイトランジスタを有する半導体装置１が完成する。本実施形態の半導体装置１をＤＲＡＭのメモリセルアレイとして構成する場合には、さらに、既存の方法を用いて周辺トランジスタのコンタクト、全てのトランジスタや部位に電位を与えるビット線、キャパシタＣ、配線（Ａｌ，Ｃｕ）等を形成する。こうして、図５に示すようなＤＲＡＭのメモリセルが完成する。なお、キャパシタＣは、セルコンタクト３９に直接形成してもよく、一度、他のコンタクトプラグ（例えば、ビット線の間を通す容量コンタクトプラグ等）を形成し、その上に形成してもよい。
【００６８】
図３０は、半導体装置１の変形例である半導体装置２の構造を示す平面図である。
【００６９】
図３０に示すように、本実施形態の半導体装置２は、第２のゲート電極３５ａとダミーゲート電極３５ｂが交互に配列されているのではなく、２本の第２のゲート電極３５ａ，３５ａの間にダミーゲート電極３５ｂが挟まれており、セルトランジスタＴＲはダミーゲート電極３５ｂを中心として対称なレイアウトを有している。２本の第２のゲート電極３５ａ，３５ａの間にダミー電極３５ｂが介在しない領域（図３０の中央部）は、チャネルのための注入やソースドレイン用の注入を行わず、さらにコンタクトホールを置かないため素子分離できる。素子分離を確実にするため、ゲート電極形成後、この領域にインジウム（Ｉｎ）、アンチモン（Ｓｂ）等の不純物を注入してもよい。第１の実施形態による半導体装置１では、図１に示すように対称なレイアウトとなる８Ｆ２セルを使用したが、変形例による半導体装置２によれば、６Ｆ２セルに変更することができ、さらなる微細化を行うことができる。
【００７０】
次に、本発明の第２の実施形態について詳細に説明する。
【００７１】
上記第１の実施形態では、埋め込み配線と縦型トランジスタを組み合わせた回路において、チャネル領域の両側二面に第１のゲート電極３４が配置された構造を提案した。しかし、さらなる微細化が進むと、チャネル面積の減少によるトランジスタのオン電流の低下が予想される。そこで、第２の実施形態では、オン電流対策として、チャネル領域の周囲全体を第１のゲート電極３４で囲んだ縦型トランジスタ構造を提案する。
【００７２】
図３１は、本発明の好ましい第２の実施形態による半導体装置３の構造を示す略平面図である。また、図３２は、図３１における活性領域１０ｉのレイアウトを示す略平面図である。さらに、図３３（ａ）は一つのＭＯＳトランジスタの構造を説明するための模式的な斜視図であり、図３３（ｂ）は図３３（ａ）から第２のゲート電極３５ａを削除した状態を示している。
【００７３】
図３１、図３２及び図３３（ａ），（ｂ）に示すように、本実施形態による半導体装置３は、半導体基板１０に活性領域が設けられているが、Ｙ方向に延在するフィン状の活性領域１０ｆではなく、主面に対して垂直方向に突出する島状の活性領域１０ｉを有している。つまり、第１の実施形態による半導体装置１と異なり、活性領域はセルトランジスタＴＲごとに個別に設けられている。そして、各セルトランジスタＴＲの形成位置において、島状の活性領域１０ｉの周囲には、半導体基板１０の主面に対してほぼ垂直に形成されたスリット２９が形成されており、第１のゲート電極３４はスリット２９内に埋め込まれている。このため、第１のゲート電極３４は、一つのセルトランジスタＴＲに対して４個（４面）割り当てられることになる。
【００７４】
つまり、第１のゲート電極３４は、チャネル領域２２の第１の側面を覆う第１の部分３４ａと、チャネル領域２２の第２の側面を覆う第２の部分３４ｂと、第１及び第２の側面と直交する第３及び第４の側面を覆う第３及び第４の部分３４ｃ，３４ｄによって構成され（図３３（ａ），（ｂ）参照）、チャネル領域２２はこれら第１乃至第４の部分３４ａ〜３４ｄに囲まれた構造となる。ここで、チャネル領域２２の第１及び第２の側面とは、第２のゲート電極３５ａの延在方向とほぼ直交する面を指し、第３及び第３の側面とは第２のゲート電極３５ａの延在方向とほぼ平行な面を指す。
【００７５】
また、第２のゲート電極３５ａは、第１のゲート電極３４に対して平面的にオフセットして配置されている。このため、第１のゲート電極３４によって囲まれた領域は、第２のゲート電極３５ａによって覆われる部分と、第２のゲート電極３５ａによって覆われない部分によって構成され、第２のゲート電極３５ａによって覆われない部分の上面は露出している。この露出部分には上部電極であるセルコンタクトが接続され、これによってセルコンタクトと第２の拡散層領域２２ｂが接続される。
【００７６】
以上が本実施形態による半導体装置３の特徴部分である。その他の構成については第１の実施形態と同様であることから、同一の構成要素に同一の符号を付して詳細な説明を省略する。このように、本実施形態の半導体装置３においても、垂直方向に延在する第１のゲート電極３４に対して、水平方向に延在する第２のゲート電極３５ａが平面的にオフセットして配置されていることから、第１のゲート電極３４と第２のゲート電極３５ａとの接触を確保しつつ、チャネル領域の上部を露出させることが可能となる。このため、縦型のＭＯＳトランジスタのゲート電極を容易に形成することが可能となる。
【００７７】
さらに、本実施形態の半導体装置３は、第１のゲート電極３４がチャネル領域２２の周囲全面に形成されており、第１及び第２の部分３４ａ、３４ｂのみならず第３及び第４の部分３４ｃ、３４ｄを有することから、より広いチャネル面積を確保することができ、トランジスタのオン電流を増加させることができる。
【００７８】
以下、本実施形態による半導体装置３の製造方法について説明する。
【００７９】
図３４〜図４３は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図であり、それぞれ（ａ）は図３１に示すＡ−Ａ'線に沿った略断面図、（ｂ）は図３１に示すＢ−Ｂ'線に沿った略断面図、（ｃ）は図３１に示すＣ−Ｃ'線に沿った略断面図、（ｄ）は図３１に示すＤ−Ｄ'線に沿った略断面図、（ｅ）は略平面図である。
【００８０】
本実施形態による半導体装置３の製造では、まず、図１〜図１７に示した第１の実施形態と同様の工程を経て、埋め込み配線２１及び素子分離領域１６を形成する。
【００８１】
次に、図３４及び図３５に示すように、既存の素子分離領域１６と直交する追加の素子分離領域４６を形成する。
【００８２】
追加の素子分離領域４６の形成では、まずフォトリソグラフィ技術とドライエッチング技術を用いて、素子分離領域４６を形成すべき領域のフィールド窒化膜１２とパッド酸化膜１１の一部をドライエッチング（異方性エッチング）により除去する。その後、全てのレジストをドライエッチングにより除去する。
【００８３】
次に、図３４のように、素子分離領域１６を構成するシリコン酸化膜１６ｂとフィールド窒化膜１２をマスクとして、半導体基板１０をドライエッチングすることにより、深さ１５０ｎｍ程度のトレンチ４４を形成する。このとき、埋め込み配線２１の抵抗上昇を防ぐため、トレンチ４４が埋め込み配線２１に達しないようにエッチング量を制御する必要がある。
【００８４】
次に、トレンチ４４の内壁に厚さ５ｎｍ程度のシリコン酸化膜４５を熱酸化により形成する。その後、ＨＤＰ−ＣＶＤ法により、トレンチ４４の内部を含む基板全面に５００ｎｍ程度のシリコン酸化膜４６ｂを形成する。
【００８５】
その後、フィールド窒化膜１２をストッパーとして、フィールド窒化膜１２上のシリコン酸化膜１６ｂをＣＭＰにより除去し、平坦化する。こうして、図３５に示すように、追加の素子分離領域４６が完成する。
【００８６】
ところで、第１の実施形態と同様に本実施形態においても、上記プロセスのみではＤＲＡＭにおける周辺回路領域の活性領域を作成することが出来ない。そこで、周辺回路領域の拡散層を形成する場合は、上記の状態で、フォトリソグラフィ技術とドライエッチング技術を用いて、２５０ｎｍ程度の素子分離領域用のトレンチを形成し、１０ｎｍ程度のシリコン酸化膜を熱酸化により形成後、ＨＤＰ−ＣＶＤ法等によりシリコン酸化膜を埋め込み、ＣＭＰにより平坦化を行うことで、周辺回路領域のトランジスタを形成するための活性領域を作成すればよい。
【００８７】
その後、図３６に示すように、素子分離領域１６，４６を構成するシリコン酸化膜１６ｂ，４６ｂの上面と半導体基板１０の上面との高さの差が５０ｎｍ程度となるように、シリコン酸化膜１６ｂ，４６ｂのウェットエッチングを行った後、約１６０℃の熱リン酸を用いたウェットエッチングを行い、ＣＭＰストッパーとして使用したフィールド窒化膜１２を除去する。このとき、パッド酸化膜１１は除去されない。
【００８８】
次に、図３７に示すように、基板全面にシリコン窒化膜４７を形成する。このシリコン窒化膜４７は、スリット５３を形成する際のマスクとなるものである。シリコン窒化膜４７の厚さとしては、活性領域１０ｉの幅の半分以下に設定する必要があり、例えば約２５ｎｍに設定される。こうしてシリコン窒化膜４７の適切な厚さとすることにより、素子分離領域１６，４６に囲まれた領域にはシリコン窒化膜４７による凹部４８が形成される。
【００８９】
続いて、図３８に示すように、基板全面に厚さ約１００ｎｍ程度のシリコン酸化膜４９を形成した後、シリコン窒化膜４７をストッパーとしてＣＭＰを行う。これにより、シリコン窒化膜４７の凹部４８内にシリコン酸化膜４９が埋め込まれた状態となる。
【００９０】
次に、図３９に示すように、フォトリソグラフィ技術を利用して、ゲート電極を形成すべき領域及びチャネルとして使用する拡散層上に開口５１を持つようにパターニングされたフォトレジスト５０を形成する。
【００９１】
そして、図４０に示すように、フォトレジスト５０をマスクとしてシリコン窒化膜４７をドライエッチングにより除去する。これにより、素子分離領域１６上に形成されたシリコン窒化膜４７の一部が除去され、シリコン酸化膜４９と共にシリコン酸化膜１６ｂが露出した状態となる。なお、追加の素子分離領域４６上に形成されたシリコン窒化膜４７は、フォトレジスト５０に覆われているので除去されない。また、半導体基板１０上に形成されたシリコン窒化膜４７のうち、段差部分に形成されたシリコン窒化膜４７の一部も除去され、シリコン窒化膜４７の膜厚に応じたスリット５２が形成される。スリット５２の底部においては、パッド酸化膜１１が露出した状態になる。シリコン窒化膜４７をエッチングした後に残ったフォトレジストは、ドライエッチングにより除去する。
【００９２】
次に、図４１に示すように、シリコン酸化膜１６ｂ及びシリコン酸化膜４９をマスクとして、半導体基板１０を異方性ドライエッチングし、半導体基板１０上の活性領域１０ｉ内に深さ約１２５ｎｍ程度のスリット５３を形成する。なお、エッチングを行う前に、半導体基板１０を露出させるために、シリコン酸化膜のエッチングを行い、表面に露出しているパッド酸化膜１１を除去しておく必要がある。
【００９３】
次に、フッ酸を含んだ溶液を用いたウェットエッチングを行ってシリコン酸化膜１６ｂ及びシリコン酸化膜４９を除去し、その後、スリット５３内に厚さ５ｎｍ程度のシリコン酸化膜（犠牲酸化膜）を熱酸化により形成する（図示しない）。そして、約１６０℃の熱リン酸を用いたウェットエッチングによりシリコン窒化膜４７を除去する。さらに、パッド酸化膜１１が残存している状態で半導体基板１０を熱酸化して、パッド酸化膜１１を厚膜化し、不純物注入時のスルー酸化膜を形成する。その後、メモリセル領域の及び周辺回路領域のトランジスタのためのウェル形成及びチャネル形成のための不純物注入を行い、活性化のための熱処理を行う。不純物の注入後、前記スルー酸化膜（パッド酸化膜１１）及びスリット５３内に形成されたシリコン酸化膜（犠牲酸化膜）を、再度、フッ酸を含んだ溶液を用いて除去する。以上により、半導体基板１０の主面は図４２に示すようにほぼ平坦な状態となる。
【００９４】
その後の工程は第１の実施形態と同様であるため、簡単に説明する。まず、図４３に示すように、ゲート絶縁膜３０、第１及び第２のゲート電極３４，３５ａ及びダミーゲート電極３５ｂを形成する。また、メモリセルトランジスタのチャネル領域のためのボロン注入を行う。ゲート電極を構成するポリシリコン膜３１をエッチングする際、オーバーエッチステップにて、セルの溝ゲート部分に埋め込まれているポリシリコンを約３０ｎｍ程度エッチングして深く掘り込む点は第１の実施形態と同様である。
【００９５】
次いで、図４４に示すように、シリコン酸化膜（図示しない）とシリコン窒化膜３６を順次成膜する。さらに、セルコンタクト孔形成時のＳＡＣ（Self Align Contact）マージン向上及び周辺回路領域のトランジスタのＴＥＯＳ−ＮＳＧ膜上に成膜されるように、ウェハー全面にシリコン窒化膜（図示しない）を１３ｎｍ程度形成する。
【００９６】
その後、図４５に示すように、第１の層間絶縁膜３７を形成する。さらに、第１の層間絶縁膜３７を貫通するコンタクトホール３８をＳＡＣにより形成し、ポリシリコン膜をコンタクトホール３８に充填することにより、セルコンタクト３９を形成する。
【００９７】
以上により、フィン構造のセルアレイトランジスタを有する半導体装置３が完成する。本実施形態の半導体装置３をＤＲＡＭのメモリセルアレイとして構成する場合には、さらに、既存の方法を用いて周辺トランジスタのコンタクト、全てのトランジスタや部位に電位を与えるビット線、キャパシタ、配線（Ａｌ，Ｃｕ）等を形成する。こうして図５に示すようなＤＲＡＭのメモリセルが完成する。なお、キャパシタＣは、セルコンタクト３９に直接形成しても良いし、一度、他のコンタクトプラグ（例えば、ビット線の間を通す容量コンタクトプラグ等）を形成した上に作製しても良い。
【００９８】
図４６は、半導体装置３の変形例である半導体装置４の構造を示す平面図である。
【００９９】
図４６に示すように、本実施形態の半導体装置４は、第２のゲート電極３５ａとダミーゲート電極３５ｂが交互に配列されているのではなく、２本の第２のゲート電極３５ａ，３５ａの間にダミーゲート電極３５ｂが挟まれており、セルトランジスタＴＲはダミーゲート電極３５ｂを中心として対称なレイアウトを有している。つまり、図３０に示した半導体装置２と同様のレイアウトとなっている。第２の実施形態による半導体装置３では、図３１に示すように対称なレイアウトとなる８Ｆ２セルを使用したが、変形例による半導体装置４によれば、６Ｆ２セルに変更することができ、さらなる微細化を行うことができる。さらに、第１のゲート電極３４が拡散層を囲う構造となっているため、第１の実施形態の場合よりもオン電流の増加が期待できる。
【０１００】
次に、ＤＲＡＭの記憶素子であるキャパシタＣの代わりに相変化素子を用いた半導体装置のデバイス構造について説明する。
【０１０１】
図４７は、本発明の好ましい他の実施形態による半導体装置のデバイス構造を示す略断面図である。
【０１０２】
図４７に示すように、本実施形態の特徴は、図２に示したメモリセルＭＣの記憶素子として相変化素子Ｐｃを用いる点にある。相変化素子Ｐｃは、セルコンタクト３９を介して第２の拡散層領域２２ｂに接続された下部電極（ヒータープラグ）９１と、プレート配線ＰＬに接続された上部電極９３と、下部電極９１と上部電極９３との間に設けられた記録層９２によって構成されている。
【０１０３】
記録層９２には相変化材料が用いられる。相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。本実施形態においては特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。記録層９２の膜厚は特に限定されないが、本実施形態では、例えば１０〜２００ｎｍに設定することができる。記録層９２の成膜方法としては、スパッタリング法を用いることができる。
【０１０４】
下部電極９１はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となる。このため、下部電極９１の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
【０１０５】
上部電極９３は、記録層９２のパターニング時に記録層９２を保護する役割を果たす。また、上部電極９３の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極９１と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【０１０６】
以上のような構造を有する半導体装置は、図示しないワードドライバによって複数のワード線ＷＬのいずれか１本を活性化し、この状態でビット線の少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルＭＣでは、セルトランジスタＴＲがオンするため、対応するビット線は、相変化素子Ｐｃを介してビット線ＢＬに接続された状態となる。したがって、この状態で所定のビット線ＢＬに書き込み電流を流せば、相変化素子Ｐｃに含まれる記録層９２を結晶相又はアモルファス相に変化させることができる。また、ビット線ＢＬに読み出し電流を流せば、相変化素子Ｐｃに含まれる記録層９２が結晶相であるかアモルファス相であるかによって電流値が異なることから、これに基づいてデータを読み出すことができる。
【０１０７】
図４８は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【０１０８】
図４８に示すデータ処理システム１００は、データプロセッサ１２０と、本実施形態による半導体装置（ＤＲＡＭ）１３０が、システムバス１１０を介して相互に接続された構成を有している。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図４８においては簡単のため、システムバス１１０を介してデータプロセッサ１２０とＤＲＡＭ１３０とが接続されているが、システムバス１１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【０１０９】
また、図４８には、簡単のためシステムバス１１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図４８に示すメモリシステムデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１６０がシステムバス１１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【０１１０】
ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図４８に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【０１１１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１２】
例えば、上記各実施形態では、コンタクトホール３８形成後、リン（Ｐ）を多量に含んだポリシリコン膜をすぐに埋め込むことでセルコンタクト３９を形成しているが、コンタクト抵抗低減のため、コンタクトホール３８の形成後、まずシリコン膜を５０nm程度エピタキシャル成長させ、このシリコン膜にリン（Ｐ）、ヒ素（Ａｓ）等の不純物を高濃度（例えば、１．０×１０１５ｃｍ−３程度）に注入した後、ポリシリコン膜をさらに埋め込んでもよい。
【０１１３】
また、コンタクトホール３８を埋め込む材料はポリシリコン膜に限定されず、セルコンタクト３９の低抵抗化のために、例えばタングステンシリサイド（ＷＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）等のシリサイド膜や、タングステン（Ｗ）などの高融点金属を用いてもよい。ただし、高融点金属を用いる場合は、金属の拡散を防止する窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ２）や窒化（ＴａＮ）等のバリアメタルを用いる必要がある。上記のシリサイド膜や高融点金属を使用した場合、コンタクト抵抗低減のため、コンタクトホール３８の形成後、まずシリコン膜を５０nm程度エピタキシャル成長させ、このシリコン膜にリン（Ｐ）、ヒ素（Ａｓ）等の不純物を高濃度（例えば、１．０×１０１５ｃｍ−３程度）に注入することが好ましい。
【図面の簡単な説明】
【０１１４】
【図１】図１は、本発明の好ましい第１の実施形態による半導体装置１の構造を示す略平面図である。
【図２】図２（ａ）は図１に示すＡ−Ａ'線に沿った略断面図であり、図２（ｂ）は図１に示すＢ−Ｂ'線に沿った略断面図であり、図２（ｃ）は図１に示すＣ−Ｃ'線に沿った略断面図であり、図２（ｄ）は図１に示すＤ−Ｄ'線に沿った略断面図である。
【図３】図３（ａ）は一つのＭＯＳトランジスタの構造を説明するための模式的な斜視図であり、図３（ｂ）は図３（ａ）から第２のゲート電極３５ａを削除した状態を示している。
【図４】図４は、ＤＲＡＭのメモリセルＭＣの基本構造を示す回路図である。
【図５】図５は、上記セルトランジスタＴＲを用いたＤＲＡＭのメモリセル構造を示す略断面図である。
【図６】図６は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（パッド酸化膜１１及びフィールド窒化膜１２の形成）である。
【図７】図７は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（パッド酸化膜１１及びフィールド窒化膜１２のパターニング）である。
【図８】図８は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（トレンチ１４の形成）である。
【図９】図９は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（犠牲酸化膜１５及びシリコン酸化膜１６ａの形成）である。
【図１０】図１０は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（犠牲酸化膜１５及びシリコン酸化膜１６ａの部分的な除去）である。
【図１１】図１１は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（ＳＯＧ膜１７の形成）である。
【図１２】図１２は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（ＳＯＧ膜１７の部分的な除去）である。
【図１３】図１３は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン酸化膜１８の形成）である。
【図１４】図１４は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（ＳＯＧ膜１７の除去）である。
【図１５】図１５は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（空洞２０の形成）である。
【図１６】図１６は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（埋め込み配線２１の形成）である。
【図１７】図１７は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン酸化膜１６ｂの形成）である。
【図１８】図１８は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（フィールド窒化膜１３の除去）である。
【図１９】図１９は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン窒化膜２３の形成）である。
【図２０】図２０は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン酸化膜２５の埋め込み）である。
【図２１】図２１は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（フォトレジスト２６の形成）である。
【図２２】図２２は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（スリット２８の形成）である。
【図２３】図２３は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（スリット２９の形成）である。
【図２４】図２４は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（基板表面の平坦化）である。
【図２５】図２５は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（ゲート絶縁膜３０の形成）である。
【図２６】図２６は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（第１及び第２のゲート電極３４，３５の形成）である。
【図２７】図２７は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン窒化膜３６の形成）である。
【図２８】図２８は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（第１の層間絶縁膜３７及びセルコンタクト３９の形成）である。
【図２９】図２９は、埋め込み配線（埋め込みビット線）２１の構造を示す平面図である。
【図３０】図３０は、半導体装置１の変形例である半導体装置２の構造を示す平面図である。
【図３１】図３１は、本発明の好ましい第２の実施形態による半導体装置３の構造を示す略平面図である。
【図３２】図３２は、図３１における活性領域１０ｉのレイアウトを示す略平面図である。
【図３３】図３３（ａ）は一つのＭＯＳトランジスタの構造を説明するための模式的な斜視図であり、図３３（ｂ）は図３（ａ）から第２のゲート電極３５ａを削除した状態を示している。
【図３４】図３４は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（トレンチ４４の形成）である。
【図３５】図３５は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（犠牲酸化膜４５及びシリコン酸化膜４６ｂの形成）である。
【図３６】図３６は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（フィールド窒化膜１２の除去）である。
【図３７】図３７は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（シリコン窒化膜４７の形成）である。
【図３８】図３８は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（シリコン酸化膜４９の埋め込み）である。
【図３９】図３９は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（フォトレジスト５０の形成）である。
【図４０】図４０は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（スリット５３の形成）である。
【図４１】図４１は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（スリット５４の形成）である。
【図４２】図４２は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（基板表面の平坦化）である。
【図４３】図４３は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（ゲート絶縁膜３０、第１及び第２のゲート電極３４，３５の形成）である。
【図４４】図４４は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（シリコン窒化膜３６の形成）である。
【図４５】図４５は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（半導体装置３の完成）である。
【図４６】図４６は、半導体装置３の変形例である半導体装置４の構造を示す平面図である。
【図４７】図４７は、本発明の好ましい他の実施形態による半導体装置のデバイス構造を示す略断面図である。
【図４８】図４８は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【符号の説明】
【０１１５】
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１０ 半導体基板（シリコンウェハー）
１０ｆ フィン状の活性領域
１０ｉ 島状の活性領域
１１ シリコン酸化膜（パッド酸化膜）
１２ シリコン窒化膜（フィールド窒化膜）
１３ 開口パターン
１４ トレンチ
１５ 犠牲酸化膜
１６ａ シリコン酸化膜
１６ｂ シリコン酸化膜
１６ 素子分離領域
１７ ＳＯＧ膜
１８ シリコン酸化膜
１９ 露出面
２０ 空洞
２１ 埋め込み配線（下部電極）
２２ チャネル領域
２２ａ 第１の拡散層領域
２２ｂ 第２の拡散層領域
２３ シリコン窒化膜
２４ 凹部
２５ シリコン酸化膜
２６ フォトレジスト
２７ フォトレジストの開口
２８ スリット
２９ スリット
２９ ポリシリコンプラグ
３０ ゲート絶縁膜
３１ ポリシリコン膜
３１ 開口
３２ 多層導電膜
３３ シリコン窒化膜
３４ 第１のゲート電極
３４ａ 第１のゲート電極の第１の部分
３４ｂ 第１のゲート電極の第２の部分
３４ｃ 第１のゲート電極の第３の部分
３４ｄ 第１のゲート電極の第４の部分
３５ａ 第２のゲート電極
３５ｂ ダミーゲート電極
３６ シリコン窒化膜
３７ 層間絶縁膜
３８ コンタクトホール
３９ セルコンタクト
４４ トレンチ
４６ 追加の素子分離領域
４５ シリコン酸化膜
４６ シリコン酸化膜
４７ シリコン窒化膜
４８ 凹部
４９ シリコン酸化膜
５０ フォトレジスト
５１ フォトレジストの開口
５２ スリット
５３ スリット
６０ 層間絶縁膜
６０ａ 空洞
６１ 下部電極
６２ 容量絶縁膜
６３ 上部電極
９１ 下部電極
９２ 記録層
９３ 上部電極
１００ データ処理システム
１１０ システムバス
１２０ データプロセッサ
１４０ ストレージデバイス
１５０ Ｉ／Ｏデバイス
ＢＬ ビット線
Ｃ セルキャパシタ
ＭＣ メモリセル
Ｐｃ 相変化素子
ＰＬ プレート配線
ＴＲ セルトランジスタ
ＷＤ ワードドライバ
ＷＬ ワード線
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、３次元構造を有する縦型のＭＯＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板に形成されるＭＯＳトランジスタとしては、いわゆるプレーナ型のＭＯＳトランジスタが一般に用いられている。しかしながら、プレーナ型のＭＯＳトランジスタでは、集積度を高めるべく微細化を進めるとショートチャネル効果が顕著になり、サブスレッショールド電流が増大するという問題があった。
【０００３】
サブスレッショールド電流を抑制する方法としては、基板の不純物濃度を高くする方法が有効であるが、不純物濃度を高くすると、接合リーク電流が増加してしまう。接合リーク電流の増大は、ロジック回路用のトランジスタにおいてはそれほど問題にならないが、ＤＲＡＭ（Dynamic Random Access Memory）用のセルトランジスタにおいては、リフレシュ特性の低下を招いてしまう。このため、ＤＲＡＭ用のセルトランジスタにおいては、不純物濃度を高くすることは困難であった。
【０００４】
このような問題を解決すべく、ＤＲＡＭ用のセルトランジスタとして、ＲＣＡＴ（Recess-Channel-Array Transistor）やＦｉｎＦＥＴなど３次元構造を有するＭＯＳトランジスタの研究や、製品への適用が進んでいる。しかしながら、ＲＣＡＴやＦｉｎＦＥＴなどのＭＯＳトランジスタは、プレーナ型のＭＯＳトランジスタと同様、ソース領域とドレイン領域が半導体基板上の異なる平面に形成されており、半導体基板の表面に沿ってオン電流が流れる構造であるため、集積度を十分に高めることは困難である。
【０００５】
これに対し、近年では、オン電流が垂直に流れる縦型のＭＯＳトランジスタが提案されている（特許文献１〜３参照）。縦型のＭＯＳトランジスタにおいては、ソース領域とドレイン領域が半導体基板上のほぼ同じ平面に形成されるため、より高い集積度を得ることが可能となる。
【特許文献１】特表２００２−５４１６６７号公報
【特許文献２】特開平５−１２１６９３号公報
【特許文献３】特開平７−２７３２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、縦型のＭＯＳトランジスタは、垂直なチャネル領域の側面にゲート電極を形成する必要があることから、デバイス構造や製造プロセスが極めて複雑であるなどの問題があった。これらの問題により、従来の構造ではさらなる微細化を進めることは困難であった。
【０００７】
したがって、本発明の目的は、改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供することである。
【０００８】
また、本発明の他の目的は、さらに微細化された縦型のＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供することである。
【０００９】
また、本発明のさらに他の目的は、比較的簡単なプロセスで製造可能な縦型のＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、半導体基板の主面に対してほぼ垂直に延在するチャネル領域と、チャネル領域の下部に設けられた第１の拡散層領域と、チャネル領域の上部に設けられた第２の拡散層領域と、半導体基板の主面に対してほぼ垂直に延在し、ゲート絶縁膜を介してチャネル領域の側面に設けられた第１のゲート電極と、半導体基板の主面とほぼ平行に延在し、第１のゲート電極の上部に接続された第２のゲート電極とを備え、第２のゲート電極の平面的な位置は、第１のゲート電極の平面的な位置に対してオフセットされていることを特徴とする。
【００１１】
本発明によれば、垂直方向に延在する第１のゲート電極に対して、水平方向に延在する第２のゲート電極がオフセットして配置されていることから、チャネル領域の上部に設けられた第２の拡散層領域を露出させつつ、ゲート電極を容易に形成することが可能となる。
【００１２】
また、本発明による半導体装置の製造方法は、半導体基板の主面に対してほぼ垂直に延在するチャネル領域を形成する工程と、チャネル領域の下部に第１の拡散層領域を形成する工程と、ゲート絶縁膜を介してチャネル領域の側面に半導体基板の主面に対してほぼ垂直に延在する第１のゲート電極を形成する工程と、平面的な位置が第１のゲート電極の平面的な位置に対してオフセットするよう、第１のゲート電極の上部に半導体基板の主面とほぼ平行に延在する第２のゲート電極を形成する工程と、チャネル領域の上部に第２の拡散層領域を形成する工程とを備えることを特徴とする。
【００１３】
本発明によれば、比較的簡単なプロセスで上述の縦型トランジスタを製造することができる。
【発明の効果】
【００１４】
このように、本発明によれば、垂直に延在する第１のゲート電極に対して、水平に延在する第２のゲート電極がオフセットして配置されていることから、比較的簡単なプロセスで製造することが可能となる。このため、従来の縦型のＭＯＳトランジスタを備える半導体装置に比べ、さらなる微細化が可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は本発明の好ましい第１の実施形態による半導体装置１の構造を示す略平面図である。また、図２（ａ）は図１に示すＡ−Ａ'線に沿った略断面図であり、図２（ｂ）は図１に示すＢ−Ｂ'線に沿った略断面図であり、図２（ｃ）は図１に示すＣ−Ｃ'線に沿った略断面図であり、図２（ｄ）は図１に示すＤ−Ｄ'線に沿った略断面図である。また、図３（ａ）は一つのＭＯＳトランジスタの構造を説明するための模式的な斜視図であり、図３（ｂ）は図３（ａ）から第２のゲート電極３５ａを削除した状態を示している。
【００１７】
図１及び図３（ａ），（ｂ）に示すように、本実施形態による半導体装置１は、半導体基板１０にフィン状の活性領域１０ｆが設けられている。詳細については後述するが、トランジスタのチャネル領域はフィン状の活性領域１０ｆ内に形成され、ソース／ドレイン領域はフィン状の活性領域１０ｆの上部及び下部にそれぞれ形成される。つまり、縦型のＭＯＳトランジスタが構成されており、オン電流は半導体基板１０の主面に対して垂直方向に流れる。
【００１８】
特に限定されるものではないが、本実施形態による半導体装置１は、ＤＲＡＭのセルトランジスタであることが好ましい。これは、本実施形態による半導体装置１によれば、ＭＯＳトランジスタを高密度に集積可能であるとともに、サブスレッショールド電流や接合リーク電流を低減できるからである。
【００１９】
図４は、ＤＲＡＭのメモリセルＭＣの基本構造を示す回路図である。
【００２０】
図４に示すように、ＤＲＡＭのメモリセルＭＣは、一つのセルトランジスタＴＲと１つのセルキャパシタＣが直列接続された構造を有している。セルトランジスタＴＲのソース／ドレインの一方はセルキャパシタＣに接続され、他方はビット線ＢＬに接続されている。また、セルトランジスタＴＲのゲートはワード線ＷＬに接続されている。かかる構成により、ワード線ＷＬが活性化するとセルトランジスタＴＲがオンし、セルキャパシタＣとビット線ＢＬが接続される。これにより、ビット線ＢＬを介したデータの読み出し及び書き込みが可能となる。
【００２１】
図１に示すように、ワード線ＷＬはＸ方向に形成され、ビット線ＢＬはＹ方向に形成されている。そして、セルトランジスタＴＲは、ワード線ＷＬとビット線ＢＬの交点に配置されている。セルトランジスタＴＲのゲート電極は、垂直方向に延在する第１のゲート電極３４（３４ａ，３４ｂ）と、水平方向に延在する第２のゲート電極３５ａによって構成されている。第２のゲート電極３５ａは、ワード線ＷＬを構成する。本実施形態においては、隣接する第２のゲート電極３５ａ，３５ａの間にダミーゲート電極３５ｂが設けられている。ダミーゲート電極３５ｂには逆バイアスが印加され、これによってＹ方向に隣接するセルトランジスタＴＲが電気的に分離される。
【００２２】
次に、図１〜図３を参照しながら、セルトランジスタＴＲの構造について詳細に説明する。
【００２３】
図１〜図３に示すように、セルトランジスタＴＲは、半導体基板１０のフィン状の活性領域１０ｆに設けられたチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域２２の上部に設けられた第２の拡散層領域２２ｂと、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａとを備えている。第２のゲート電極３５ａの上層には絶縁膜３６、３７が形成されている。
【００２４】
フィン状の活性領域１０ｆはＹ方向に延在しており、一つの活性領域１０ｆ内には複数のセルトランジスタＴＲが設けられている。各セルトランジスタＴＲの形成位置において、フィン状の活性領域１０ｆの両側には、半導体基板１０の主面に対してほぼ垂直に形成されたスリット２９が形成されており、第１のゲート電極３４はスリット２９内に埋め込まれている。このため、第１のゲート電極３４は、一つのセルトランジスタＴＲに対して２個割り当てられることになる。つまり、第１のゲート電極３４は、チャネル領域２２の一方の側面を覆う第１の部分３４ａと、チャネル領域２２の他方の側面を覆う第２の部分３４ｂによって構成され（図３参照）、チャネル領域２２はこれら第１及び第２の部分３４ａ，３４ｂに挟まれた構造となる。ここで、チャネル領域２２の側面とは、第２のゲート電極３５ａの延在方向とほぼ直交する面を指す。
【００２５】
また、第２のゲート電極３５ａは、第１のゲート電極３４に対して平面的にオフセットして配置されている。このため、第１のゲート電極３４によって挟まれる領域は、第２のゲート電極３５ａによって覆われる部分と、第２のゲート電極３５ａによって覆われない部分によって構成され、第２のゲート電極３５ａによって覆われない部分の上面は露出している。この露出部分には上部電極であるセルコンタクト３９が接続され、これによってセルコンタクト３９と第２の拡散層領域２２ｂが接続される。
【００２６】
第２のゲート電極３５ａのＸ方向における長さは十分に長く、複数のセルトランジスタに共通するほぼ直線状の配線である。これに対し、第１のゲート電極３４のＹ方向における長さは比較的短い。これは、第２のゲート電極３５ａがワード線ＷＬを構成するのに対し、第１のゲート電極３４は個々のセルトランジスタＴＲのゲート電極だからである。第１のゲート電極３４のＹ方向における長さは、第２のゲート電極３５ａとダミーゲート電極３５ｂとをショートさせない限りにおいてできるだけ長いほうが好ましい。
【００２７】
フィン状の活性領域１０ｆの下部には、下部電極である２本の埋め込み配線２１が設けられている。埋め込み配線２１はビット線ＢＬを構成するものであり、第２のゲート電極３５ａと交差するＹ方向に延在し、第１の拡散層領域２２ａに接続されている。本実施形態においては、製造上の理由から、一つのセルトランジスタＴＲに対して２本のビット線ＢＬが割り当てられている。
【００２８】
以上が本実施形態による半導体装置１の基本構造である。このように、垂直方向に延在する第１のゲート電極３４に対して、水平方向に延在する第２のゲート電極３５ａが平面的にオフセットして配置されていることから、第１のゲート電極３４と第２のゲート電極３５ａとの接触を確保しつつ、チャネル領域の上部を露出させることが可能となる。このため、縦型のＭＯＳトランジスタのゲート電極を容易に形成することが可能となる。
【００２９】
図５は、上記セルトランジスタＴＲを用いたＤＲＡＭのメモリセル構造を示す略断面図である。
【００３０】
図５に示すように、セルトランジスタＴＲの上方には、セルキャパシタＣが設けられている。セルキャパシタＣは、セルコンタクト３９を介して第２の拡散層領域２２ｂに接続されたシリンダ型の下部電極６１と、プレート配線ＰＬに接続された円柱型の上部電極６３と、下部電極６１と上部電極６３との間に設けられた容量絶縁膜６２によって構成されている。セルキャパシタＣは、層間絶縁膜６０を貫通する空洞６０ａ内に設けられている。
【００３１】
以上のような構造を有する半導体装置１は、図示しないワードドライバによって複数のワード線ＷＬのいずれか１本を活性化することによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線ＷＬが活性化しているメモリセルＭＣでは、セルトランジスタＴＲがオンするため、対応するビット線ＢＬは、セルトランジスタＴＲを介してセルキャパシタＣに接続された状態となる。したがって、セルキャパシタＣとビット線ＢＬを接続した後、ビット線ＢＬに現れた電位差を図示しないセンスアンプによって増幅すれば、セルキャパシタＣに保持された情報を読み出すことができる。また、セルキャパシタＣとビット線ＢＬを接続した状態で、センスアンプによってビット線ＢＬを駆動すれば、セルキャパシタＣに情報を書き込むことが可能となる。
【００３２】
以下、本実施形態による半導体装置１の製造方法について説明する。
【００３３】
図６〜図２８は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図であり、それぞれ（ａ）は図１に示すＡ−Ａ'線に沿った略断面図、（ｂ）は図１に示すＢ−Ｂ'線に沿った略断面図、（ｃ）は図１に示すＣ−Ｃ'線に沿った略断面図、（ｄ）は図１に示すＤ−Ｄ'線に沿った略断面図、（ｅ）は略平面図である。
【００３４】
本実施形態による半導体装置１の製造では、まず、図６に示すように、半導体基板（シリコンウェハー）１０上にシリコン酸化膜（パッド酸化膜）１１及びシリコン窒化膜（フィールド窒化膜）１２を順次成膜する。このフィールド窒化膜１２は、拡散層領域を覆うマスクとなり、素子分離領域（ＳＴＩ：Shallow Trench Isolation）に埋め込まれるシリコン酸化膜を研磨する際のＣＭＰストッパーとしても利用される。
【００３５】
次に、図７に示すように、フォトリソグラフィ技術とドライエッチング技術を用いてパターニングを行い、フィールド窒化膜１２とパッド酸化膜１１の一部をドライエッチング（異方性エッチング）により除去する。このとき、Ｙ方向に延びる帯状の開口パターン１３が形成される。
【００３６】
次に、図８に示すように、フィールド窒化膜１２をマスクとして半導体基板１０をドライエッチングすることにより、深さ４００ｎｍ程度の素子分離領域用のトレンチ１４を形成する。ここで、トレンチ１４はＹ方向に沿って直線状に形成され、隣接する２本のトレンチ１４、１４に挟まれた領域がフィン状の活性領域１０ｆとなる。
【００３７】
次に、図９に示すように、トレンチ１４の内壁に厚さ５ｎｍ程度のシリコン酸化膜（犠牲酸化膜）１５を熱酸化により形成する。その後、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法により、トレンチ１４の内部を含む基板全面に厚さ１５０ｎｍ程度のシリコン酸化膜１６ａを形成する。このとき、ＨＤＰ−ＣＶＤ法の特性上、シリコン酸化膜１６ａは水平面に堆積しやすく、垂直面に堆積しにくいことから、図示のように、トレンチ１４の底部とフィールド窒化膜１２の上面には厚く形成され、トレンチ１４の側面には薄く形成される。
【００３８】
その後、フィールド窒化膜１２をストッパーとして、フィールド窒化膜１２上のシリコン酸化膜１６ａをＣＭＰ（Chemical Mechanical Polishing）により除去する。さらに、フッ酸を含んだ溶液を用いた短時間のウェットエッチングを行い、フィールド窒化膜１２の開口側面及びトレンチ１４の側面に露出した犠牲酸化膜１５を除去する。このとき、トレンチ１４の底面のシリコン酸化膜１６ａもエッチングされて薄くなるものの、図１０に示すように、トレンチ１４の底部には厚さ１００ｎｍ程度のシリコン酸化膜１６ａが残された状態となる。
【００３９】
続いて、図１１に示すように、基板全面に厚さ４００ｎｍ程度のＳＯＧ（Spin on Grass）膜１７を形成する。次いで、ＳＯＧ膜１７の改質を目的として、例えば４００℃で１０分程度の熱処理（ベーク処理）を行い、ＳＯＧ膜１７を変質させる。ここで、ＳＯＧ膜１７は後のウェットエッチング工程にて除去されるものであるため、このときの熱処理は、その後のエッチングにおいて、ＨＤＰ−ＣＶＤ法で成膜されたシリコン酸化膜やＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜のエッチングレートよりもＳＯＧ膜１７のエッチレートのほうが速くなるような条件で行われることが好ましい。その後、ＳＯＧ膜１７をウェットエッチングにより部分的に除去する。こうして、図１２に示すように、トレンチ１４の底部に形成されたシリコン酸化膜１６ａ上に厚さ１００ｎｍ程度のＳＯＧ膜１７を残存させる。
【００４０】
さらに、基板全面に厚さ１５ｎｍ程度のシリコン酸化膜（ＴＥＯＳ−ＮＳＧ膜）１８を形成する。その後、異方性のドライエッチング技術を用いて、フィールド窒化膜１２及びＳＯＧ膜１７上のシリコン酸化膜１８を除去する。こうして、図１３に示すように、トレンチ１４の内壁の露出面にのみシリコン酸化膜１８を形成する。
【００４１】
その後、図１４に示すように、ウェットエッチングを行ってＳＯＧ膜１７を除去する。上述したように、ＳＯＧ膜１７のエッチングレートは他のシリコン酸化膜よりも速いので、ＳＯＧ膜１７を選択的に除去できる。こうしてＳＯＧ膜１７が除去されたトレンチ１４の側壁領域は、半導体基板１０の露出面１９となる。
【００４２】
次に、図１５に示すように、拡散層の両側に空洞２０を形成する。空洞２０の形成では、フィールド窒化膜１２、シリコン酸化膜１６ａ及びシリコン酸化膜１８をマスクとして、塩素系ガスを用いたドライエッチングを行う。これにより、半導体基板１０の露出面１９は等方性エッチングされ、フィン状の活性領域１０ｆとなる半導体基板１０の両側が丸く削られる。こうして形成された深さ（直径）５０ｎｍ程度の空洞２０は埋め込み配線領域となる。このとき、トレンチ１４の側壁の両側から半導体基板１０をエッチングするので、隣り合う空洞２０，２０同士が貫通してパターンが剥がれないよう注意する必要がある。
【００４３】
次に、図１６に示すように、空洞２０内に埋め込み配線２１を形成する。埋め込み配線２１の形成では、フッ酸を含んだ溶液を用いて、空洞２０内の自然酸化膜を除去する前処理を行った後、リン（Ｐ）又はヒ素（Ａｓ）を多量に含んだポリシリコン膜をトレンチ１４の内部を含む基板全面に２００ｎｍ程度成膜する（図示しない）。このときのポリシリコン膜の不純物濃度は、１．０×１０２０〜４．５×１０２０ｃｍ−３とすることが好ましい。そして、空洞２０内にのみポリシリコン膜を残し、かつ、フィールド窒化膜１２上やシリコン酸化膜１８の側面にポリシリコン膜が残らないように、フィールド窒化膜１２とシリコン酸化膜１８に対して選択比を持たせたポリシリコン膜の等方性エッチングを行う。
【００４４】
空洞２０内に埋め込まれたポリシリコン膜は、ＤＲＡＭでいうビット線の導電性膜と同じ役割となる。また、この後に加えられる熱処理により前記ポリシリコン膜からリン（Ｐ）又はヒ素（Ａｓ）の不純物拡散が行われ、さらに、この後の不純物注入工程により、縦型トランジスタの下側のソース／ドレイン領域（第１の拡散層領域２２ａ）が形成される。
【００４５】
埋め込み配線２１の材料はポリシリコン膜に限定されず、埋め込み配線２１の低抵抗化のために、例えばタングステンシリサイド（ＷＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）等のシリサイド膜や、タングステン（Ｗ）などの高融点金属を用いてもよい。ただし、高融点金属を用いる場合は、金属の拡散を防止する窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ２）や窒化（ＴａＮ）等のバリアメタルを用いる必要がある。また、上記のシリサイド膜や高融点金属を使用した場合、縦型トランジスタの下側のドレイン・ソースを形成するため、リン（Ｐ）、ヒ素（Ａｓ）等の不純物を注入する必要がある。
【００４６】
その後、ＨＤＰ−ＣＶＤ法により、厚さ５００ｎｍ程度のシリコン酸化膜１６ｂを形成し、トレンチ１４内にシリコン酸化膜１６ｂを埋め込む。さらに、フィールド窒化膜１２をストッパーとして、フィールド窒化膜１２上のシリコン酸化膜１６ｂをＣＭＰにより除去し、平坦化する。こうして、図１７に示すように、シリコン酸化膜１６ａ、１６ｂからなる素子分離領域１６及び埋め込み配線２１が完成する。
【００４７】
ところで、上記プロセスのみではＤＲＡＭにおける周辺回路領域の活性領域を作成することが出来ない。そこで、周辺回路領域の活性領域を形成する場合は、上記の状態で、フォトリソグラフィ技術とドライエッチング技術を用いて、２５０ｎｍ程度の素子分離領域用のトレンチを形成し、トレンチの内壁に１０ｎｍ程度のシリコン酸化膜を熱酸化により形成した後、ＨＤＰ−ＣＶＤ法等によりシリコン酸化膜を埋め込み、ＣＭＰにより平坦化を行うことで、周辺回路領域のトランジスタを形成するための活性領域を作成すればよい。
【００４８】
その後、図１８に示すように、素子分離領域１６を構成するシリコン酸化膜１６ｂの上面と半導体基板１０の上面との高さの差が５０ｎｍ程度となるように、シリコン酸化膜１６ｂのウェットエッチングを行った後、約１６０℃の熱リン酸を用いたウェットエッチングを行い、ＣＭＰストッパーとして使用したフィールド窒化膜１２を除去する。このとき、パッド酸化膜１１は除去されない。
【００４９】
次に、図１９に示すように、基板全面にシリコン窒化膜２３を形成する。このシリコン窒化膜２３は、後述するスリットを形成する際のマスクとなるものである。シリコン窒化膜２３の厚さとしては、活性領域１０ｆの幅の半分以下に設定する必要があり、例えば約２５ｎｍに設定される。こうしてシリコン窒化膜２３の適切な厚さとすることにより、素子分離領域１６、１６間にはシリコン窒化膜２３による凹部２４が形成される。
【００５０】
続いて、図２０に示すように、基板全面に厚さ１００ｎｍ程度のシリコン酸化膜２５を形成した後、シリコン窒化膜２３をストッパーとしてＣＭＰを行う。これにより、シリコン窒化膜２３の凹部２４内にシリコン酸化膜２５が埋め込まれた状態となる。
【００５１】
次に、図２１に示すように、フォトリソグラフィ技術を利用して、ゲート電極を形成すべき領域及びチャネルとして使用する領域に開口２７を持つようにパターンニングされたフォトレジスト２６を形成する。
【００５２】
そして、図２２に示すように、フォトレジスト２６をマスクとしてシリコン窒化膜２３をドライエッチングにより除去する。これにより、素子分離領域１６上に形成されたシリコン窒化膜２３の一部が除去され、シリコン酸化膜２５と共にシリコン酸化膜１６ｂが露出した状態となる。また、半導体基板１０上に形成されたシリコン窒化膜２３のうち、段差部分に形成されたシリコン窒化膜２３の一部も除去され、シリコン窒化膜２３の膜厚に応じたスリット２８が形成される。スリット２８の底部においては、パッド酸化膜１１が露出した状態になる。シリコン窒化膜２３をエッチングした後に残ったフォトレジスト２６は、ドライエッチングにより除去する。
【００５３】
次に、図２３に示すように、シリコン酸化膜１６ｂ及びシリコン酸化膜２５をマスクとして、半導体基板１０を異方性ドライエッチングし、半導体基板１０上の活性領域１０ｆ内に深さ約１２５ｎｍ程度のスリット２９を形成する。なお、エッチングを行う前に、半導体基板１０を露出させるために、シリコン酸化膜のエッチングを行い、表面に露出しているパッド酸化膜１１を除去しておく必要がある。
【００５４】
次に、フッ酸を含んだ溶液を用いたウェットエッチングを行ってシリコン酸化膜１６ｂ及びシリコン酸化膜２５を除去し、その後、スリット２９内に厚さ５ｎｍ程度のシリコン酸化膜（犠牲酸化膜）を熱酸化により形成する（図示しない）。そして、約１６０℃の熱リン酸を用いたウェットエッチングによりシリコン窒化膜２３を除去する。さらに、パッド酸化膜１１が残存している状態で半導体基板１０を熱酸化して、パッド酸化膜１１を厚膜化し、不純物注入時のスルー酸化膜を形成する。その後、メモリセル領域の及び周辺回路領域のトランジスタのためのウェル形成及びチャネル形成のための不純物注入を行い、活性化のための熱処理を行う。不純物の注入後、前記スルー酸化膜（パッド酸化膜１１）及びスリット２９内に形成されたシリコン酸化膜（犠牲酸化膜）を、再度、フッ酸を含んだ溶液を用いて除去する。以上により、半導体基板１０の主面は図２４に示すようにほぼ平坦な状態となる。
【００５５】
次に、図２５に示すように、厚さ６〜７ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜３０を熱酸化により形成する。
【００５６】
次に、図２６に示すように、第１及び第２のゲート電極３４，３５ａ、ダミーゲート電極３５ｂを形成する。ゲート電極３４，３５ａ，３５ｂの形成では、まず基板全面に厚さ８０ｎｍ程度のポリシリコン膜３１をＣＶＤ法により成膜する。ポリシリコン膜３１は、リン（Ｐ）を多量に含んだものでもよく、ボロン（Ｂ）を多量に含んだものでもよい。ボロン（Ｂ）を多量に含んだポリシリコン膜を用いる場合は、ゲート絶縁膜３０を窒化して、窒素を添加する必要がある。より具体的には、ポリシリコン膜３１は、不純物としてリン（Ｐ）を２．２×１０２０ｃｍ?３程度含んだものを使用することができる。このとき、ポリシリコン膜３１は、拡散層を掘り込んで形成されたスリット２９内にも埋め込まれ、この部分が第１のゲート電極３４となる。
【００５７】
ポリシリコン膜３１の形成後、メモリセルトランジスタのチャネル領域のためのボロン注入を行う。注入条件は、５０ｋｅＶ／４．０×１０１２ｃｍ−２程度とする。
【００５８】
その後、タングステンシリサイド（ＷＳｉ）膜、窒化タングステン（ＷＮ）膜及びタングステン（Ｗ）膜を積層した多層導電膜３２を順次成膜する。特に限定されるものではないが、ＷＳｉ膜は５ｎｍ、ＷＮ膜は１０ｎｍ程度、Ｗ膜は５５ｎｍ程度とすることができる。続いて、ハードマスクとなるシリコン窒化膜３３とシリコン酸化膜（図示しない）を順次成膜する。特に限定されるものではないが、シリコン窒化膜３３は１４０ｎｍ程度、シリコン酸化膜は８０ｎｍ程度とすることができる。
【００５９】
その後、フォトリソグラフィ技術とドライエッチング技術を用いてゲート電極３４のパターニングを行う。ＷＮ膜及びＷ膜のエッチング時に厚さ８０ｎｍ程度のシリコン酸化膜は完全になくなってしまい、シリコン窒化膜３３の部分も４０ｎｍ程度なくなってしまう。また、図示のように、ポリシリコン膜３１をエッチングする際、オーバーエッチングステップにて、スリット２９内に埋め込まれているポリシリコン膜３１を約３０ｎｍ程度エッチングして深く掘り込む。詳細は後述するが、この掘り込まれた部分にシリコン窒化膜からなるサイドウォールの一部を埋め込むことにより、上部コンタクト形成時のショート不良を防止することが可能となる。以上により、第１及び第２のゲート電極３４，３５ａ及びダミーゲート電極３５ｂが完成する。
【００６０】
第１及び第２のゲート電極３４，３５ａ及びダミーゲート電極３５ｂの形成後、熱酸化を行い、ポリシリコン膜３１の露出面と半導体基板１０を数ｎｍ程度酸化させる（図示しない）。その後、イオン注入により、図示しない周辺トランジスタのＬＤＤ（Lightly Doped Drain）領域を形成した後、図２７に示すように、厚さ５ｎｍ程度のシリコン酸化膜（図示しない）と厚さ２０ｎｍ程度のシリコン窒化膜３６を順次成膜する。このとき、スリット２９の幅が３０ｎｍ程度であり、シリコン窒化膜３６の成膜量の２倍よりも狭いため、スリット２９内にシリコン窒化膜３６が埋め込まれ、成膜終了時には、スリット２９内においてポリシリコン膜３１がオーバーエッチングされた部分もシリコン窒化膜３６で完全に覆われる。
【００６１】
さらに、図示はしないが、基板全面に厚さ５５ｎｍ程度のＴＥＯＳ−ＮＳＧ膜をＣＶＤ法により成膜する。その後、フォトリソグラフィ技術とドライエッチング技術を用いて、周辺トランジスタ領域のみレジストを開口させた後、異方性エッチングを用いてＴＥＯＳ−ＮＳＧ膜のエッチバックを行い、周辺トランジスタのためのサイドウォールを形成する。この後、さらに、フォトリソグラフィ技術を利用して、セル内のみレジストを開口した状態で、セル内に残ったＴＥＯＳ−ＮＳＧ膜をウェット処理にて除去する。前記のセル内のみ開口したレジスト除去後、セルコンタクト孔形成時のＳＡＣ（Self Align Contact）マージン向上及び周辺回路領域のトランジスタのＴＥＯＳ−ＮＳＧ膜上に成膜されるように、基板全面にシリコン窒化膜を１３ｎｍ程度形成する。
【００６２】
その後、図２８に示すように、第１の層間絶縁膜３７を形成する。詳細には、厚さ６００ｎｍ〜７００ｎｍ程度のＢＰＳＧ（Boronic Phosphoric Silicate Glass）膜を成膜した後、８００℃程度のリフローとＣＭＰにより、ゲート電極間にＢＰＳＧ膜を埋め込むと共に、ＢＰＳＧ膜の表面を平坦化する。次いで、このＢＰＳＧ膜上に厚さ２００ｎｍ程度のＴＥＯＳ−ＮＳＧ膜を成膜し、ＢＰＳＧ酸化膜とＴＥＯＳ−ＮＳＧ膜からなる第１の層間絶縁膜３７を形成する。
【００６３】
さらに、図２８に示すように、フォトリソグラフィ技術とドライエッチング技術を用いて、第１の層間絶縁膜３７を貫通するコンタクトホール３８を形成する。このコンタクトホール３８の形成では、半導体基板１０に達するまでエッチングを行い、コンタクト抵抗の低減のため、半導体基板１０の表面を１０ｎｍ程度さらに削り込む。このエッチングは、シリコン酸化膜とシリコン窒化膜のエッチング速度の差を利用した、ＳＡＣ（Self Align Contact）を用いる。スリット２９の上部にはシリコン窒化膜３６が埋め込まれているため、コンタクトホール３８を形成してもゲート電極とショートすることはない。
【００６４】
コンタクトホール３８の形成後、縦型トランジスタの上側のソース／ドレイン領域（第２の拡散層領域２２ｂ）を形成するために、リン（Ｐ）又はヒ素（Ａｓ）を基板表面に注入する。例えば、不純物の注入量はリン（Ｐ）で１５ｋｅＶ／５．０×１０１２ｃｍ−３程度とする。ただし、不純物の注入は行わなくてもかまわない。
【００６５】
その後、リン（Ｐ）をドープしたポリシリコン膜をコンタクトホール３８に充填すると共に、第１の層間絶縁膜３７上に堆積する。そして、ドライエッチング技術を用いたエッチバックとＣＭＰにより、第１の層間絶縁膜３７上のポリシリコン膜のみ除去することにより、図２８に示すように、セルコンタクト３９を形成する。特に限定されるものではないが、ポリシリコン膜の不純物濃度は、１．０×１０２０〜４．５×１０２０ｃｍ−３とすることができる。さらに、セルコンタクト３９形成後、２００ｎｍ程度のプラズマ酸化膜を成膜し（図示しない）、セルコンタクト３９内の不純物を活性化させるための熱処理を行う。
【００６６】
その後、埋め込みビット線の情報を取り出すためのコンタクトを形成する。図２９に示すように、埋め込み配線２１は十分に長い配線であるが、一対の埋め込み配線２１，２１の終端部分は短絡されているので、Ｅ−Ｅ'線に沿って短絡部分２１Ｔを切断し、別々の配線として構成する必要がある。
【００６７】
以上により、フィン構造のセルアレイトランジスタを有する半導体装置１が完成する。本実施形態の半導体装置１をＤＲＡＭのメモリセルアレイとして構成する場合には、さらに、既存の方法を用いて周辺トランジスタのコンタクト、全てのトランジスタや部位に電位を与えるビット線、キャパシタＣ、配線（Ａｌ，Ｃｕ）等を形成する。こうして、図５に示すようなＤＲＡＭのメモリセルが完成する。なお、キャパシタＣは、セルコンタクト３９に直接形成してもよく、一度、他のコンタクトプラグ（例えば、ビット線の間を通す容量コンタクトプラグ等）を形成し、その上に形成してもよい。
【００６８】
図３０は、半導体装置１の変形例である半導体装置２の構造を示す平面図である。
【００６９】
図３０に示すように、本実施形態の半導体装置２は、第２のゲート電極３５ａとダミーゲート電極３５ｂが交互に配列されているのではなく、２本の第２のゲート電極３５ａ，３５ａの間にダミーゲート電極３５ｂが挟まれており、セルトランジスタＴＲはダミーゲート電極３５ｂを中心として対称なレイアウトを有している。２本の第２のゲート電極３５ａ，３５ａの間にダミー電極３５ｂが介在しない領域（図３０の中央部）は、チャネルのための注入やソースドレイン用の注入を行わず、さらにコンタクトホールを置かないため素子分離できる。素子分離を確実にするため、ゲート電極形成後、この領域にインジウム（Ｉｎ）、アンチモン（Ｓｂ）等の不純物を注入してもよい。第１の実施形態による半導体装置１では、図１に示すように対称なレイアウトとなる８Ｆ２セルを使用したが、変形例による半導体装置２によれば、６Ｆ２セルに変更することができ、さらなる微細化を行うことができる。
【００７０】
次に、本発明の第２の実施形態について詳細に説明する。
【００７１】
上記第１の実施形態では、埋め込み配線と縦型トランジスタを組み合わせた回路において、チャネル領域の両側二面に第１のゲート電極３４が配置された構造を提案した。しかし、さらなる微細化が進むと、チャネル面積の減少によるトランジスタのオン電流の低下が予想される。そこで、第２の実施形態では、オン電流対策として、チャネル領域の周囲全体を第１のゲート電極３４で囲んだ縦型トランジスタ構造を提案する。
【００７２】
図３１は、本発明の好ましい第２の実施形態による半導体装置３の構造を示す略平面図である。また、図３２は、図３１における活性領域１０ｉのレイアウトを示す略平面図である。さらに、図３３（ａ）は一つのＭＯＳトランジスタの構造を説明するための模式的な斜視図であり、図３３（ｂ）は図３３（ａ）から第２のゲート電極３５ａを削除した状態を示している。
【００７３】
図３１、図３２及び図３３（ａ），（ｂ）に示すように、本実施形態による半導体装置３は、半導体基板１０に活性領域が設けられているが、Ｙ方向に延在するフィン状の活性領域１０ｆではなく、主面に対して垂直方向に突出する島状の活性領域１０ｉを有している。つまり、第１の実施形態による半導体装置１と異なり、活性領域はセルトランジスタＴＲごとに個別に設けられている。そして、各セルトランジスタＴＲの形成位置において、島状の活性領域１０ｉの周囲には、半導体基板１０の主面に対してほぼ垂直に形成されたスリット２９が形成されており、第１のゲート電極３４はスリット２９内に埋め込まれている。このため、第１のゲート電極３４は、一つのセルトランジスタＴＲに対して４個（４面）割り当てられることになる。
【００７４】
つまり、第１のゲート電極３４は、チャネル領域２２の第１の側面を覆う第１の部分３４ａと、チャネル領域２２の第２の側面を覆う第２の部分３４ｂと、第１及び第２の側面と直交する第３及び第４の側面を覆う第３及び第４の部分３４ｃ，３４ｄによって構成され（図３３（ａ），（ｂ）参照）、チャネル領域２２はこれら第１乃至第４の部分３４ａ〜３４ｄに囲まれた構造となる。ここで、チャネル領域２２の第１及び第２の側面とは、第２のゲート電極３５ａの延在方向とほぼ直交する面を指し、第３及び第３の側面とは第２のゲート電極３５ａの延在方向とほぼ平行な面を指す。
【００７５】
また、第２のゲート電極３５ａは、第１のゲート電極３４に対して平面的にオフセットして配置されている。このため、第１のゲート電極３４によって囲まれた領域は、第２のゲート電極３５ａによって覆われる部分と、第２のゲート電極３５ａによって覆われない部分によって構成され、第２のゲート電極３５ａによって覆われない部分の上面は露出している。この露出部分には上部電極であるセルコンタクトが接続され、これによってセルコンタクトと第２の拡散層領域２２ｂが接続される。
【００７６】
以上が本実施形態による半導体装置３の特徴部分である。その他の構成については第１の実施形態と同様であることから、同一の構成要素に同一の符号を付して詳細な説明を省略する。このように、本実施形態の半導体装置３においても、垂直方向に延在する第１のゲート電極３４に対して、水平方向に延在する第２のゲート電極３５ａが平面的にオフセットして配置されていることから、第１のゲート電極３４と第２のゲート電極３５ａとの接触を確保しつつ、チャネル領域の上部を露出させることが可能となる。このため、縦型のＭＯＳトランジスタのゲート電極を容易に形成することが可能となる。
【００７７】
さらに、本実施形態の半導体装置３は、第１のゲート電極３４がチャネル領域２２の周囲全面に形成されており、第１及び第２の部分３４ａ、３４ｂのみならず第３及び第４の部分３４ｃ、３４ｄを有することから、より広いチャネル面積を確保することができ、トランジスタのオン電流を増加させることができる。
【００７８】
以下、本実施形態による半導体装置３の製造方法について説明する。
【００７９】
図３４〜図４３は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図であり、それぞれ（ａ）は図３１に示すＡ−Ａ'線に沿った略断面図、（ｂ）は図３１に示すＢ−Ｂ'線に沿った略断面図、（ｃ）は図３１に示すＣ−Ｃ'線に沿った略断面図、（ｄ）は図３１に示すＤ−Ｄ'線に沿った略断面図、（ｅ）は略平面図である。
【００８０】
本実施形態による半導体装置３の製造では、まず、図１〜図１７に示した第１の実施形態と同様の工程を経て、埋め込み配線２１及び素子分離領域１６を形成する。
【００８１】
次に、図３４及び図３５に示すように、既存の素子分離領域１６と直交する追加の素子分離領域４６を形成する。
【００８２】
追加の素子分離領域４６の形成では、まずフォトリソグラフィ技術とドライエッチング技術を用いて、素子分離領域４６を形成すべき領域のフィールド窒化膜１２とパッド酸化膜１１の一部をドライエッチング（異方性エッチング）により除去する。その後、全てのレジストをドライエッチングにより除去する。
【００８３】
次に、図３４のように、素子分離領域１６を構成するシリコン酸化膜１６ｂとフィールド窒化膜１２をマスクとして、半導体基板１０をドライエッチングすることにより、深さ１５０ｎｍ程度のトレンチ４４を形成する。このとき、埋め込み配線２１の抵抗上昇を防ぐため、トレンチ４４が埋め込み配線２１に達しないようにエッチング量を制御する必要がある。
【００８４】
次に、トレンチ４４の内壁に厚さ５ｎｍ程度のシリコン酸化膜４５を熱酸化により形成する。その後、ＨＤＰ−ＣＶＤ法により、トレンチ４４の内部を含む基板全面に５００ｎｍ程度のシリコン酸化膜４６ｂを形成する。
【００８５】
その後、フィールド窒化膜１２をストッパーとして、フィールド窒化膜１２上のシリコン酸化膜１６ｂをＣＭＰにより除去し、平坦化する。こうして、図３５に示すように、追加の素子分離領域４６が完成する。
【００８６】
ところで、第１の実施形態と同様に本実施形態においても、上記プロセスのみではＤＲＡＭにおける周辺回路領域の活性領域を作成することが出来ない。そこで、周辺回路領域の拡散層を形成する場合は、上記の状態で、フォトリソグラフィ技術とドライエッチング技術を用いて、２５０ｎｍ程度の素子分離領域用のトレンチを形成し、１０ｎｍ程度のシリコン酸化膜を熱酸化により形成後、ＨＤＰ−ＣＶＤ法等によりシリコン酸化膜を埋め込み、ＣＭＰにより平坦化を行うことで、周辺回路領域のトランジスタを形成するための活性領域を作成すればよい。
【００８７】
その後、図３６に示すように、素子分離領域１６，４６を構成するシリコン酸化膜１６ｂ，４６ｂの上面と半導体基板１０の上面との高さの差が５０ｎｍ程度となるように、シリコン酸化膜１６ｂ，４６ｂのウェットエッチングを行った後、約１６０℃の熱リン酸を用いたウェットエッチングを行い、ＣＭＰストッパーとして使用したフィールド窒化膜１２を除去する。このとき、パッド酸化膜１１は除去されない。
【００８８】
次に、図３７に示すように、基板全面にシリコン窒化膜４７を形成する。このシリコン窒化膜４７は、スリット５３を形成する際のマスクとなるものである。シリコン窒化膜４７の厚さとしては、活性領域１０ｉの幅の半分以下に設定する必要があり、例えば約２５ｎｍに設定される。こうしてシリコン窒化膜４７の適切な厚さとすることにより、素子分離領域１６，４６に囲まれた領域にはシリコン窒化膜４７による凹部４８が形成される。
【００８９】
続いて、図３８に示すように、基板全面に厚さ約１００ｎｍ程度のシリコン酸化膜４９を形成した後、シリコン窒化膜４７をストッパーとしてＣＭＰを行う。これにより、シリコン窒化膜４７の凹部４８内にシリコン酸化膜４９が埋め込まれた状態となる。
【００９０】
次に、図３９に示すように、フォトリソグラフィ技術を利用して、ゲート電極を形成すべき領域及びチャネルとして使用する拡散層上に開口５１を持つようにパターニングされたフォトレジスト５０を形成する。
【００９１】
そして、図４０に示すように、フォトレジスト５０をマスクとしてシリコン窒化膜４７をドライエッチングにより除去する。これにより、素子分離領域１６上に形成されたシリコン窒化膜４７の一部が除去され、シリコン酸化膜４９と共にシリコン酸化膜１６ｂが露出した状態となる。なお、追加の素子分離領域４６上に形成されたシリコン窒化膜４７は、フォトレジスト５０に覆われているので除去されない。また、半導体基板１０上に形成されたシリコン窒化膜４７のうち、段差部分に形成されたシリコン窒化膜４７の一部も除去され、シリコン窒化膜４７の膜厚に応じたスリット５２が形成される。スリット５２の底部においては、パッド酸化膜１１が露出した状態になる。シリコン窒化膜４７をエッチングした後に残ったフォトレジストは、ドライエッチングにより除去する。
【００９２】
次に、図４１に示すように、シリコン酸化膜１６ｂ及びシリコン酸化膜４９をマスクとして、半導体基板１０を異方性ドライエッチングし、半導体基板１０上の活性領域１０ｉ内に深さ約１２５ｎｍ程度のスリット５３を形成する。なお、エッチングを行う前に、半導体基板１０を露出させるために、シリコン酸化膜のエッチングを行い、表面に露出しているパッド酸化膜１１を除去しておく必要がある。
【００９３】
次に、フッ酸を含んだ溶液を用いたウェットエッチングを行ってシリコン酸化膜１６ｂ及びシリコン酸化膜４９を除去し、その後、スリット５３内に厚さ５ｎｍ程度のシリコン酸化膜（犠牲酸化膜）を熱酸化により形成する（図示しない）。そして、約１６０℃の熱リン酸を用いたウェットエッチングによりシリコン窒化膜４７を除去する。さらに、パッド酸化膜１１が残存している状態で半導体基板１０を熱酸化して、パッド酸化膜１１を厚膜化し、不純物注入時のスルー酸化膜を形成する。その後、メモリセル領域の及び周辺回路領域のトランジスタのためのウェル形成及びチャネル形成のための不純物注入を行い、活性化のための熱処理を行う。不純物の注入後、前記スルー酸化膜（パッド酸化膜１１）及びスリット５３内に形成されたシリコン酸化膜（犠牲酸化膜）を、再度、フッ酸を含んだ溶液を用いて除去する。以上により、半導体基板１０の主面は図４２に示すようにほぼ平坦な状態となる。
【００９４】
その後の工程は第１の実施形態と同様であるため、簡単に説明する。まず、図４３に示すように、ゲート絶縁膜３０、第１及び第２のゲート電極３４，３５ａ及びダミーゲート電極３５ｂを形成する。また、メモリセルトランジスタのチャネル領域のためのボロン注入を行う。ゲート電極を構成するポリシリコン膜３１をエッチングする際、オーバーエッチステップにて、セルの溝ゲート部分に埋め込まれているポリシリコンを約３０ｎｍ程度エッチングして深く掘り込む点は第１の実施形態と同様である。
【００９５】
次いで、図４４に示すように、シリコン酸化膜（図示しない）とシリコン窒化膜３６を順次成膜する。さらに、セルコンタクト孔形成時のＳＡＣ（Self Align Contact）マージン向上及び周辺回路領域のトランジスタのＴＥＯＳ−ＮＳＧ膜上に成膜されるように、ウェハー全面にシリコン窒化膜（図示しない）を１３ｎｍ程度形成する。
【００９６】
その後、図４５に示すように、第１の層間絶縁膜３７を形成する。さらに、第１の層間絶縁膜３７を貫通するコンタクトホール３８をＳＡＣにより形成し、ポリシリコン膜をコンタクトホール３８に充填することにより、セルコンタクト３９を形成する。
【００９７】
以上により、フィン構造のセルアレイトランジスタを有する半導体装置３が完成する。本実施形態の半導体装置３をＤＲＡＭのメモリセルアレイとして構成する場合には、さらに、既存の方法を用いて周辺トランジスタのコンタクト、全てのトランジスタや部位に電位を与えるビット線、キャパシタ、配線（Ａｌ，Ｃｕ）等を形成する。こうして図５に示すようなＤＲＡＭのメモリセルが完成する。なお、キャパシタＣは、セルコンタクト３９に直接形成しても良いし、一度、他のコンタクトプラグ（例えば、ビット線の間を通す容量コンタクトプラグ等）を形成した上に作製しても良い。
【００９８】
図４６は、半導体装置３の変形例である半導体装置４の構造を示す平面図である。
【００９９】
図４６に示すように、本実施形態の半導体装置４は、第２のゲート電極３５ａとダミーゲート電極３５ｂが交互に配列されているのではなく、２本の第２のゲート電極３５ａ，３５ａの間にダミーゲート電極３５ｂが挟まれており、セルトランジスタＴＲはダミーゲート電極３５ｂを中心として対称なレイアウトを有している。つまり、図３０に示した半導体装置２と同様のレイアウトとなっている。第２の実施形態による半導体装置３では、図３１に示すように対称なレイアウトとなる８Ｆ２セルを使用したが、変形例による半導体装置４によれば、６Ｆ２セルに変更することができ、さらなる微細化を行うことができる。さらに、第１のゲート電極３４が拡散層を囲う構造となっているため、第１の実施形態の場合よりもオン電流の増加が期待できる。
【０１００】
次に、ＤＲＡＭの記憶素子であるキャパシタＣの代わりに相変化素子を用いた半導体装置のデバイス構造について説明する。
【０１０１】
図４７は、本発明の好ましい他の実施形態による半導体装置のデバイス構造を示す略断面図である。
【０１０２】
図４７に示すように、本実施形態の特徴は、図２に示したメモリセルＭＣの記憶素子として相変化素子Ｐｃを用いる点にある。相変化素子Ｐｃは、セルコンタクト３９を介して第２の拡散層領域２２ｂに接続された下部電極（ヒータープラグ）９１と、プレート配線ＰＬに接続された上部電極９３と、下部電極９１と上部電極９３との間に設けられた記録層９２によって構成されている。
【０１０３】
記録層９２には相変化材料が用いられる。相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。本実施形態においては特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。記録層９２の膜厚は特に限定されないが、本実施形態では、例えば１０〜２００ｎｍに設定することができる。記録層９２の成膜方法としては、スパッタリング法を用いることができる。
【０１０４】
下部電極９１はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となる。このため、下部電極９１の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
【０１０５】
上部電極９３は、記録層９２のパターニング時に記録層９２を保護する役割を果たす。また、上部電極９３の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極９１と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【０１０６】
以上のような構造を有する半導体装置は、図示しないワードドライバによって複数のワード線ＷＬのいずれか１本を活性化し、この状態でビット線の少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルＭＣでは、セルトランジスタＴＲがオンするため、対応するビット線は、相変化素子Ｐｃを介してビット線ＢＬに接続された状態となる。したがって、この状態で所定のビット線ＢＬに書き込み電流を流せば、相変化素子Ｐｃに含まれる記録層９２を結晶相又はアモルファス相に変化させることができる。また、ビット線ＢＬに読み出し電流を流せば、相変化素子Ｐｃに含まれる記録層９２が結晶相であるかアモルファス相であるかによって電流値が異なることから、これに基づいてデータを読み出すことができる。
【０１０７】
図４８は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【０１０８】
図４８に示すデータ処理システム１００は、データプロセッサ１２０と、本実施形態による半導体装置（ＤＲＡＭ）１３０が、システムバス１１０を介して相互に接続された構成を有している。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図４８においては簡単のため、システムバス１１０を介してデータプロセッサ１２０とＤＲＡＭ１３０とが接続されているが、システムバス１１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【０１０９】
また、図４８には、簡単のためシステムバス１１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図４８に示すメモリシステムデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１６０がシステムバス１１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【０１１０】
ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図４８に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【０１１１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１２】
例えば、上記各実施形態では、コンタクトホール３８形成後、リン（Ｐ）を多量に含んだポリシリコン膜をすぐに埋め込むことでセルコンタクト３９を形成しているが、コンタクト抵抗低減のため、コンタクトホール３８の形成後、まずシリコン膜を５０nm程度エピタキシャル成長させ、このシリコン膜にリン（Ｐ）、ヒ素（Ａｓ）等の不純物を高濃度（例えば、１．０×１０１５ｃｍ−３程度）に注入した後、ポリシリコン膜をさらに埋め込んでもよい。
【０１１３】
また、コンタクトホール３８を埋め込む材料はポリシリコン膜に限定されず、セルコンタクト３９の低抵抗化のために、例えばタングステンシリサイド（ＷＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）等のシリサイド膜や、タングステン（Ｗ）などの高融点金属を用いてもよい。ただし、高融点金属を用いる場合は、金属の拡散を防止する窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ２）や窒化（ＴａＮ）等のバリアメタルを用いる必要がある。上記のシリサイド膜や高融点金属を使用した場合、コンタクト抵抗低減のため、コンタクトホール３８の形成後、まずシリコン膜を５０nm程度エピタキシャル成長させ、このシリコン膜にリン（Ｐ）、ヒ素（Ａｓ）等の不純物を高濃度（例えば、１．０×１０１５ｃｍ−３程度）に注入することが好ましい。
【図面の簡単な説明】
【０１１４】
【図１】図１は、本発明の好ましい第１の実施形態による半導体装置１の構造を示す略平面図である。
【図２】図２（ａ）は図１に示すＡ−Ａ'線に沿った略断面図であり、図２（ｂ）は図１に示すＢ−Ｂ'線に沿った略断面図であり、図２（ｃ）は図１に示すＣ−Ｃ'線に沿った略断面図であり、図２（ｄ）は図１に示すＤ−Ｄ'線に沿った略断面図である。
【図３】図３（ａ）は一つのＭＯＳトランジスタの構造を説明するための模式的な斜視図であり、図３（ｂ）は図３（ａ）から第２のゲート電極３５ａを削除した状態を示している。
【図４】図４は、ＤＲＡＭのメモリセルＭＣの基本構造を示す回路図である。
【図５】図５は、上記セルトランジスタＴＲを用いたＤＲＡＭのメモリセル構造を示す略断面図である。
【図６】図６は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（パッド酸化膜１１及びフィールド窒化膜１２の形成）である。
【図７】図７は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（パッド酸化膜１１及びフィールド窒化膜１２のパターニング）である。
【図８】図８は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（トレンチ１４の形成）である。
【図９】図９は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（犠牲酸化膜１５及びシリコン酸化膜１６ａの形成）である。
【図１０】図１０は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（犠牲酸化膜１５及びシリコン酸化膜１６ａの部分的な除去）である。
【図１１】図１１は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（ＳＯＧ膜１７の形成）である。
【図１２】図１２は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（ＳＯＧ膜１７の部分的な除去）である。
【図１３】図１３は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン酸化膜１８の形成）である。
【図１４】図１４は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（ＳＯＧ膜１７の除去）である。
【図１５】図１５は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（空洞２０の形成）である。
【図１６】図１６は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（埋め込み配線２１の形成）である。
【図１７】図１７は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン酸化膜１６ｂの形成）である。
【図１８】図１８は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（フィールド窒化膜１３の除去）である。
【図１９】図１９は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン窒化膜２３の形成）である。
【図２０】図２０は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン酸化膜２５の埋め込み）である。
【図２１】図２１は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（フォトレジスト２６の形成）である。
【図２２】図２２は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（スリット２８の形成）である。
【図２３】図２３は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（スリット２９の形成）である。
【図２４】図２４は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（基板表面の平坦化）である。
【図２５】図２５は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（ゲート絶縁膜３０の形成）である。
【図２６】図２６は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（第１及び第２のゲート電極３４，３５の形成）である。
【図２７】図２７は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（シリコン窒化膜３６の形成）である。
【図２８】図２８は、本発明の第１の実施形態による半導体装置１の製造方法を説明するための工程図（第１の層間絶縁膜３７及びセルコンタクト３９の形成）である。
【図２９】図２９は、埋め込み配線（埋め込みビット線）２１の構造を示す平面図である。
【図３０】図３０は、半導体装置１の変形例である半導体装置２の構造を示す平面図である。
【図３１】図３１は、本発明の好ましい第２の実施形態による半導体装置３の構造を示す略平面図である。
【図３２】図３２は、図３１における活性領域１０ｉのレイアウトを示す略平面図である。
【図３３】図３３（ａ）は一つのＭＯＳトランジスタの構造を説明するための模式的な斜視図であり、図３３（ｂ）は図３（ａ）から第２のゲート電極３５ａを削除した状態を示している。
【図３４】図３４は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（トレンチ４４の形成）である。
【図３５】図３５は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（犠牲酸化膜４５及びシリコン酸化膜４６ｂの形成）である。
【図３６】図３６は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（フィールド窒化膜１２の除去）である。
【図３７】図３７は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（シリコン窒化膜４７の形成）である。
【図３８】図３８は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（シリコン酸化膜４９の埋め込み）である。
【図３９】図３９は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（フォトレジスト５０の形成）である。
【図４０】図４０は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（スリット５３の形成）である。
【図４１】図４１は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（スリット５４の形成）である。
【図４２】図４２は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（基板表面の平坦化）である。
【図４３】図４３は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（ゲート絶縁膜３０、第１及び第２のゲート電極３４，３５の形成）である。
【図４４】図４４は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（シリコン窒化膜３６の形成）である。
【図４５】図４５は、本発明の第２の実施形態による半導体装置３の製造方法を説明するための工程図（半導体装置３の完成）である。
【図４６】図４６は、半導体装置３の変形例である半導体装置４の構造を示す平面図である。
【図４７】図４７は、本発明の好ましい他の実施形態による半導体装置のデバイス構造を示す略断面図である。
【図４８】図４８は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。
【符号の説明】
【０１１５】
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１０ 半導体基板（シリコンウェハー）
１０ｆ フィン状の活性領域
１０ｉ 島状の活性領域
１１ シリコン酸化膜（パッド酸化膜）
１２ シリコン窒化膜（フィールド窒化膜）
１３ 開口パターン
１４ トレンチ
１５ 犠牲酸化膜
１６ａ シリコン酸化膜
１６ｂ シリコン酸化膜
１６ 素子分離領域
１７ ＳＯＧ膜
１８ シリコン酸化膜
１９ 露出面
２０ 空洞
２１ 埋め込み配線（下部電極）
２２ チャネル領域
２２ａ 第１の拡散層領域
２２ｂ 第２の拡散層領域
２３ シリコン窒化膜
２４ 凹部
２５ シリコン酸化膜
２６ フォトレジスト
２７ フォトレジストの開口
２８ スリット
２９ スリット
２９ ポリシリコンプラグ
３０ ゲート絶縁膜
３１ ポリシリコン膜
３１ 開口
３２ 多層導電膜
３３ シリコン窒化膜
３４ 第１のゲート電極
３４ａ 第１のゲート電極の第１の部分
３４ｂ 第１のゲート電極の第２の部分
３４ｃ 第１のゲート電極の第３の部分
３４ｄ 第１のゲート電極の第４の部分
３５ａ 第２のゲート電極
３５ｂ ダミーゲート電極
３６ シリコン窒化膜
３７ 層間絶縁膜
３８ コンタクトホール
３９ セルコンタクト
４４ トレンチ
４６ 追加の素子分離領域
４５ シリコン酸化膜
４６ シリコン酸化膜
４７ シリコン窒化膜
４８ 凹部
４９ シリコン酸化膜
５０ フォトレジスト
５１ フォトレジストの開口
５２ スリット
５３ スリット
６０ 層間絶縁膜
６０ａ 空洞
６１ 下部電極
６２ 容量絶縁膜
６３ 上部電極
９１ 下部電極
９２ 記録層
９３ 上部電極
１００ データ処理システム
１１０ システムバス
１２０ データプロセッサ
１４０ ストレージデバイス
１５０ Ｉ／Ｏデバイス
ＢＬ ビット線
Ｃ セルキャパシタ
ＭＣ メモリセル
Ｐｃ 相変化素子
ＰＬ プレート配線
ＴＲ セルトランジスタ
ＷＤ ワードドライバ
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
半導体基板の主面に対してほぼ垂直に延在するチャネル領域と、前記チャネル領域の下部に設けられた第１の拡散層領域と、前記チャネル領域の上部に設けられた第２の拡散層領域と、前記半導体基板の主面に対してほぼ垂直に延在し、ゲート絶縁膜を介して前記チャネル領域の側面に設けられた第１のゲート電極と、前記半導体基板の主面とほぼ平行に延在し、前記第１のゲート電極の上部に接続された第２のゲート電極とを備え、
前記第２のゲート電極の平面的な位置は、前記第１のゲート電極の平面的な位置に対してオフセットされていることを特徴とする半導体装置。
【請求項２】
前記チャネル領域は、前記第２のゲート電極の延在方向とほぼ直交する第１及び第２の側面を有しており、
前記第１のゲート電極は、前記チャネル領域の前記第１の側面を覆う第１の部分と、前記チャネル領域の前記第２の側面を覆う第２の部分とを含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記第２のゲート電極と交差するフィン状の活性領域を有しており、前記チャネル領域は、前記フィン状の活性領域内に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板の前記フィン状の活性領域には、前記半導体基板の主面に対してほぼ垂直なスリットが形成されており、前記第１のゲート電極は前記スリット内に埋め込まれていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板は、主面に対して垂直方向に突出する島状の活性領域を有しており、前記チャネル領域は、前記島状の活性領域内に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記チャネル領域は、前記第１及び第２の側面とほぼ直交する第３及び第４の側面をさらに有しており、
前記第１のゲート電極は、前記チャネル領域の前記第３の側面を覆う第３の部分と、前記チャネル領域の前記第４の側面を覆う第４の部分とをさらに含んでいることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の拡散層領域に接続され、前記第２のゲート電極と交差する下部電極をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記下部電極は、前記半導体基板の内部に設けられた空洞内に埋め込まれていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の拡散層領域のうち、前記第１のゲート電極と前記第２のゲート電極のオフセットによって露出される部分に接続される上部電極をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記上部電極を介して前記第２の拡散層領域に接続されたセルキャパシタをさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
隣接する前記第２のゲート電極間に設けられたダミーゲート電極をさらに備え、前記ダミーゲート電極には逆バイアスが印加されることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
半導体基板の主面に対してほぼ垂直に延在するチャネル領域を形成する工程と、
前記チャネル領域の下部に第１の拡散層領域を形成する工程と、
ゲート絶縁膜を介して前記チャネル領域の側面に前記半導体基板の主面に対してほぼ垂直に延在する第１のゲート電極を形成する工程と、
平面的な位置が前記第１のゲート電極の平面的な位置に対してオフセットするよう、前記第１のゲート電極の上部に前記半導体基板の主面とほぼ平行に延在する第２のゲート電極を形成する工程と、
前記チャネル領域の上部に第２の拡散層領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１のゲート電極を形成する工程は、前記第２のゲート電極の延在方向とほぼ直交する前記チャネル領域の第１の側面及び第２の側面をそれぞれ覆う第１の部分及び第２の部分を形成する工程を含んでいることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記チャネル領域を形成する工程は、前記第２のゲート電極と交差するフィン状の活性領域を形成する工程を含んでいることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１のゲート電極を形成する工程は、前記フィン状の活性領域に、前記半導体基板の主面に対してほぼ垂直なスリットを形成する工程と、前記スリット内にゲート電極材料を埋め込む工程を含んでいることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１のゲート電極を形成する工程は、前記第２のゲート電極の延在方向とほぼ直交する前記チャネル領域の第１の側面及び第２の側面をそれぞれ覆う第１の部分及び第２の部分と、前記第１及び第２の側面とほぼ直交する前記チャネル領域の第３及び第４の側面をそれぞれ覆う第３及び第４の部分を形成する工程を含んでいることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１７】
前記チャネル領域を形成する工程は、前記半導体基板の主面に対して垂直方向に突出する島状の活性領域を形成する工程を含んでいることを特徴とする請求項１２又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１のゲート電極を形成する工程は、前記島状の活性領域に、前記半導体基板の主面に対してほぼ垂直なスリットを形成する工程と、前記スリット内にゲート電極材料を埋め込む工程を含んでいることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１の拡散層領域に接続され、前記第２のゲート電極と交差する下部電極を形成する工程をさらに備えることを特徴とする請求項１２乃至１８のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の主面に対してほぼ垂直に延在するチャネル領域と、前記チャネル領域の下部に設けられた第１の拡散層領域と、前記チャネル領域の上部に設けられた第２の拡散層領域と、前記半導体基板の主面に対してほぼ垂直に延在し、ゲート絶縁膜を介して前記チャネル領域の側面に設けられた第１のゲート電極と、前記半導体基板の主面とほぼ平行に延在し、前記第１のゲート電極の上部に接続された第２のゲート電極とを備え、
前記第２のゲート電極の平面的な位置は、前記第１のゲート電極の平面的な位置に対してオフセットされていることを特徴とする半導体装置。
【請求項２】
前記チャネル領域は、前記第２のゲート電極の延在方向とほぼ直交する第１及び第２の側面を有しており、
前記第１のゲート電極は、前記チャネル領域の前記第１の側面を覆う第１の部分と、前記チャネル領域の前記第２の側面を覆う第２の部分とを含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記第２のゲート電極と交差するフィン状の活性領域を有しており、前記チャネル領域は、前記フィン状の活性領域内に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板の前記フィン状の活性領域には、前記半導体基板の主面に対してほぼ垂直なスリットが形成されており、前記第１のゲート電極は前記スリット内に埋め込まれていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板は、主面に対して垂直方向に突出する島状の活性領域を有しており、前記チャネル領域は、前記島状の活性領域内に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記チャネル領域は、前記第１及び第２の側面とほぼ直交する第３及び第４の側面をさらに有しており、
前記第１のゲート電極は、前記チャネル領域の前記第３の側面を覆う第３の部分と、前記チャネル領域の前記第４の側面を覆う第４の部分とをさらに含んでいることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の拡散層領域に接続され、前記第２のゲート電極と交差する下部電極をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記下部電極は、前記半導体基板の内部に設けられた空洞内に埋め込まれていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の拡散層領域のうち、前記第１のゲート電極と前記第２のゲート電極のオフセットによって露出される部分に接続される上部電極をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記上部電極を介して前記第２の拡散層領域に接続されたセルキャパシタをさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
隣接する前記第２のゲート電極間に設けられたダミーゲート電極をさらに備え、前記ダミーゲート電極には逆バイアスが印加されることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
半導体基板の主面に対してほぼ垂直に延在するチャネル領域を形成する工程と、
前記チャネル領域の下部に第１の拡散層領域を形成する工程と、
ゲート絶縁膜を介して前記チャネル領域の側面に前記半導体基板の主面に対してほぼ垂直に延在する第１のゲート電極を形成する工程と、
平面的な位置が前記第１のゲート電極の平面的な位置に対してオフセットするよう、前記第１のゲート電極の上部に前記半導体基板の主面とほぼ平行に延在する第２のゲート電極を形成する工程と、
前記チャネル領域の上部に第２の拡散層領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１のゲート電極を形成する工程は、前記第２のゲート電極の延在方向とほぼ直交する前記チャネル領域の第１の側面及び第２の側面をそれぞれ覆う第１の部分及び第２の部分を形成する工程を含んでいることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記チャネル領域を形成する工程は、前記第２のゲート電極と交差するフィン状の活性領域を形成する工程を含んでいることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１のゲート電極を形成する工程は、前記フィン状の活性領域に、前記半導体基板の主面に対してほぼ垂直なスリットを形成する工程と、前記スリット内にゲート電極材料を埋め込む工程を含んでいることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１のゲート電極を形成する工程は、前記第２のゲート電極の延在方向とほぼ直交する前記チャネル領域の第１の側面及び第２の側面をそれぞれ覆う第１の部分及び第２の部分と、前記第１及び第２の側面とほぼ直交する前記チャネル領域の第３及び第４の側面をそれぞれ覆う第３及び第４の部分を形成する工程を含んでいることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１７】
前記チャネル領域を形成する工程は、前記半導体基板の主面に対して垂直方向に突出する島状の活性領域を形成する工程を含んでいることを特徴とする請求項１２又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１のゲート電極を形成する工程は、前記島状の活性領域に、前記半導体基板の主面に対してほぼ垂直なスリットを形成する工程と、前記スリット内にゲート電極材料を埋め込む工程を含んでいることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１の拡散層領域に接続され、前記第２のゲート電極と交差する下部電極を形成する工程をさらに備えることを特徴とする請求項１２乃至１８のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【公開番号】特開２００９−１８２１０５（Ｐ２００９−１８２１０５Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−１９０４１（Ｐ２００８−１９０４１）
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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