【課題】２つの入力端子の配置形態を工夫することにより配線層の増設スペースを確保しスタンダードセルの原価低減を図る。
【解決手段】入力端子３４ｂはゲート配線２ｂに接続され、入力端子３４ｃはゲート配線２ｃに接続される。また、入力端子３４ｂ、３４ｃは、Ｙ方向に互いに近接して配置され、入力端子３４ｂの第２コンタクト配線４ｂは、第１コンタクト配線３ｂと隣接し、且つ該第１コンタクト配線３ｂに対しＸ方向に延在する。入力端子３４ｃの第２コンタクト配線４ｃは、第１コンタクト配線３ｃと隣接し、且つ該第１コンタクト配線３ｃ対して第２コンタクト配線４ｂとは逆のＸ方向に延在する。即ち、入力端子３４ｂの第１コンタクト配線３ｂと入力端子３４ｃの第２コンタクト配線４ｃとはＹ方向に互いに対向して配置され、入力端子３４ｂの第２コンタクト配線４ｂと入力端子３４ｃの第１コンタクト配線３ｃはＹ方向に互いに対向して配置される。 （もっと読む）

【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】階段状に加工された複数の導電層と、各導電層に達し深さの異なる複数のコンタクトホールとの接続構造の信頼性を高めた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板１０の第２のコンタクト領域５上に設けられ、第２のコンタクト領域５と第１のコンタクト領域４との間に段差を形成する下地層４５ｂと、下地層４５ｂを覆って基板１０上に設けられ、下地層４５ｂ上に積層された上段部８１が階段状に加工された下層側積層体９１と、下層側積層体９１における第１のコンタクト領域４上に積層された下段部８２の上に設けられ、階段状に加工された上層側積層体９２と、階段状に加工された部分を覆う層間絶縁層６２と、層間絶縁層６２を貫通し階段状に加工された部分の各々の導電層ＷＬに達して形成されたコンタクトホール内に設けられたコンタクト電極５１と、を備えた。 （もっと読む）

【課題】 今後の素子の微細化に対応できる、貫通電極を備えた半導体装置の製造方法を提供すること。
【解決手段】 半導体装置の製造方法は、第１の主面および該第１の主面に対向する第２の主面を有する半導体基板１０と、半導体基板１０の第１の主面上に設けられた電極パッド２６と、半導体基板１０の前記第１の主面と前記第２の主面との間を貫通する貫通孔１００内に設けられ、電極パッド２６と接続する貫通電極２３とを具備してなり、貫通孔１００の前記第１の主面側には、電極パッド２６と貫通電極２３とが直接的に接続する第１の接続部と、電極パッド２６と貫通電極２３とが間接的に接続する第２の接続部とを含み、前記第１の主面上に電極パッド２６を形成する工程と、半導体基板１０を加工し、貫通孔１００を形成する工程であって、貫通孔１００内において電極パッド２６の一部が露出する前記工程と、貫通孔１００内に貫通電極２３を形成する工程とを含む。 （もっと読む）

【課題】遮光領域を抑制することにより、開口率の低下を防止するとともに、製造工程を簡素化することができる多層配線基板及びそれを備えた半導体装置を提供することを目的とする。
【解決手段】ＴＦＴ基板１は、第１コンタクトホール１１が形成された第１絶縁膜８と、第１絶縁膜８の表面及び第１コンタクトホール１１の表面に形成された第１配線層１４と、第２コンタクトホール１５が形成された第２絶縁膜９と、第２絶縁膜９上に積層されるとともに、第２絶縁膜９の表面及び第２コンタクトホール１５の表面に形成され、第１配線層１４と導通された第２配線層１６とを備えている。そして、第１及び第２コンタクトホール１１，１５が、ＴＦＴ基板１の上下方向Ｘにおいて重なった状態で直線的に配置され、第１コンタクトホール１１において、第１配線層１４上に絶縁性樹脂２５が充填されている。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】半導体装置内の埋め込みコンタクトホールを簡略な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するにあたり、半導体素子層の全面に層間絶縁膜１０９を形成する（第１工程）。次いで、半導体装置内のシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂからなる２つの領域が露出するように層間絶縁膜にコンタクトホール１０９ａを形成する（第２工程）。そして、コンタクトホールから露出しているシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂの表面に無電解めっき法により選択的に金属膜１１１を形成する（第３工程）。 （もっと読む）

【課題】柱状半導体層が微細化されて高集積化されても、コンタクト抵抗の増加を抑制する構造の半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、この天面に設けられた凹部をと備えるものである。 （もっと読む）

【課題】ビアホール下方でのスペーサ膜の閉塞を回避するとともに、ビアプラグの上方で隣接する配線層との間の余裕距離を確保することができる半導体装置を提供する。
【解決手段】シリコン基板１上に設けられた上面から下面まで貫通するコンタクトプラグ３２を有する第１の層間絶縁膜３０と、第１の層間絶縁膜３０上に形成され、コンタクトプラグ３２の形成位置に対応する位置の上面から下面まで貫通するビアホール４１を有する第２の層間絶縁膜４０と、ビアホール４１内にコンタクトプラグ３２と電気的に接触するように導電性材料が埋め込まれたビアプラグ４３と、を備え、ビアホール４１を形成する側壁は、第２の層間絶縁膜４０の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、ビアホールの上端部から所定の深さまでの側壁に、第２の層間絶縁膜４０とは異なる絶縁性材料からなるスペーサ膜４２が埋め込まれている。 （もっと読む）

【課題】ウェハー上面側から基板までの電流経路を低抵抗にできる半導体装置およびその製造方法を提供する。
【解決手段】第一導電型高濃度半導体基板１０１と、第一導電型高濃度半導体基板１０１上に設けられた低濃度不純物エピタキシャル層１０３と、１０５とを含み、第一導電型高濃度半導体基板１０１に接続するトレンチ１１０が低濃度不純物エピタキシャル層１０３、１０５に設けられている半導体装置であって、トレンチ１１０の内壁に沿って少なくとも低濃度不純物エピタキシャル層１０３、１０５中に形成されるとともに、第一導電型高濃度半導体基板１０１に接続する、第一導電型高濃度半導体基板１０１と同一導電型の第一導電型高濃度不純物領域１１２と、第一導電型高濃度不純物領域１１２上に形成されたコンタクト１１１とを含む、半導体装置を提供する。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＳｉおよび／またはＧｅ：０．１〜１．５ 原子％、Ｎｉおよび／またはＣｏ：０．１〜３．０原子％、Ｌａおよび／またはＮｄ：０．１〜０．５ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１にＭＯＳトランジスタを形成する半導体装置の製造方法であって、シリコン基板１に素子分離膜３を形成する工程と、シリコン基板１上にゲート絶縁膜５を介してゲート電極７を形成する工程と、ゲート電極７と離間して、シリコン基板１上から素子分離膜３上にかけて引出電極９を形成する工程と、ゲート電極７と引出電極９とにより平面視で挟まれた領域のシリコン基板１に不純物を導入してＳ／Ｄ層１１を形成する工程と、Ｓ／Ｄ層１１上から引出電極９の少なくとも側面にかけてシリサイド２３を形成する工程と、を含む。 （もっと読む）

【課題】薄膜抵抗層を損傷することなく形成して、抵抗値の制御性を向上するとともに、微細化にも有利な薄膜抵抗体の製造方法を提供する。
【課題の解決手段】半導体基板１上に設けた絶縁層２上に薄膜抵抗層３のパターンを形成する工程と、レジストのパターンを用いて薄膜抵抗層３の配線接続領域に金属層６を形成する工程と、レジストを除去した後に金属層６を含む薄膜抵抗層３全体を覆うように層間絶縁膜７を形成する工程と、層間絶縁膜７に金属層６に達する開口部（コンタクトホール）１０を形成する工程と、少なくとも開口部（コンタクトホール）１０を含む領域に金属層６と接続される配線層１２を形成する工程とを、順次施す。 （もっと読む）

【課題】セル領域及び周辺回路領域のコンタクトプラグ形成工程の単純化及びコスト削減をする方法を提供する。
【解決手段】セル領域Ａ及び周辺回路領域Ｂが定義され、上記周辺回路領域Ｂに第１のコンタクトプラグ１１０が形成された半導体基板１００上に第１の絶縁膜１０８を形成する段階と、上記第１の絶縁膜をエッチングして上記セル領域Ａには接合領域１０４が露出され、上記周辺回路領域Ｂでは上記第１のコンタクトプラグが露出される第２のコンタクトホールを形成する段階と、上記第２のコンタクトホール内に第２のコンタクトプラグ１１６を形成する段階と、上記周辺回路領域Ｂの上記第２のコンタクトホール内に形成された上記第２のコンタクトプラグを除去する段階と、上記第２のコンタクトホール側壁にスペーサ１２０を形成する段階と、上記第２のコンタクトホール内に第３のコンタクトプラグ１２４を形成する段階を含む。 （もっと読む）

【課題】コンタクトホールにおける断線や電流リークがなく、また、絶縁層上に形成された配線パターン同士の残渣による短絡なく、穴径に対する穴深さの比率が例えば２．４以上の高アスペクト比を有する低い導通抵抗のコンタクトホールを形成可能な、半導体素子の製造方法を提供する。
【解決手段】半導体基板１上に第１絶縁層３を形成し、この第１絶縁層を貫通して半導体基板を露出させる第１穴部３ａを形成し、第１絶縁層上にＡｌまたはＡｌ合金からなる導電膜８を成膜し、この導電膜を加熱して流動化させ冷却した後にパターン化して中継電極１０を形成し、第１絶縁層上に中継電極を覆う第２絶縁層１２を形成し、この第２絶縁層を貫通して中継電極を露出させる第２穴部１２ａを形成し、第２絶縁層上に第２穴部を介して中継電極と電気的に接続する配線パターンを形成する。 （もっと読む）

【課題】半導体素子及びその形成方法を提供する。
【解決手段】半導体素子は、半導体素子の下部コンタクト領域（ｕｎｄｅｒｌｙｉｎｇ ｃｏｎｔａｃｔ ｒｅｇｉｏｎ）上に配置され、上部面を有する第１層間絶縁膜と、前記第１層間絶縁膜を貫通する第１開口部１１０ａ、１１０ｂ内に配置され、第１幅Ｗ１ａの上部を有する第１導電パターン１１３ａ、１１３ｂと、第１導電パターン１１３ａ、１１３ｂの上部面と接触され、第１幅Ｗ１ａより狭い第２幅Ｗ２ａの下部を有する第２導電パターン１２５ａ、１２５ｂと、を含み、第１導電パターン１１３ａ、１１３ｂの上部面は、前記第１層間絶縁膜の上部面に対して相対的にリセスされて、第１導電パターン１１３ａ、１１３ｂの上部面の前記下部コンタクト領域に相対的な高さは、前記第１層間絶縁膜の上部面の前記下部コンタクト領域に相対的な高さより低い。第２導電パターン１２５ａ、１２５ｂが第１導電パターン１１３ａ、１１３ｂの上部面と接続される。第２導電パターンの下部は、第１幅より狭い第２幅を有する。 （もっと読む）

システム・イン・パッケージ用の集積基板は、基板貫通ビア及びトレンチキャパシタを備え、少なくとも4つの導電性のキャパシタ電極層を誘電層との交互の配列で含むトレンチ充填物を有する。キャパシタ電極層は、第1又は第2の基板側に設けた2つのキャパシタ端子のそれぞれの1つに、交互に接続される。トレンチキャパシタ及び基板貫通ビアは、半導体基板中に10μmを越える同等の横方向の延びを有するトレンチ開口及びビア開口内にそれぞれ形成される。この構造によれば、基板中にビア開口及びトレンチ開口を同時に製造することができるので、他の利点の中でも特に、集積基板をコスト効率よく製造することができる。
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【課題】 高温環境下で作動する半導体装置に好適な電極または配線形成方法及びこれらを備えた半導体装置を実現する。
【解決手段】 半導体基板１０の基板面１０ａ上に、下層配線１１を覆って層間絶縁膜１２を形成し、層間絶縁膜１２に配線溝１３を形成する。次に、スパッタ法、ＣＶＤ法などにより、層間絶縁膜１２の表面、配線溝１３の内壁及び下層配線１１を覆う金属膜１４を形成する。続いて、酸素プラズマによる酸化処理を行い、金属膜１４を酸化してバリア層１５を形成する。これにより、２００℃を超える高温使用環境においても化学的に安定であり、バリア層として効果的に作用するバリア層１５をＣｕ配線１８と層間絶縁膜１２との間に介在させることができるので、配線材料たるＣｕの層間絶縁膜１２への拡散を防止することができる。 （もっと読む）