半導体装置
【課題】２つの入力端子の配置形態を工夫することにより配線層の増設スペースを確保しスタンダードセルの原価低減を図る。
【解決手段】入力端子３４ｂはゲート配線２ｂに接続され、入力端子３４ｃはゲート配線２ｃに接続される。また、入力端子３４ｂ、３４ｃは、Ｙ方向に互いに近接して配置され、入力端子３４ｂの第２コンタクト配線４ｂは、第１コンタクト配線３ｂと隣接し、且つ該第１コンタクト配線３ｂに対しＸ方向に延在する。入力端子３４ｃの第２コンタクト配線４ｃは、第１コンタクト配線３ｃと隣接し、且つ該第１コンタクト配線３ｃ対して第２コンタクト配線４ｂとは逆のＸ方向に延在する。即ち、入力端子３４ｂの第１コンタクト配線３ｂと入力端子３４ｃの第２コンタクト配線４ｃとはＹ方向に互いに対向して配置され、入力端子３４ｂの第２コンタクト配線４ｂと入力端子３４ｃの第１コンタクト配線３ｃはＹ方向に互いに対向して配置される。
【解決手段】入力端子３４ｂはゲート配線２ｂに接続され、入力端子３４ｃはゲート配線２ｃに接続される。また、入力端子３４ｂ、３４ｃは、Ｙ方向に互いに近接して配置され、入力端子３４ｂの第２コンタクト配線４ｂは、第１コンタクト配線３ｂと隣接し、且つ該第１コンタクト配線３ｂに対しＸ方向に延在する。入力端子３４ｃの第２コンタクト配線４ｃは、第１コンタクト配線３ｃと隣接し、且つ該第１コンタクト配線３ｃ対して第２コンタクト配線４ｂとは逆のＸ方向に延在する。即ち、入力端子３４ｂの第１コンタクト配線３ｂと入力端子３４ｃの第２コンタクト配線４ｃとはＹ方向に互いに対向して配置され、入力端子３４ｂの第２コンタクト配線４ｂと入力端子３４ｃの第１コンタクト配線３ｃはＹ方向に互いに対向して配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にスタンダードセルの入出力端子の配置の最適化により原価低減が図られた半導体装置に係るものである。
【背景技術】
【０００２】
原価低減、性能向上等を目指し、半導体集積回路の微細化の進展は留まることはない。
また、微細化のレベルは固定したままパターンレイアウト等を工夫して原価低減、性能向上を目指す活動も積極的に展開されている。
【０００３】
例えば、特許文献１に以下の内容が開示されている。即ち、ストライプ状のトレンチを有するパワーＭＯＳトランジスタにおいて、隣接するトレンチを半導体基板上で幅広部と幅狭部ができるように曲折して形成する。隣接する幅広部と幅狭部を交互に配置して、幅広部にボディコンタクト領域を配置することにより電位の安定性を向上させリーク電流の低減を図り、且つ、単位面積あたりのチャネル幅を向上させオン抵抗の低減を図っている。
【０００４】
また、多層配線構造のＣＭＯＳ半導体装置に関し、論理回路のチップ上占有面積の縮小を図る内容が以下の特許文献２に開示されています。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両ドレイン間が、半導体基材から第２配線層に形成した配線を介して接続され、両ドレイン間上の領域の第１の配線層に形成した２本の配線でＣＭＯＳゲート間が接続される構成である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−５０７６０号公報
【特許文献２】特開平５−２０６３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
原価低減を図る試みは上記先行技術に開示されたもの以外にも多数開示されており、原価低減活動は事業発展の必須の課題となっている。スタンダードセルアレイ等からなる低売価のロジックＩＣ等においては、可能な改善対象はもれなくターゲットとして原価低減活動を進めなければならない。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板上に形成され、第１方向に延びた第１及び第２ゲート配線と、前記第１及び第２ゲート配線上に形成された第１及び第２層間絶縁膜と、前記第１ゲート配線に接続された第１端子と、前記第２ゲート配線に接続された第２端子と、を備え、前記第１端子は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記第１ゲート配線に接続された第１コンタクト配線を、前記第２端子は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記第２ゲート配線に接続された第１コンタクト配線を、また、前記第１端子及び前記第２端子のそれぞれが、前記第２層間絶縁膜に形成された第２コンタクトホールを介して、前記第１コンタクト配線と一体となり前記第１層間絶縁膜上を延在する第１コンタクト配線引き出し部と接続された第２コンタクト配線と、を備え、前記第２コンタクト配線と同層に形成された複数の配線層と、を具備し、前記半導体装置の表面に垂直な方向から見て、前記第１及び第２端子は、前記第１方向に垂直である第２方向に互いに平行に且つ近接して配置され、前記第１端子の前記第２コンタクト配線は、該第１端子の前記第１コンタクト配線と層間絶縁膜１５を介して隣接し、且つ該第１コンタクト配線に対して第２方向に延在して配置され、前記第２端子の前記第２コンタクト配線は、該第２端子の前記第１コンタクト配線と層間絶縁膜を介して隣接し、且つ該第１コンタクト配線に対して前記第１端子の第２コンタクト配線とは反対方向となる第２方向に延在して配置されることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置によれば、所定の機能を有するスタンダードセルアレイの集積密度の向上が図れ、半導体装置の原価を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態におけるスタンダードセルの平面図である。
【図２】本発明の実施形態における入力端子の接続状態と、更に微細化が進展した場合の入力端子の接続状態を示す断面図である。
【図３】比較例におけるスタンダードセルの平面図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施形態におけるスタンダードセル１０の平面図であり、半導体基板１１の表面を垂直方向から見た図である。スタンダードセル１０は、図１中のＸ方向に平行である長辺と、Ｙ方向に平行である短辺を有しており、その長辺側には、不図示のＭＯＳトランジスタが複数配置されている。
【００１１】
前記複数のＭＯＳトランジスタには、それぞれ不図示のゲート電極が形成され、図１に示すように、各ゲート電極とそれぞれ接続されたゲート配線２ａ〜２ｈがＹ方向に延びて形成されている。ゲート配線２ａ〜２ｈには、それぞれ入力端子３４ａ〜３４ｈが接続されている。
【００１２】
入力端子３４ａ〜３４ｈはいずれも同様の断面構造を有しているが、一例として、入力端子３４ａの断面構造を図２（Ａ）に基づいて説明する。図示のように、ゲート配線２ａ上には層間絶縁膜１３が形成され、該層間絶縁膜１３にはコンタクトホール３１（第１コンタクトホール）が形成されている。コンタクトホール３１内にはゲート配線２と接続し、該コンタクトホール３１内から層間絶縁膜３１上まで延在するアルミニューム（Ａｌ）等を主成分とする第１層メタル配線が形成される。
【００１３】
第１層メタル配線は、コンタクトホール３１内及びその周辺部に形成される第１コンタクト配線３ａと、該第１コンタクト配線３ａの一部ではあるが層間絶縁膜１３上に広く延在する第１コンタクト配線引き出し部３３から構成される。
【００１４】
第１コンタクト配線３ａ〜３ｈの下方部分には、それぞれほぼ第１コンタクト配線３ａ〜３ｈと同じ程度の面積のゲート配線２ａ〜２ｈが形成される。また、第１コンタクト配線３ａ上には層間絶縁膜１５が形成され、該層間絶縁膜１５にはその底面に第１コンタクト配線引き出し部３３が露出するビアホール４１第２コンタクトホールが形成される。通常、層間絶縁膜１５上にはＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層１７が形成され、第１メタル配線形成により生じた段差部１７を平坦化する。
【００１５】
ビアホール４１内には第１コンタクト配線引き出し部３３と接続し、その周辺まで延在するアルミニューム（Ａｌ）等を主成分とする第２コンタクト配線４が形成される。図１で言えば、第２コンタクト配線４は第２コンタクト配線４ａ〜４ｈとして表示される。第２コンタクト配線４ａ〜４ｈの下方には、それぞれ第２コンタクト配線４ａ〜４ｈとほぼ同じ程度の面積の第１コンタクト配線引き出し部３３が形成される。
【００１６】
また、第２コンタクト配線４と同層に、アルミニューム（Ａｌ）等を主成分とする配線層１ａ〜１ｆが形成される。図１に示す配線層１ｆは、図３の比較例に存在しないものであり、入力端子３４ａ〜３４ｈのパターンレイアウトの改善により、スタンダードセル１０を長辺方向（Ｘ方向）に縮小することによって形成された空領域に配線層１ｆを形成できたことが本実施形態の特徴である。
【００１７】
図３に示す比較例のパターンレイアウトの場合、配線層１ｆを配置しようとする場合、セルの自動配置時に該配線層１ｆ配置のため領域を確保するため、１のスタンダードセルと他のスタンダードセルの間を空けて配置する。そのため、スタンダードセル間の無駄なスペースが増えて素子集積密度の低下の原因となる。なお、複数の配線層のうち１本は不図示のＭＯＳトランジスタのドレインと接続する出力端子である。
【００１８】
本実施形態の特徴を詳しく説明する前に、第１コンタクト配線３と第２コンタクト配線４の接続方法について説明する。デザインルールが粗い微細化の程度の低い製品の場合には、図２（Ａ）に示す場合と同様に、第１コンタクト配線３に窪み部が生じるが、解像度に余裕がありその上部の層間絶縁膜にビアホール４１を形成して、第１コンタクト配線３と直接接続する態様で第２コンタクト配線４を形成しても大きな問題は生じない。
【００１９】
それに対して、微細化のレベルが進んできた場合、解像度、焦点深度の関係、更にはスパッタ時のアルミニューム（Ａｌ）等のステップカバレッジ等の問題から、従来技術では
第１コンタクト配線３と第２コンタクト配線を直接接続させることはできない。従って、図２（Ｂ）に示すように、平坦化技術を駆使して対処しなければならない。
【００２０】
即ち、図２（Ｂ）の場合、ゲート配線２上に形成した層間絶縁膜１３にコンタクトホール３１を形成したあと、ステップカバレッジのすぐれたＣＶＤ法及び所定のエッチバック法によりコンタクトホール３１内にタングステン（Ｗ）を埋設する。その後、アルミニューム（Ａｌ）等を主成分とする第１コンタクト配線３を形成する。
【００２１】
次に、第１コンタクト配線３を被覆する層間絶縁膜１５を形成し、その後、その下層にうずもれる第１コンタクト配線３等により生じる層間絶縁膜１５の段差をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法により平坦化する。
【００２２】
その後、ビアホール４１を形成してから該ビアホール４１内を第１コンタクト配線３と接続するタングステン（Ｗ）で埋設してから、その上に、アルミニューム（Ａｌ）等を主成分とする第２コンタクト配線４を形成する。第２コンタクト配線４を第１コンタクト配線３の直上に形成することができ、全体の面積を小さくすることができる。
【００２３】
本実施形態の場合は、ＣＭＰ法や埋め込みタングステン（Ｗ）が必須の微細化レベルではない。もちろん、これらの最先端技術を利用することは可能であるが、廉価なロジック集積回路においては、製造コストはできるだけ抑える必要がある。
【００２４】
しかし、本実施形態のデザインルールでも、ホトリソグラフィ工程で解像度と焦点深度という、相対する特性を満たすため、段差部の平坦化は必須である。本実施形態では平坦化技術として一般的なＳＯＧ法による段差改善法を採用している。
【００２５】
ＳＯＧ法では図２（Ａ）に示すように、第１コンタクト配線３ａがコンタクトホール３１の中心領域で窪み部を有する場合、ＳＯＧ層１７が第１コンタクト配線３ａ上に堆積された層間絶縁膜１５に生じた窪み部を埋設する。
【００２６】
ＳＯＧ層１７はその後の熱処理で固化するがその膜質は層間絶縁膜１５の膜質に比べて粗でありこの部分にビアホール４１を精度よく形成するのは困難である。ＳＯＧ層１７のエッチング速度が大きくビアホール４１の開口径が大きくならざるを得ないからである。
【００２７】
係る問題に対処するため、本実施形態では、第１コンタクト配線３の直上の層間絶縁膜１５にビアホール４１を形成することを回避して、第１コンタクト配線３の一部ではあるが層間絶縁膜１５上に広く延在する第１コンタクト配線引き出し部３３を形成し、該第１コンタクト配線引き出し部３３上にビアホール４１を形成している。当該部分のビアホール４１を介して、第１コンタクト配線引き出し部３３と接続する第２コンタクト配線４を形成している。
【００２８】
第１コンタクト配線３と第２コンタクト配線４とは、図１に示すように、大小の略正方形の形状で概略逆Ｌ字形状を呈し隣接する。もちろん、前述の如く、第２コンタクト配線４の直下には第１コンタクト配線３の一部である第１コンタクト配線引き出し部３３が、第２コンタクト配線４と略同等の面積で重畳している。逆Ｌ字形状の一対の第１コンタクト配線３と第２コンタクト配線４で構成される端子部を入力端子と呼ぶ。
【００２９】
次に、本実施形態の特徴を明確にするため比較例と対比して各入力端子部（第１コンタクト配線３ａと第２コンタクト配線４ａで構成される入力端子を入力端子３４ａ、以下同様）のセル内での配置態様について以下に説明する。
【００３０】
比較例においては、図３に示すように、各入力端子３４ａ〜３４ｈの全てがスタンダードセルの短辺に平行方向（Ｙ方向）で、且つ長辺に平行方向（Ｘ方向）に近接して配置される。この場合、各入力端子の逆Ｌ字形状の出っ張り部分が隣同士にならないように配置して半導体基板１１の有効活用を図っている。たとえば、入力端子３４ａと入力端子３４ｂは、出っ張り部の第２コンタクト配線４ａと第２コンタクト配線４ｂが隣同士にならないように配置している。
【００３１】
入力端子３４の数が少ない内は、これでも半導体装置の縮小効果が大きかったがスタンダードセルの機能の増大と共に入力端子３４の数が増え、それに対応する適切な入力端子３４の配置が原価低減に必須のテーマとなる。図１に示す本実施形態では、入力端子３４の一部をスタンダードセルの長辺に平行方向（Ｘ方向）で、且つ短辺に平行方向（Ｙ方向）に近接して配置することにより、新たな配線層１ｆを増設する空き領域を確保している。
【００３２】
即ち、入力端子３４ａ、３４ｇ、３４ｈ、３４ｆはそのままにして入力端子３４ｂ、３４ｃ、３４ｄ、３４ｅの配置を前述の如くスタンダードセルの長辺に平行方向で、且つ短辺に平行方向に近接して配置した。その結果、他の入力端子との関係で互いに間隔の広くなった入力端子３４ｂ、３４ｃ、３４ｄ、３４ｅ及び３４ｆを同図で左側に寄せることができ、入力端子３４ｆと入力端子３４ｇの間に新たな配線層１ｆを形成する空き領域を確保することができる。
【００３３】
本実施形態の特徴を入力端子３４ｂ、３４ｃに着目して、さらに詳しく説明する。入力端子３４ｂはゲート配線２ｂに接続され、入力端子３４ｃはゲート配線２ｃに接続されている。そして、入力端子３４ｂ、３４ｃは、Ｘ方向に平行に且つＹ方向に互いに対向する形で近接して配置される。
【００３４】
また、入力端子３４ｂの第２コンタクト配線４ｂは、第１コンタクト配線３ｂと層間絶縁膜１５を介して隣接し、且つ該第１コンタクト配線３ｂに対してＸ方向に延在して配置される。入力端子３４ｃの第２コンタクト配線４ｃは、第１コンタクト配線３ｃと層間絶縁膜１５を介して隣接し、且つ該第１コンタクト配線３ｃに対して第２コンタクト配線４ｂとは反対方向となるＸ方向に延在して配置される。
【００３５】
即ち、入力端子３４ｂの第１コンタクト配線３ｂと入力端子３４ｃの第２コンタクト配線４ｃとはＹ方向に互いに対向して配置され、入力端子３４ｂの第２コンタクト配線４ｂと入力端子３４ｃの第１コンタクト配線３ｃはＹ方向に互いに対向して配置されている。入力端子３４ｄ、３４ｅの関係についても同様である。
【００３６】
図１は本実施形態の一例を示すものであり、入力端子３４の数が更に増加すると、更に新しい配線層を増設する空き領域の確保が可能となり、半導体装置の原価低減効果が大きくなる。
【符号の説明】
【００３７】
１ａ〜１ｆ 配線層 ２，２ａ〜２ｈ ゲート配線
３，３ａ〜３ｈ 第１コンタクト配線 ４，４ａ〜４ｈ 第２コンタクト配線
１０ スタンダードセル １１ 半導体基板 １２絶縁膜
１３，１５層間絶縁膜 １４，１６ タングステン（Ｗ） １７ ＳＯＧ層
３１ コンタクトホール ３３ 第１コンタクト配線引き出し部
３４，３４ａ〜３４ｈ 入力端子 ４１ ビアホール
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にスタンダードセルの入出力端子の配置の最適化により原価低減が図られた半導体装置に係るものである。
【背景技術】
【０００２】
原価低減、性能向上等を目指し、半導体集積回路の微細化の進展は留まることはない。
また、微細化のレベルは固定したままパターンレイアウト等を工夫して原価低減、性能向上を目指す活動も積極的に展開されている。
【０００３】
例えば、特許文献１に以下の内容が開示されている。即ち、ストライプ状のトレンチを有するパワーＭＯＳトランジスタにおいて、隣接するトレンチを半導体基板上で幅広部と幅狭部ができるように曲折して形成する。隣接する幅広部と幅狭部を交互に配置して、幅広部にボディコンタクト領域を配置することにより電位の安定性を向上させリーク電流の低減を図り、且つ、単位面積あたりのチャネル幅を向上させオン抵抗の低減を図っている。
【０００４】
また、多層配線構造のＣＭＯＳ半導体装置に関し、論理回路のチップ上占有面積の縮小を図る内容が以下の特許文献２に開示されています。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両ドレイン間が、半導体基材から第２配線層に形成した配線を介して接続され、両ドレイン間上の領域の第１の配線層に形成した２本の配線でＣＭＯＳゲート間が接続される構成である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−５０７６０号公報
【特許文献２】特開平５−２０６３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
原価低減を図る試みは上記先行技術に開示されたもの以外にも多数開示されており、原価低減活動は事業発展の必須の課題となっている。スタンダードセルアレイ等からなる低売価のロジックＩＣ等においては、可能な改善対象はもれなくターゲットとして原価低減活動を進めなければならない。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板上に形成され、第１方向に延びた第１及び第２ゲート配線と、前記第１及び第２ゲート配線上に形成された第１及び第２層間絶縁膜と、前記第１ゲート配線に接続された第１端子と、前記第２ゲート配線に接続された第２端子と、を備え、前記第１端子は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記第１ゲート配線に接続された第１コンタクト配線を、前記第２端子は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記第２ゲート配線に接続された第１コンタクト配線を、また、前記第１端子及び前記第２端子のそれぞれが、前記第２層間絶縁膜に形成された第２コンタクトホールを介して、前記第１コンタクト配線と一体となり前記第１層間絶縁膜上を延在する第１コンタクト配線引き出し部と接続された第２コンタクト配線と、を備え、前記第２コンタクト配線と同層に形成された複数の配線層と、を具備し、前記半導体装置の表面に垂直な方向から見て、前記第１及び第２端子は、前記第１方向に垂直である第２方向に互いに平行に且つ近接して配置され、前記第１端子の前記第２コンタクト配線は、該第１端子の前記第１コンタクト配線と層間絶縁膜１５を介して隣接し、且つ該第１コンタクト配線に対して第２方向に延在して配置され、前記第２端子の前記第２コンタクト配線は、該第２端子の前記第１コンタクト配線と層間絶縁膜を介して隣接し、且つ該第１コンタクト配線に対して前記第１端子の第２コンタクト配線とは反対方向となる第２方向に延在して配置されることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置によれば、所定の機能を有するスタンダードセルアレイの集積密度の向上が図れ、半導体装置の原価を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態におけるスタンダードセルの平面図である。
【図２】本発明の実施形態における入力端子の接続状態と、更に微細化が進展した場合の入力端子の接続状態を示す断面図である。
【図３】比較例におけるスタンダードセルの平面図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施形態におけるスタンダードセル１０の平面図であり、半導体基板１１の表面を垂直方向から見た図である。スタンダードセル１０は、図１中のＸ方向に平行である長辺と、Ｙ方向に平行である短辺を有しており、その長辺側には、不図示のＭＯＳトランジスタが複数配置されている。
【００１１】
前記複数のＭＯＳトランジスタには、それぞれ不図示のゲート電極が形成され、図１に示すように、各ゲート電極とそれぞれ接続されたゲート配線２ａ〜２ｈがＹ方向に延びて形成されている。ゲート配線２ａ〜２ｈには、それぞれ入力端子３４ａ〜３４ｈが接続されている。
【００１２】
入力端子３４ａ〜３４ｈはいずれも同様の断面構造を有しているが、一例として、入力端子３４ａの断面構造を図２（Ａ）に基づいて説明する。図示のように、ゲート配線２ａ上には層間絶縁膜１３が形成され、該層間絶縁膜１３にはコンタクトホール３１（第１コンタクトホール）が形成されている。コンタクトホール３１内にはゲート配線２と接続し、該コンタクトホール３１内から層間絶縁膜３１上まで延在するアルミニューム（Ａｌ）等を主成分とする第１層メタル配線が形成される。
【００１３】
第１層メタル配線は、コンタクトホール３１内及びその周辺部に形成される第１コンタクト配線３ａと、該第１コンタクト配線３ａの一部ではあるが層間絶縁膜１３上に広く延在する第１コンタクト配線引き出し部３３から構成される。
【００１４】
第１コンタクト配線３ａ〜３ｈの下方部分には、それぞれほぼ第１コンタクト配線３ａ〜３ｈと同じ程度の面積のゲート配線２ａ〜２ｈが形成される。また、第１コンタクト配線３ａ上には層間絶縁膜１５が形成され、該層間絶縁膜１５にはその底面に第１コンタクト配線引き出し部３３が露出するビアホール４１第２コンタクトホールが形成される。通常、層間絶縁膜１５上にはＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層１７が形成され、第１メタル配線形成により生じた段差部１７を平坦化する。
【００１５】
ビアホール４１内には第１コンタクト配線引き出し部３３と接続し、その周辺まで延在するアルミニューム（Ａｌ）等を主成分とする第２コンタクト配線４が形成される。図１で言えば、第２コンタクト配線４は第２コンタクト配線４ａ〜４ｈとして表示される。第２コンタクト配線４ａ〜４ｈの下方には、それぞれ第２コンタクト配線４ａ〜４ｈとほぼ同じ程度の面積の第１コンタクト配線引き出し部３３が形成される。
【００１６】
また、第２コンタクト配線４と同層に、アルミニューム（Ａｌ）等を主成分とする配線層１ａ〜１ｆが形成される。図１に示す配線層１ｆは、図３の比較例に存在しないものであり、入力端子３４ａ〜３４ｈのパターンレイアウトの改善により、スタンダードセル１０を長辺方向（Ｘ方向）に縮小することによって形成された空領域に配線層１ｆを形成できたことが本実施形態の特徴である。
【００１７】
図３に示す比較例のパターンレイアウトの場合、配線層１ｆを配置しようとする場合、セルの自動配置時に該配線層１ｆ配置のため領域を確保するため、１のスタンダードセルと他のスタンダードセルの間を空けて配置する。そのため、スタンダードセル間の無駄なスペースが増えて素子集積密度の低下の原因となる。なお、複数の配線層のうち１本は不図示のＭＯＳトランジスタのドレインと接続する出力端子である。
【００１８】
本実施形態の特徴を詳しく説明する前に、第１コンタクト配線３と第２コンタクト配線４の接続方法について説明する。デザインルールが粗い微細化の程度の低い製品の場合には、図２（Ａ）に示す場合と同様に、第１コンタクト配線３に窪み部が生じるが、解像度に余裕がありその上部の層間絶縁膜にビアホール４１を形成して、第１コンタクト配線３と直接接続する態様で第２コンタクト配線４を形成しても大きな問題は生じない。
【００１９】
それに対して、微細化のレベルが進んできた場合、解像度、焦点深度の関係、更にはスパッタ時のアルミニューム（Ａｌ）等のステップカバレッジ等の問題から、従来技術では
第１コンタクト配線３と第２コンタクト配線を直接接続させることはできない。従って、図２（Ｂ）に示すように、平坦化技術を駆使して対処しなければならない。
【００２０】
即ち、図２（Ｂ）の場合、ゲート配線２上に形成した層間絶縁膜１３にコンタクトホール３１を形成したあと、ステップカバレッジのすぐれたＣＶＤ法及び所定のエッチバック法によりコンタクトホール３１内にタングステン（Ｗ）を埋設する。その後、アルミニューム（Ａｌ）等を主成分とする第１コンタクト配線３を形成する。
【００２１】
次に、第１コンタクト配線３を被覆する層間絶縁膜１５を形成し、その後、その下層にうずもれる第１コンタクト配線３等により生じる層間絶縁膜１５の段差をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法により平坦化する。
【００２２】
その後、ビアホール４１を形成してから該ビアホール４１内を第１コンタクト配線３と接続するタングステン（Ｗ）で埋設してから、その上に、アルミニューム（Ａｌ）等を主成分とする第２コンタクト配線４を形成する。第２コンタクト配線４を第１コンタクト配線３の直上に形成することができ、全体の面積を小さくすることができる。
【００２３】
本実施形態の場合は、ＣＭＰ法や埋め込みタングステン（Ｗ）が必須の微細化レベルではない。もちろん、これらの最先端技術を利用することは可能であるが、廉価なロジック集積回路においては、製造コストはできるだけ抑える必要がある。
【００２４】
しかし、本実施形態のデザインルールでも、ホトリソグラフィ工程で解像度と焦点深度という、相対する特性を満たすため、段差部の平坦化は必須である。本実施形態では平坦化技術として一般的なＳＯＧ法による段差改善法を採用している。
【００２５】
ＳＯＧ法では図２（Ａ）に示すように、第１コンタクト配線３ａがコンタクトホール３１の中心領域で窪み部を有する場合、ＳＯＧ層１７が第１コンタクト配線３ａ上に堆積された層間絶縁膜１５に生じた窪み部を埋設する。
【００２６】
ＳＯＧ層１７はその後の熱処理で固化するがその膜質は層間絶縁膜１５の膜質に比べて粗でありこの部分にビアホール４１を精度よく形成するのは困難である。ＳＯＧ層１７のエッチング速度が大きくビアホール４１の開口径が大きくならざるを得ないからである。
【００２７】
係る問題に対処するため、本実施形態では、第１コンタクト配線３の直上の層間絶縁膜１５にビアホール４１を形成することを回避して、第１コンタクト配線３の一部ではあるが層間絶縁膜１５上に広く延在する第１コンタクト配線引き出し部３３を形成し、該第１コンタクト配線引き出し部３３上にビアホール４１を形成している。当該部分のビアホール４１を介して、第１コンタクト配線引き出し部３３と接続する第２コンタクト配線４を形成している。
【００２８】
第１コンタクト配線３と第２コンタクト配線４とは、図１に示すように、大小の略正方形の形状で概略逆Ｌ字形状を呈し隣接する。もちろん、前述の如く、第２コンタクト配線４の直下には第１コンタクト配線３の一部である第１コンタクト配線引き出し部３３が、第２コンタクト配線４と略同等の面積で重畳している。逆Ｌ字形状の一対の第１コンタクト配線３と第２コンタクト配線４で構成される端子部を入力端子と呼ぶ。
【００２９】
次に、本実施形態の特徴を明確にするため比較例と対比して各入力端子部（第１コンタクト配線３ａと第２コンタクト配線４ａで構成される入力端子を入力端子３４ａ、以下同様）のセル内での配置態様について以下に説明する。
【００３０】
比較例においては、図３に示すように、各入力端子３４ａ〜３４ｈの全てがスタンダードセルの短辺に平行方向（Ｙ方向）で、且つ長辺に平行方向（Ｘ方向）に近接して配置される。この場合、各入力端子の逆Ｌ字形状の出っ張り部分が隣同士にならないように配置して半導体基板１１の有効活用を図っている。たとえば、入力端子３４ａと入力端子３４ｂは、出っ張り部の第２コンタクト配線４ａと第２コンタクト配線４ｂが隣同士にならないように配置している。
【００３１】
入力端子３４の数が少ない内は、これでも半導体装置の縮小効果が大きかったがスタンダードセルの機能の増大と共に入力端子３４の数が増え、それに対応する適切な入力端子３４の配置が原価低減に必須のテーマとなる。図１に示す本実施形態では、入力端子３４の一部をスタンダードセルの長辺に平行方向（Ｘ方向）で、且つ短辺に平行方向（Ｙ方向）に近接して配置することにより、新たな配線層１ｆを増設する空き領域を確保している。
【００３２】
即ち、入力端子３４ａ、３４ｇ、３４ｈ、３４ｆはそのままにして入力端子３４ｂ、３４ｃ、３４ｄ、３４ｅの配置を前述の如くスタンダードセルの長辺に平行方向で、且つ短辺に平行方向に近接して配置した。その結果、他の入力端子との関係で互いに間隔の広くなった入力端子３４ｂ、３４ｃ、３４ｄ、３４ｅ及び３４ｆを同図で左側に寄せることができ、入力端子３４ｆと入力端子３４ｇの間に新たな配線層１ｆを形成する空き領域を確保することができる。
【００３３】
本実施形態の特徴を入力端子３４ｂ、３４ｃに着目して、さらに詳しく説明する。入力端子３４ｂはゲート配線２ｂに接続され、入力端子３４ｃはゲート配線２ｃに接続されている。そして、入力端子３４ｂ、３４ｃは、Ｘ方向に平行に且つＹ方向に互いに対向する形で近接して配置される。
【００３４】
また、入力端子３４ｂの第２コンタクト配線４ｂは、第１コンタクト配線３ｂと層間絶縁膜１５を介して隣接し、且つ該第１コンタクト配線３ｂに対してＸ方向に延在して配置される。入力端子３４ｃの第２コンタクト配線４ｃは、第１コンタクト配線３ｃと層間絶縁膜１５を介して隣接し、且つ該第１コンタクト配線３ｃに対して第２コンタクト配線４ｂとは反対方向となるＸ方向に延在して配置される。
【００３５】
即ち、入力端子３４ｂの第１コンタクト配線３ｂと入力端子３４ｃの第２コンタクト配線４ｃとはＹ方向に互いに対向して配置され、入力端子３４ｂの第２コンタクト配線４ｂと入力端子３４ｃの第１コンタクト配線３ｃはＹ方向に互いに対向して配置されている。入力端子３４ｄ、３４ｅの関係についても同様である。
【００３６】
図１は本実施形態の一例を示すものであり、入力端子３４の数が更に増加すると、更に新しい配線層を増設する空き領域の確保が可能となり、半導体装置の原価低減効果が大きくなる。
【符号の説明】
【００３７】
１ａ〜１ｆ 配線層 ２，２ａ〜２ｈ ゲート配線
３，３ａ〜３ｈ 第１コンタクト配線 ４，４ａ〜４ｈ 第２コンタクト配線
１０ スタンダードセル １１ 半導体基板 １２絶縁膜
１３，１５層間絶縁膜 １４，１６ タングステン（Ｗ） １７ ＳＯＧ層
３１ コンタクトホール ３３ 第１コンタクト配線引き出し部
３４，３４ａ〜３４ｈ 入力端子 ４１ ビアホール
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１方向に延びた第１及び第２ゲート配線と、
前記第１及び第２ゲート配線上に形成された第１及び第２層間絶縁膜と、
前記第１ゲート配線に接続された第１端子と、
前記第２ゲート配線に接続された第２端子と、を備え、
前記第１端子は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記第１ゲート配線に接続された第１コンタクト配線を、前記第２端子は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記第２ゲート配線に接続された第１コンタクト配線を、また、前記第１端子及び前記第２端子のそれぞれが、前記第２層間絶縁膜に形成された第２コンタクトホールを介して、前記第１コンタクト配線と一体となり前記第１層間絶縁膜上を延在する第１コンタクト配線引き出し部と接続された第２コンタクト配線と、を備え、
前記第２コンタクト配線と同層に形成された複数の配線層と、を具備し、
前記半導体装置の表面に垂直な方向から見て、前記第１及び第２端子は、前記第１方向に垂直である第２方向に互いに平行に且つ近接して配置され、前記第１端子の前記第２コンタクト配線は、該第１端子の前記第１コンタクト配線と層間絶縁膜１５を介して隣接し、且つ該第１コンタクト配線に対して第２方向に延在して配置され、前記第２端子の前記第２コンタクト配線は、該第２端子の前記第１コンタクト配線と層間絶縁膜を介して隣接し、且つ該第１コンタクト配線に対して前記第１端子の第２コンタクト配線とは反対方向となる第２方向に延在して配置されることを特徴とする半導体装置。
【請求項２】
前記第１端子の前記第１コンタクト配線と前記第２端子の前記第２コンタクト配線とは互いに対向して配置され、前記第１の端子の前記第２コンタクト配線と前記第２端子の前記第１コンタクト配線は互いに対向して配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１コンタクト配線と前記第２コンタクト配線のそれぞれの形状が略正方形の形状で、該第１コンタクト配線より該第２コンタクト配線の面積が大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体装置の表面に垂直な方向から見て、前記第１及び第２端子を前記第１方向に互いに平行に対向して配置した場合に比し、前記第２方向に空き領域を確保することができ、該空き領域に新たな前記配線層を増設したことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項１】
半導体基板上に形成され、第１方向に延びた第１及び第２ゲート配線と、
前記第１及び第２ゲート配線上に形成された第１及び第２層間絶縁膜と、
前記第１ゲート配線に接続された第１端子と、
前記第２ゲート配線に接続された第２端子と、を備え、
前記第１端子は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記第１ゲート配線に接続された第１コンタクト配線を、前記第２端子は、前記第１層間絶縁膜に形成された第１コンタクトホールを介して、前記第２ゲート配線に接続された第１コンタクト配線を、また、前記第１端子及び前記第２端子のそれぞれが、前記第２層間絶縁膜に形成された第２コンタクトホールを介して、前記第１コンタクト配線と一体となり前記第１層間絶縁膜上を延在する第１コンタクト配線引き出し部と接続された第２コンタクト配線と、を備え、
前記第２コンタクト配線と同層に形成された複数の配線層と、を具備し、
前記半導体装置の表面に垂直な方向から見て、前記第１及び第２端子は、前記第１方向に垂直である第２方向に互いに平行に且つ近接して配置され、前記第１端子の前記第２コンタクト配線は、該第１端子の前記第１コンタクト配線と層間絶縁膜１５を介して隣接し、且つ該第１コンタクト配線に対して第２方向に延在して配置され、前記第２端子の前記第２コンタクト配線は、該第２端子の前記第１コンタクト配線と層間絶縁膜を介して隣接し、且つ該第１コンタクト配線に対して前記第１端子の第２コンタクト配線とは反対方向となる第２方向に延在して配置されることを特徴とする半導体装置。
【請求項２】
前記第１端子の前記第１コンタクト配線と前記第２端子の前記第２コンタクト配線とは互いに対向して配置され、前記第１の端子の前記第２コンタクト配線と前記第２端子の前記第１コンタクト配線は互いに対向して配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１コンタクト配線と前記第２コンタクト配線のそれぞれの形状が略正方形の形状で、該第１コンタクト配線より該第２コンタクト配線の面積が大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体装置の表面に垂直な方向から見て、前記第１及び第２端子を前記第１方向に互いに平行に対向して配置した場合に比し、前記第２方向に空き領域を確保することができ、該空き領域に新たな前記配線層を増設したことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−１２９４３５（Ｐ２０１２−１２９４３５Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２８１２５５（Ｐ２０１０−２８１２５５）
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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