半導体装置及びその製造方法
【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、局所配線構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、ゲート電極のコンタクト抵抗や配線抵抗が増大する傾向にある。このため、ゲート電極とソースドレイン領域とを局所配線構造を用いて接続することにより、配線抵抗を低減することが行われている（例えば、特許文献１を参照。）。なお、本発明でいう局所配線構造とは、シェアードコンタクトプラグを含み、配線層に形成されたグローバル配線を用いずに、素子及び配線を相互に接続する配線である。
【０００３】
特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを構成するＭＩＳ（Metal-Insulator-Semiconductor）トランジスタにおいては、局所配線構造を用いることにより、配線抵抗の低減だけでなくＳＲＡＭセルの縮小を図ることができ、非常に有効である。
【０００４】
図１０は、従来のシェアードコンタクトを備えた半導体装置の断面構成を示している。図１０に示すように、シリコンからなる半導体基板１０１には素子分離領域１０６により囲まれた活性領域１０７が形成されている。活性領域１０７にはＭＩＳトランジスタ１１０が形成されている。活性領域１０７の上にはＭＩＳトランジスタ１１０のゲート電極１０３Ａがゲート絶縁膜１０２Ａを介在させて形成されている。活性領域１０７におけるゲート電極１０３Ａの両側方には、それぞれＭＩＳトランジスタ１１０のソースドレイン領域１０４ａ及びソースドレイン領域１０４ｂが形成されている。また、ゲート電極１０３Ａの両側面上にはサイドウォール１０５Ａが形成されている。
【０００５】
活性領域１０７における、ソースドレイン領域１０４ａのゲート電極１０３Ａと反対側の領域の上には、ゲート配線１０３Ｂが絶縁膜１０２Ｂを介在させて形成されている。ゲート配線１０３Ｂの両側面上には、サイドウォール１０５Ｂが形成されている。
【０００６】
半導体基板１０１の上には、ゲート電極１０３Ａ及びゲート配線１０３Ｂを覆うように下地絶縁膜１２０及び層間絶縁膜１２１が形成されている。下地絶縁膜１２０及び層間絶縁膜１２１には、ソースドレイン領域１０４ａとゲート配線１０３Ｂとに接続されたシェアードコンタクトプラグ１０８及びソースドレイン領域１０４ｂと接続されたコンタクトプラグ１０９が形成されている。
【０００７】
ソースドレイン領域１０４ａとゲート配線１０３Ｂとをシェアードコンタクトプラグ１０８を用いて接続することにより、ソースドレイン領域１０４ａとゲート配線１０３Ｂとのそれぞれにコンタクトを形成し、配線層において接続する場合と比べて、配線抵抗を低減できるだけでなく、占有面積の低減もできる。従って、シェアードコンタクトプラグ等の局所配線構造を採用した半導体装置は、配線抵抗を増大させることなく小型化することができる。
【特許文献１】特開２００７−１５０２４４号公報
【非特許文献１】木村泰己他、「45nm世代高集積SRAM向けShared Contact加工変換差低減検討」、第54回応用物理学会予稿集、２００７年、ｐ．９３１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置には以下のような問題がある。シェアードコンタクトプラグを形成するためには、層間絶縁膜にソースドレイン領域及びゲート配線の上面を露出する開口部（コンタクトホール）を形成する必要がある。このため、シェアードコンタクトプラグのコンタクトホールは、通常のコンタクトプラグを形成するためのコンタクトホールよりもかなり大きくなる。サイズが大きく異なるコンタクトホールをドライエッチングにより形成する場合には、開口面積の差による加工寸法の差（加工変換差）が生じるので、シェアードコンタクトプラグと、通常のコンタクトプラグとの寸法制御が難しくなる（例えば、非特許文献１を参照）。従って、シェアードコンタクトプラグとソースドレイン領域との合わせマージンを確保するために、ソースドレイン領域の面積を大きくしなければならない。その結果、半導体装置のサイズが増大するという問題がある。
【０００９】
本発明は、前記従来の問題を解決し、ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、ソースドレイン領域の上に半導体基板の上面よりも突出するように形成されたＳｉＧｅ層を有する局所配線構造を備えた構成とする。
【００１１】
具体的に本発明に係る半導体装置は、半導体基板の上に形成されたゲート電極及び半導体基板におけるゲート電極の両側方にそれぞれ形成された第１のソースドレイン領域及び第２のソースドレイン領域を有するトランジスタと、半導体基板の上における第１のソースドレイン領域を挟んでゲート電極と反対側に形成されたゲート配線と、第１のソースドレイン領域の上に形成され、半導体基板の上面よりも突出した第１のＳｉＧｅ層と、第１のＳｉＧｅ層に接続された第１のコンタクトプラグとを備え、ゲート配線と第１のソースドレイン領域とは、第１のＳｉＧｅ層を有する局所配線構造によって接続されていることを特徴とする。
【００１２】
本発明の半導体装置は、半導体基板の上面よりも突出した第１のＳｉＧｅ層と、第１のＳｉＧｅ層に接続された第１のコンタクトプラグを備え、ゲート配線と第１のソースドレイン領域とは、第１のＳｉＧｅ層を有する局所配線構造によって接続されている。このため、ソースドレイン領域及びゲート配線の両方と直接接続されたコンタクトプラグを形成する場合と比べて、コンタクトホールのアスペクト比を小さくすることができる。従って、コンタクトホールの形成精度が向上するので、ソースドレイン領域のサイズを大きくする必要がない。その結果、低抵抗の局所配線構造を有し且つ小型化された半導体装置を実現できる。
【００１３】
本発明の半導体装置において、局所配線構造は、第１のソースドレイン領域及びゲート配線の上面に跨って形成された第１のＳｉＧｅ層によって構成されていてもよい。このような構成とすることにより、コンタクトプラグをシェアードコンタクトプラグとする必要がなくなる。従って、コンタクトホールの形成精度がさらに向上する。
【００１４】
本発明の半導体装置において、第１のコンタクトプラグは、第１のＳｉＧｅ層における第１のソースドレイン領域の上に形成された部分と接続されていてもよい。
【００１５】
本発明の半導体装置において、第２のソースドレイン領域に接続された第２のコンタクトプラグをさらに備え、第１のコンタクトプラグは、第２のコンタクトプラグと同じサイズであってもよい。
【００１６】
本発明の半導体装置において、局所配線構造は、第１のＳｉＧｅ層と、ゲート配線の上に形成された第２のＳｉＧｅ層と、第１のコンタクトプラグとで構成されており、第１のコンタクトプラグは、第１のＳｉＧｅ層と第２のＳｉＧｅ層とを接続するシェアードコンタクトプラグであってもよい。
【００１７】
本発明の半導体装置において、ゲート配線は、ゲート電極よりも高さが低くてもい。
【００１８】
本発明の半導体装置において、局所配線構造は、第１のＳｉＧｅ層と、第１のコンタクトプラグとで構成されており、第１のコンタクトプラグは、第１のＳｉＧｅ層とゲート配線とを接続するシェアードコンタクトプラグであってもよい。
【００１９】
本発明の半導体装置において、ゲート配線の両側面上には、それぞれサイドウォールが形成され、サイドウォールのうち第１のソースドレイン領域側のサイドウォールは、反対側のサイドウォールよりも高さが低くてもよい。
【００２０】
本発明の半導体装置において、第１のソースドレイン領域側のサイドウォールは、ゲート配線よりも高さが低くてもよい。
【００２１】
本発明の半導体装置において、第１のソースドレイン領域及び第２のソースドレイン領域の上部には、それぞれ半導体基板に形成された凹部が形成されており、第１のソースドレイン領域の上部に形成された凹部には、第１のＳｉＧｅ層が埋め込まれており、第２のソースドレイン領域の上部に形成された凹部には、第３のＳｉＧｅ層が埋め込まれていてもよい。このような構成とすることにより、トランジスタのチャネル領域にゲート長方向の圧縮応力を加えることが可能となる。これにより、正孔キャリアの移動度が向上し、ｐ型トランジスタの場合には、動作速度を向上させることができる。
【００２２】
本発明の半導体装置において、第１のＳｉＧｅ層上にはシリサイド層が形成されており、第１のコンタクトプラグは、シリサイド層を介して第１のソースドレイン領域に接続されていてもよい。
【００２３】
本発明に係る第１の半導体装置の製造方法は、半導体基板の上にゲート電極とゲート配線とを互いに間隔をおいて形成する工程（ａ）と、半導体基板におけるゲート電極のゲート配線側の側方に第１のソースドレイン領域を形成し、反対側の側方に第２のソースドレイン領域を形成する工程（ｂ）と、第１のソースドレイン領域及びゲート配線の上面に跨るように第１のＳｉＧｅ層を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板の上に、層間絶縁膜を形成する工程（ｄ）と、層間絶縁膜を貫通し、第１のＳｉＧｅ層に接続する第１のコンタクトプラグを形成する工程（ｅ）とを備えていることを特徴とする。
【００２４】
第１の半導体装置の製造方法は、第１のソースドレイン領域及びゲート配線の上面に跨るようにＳｉＧｅ層を形成する工程を備えている。このため、第１のソースドレイン領域と導電膜とは、ＳｉＧｅ層により電気的に接続される。従って、第１のソースドレイン領域と導電膜との間の配線抵抗を低減できる。また、コンタクトプラグをＳｉＧｅ層と接するように形成すればよく、シェアードコンタクトプラグとする必要がない。従って、コンタクトホールのアスペクト比を小さくでき、精度良くコンタクトホールを形成できるので、第１のソースドレイン領域のサイズを大きくする必要がない。その結果、配線抵抗が低く且つサイズが小さい半導体装置を製造することが可能となる。
【００２５】
第１の半導体装置の製造方法において、工程（ｅ）では、層間絶縁膜を貫通し、第２のソースドレイン領域に接続された第２のコンタクトプラグを形成し、第１のコンタクトプラグは、第２のコンタクトプラグと同じサイズであってもよい。
【００２６】
本発明に係る第２の半導体装置の製造方法は、半導体基板の上にゲート電極とゲート配線とを互いに間隔をおいて形成する工程（ａ）と、半導体基板におけるゲート電極のゲート配線側の側方に第１のソースドレイン領域を形成し、反対側の側方に第２のソースドレイン領域を形成する工程（ｂ）と、第１のソースドレイン領域の上に半導体基板の上面よりも突出するように第１のＳｉＧｅ層を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板の上に、層間絶縁膜を形成する工程（ｄ）と、層間絶縁膜を貫通し、第１のＳｉＧｅ層の一部とゲート配線の一部とに接続するシェアードコンタクトプラグを形成する工程（ｅ）とを備えていることを特徴とする。
【００２７】
第２の半導体装置の製造方法は、第１のソースドレイン領域の上に半導体基板の上面よりも突出するように第１のＳｉＧｅ層を形成する工程と、層間絶縁膜を貫通し、第１のＳｉＧｅ層とゲート配線とを接続するシェアードコンタクトを形成する工程とを備えている。このため、シェアードコンタクトを形成するコンタクトホールのアスペクト比を小さくすることができる。従って、精度良くコンタクトホールを形成できるので、第１のソースドレイン領域のサイズを大きくする必要がない。その結果、配線抵抗が低く且つサイズが小さい半導体装置を製造することが可能となる。
【００２８】
第２の半導体装置の製造方法において、工程（ｃ）では、ゲート配線の上に第２のＳｉＧｅ層を形成し、工程（ｅ）では、シェアードコンタクトプラグを第１のＳｉＧｅ層の一部と第２のＳｉＧｅ層の一部とに接続するように形成してもよい。
【００２９】
第１及び第２の半導体装置の製造方法において、工程（ａ）よりも後で且つ（ｃ）よりも前に、ゲート配線の両側面上にサイドウォールを形成する工程（ｆ）をさらに備え、工程（ｆ）では、サイドウォールのうち第１のソースドレイン領域側のサイドウォールの高さを、反対側のサイドウォールよりも低くしてもよい。
【００３０】
第１及び第２の半導体装置の製造方法において、工程（ｆ）では、第１のソースドレイン領域側のサイドウォールの高さを、ゲート配線よりも低くしてもよい。
【００３１】
第１及び第２の半導体装置の製造方法において、工程（ｆ）では、ゲート配線の高さをゲート電極よりも低くしてもよい。
【００３２】
第１及び第２の半導体装置の製造方法において、工程（ｃ）よりも前に、半導体基板におけるゲート電極の両側方の部分に凹部をそれぞれ形成する工程（ｇ）をさらに備え、工程（ｃ）では、ゲート配線側の凹部を埋めるように第１のＳｉＧｅ層を形成し、反対側の凹部を埋めるように第３のＳｉＧｅ層を形成してもよい。
【発明の効果】
【００３３】
本発明に係る半導体装置及びその製造方法によれば、ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３４】
図１は、本発明の第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、本実施形態の半導体装置は、局所配線構造６０が、第１のソースドレイン領域２９Ａ、サイドウォール４３Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１により構成されている。
【００３５】
図１に示すように、シリコン（Ｓｉ）からなる半導体基板１１にはｎ型ウェル１６が形成され、ｎ型ウェル１６には素子分離領域１７により囲まれた活性領域１８が形成されている。活性領域１８にはｐ型のＭＩＳトランジスタ１２が形成されている。
【００３６】
ＭＩＳトランジスタ１２は、活性領域１８の上にゲート絶縁膜２１を介在させて形成されたゲート電極２２と、ゲート電極２２の両側面上に形成されたサイドウォール２３とを有している。サイドウォール２３は、断面板状のオフセットサイドウォール２４と、断面Ｌ字状の内側サイドウォール２５と、内側サイドウォール２５を覆う外側サイドウォール２６とを有している。
【００３７】
活性領域１８におけるゲート電極２２の両側方には、それぞれｐ型のエクステンション領域２８Ａ及びエクステンション領域２８Ｂが形成されている。活性領域１８における各サイドウォール２３の外側方には、上部に凹部が設けられた、それぞれｐ型の第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂが形成されている。
【００３８】
活性領域１８の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側の位置には、絶縁膜４１を介在させてゲート配線４２が形成されている。ゲート配線４２の第１のソースドレイン領域２９Ａ側の側面上にはサイドウォール４３Ａが形成され、反対側の側面上にはサイドウォール４３Ｂが形成されている。サイドウォール４３Ａは、サイドウォール４３Ｂよりも高さが低く、ゲート配線４２の第１のソースドレイン領域２９Ａ側の側面には、サイドウォール４３Ａに覆われていない部分が存在している。
【００３９】
サイドウォール４３Ａ及びサイドウォール４３Ｂは、それぞれ断面板状のオフセットサイドウォール４４と、断面Ｌ字状の内側サイドウォール４５と、内側サイドウォール４５を覆う外側サイドウォール４６とを有している。
【００４０】
第１のソースドレイン領域２９Ａとゲート配線４２とは、局所配線構造６０となるシリコンゲルマニウム（ＳｉＧｅ）層６１により電気的に接続されている。このため、第１のソースドレイン領域２９Ａとゲート配線４２との間の配線抵抗を低減することができる。ＳｉＧｅ層６１における第１のソースドレイン領域２９Ａ上に形成された凹部を埋める部分の上には、シリサイド層６７を介してコンタクトプラグ６２が接続されている。一方、ＳｉＧｅ層６５における第２のソースドレイン領域２９Ｂ上に形成された凹部を埋める部分の上には、シリサイド層６７を介してコンタクトプラグ６６が接続されている。コンタクトプラグ６２及びコンタクトプラグ６６は、ゲート電極２２、ゲート配線４２、ＳｉＧｅ層６１及びＳｉＧｅ層６５を覆うように順次形成された下地絶縁膜７１と層間絶縁膜７２とを貫通して形成されている。
【００４１】
本実施形態の半導体装置は、図１に示すように、ＳｉＧｅ層６１を第１のソースドレイン領域２９Ａとゲート配線４２とを接続する局所配線構造６０として用いている。これにより、ＳｉＧｅ層６１上のシリサイド層６７に到達するコンタクトプラグ６２は大きく形成する必要がなく、ＳｉＧｅ層６５上のシリサイド層６７に到達するコンタクトプラグ６６と同じサイズで形成することができる。このため、下地絶縁膜７１及び層間絶縁膜７２にコンタクトホールを形成する際に、開口面積の差による加工変換差が生じることはない。従って、コンタクトプラグ６２及びコンタクトプラグ６６の寸法制御が容易となり、第１のソースドレイン領域２９Ａのサイズを拡大する必要はない。その結果、半導体装置を小型化することができる。
【００４２】
また、第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂの上部に設けられた凹部を埋めるように、ＳｉＧｅ層６１及びＳｉＧｅ層６５が形成されている。これにより、ＭＩＳトランジスタ１２のチャネル領域には、ゲート長方向の圧縮応力が加わるので、正孔キャリアの移動度が向上し、ｐ型ＭＩＳトランジスタの駆動力を向上させることができる。
【００４３】
なお、本実施形態においては、ＳｉＧｅ層６１、ＳｉＧｅ層６５及びゲート電極２２の上部をシリサイド化し、シリサイド層６７を形成している。これにより、コンタクトプラグ６２及びコンタクトプラグ６６がシリサイド層６７を介在させてＳｉＧｅ層６１及びＳｉＧｅ層６５と接しているため、配線抵抗をさらに低減できる。
【００４４】
以下に、第１の実施形態に係る半導体装置の製造方法について図２〜図４を参照して説明する。まず、図２（ａ）に示すように、Ｓｉからなる半導体基板１１に素子分離領域１７を形成し、素子分離領域１７により囲まれた活性領域１８を形成する。また、半導体基板１１にｎ型の不純物のイオン注入を行いｎ型ウェル１６を形成する。続いて、半導体基板１１の上に厚さが２ｎｍ程度のＳｉＯ2等からなる絶縁膜及び厚さが１００ｎｍ程度のポリシリコン膜とを順次形成する。この後、ポリシリコン膜及び絶縁膜を選択的にエッチングすることにより、活性領域１８上にゲート絶縁膜２１及びゲート電極２２を形成すると共に、活性領域１８上にゲート電極２２と間隔をおいて絶縁膜４１及びゲート配線４２を形成する。このとき、絶縁膜４１及びゲート配線４２は、必ずしも活性領域１８上に形成する必要はなく、素子分離領域１７上に形成してもよい。ここで、ポリシリコン膜及び絶縁膜のエッチングマスクにはレジストマスク又はハードマスクを用いればよい。
【００４５】
続いて、半導体基板１１の上に、ＳｉＯ2等からなる絶縁膜を形成した後、エッチバックを行い、ゲート電極２２及びゲート配線４２の側面上にそれぞれ断面板状のオフセットサイドウォール２４及びオフセットサイドウォール４４を形成する。
【００４６】
続いて、ゲート電極２２及びオフセットサイドウォール２４をマスクとして、活性領域１８にｐ型の不純物を注入し、浅いソースドレイン領域となるそれぞれｐ型のエクステンション領域２８Ａ及びエクステンション領域２８Ｂを形成する。
【００４７】
続いて、半導体基板１１の上にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、シリコン酸化膜及びシリコン窒化膜のエッチバックを行う。これにより、ゲート電極２２の両側面上にオフセットサイドウォール２４を介してシリコン酸化膜からなる内側サイドウォール２５及びシリコン窒化膜からなる外側サイドウォール２６を形成すると共に、ゲート配線４２の両側面上にオフセットサイドウォール４４を介してシリコン酸化膜からなる内側サイドウォール４５及びシリコン窒化膜からなる外側サイドウォール４６とを形成する。これにより、ゲート電極２２の両側面上にサイドウォール２３が形成される。また、ゲート配線４２のゲート電極２２側の側面上にはサイドウォール４３Ａが形成され、反対側の側面上にはサイドウォール４３Ｂが形成される。
【００４８】
続いて、ゲート電極２２及びサイドウォール２３をマスクとして、活性領域１８にｐ型の不純物を注入し、各サイドウォール２３の外側方に、深いソースドレイン領域となるそれぞれｐ型の第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを形成する。
【００４９】
次に、図２（ｂ）に示すように、半導体基板１１上の全面にＳｉＯ2等からなる厚さが５０ｎｍ程度の保護膜８１を形成する。
【００５０】
次に、図２（ｃ）に示すように、第１のソースドレイン領域２９Ａ、第２のソースドレイン領域２９Ｂ、ゲート配線４２及びサイドウォール４３Ａを露出するように、保護膜８１を除去する。このとき、ゲート電極２２上には、ゲート電極２２の上面が露出しないように保護膜８１を残存させる。
【００５１】
次に、図３（ａ）に示すように、保護膜８１及びサイドウォール２３をマスクとして半導体基板１１のエッチングを行い、活性領域１８における第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂが形成された部分に深さが約４０ｎｍの凹部１８ａ及び凹部１８ｂをそれぞれ形成する。同時に、ゲート配線４２の上部がエッチングされ、ゲート配線４２の高さは、ゲート電極２２及びサイドウォール４３Ｂよりも低くなる。また、サイドウォール４３Ａもエッチングされ、サイドウォール４３Ａの高さはサイドウォール４３Ｂよりも低くなる。この後、さらにサイドウォール４３Ａのエッチングを選択的に行って、ゲート配線４２におけるゲート電極２２側の側面の上部が露出するようにする。なお、エッチングは、ドライエッチング若しくは有機アルカリエッチャントを使ったウエットエッチング又はこれらを組み合わせた方法により行えばよい。
【００５２】
次に、図３（ｂ）に示すように、Ｓｉが露出したゲート配線４２の上面、ゲート配線４２の側面及び第１のソースドレイン領域２９Ａの上面と、第２のソースドレイン領域２９Ｂの上面とにｐ型のＳｉＧｅ層をエピタキシャル成長させる。これにより、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨ってＳｉＧｅ層６１が形成され、第２のソースドレイン領域２９Ｂの上にＳｉＧｅ層６５が形成される。第１のソースドレイン領域２９Ａとゲート配線４２とは、ＳｉＧｅ層６１により電気的に接続される。また、ＳｉＧｅ層６１における第１のソースドレイン領域２９Ａの上に形成された部分及びＳｉＧｅ層６５は、それぞれ凹部１８ａ及び凹部１８ｂを埋め、半導体基板１１の上面よりも突出するように形成する。なお、ＳｉＧｅ層６１及びＳｉＧｅ層６５は、シランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）と、ジボラン等のｐ型ドーパントとを用いた減圧化学気相堆積法（減圧ＣＶＤ法）により形成すればよい。
【００５３】
次に、図３（ｃ）に示すように、保護膜８１を選択的に除去する。
【００５４】
次に、半導体基板１１の上に、厚さが数ｎｍのニッケル（Ｎｉ）等の高融点金属膜を堆積した後、熱処理を行うことにより図４（ａ）に示すように、ＳｉＧｅ層６１、ＳｉＧｅ層６５、ゲート配線４２及びゲート電極２２の上部をシリサイド化し、シリサイド層６７を形成する。その後、未反応で残存している金属膜を除去する。
【００５５】
次に、図４（ｂ）に示すように、半導体基板１１上の全面にシリコン窒化膜からなる下地絶縁膜７１を形成した後、下地絶縁膜７１上にシリコン酸化膜からなる層間絶縁膜７２を形成する。続いて、層間絶縁膜７２及び下地絶縁膜７１を貫通し、ＳｉＧｅ層６１上のシリサイド層６７に到達するコンタクトホール７２ａ、及びＳｉＧｅ層６５上のシリサイド層６７に到達するコンタクトホール７２ｂを形成する。なお、コンタクトホール７２ａは、ＳｉＧｅ層６１上のシリサイド層６７に到達すればどこに形成してもよい。従って、本実施形態において示したように、第１のソースドレイン領域２９Ａの上方に形成する他に、例えばゲート配線４２の上方に形成してもよい。
【００５６】
次に、図５に示すように、コンタクトホール７２ａ及びコンタクトホール７２ｂをタングステン等の導電材料により埋め込むことにより、ＳｉＧｅ層６１にシリサイド層６７を介して接続されたコンタクトプラグ６２及びＳｉＧｅ層６５にシリサイド層６７を介して接続されたコンタクトプラグ６６を形成する。
【００５７】
本実施形態の半導体装置の製造方法は、ＳｉＧｅ層６１を第１のソースドレイン領域２９Ａとゲート配線４２とを接続する局所配線構造として用いている。このため、図１０に示すような従来のシェアードコンタクト１０８からなる局所配線構造を形成する場合と異なり、大きなコンタクトホールを形成する必要がない。すなわち、本実施形態によれば、ＳｉＧｅ層６１によって第１のソースドレイン領域２９Ａとゲート配線４２とを接続する。このため、ＳｉＧｅ層６１上のシリサイド層６７に到達するコンタクトホール７２ａは大きく形成する必要がなく、ＳｉＧｅ層６５上のシリサイド層６７に到達するコンタクトホール７２ｂと同じサイズで形成することができる。従って、コンタクトホールの開口面積の差による加工変換差が生じることがなく、コンタクトホールを精度良く形成することができる。その結果、第１のソースドレイン領域２９Ａのサイズを縮小することが可能となり、半導体装置を小型化できる。また、コンタクトプラグ６２をＳｉＧｅ層６１におけるゲート配線４２の上側の部分と接続する構成とした場合にも、コンタクトホール７２ｂと同じサイズでコンタクトホール７２ａを形成することができるため、コンタクトホールを精度良く形成することができる。
【００５８】
また、本実施形態の半導体装置の製造方法においては、サイドウォール４３Ａの高さを低くして、ゲート配線４２における第１のソースドレイン領域２９Ａ側の側面を露出している。このため、ゲート配線４２の側面にもＳｉＧｅ層６１が成長するので、第１のソースドレイン領域２９Ａの上に成長したＳｉＧｅ層と、ゲート配線４２の上に成長したＳｉＧｅ層とが確実につながるようにすることができる。なお、ＳｉＧｅ層６１が第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨るように形成できれば、ゲート配線４２の第１のソースドレイン領域２９Ａ側の側面を必ずしも露出させる必要はない。
【００５９】
なお、本実施形態においては、第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂに凹部１８ａ及び凹部１８ｂを形成し、凹部１８ａ及び凹部１８ｂを埋めるようにＳｉＧｅ層６１及びＳｉＧｅ層６５を形成した。これにより、ＭＩＳトランジスタのチャネル領域にゲート長方向の圧縮応力が加わるので、ｐ型ＭＩＳトランジスタの駆動力を向上させることができる。しかし、このような駆動力向上効果が必要ない場合には、凹部１８ａ及び凹部１８ｂを形成しなくてもよい。凹部を形成しない場合には、第２のソースドレイン領域２９Ｂの上にＳｉＧｅ層６５を形成しなくてもよい。また、ｐ型ＭＩＳトランジスタと同様にｎ型ＭＩＳトランジスタを形成することも可能である。この場合には、ソースドレイン領域を凹部に形成する必要はない。
【００６０】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図６は第２の実施形態に係る半導体装置の断面構成を示している。図６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００６１】
図６に示すように、本実施形態の半導体装置は、局所配線構造６０が、第１のソースドレイン領域２９Ａの上に形成されたＳｉＧｅ層６１と、ＳｉＧｅ層６１の一部及びゲート配線４２の一部に接続されたシェアードコンタクトプラグ６３とにより構成されている。
【００６２】
この場合、シェアードコンタクトプラグ６３のサイズは、コンタクトプラグ６６のサイズよりも大きくなる。しかし、ＳｉＧｅ層６１は、半導体基板１１の上面から突出しているため、シェアードコンタクトプラグ６３を形成するためのコンタクトホールのアスペクト比を小さくすることができる。このため、コンタクトホールの加工精度の要求を大幅に緩和することができる。このため、第１のソースドレイン領域２９Ａのサイズを大きくする必要はなく、半導体装置を小型化できる。
【００６３】
以下に、第２の実施形態に係る半導体装置の製造方法について図７及び図８を参照して説明する。なお、第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを形成するまでの工程は、第１の実施形態と同一であるため説明を省略する。
【００６４】
第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを形成した後、図７（ａ）に示すように、半導体基板１１上の全面にＳｉＯ2等からなる保護膜８１を形成し、保護膜８１の第１のソースドレイン領域２９Ａの上に形成された部分を除去する。これにより、これにより、ゲート電極２２、ゲート配線４２及び第２のソースドレイン領域２９Ｂの上を覆うように保護膜８１が残存する。
【００６５】
次に、図７（ｂ）に示すように、Ｓｉが露出した第１のソースドレイン領域２９Ａの上面にＳｉＧｅ層６１をエピタキシャル成長させる。これにより、半導体基板１１の上面から突出したＳｉＧｅ層６１が得られる。
【００６６】
次に、保護膜８１を選択的に除去した後、半導体基板１１の上に、厚さが数ｎｍのニッケル（Ｎｉ）等の高融点金属膜を堆積した後、熱処理を行うことにより図８（ａ）に示すように、ＳｉＧｅ層６１、ゲート電極２２、ゲート配線４２及び第２のソースドレイン領域２９Ｂの上部をシリサイド化し、シリサイド層６７を形成する。その後、未反応で残存している金属膜を除去した後、半導体基板１１上の全面にシリコン窒化膜からなる下地絶縁膜７１を形成した後、シリコン酸化膜からなる層間絶縁膜７２を形成する。続いて、層間絶縁膜７２及び下地絶縁膜７１を貫通し、ＳｉＧｅ層６１上のシリサイド層６７及びゲート配線４２上のシリサイド層６７に到達するコンタクトホール７２ａと、第２のソースドレイン領域２９Ｂ上のシリサイド層６７に到達するコンタクトホール７２ｂとを形成する。ここで、コンタクトホール７２ａ内に露出するサイドウォール４３Ａのエッチングを選択的に行って、ゲート配線４２よりもサイドウォール４３Ａの高さを低くして、ゲート配線４２におけるゲート電極２２側の側面が露出するようにしてもよい。
【００６７】
次に、図８（ｂ）に示すように、コンタクトホール７２ａ及びコンタクトホール７２ｂをタングステン等の導電材料で埋め込むことにより、ＳｉＧｅ層６１及びゲート配線４２にシリサイド層６７を介して接続されたシェアードコンタクトプラグ６３及び第２のソースドレイン領域２９Ｂにシリサイド層６７を介して接続されたコンタクトプラグ６６を形成する。
【００６８】
本実施形態においては、第２のソースドレイン領域２９Ｂの上にはＳｉＧｅ層を形成していないが、第２のソースドレイン領域２９Ｂの上にＳｉＧｅ層を形成してもよい。また、第１の実施形態と同様に第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂの上部に凹部を形成してもよい。ただし、この場合には、第１のソースドレイン領域２９Ａの上に形成したＳｉＧｅ層６１の上面が、半導体基板１１の上面よりも十分に突出し、コンタクトホール７２ａのアスペクト比が大きくならないようにする。
【００６９】
（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の一変形例について図面を参照して説明する。図９は、第２の実施形態の一変形例に係る半導体装置の断面構成を示している。図９に示すように本変形例の半導体装置は、局所配線構造６０が、第１のソースドレイン領域２９Ａの上に形成された第１のＳｉＧｅ層６１Ａとゲート配線４２の上に形成された第２のＳｉＧｅ層６１Ｂと、第１のＳｉＧｅ層６１Ａの一部及び第２のＳｉＧｅ層６１Ｂの一部に接するシェアードコンタクトプラグ６３とにより構成されている。
【００７０】
この構成によれば、ゲート配線４２上に形成した第２のＳｉＧｅ層６１Ｂがサイドウォール４３Ａ上にも形成され、第１のＳｉＧｅ層６１Ａと第２のＳｉＧｅ層６１Ｂとの間隔が狭くなるので、第２のＳｉＧｅ層６１Ｂを形成しない構成に比べて、シェアードコンタクトプラグ６３のコンタクトホールを小さく形成することが可能となる。
【００７１】
また、本変形例においても、第１の実施形態と同様に第２のソースドレイン領域２９Ｂの上にもＳｉＧｅ層を形成したり、第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂの上部に凹部を形成したりしてかまわない。また、本変形例においては、ゲート配線４２とサイドウォール４３Ａは同じ高さにしているが、ゲート配線４２よりもサイドウォール４３Ａの高さを低くして、ゲート配線４２におけるゲート電極２２側の側面が露出するようにしてもよい。
【００７２】
各実施形態及び変形例の半導体装置は、第２のソースドレイン領域と電気的に接続されたコンタクトプラグを備えているが、第２のソースドレイン領域と接続されたコンタクトプラグは、必ずしも必要ではない。また、ゲート電極と接続されたコンタクトプラグを備えていてもよい。
【００７３】
各実施形態及び変形例において、ソースドレイン領域を形成した後、ＳｉＧｅ層を形成する例を示したが、ＳｉＧｅ層を形成してからイオン注入によりソースドレイン領域を形成してもよい。また、ゲート絶縁膜としてＳｉＯ2を用いたが、ＳｉＯ2に代えて酸化ハフニウム（ＨｆＯ2）又はハフニウムシリケート（ＨｆＳｉＯx、ｘ＞１）等からなる高誘電率膜（High-Ｋ膜）を用いてもよい。
【００７４】
また、ゲート配線の一部が活性領域上に形成されている例を示したが、ゲート配線全体が素子分離領域上に形成されていても、全体が活性領域上に形成されていてもよい。
【００７５】
各実施形態及び変形例において示した半導体装置は、例えば、ＳＲＡＭセルの一部を構成するＭＩＳトランジスタに用いることができる。また、ロジック部等の他の回路部の一部を構成するＭＩＳトランジスタにも適用できる。さらに、メモリ以外の他の装置に用いることも可能である。
【産業上の利用可能性】
【００７６】
本発明は、ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現でき、局所配線構造を有する半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の第２の実施形態の一変形例に係る半導体装置を示す断面図である。
【図１０】従来例に係る半導体装置を示す断面図である。
【符号の説明】
【００７８】
１１ 半導体基板
１２ ＭＩＳトランジスタ
１６ ｎ型ウェル
１７ 素子分離領域
１８ 活性領域
１８ａ 凹部
１８ｂ 凹部
２１ ゲート絶縁膜
２２ ゲート電極
２３ サイドウォール
２４ オフセットサイドウォール
２５ 内側サイドウォール
２６ 外側サイドウォール
２８Ａ エクステンション領域
２８Ｂ エクステンション領域
２９Ａ 第１のソースドレイン領域
２９Ｂ 第２のソースドレイン領域
４１ 絶縁膜
４２ ゲート配線
４３Ａ サイドウォール
４３Ｂ サイドウォール
４４ オフセットサイドウォール
４５ 内側サイドウォール
４６ 外側サイドウォール
６０ 局所配線構造
６１ ＳｉＧｅ層
６１Ａ 第１のＳｉＧｅ層
６１Ｂ 第２のＳｉＧｅ層
６２ コンタクトプラグ
６３ シェアードコンタクトプラグ
６５ ＳｉＧｅ層
６６ コンタクトプラグ
６７ シリサイド層
７１ 下地絶縁膜
７２ 層間絶縁膜
７２ａ コンタクトホール
７２ｂ コンタクトホール
８１ 保護膜
【技術分野】
【０００１】
本発明は、局所配線構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、ゲート電極のコンタクト抵抗や配線抵抗が増大する傾向にある。このため、ゲート電極とソースドレイン領域とを局所配線構造を用いて接続することにより、配線抵抗を低減することが行われている（例えば、特許文献１を参照。）。なお、本発明でいう局所配線構造とは、シェアードコンタクトプラグを含み、配線層に形成されたグローバル配線を用いずに、素子及び配線を相互に接続する配線である。
【０００３】
特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを構成するＭＩＳ（Metal-Insulator-Semiconductor）トランジスタにおいては、局所配線構造を用いることにより、配線抵抗の低減だけでなくＳＲＡＭセルの縮小を図ることができ、非常に有効である。
【０００４】
図１０は、従来のシェアードコンタクトを備えた半導体装置の断面構成を示している。図１０に示すように、シリコンからなる半導体基板１０１には素子分離領域１０６により囲まれた活性領域１０７が形成されている。活性領域１０７にはＭＩＳトランジスタ１１０が形成されている。活性領域１０７の上にはＭＩＳトランジスタ１１０のゲート電極１０３Ａがゲート絶縁膜１０２Ａを介在させて形成されている。活性領域１０７におけるゲート電極１０３Ａの両側方には、それぞれＭＩＳトランジスタ１１０のソースドレイン領域１０４ａ及びソースドレイン領域１０４ｂが形成されている。また、ゲート電極１０３Ａの両側面上にはサイドウォール１０５Ａが形成されている。
【０００５】
活性領域１０７における、ソースドレイン領域１０４ａのゲート電極１０３Ａと反対側の領域の上には、ゲート配線１０３Ｂが絶縁膜１０２Ｂを介在させて形成されている。ゲート配線１０３Ｂの両側面上には、サイドウォール１０５Ｂが形成されている。
【０００６】
半導体基板１０１の上には、ゲート電極１０３Ａ及びゲート配線１０３Ｂを覆うように下地絶縁膜１２０及び層間絶縁膜１２１が形成されている。下地絶縁膜１２０及び層間絶縁膜１２１には、ソースドレイン領域１０４ａとゲート配線１０３Ｂとに接続されたシェアードコンタクトプラグ１０８及びソースドレイン領域１０４ｂと接続されたコンタクトプラグ１０９が形成されている。
【０００７】
ソースドレイン領域１０４ａとゲート配線１０３Ｂとをシェアードコンタクトプラグ１０８を用いて接続することにより、ソースドレイン領域１０４ａとゲート配線１０３Ｂとのそれぞれにコンタクトを形成し、配線層において接続する場合と比べて、配線抵抗を低減できるだけでなく、占有面積の低減もできる。従って、シェアードコンタクトプラグ等の局所配線構造を採用した半導体装置は、配線抵抗を増大させることなく小型化することができる。
【特許文献１】特開２００７−１５０２４４号公報
【非特許文献１】木村泰己他、「45nm世代高集積SRAM向けShared Contact加工変換差低減検討」、第54回応用物理学会予稿集、２００７年、ｐ．９３１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置には以下のような問題がある。シェアードコンタクトプラグを形成するためには、層間絶縁膜にソースドレイン領域及びゲート配線の上面を露出する開口部（コンタクトホール）を形成する必要がある。このため、シェアードコンタクトプラグのコンタクトホールは、通常のコンタクトプラグを形成するためのコンタクトホールよりもかなり大きくなる。サイズが大きく異なるコンタクトホールをドライエッチングにより形成する場合には、開口面積の差による加工寸法の差（加工変換差）が生じるので、シェアードコンタクトプラグと、通常のコンタクトプラグとの寸法制御が難しくなる（例えば、非特許文献１を参照）。従って、シェアードコンタクトプラグとソースドレイン領域との合わせマージンを確保するために、ソースドレイン領域の面積を大きくしなければならない。その結果、半導体装置のサイズが増大するという問題がある。
【０００９】
本発明は、前記従来の問題を解決し、ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、ソースドレイン領域の上に半導体基板の上面よりも突出するように形成されたＳｉＧｅ層を有する局所配線構造を備えた構成とする。
【００１１】
具体的に本発明に係る半導体装置は、半導体基板の上に形成されたゲート電極及び半導体基板におけるゲート電極の両側方にそれぞれ形成された第１のソースドレイン領域及び第２のソースドレイン領域を有するトランジスタと、半導体基板の上における第１のソースドレイン領域を挟んでゲート電極と反対側に形成されたゲート配線と、第１のソースドレイン領域の上に形成され、半導体基板の上面よりも突出した第１のＳｉＧｅ層と、第１のＳｉＧｅ層に接続された第１のコンタクトプラグとを備え、ゲート配線と第１のソースドレイン領域とは、第１のＳｉＧｅ層を有する局所配線構造によって接続されていることを特徴とする。
【００１２】
本発明の半導体装置は、半導体基板の上面よりも突出した第１のＳｉＧｅ層と、第１のＳｉＧｅ層に接続された第１のコンタクトプラグを備え、ゲート配線と第１のソースドレイン領域とは、第１のＳｉＧｅ層を有する局所配線構造によって接続されている。このため、ソースドレイン領域及びゲート配線の両方と直接接続されたコンタクトプラグを形成する場合と比べて、コンタクトホールのアスペクト比を小さくすることができる。従って、コンタクトホールの形成精度が向上するので、ソースドレイン領域のサイズを大きくする必要がない。その結果、低抵抗の局所配線構造を有し且つ小型化された半導体装置を実現できる。
【００１３】
本発明の半導体装置において、局所配線構造は、第１のソースドレイン領域及びゲート配線の上面に跨って形成された第１のＳｉＧｅ層によって構成されていてもよい。このような構成とすることにより、コンタクトプラグをシェアードコンタクトプラグとする必要がなくなる。従って、コンタクトホールの形成精度がさらに向上する。
【００１４】
本発明の半導体装置において、第１のコンタクトプラグは、第１のＳｉＧｅ層における第１のソースドレイン領域の上に形成された部分と接続されていてもよい。
【００１５】
本発明の半導体装置において、第２のソースドレイン領域に接続された第２のコンタクトプラグをさらに備え、第１のコンタクトプラグは、第２のコンタクトプラグと同じサイズであってもよい。
【００１６】
本発明の半導体装置において、局所配線構造は、第１のＳｉＧｅ層と、ゲート配線の上に形成された第２のＳｉＧｅ層と、第１のコンタクトプラグとで構成されており、第１のコンタクトプラグは、第１のＳｉＧｅ層と第２のＳｉＧｅ層とを接続するシェアードコンタクトプラグであってもよい。
【００１７】
本発明の半導体装置において、ゲート配線は、ゲート電極よりも高さが低くてもい。
【００１８】
本発明の半導体装置において、局所配線構造は、第１のＳｉＧｅ層と、第１のコンタクトプラグとで構成されており、第１のコンタクトプラグは、第１のＳｉＧｅ層とゲート配線とを接続するシェアードコンタクトプラグであってもよい。
【００１９】
本発明の半導体装置において、ゲート配線の両側面上には、それぞれサイドウォールが形成され、サイドウォールのうち第１のソースドレイン領域側のサイドウォールは、反対側のサイドウォールよりも高さが低くてもよい。
【００２０】
本発明の半導体装置において、第１のソースドレイン領域側のサイドウォールは、ゲート配線よりも高さが低くてもよい。
【００２１】
本発明の半導体装置において、第１のソースドレイン領域及び第２のソースドレイン領域の上部には、それぞれ半導体基板に形成された凹部が形成されており、第１のソースドレイン領域の上部に形成された凹部には、第１のＳｉＧｅ層が埋め込まれており、第２のソースドレイン領域の上部に形成された凹部には、第３のＳｉＧｅ層が埋め込まれていてもよい。このような構成とすることにより、トランジスタのチャネル領域にゲート長方向の圧縮応力を加えることが可能となる。これにより、正孔キャリアの移動度が向上し、ｐ型トランジスタの場合には、動作速度を向上させることができる。
【００２２】
本発明の半導体装置において、第１のＳｉＧｅ層上にはシリサイド層が形成されており、第１のコンタクトプラグは、シリサイド層を介して第１のソースドレイン領域に接続されていてもよい。
【００２３】
本発明に係る第１の半導体装置の製造方法は、半導体基板の上にゲート電極とゲート配線とを互いに間隔をおいて形成する工程（ａ）と、半導体基板におけるゲート電極のゲート配線側の側方に第１のソースドレイン領域を形成し、反対側の側方に第２のソースドレイン領域を形成する工程（ｂ）と、第１のソースドレイン領域及びゲート配線の上面に跨るように第１のＳｉＧｅ層を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板の上に、層間絶縁膜を形成する工程（ｄ）と、層間絶縁膜を貫通し、第１のＳｉＧｅ層に接続する第１のコンタクトプラグを形成する工程（ｅ）とを備えていることを特徴とする。
【００２４】
第１の半導体装置の製造方法は、第１のソースドレイン領域及びゲート配線の上面に跨るようにＳｉＧｅ層を形成する工程を備えている。このため、第１のソースドレイン領域と導電膜とは、ＳｉＧｅ層により電気的に接続される。従って、第１のソースドレイン領域と導電膜との間の配線抵抗を低減できる。また、コンタクトプラグをＳｉＧｅ層と接するように形成すればよく、シェアードコンタクトプラグとする必要がない。従って、コンタクトホールのアスペクト比を小さくでき、精度良くコンタクトホールを形成できるので、第１のソースドレイン領域のサイズを大きくする必要がない。その結果、配線抵抗が低く且つサイズが小さい半導体装置を製造することが可能となる。
【００２５】
第１の半導体装置の製造方法において、工程（ｅ）では、層間絶縁膜を貫通し、第２のソースドレイン領域に接続された第２のコンタクトプラグを形成し、第１のコンタクトプラグは、第２のコンタクトプラグと同じサイズであってもよい。
【００２６】
本発明に係る第２の半導体装置の製造方法は、半導体基板の上にゲート電極とゲート配線とを互いに間隔をおいて形成する工程（ａ）と、半導体基板におけるゲート電極のゲート配線側の側方に第１のソースドレイン領域を形成し、反対側の側方に第２のソースドレイン領域を形成する工程（ｂ）と、第１のソースドレイン領域の上に半導体基板の上面よりも突出するように第１のＳｉＧｅ層を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板の上に、層間絶縁膜を形成する工程（ｄ）と、層間絶縁膜を貫通し、第１のＳｉＧｅ層の一部とゲート配線の一部とに接続するシェアードコンタクトプラグを形成する工程（ｅ）とを備えていることを特徴とする。
【００２７】
第２の半導体装置の製造方法は、第１のソースドレイン領域の上に半導体基板の上面よりも突出するように第１のＳｉＧｅ層を形成する工程と、層間絶縁膜を貫通し、第１のＳｉＧｅ層とゲート配線とを接続するシェアードコンタクトを形成する工程とを備えている。このため、シェアードコンタクトを形成するコンタクトホールのアスペクト比を小さくすることができる。従って、精度良くコンタクトホールを形成できるので、第１のソースドレイン領域のサイズを大きくする必要がない。その結果、配線抵抗が低く且つサイズが小さい半導体装置を製造することが可能となる。
【００２８】
第２の半導体装置の製造方法において、工程（ｃ）では、ゲート配線の上に第２のＳｉＧｅ層を形成し、工程（ｅ）では、シェアードコンタクトプラグを第１のＳｉＧｅ層の一部と第２のＳｉＧｅ層の一部とに接続するように形成してもよい。
【００２９】
第１及び第２の半導体装置の製造方法において、工程（ａ）よりも後で且つ（ｃ）よりも前に、ゲート配線の両側面上にサイドウォールを形成する工程（ｆ）をさらに備え、工程（ｆ）では、サイドウォールのうち第１のソースドレイン領域側のサイドウォールの高さを、反対側のサイドウォールよりも低くしてもよい。
【００３０】
第１及び第２の半導体装置の製造方法において、工程（ｆ）では、第１のソースドレイン領域側のサイドウォールの高さを、ゲート配線よりも低くしてもよい。
【００３１】
第１及び第２の半導体装置の製造方法において、工程（ｆ）では、ゲート配線の高さをゲート電極よりも低くしてもよい。
【００３２】
第１及び第２の半導体装置の製造方法において、工程（ｃ）よりも前に、半導体基板におけるゲート電極の両側方の部分に凹部をそれぞれ形成する工程（ｇ）をさらに備え、工程（ｃ）では、ゲート配線側の凹部を埋めるように第１のＳｉＧｅ層を形成し、反対側の凹部を埋めるように第３のＳｉＧｅ層を形成してもよい。
【発明の効果】
【００３３】
本発明に係る半導体装置及びその製造方法によれば、ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３４】
図１は、本発明の第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、本実施形態の半導体装置は、局所配線構造６０が、第１のソースドレイン領域２９Ａ、サイドウォール４３Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１により構成されている。
【００３５】
図１に示すように、シリコン（Ｓｉ）からなる半導体基板１１にはｎ型ウェル１６が形成され、ｎ型ウェル１６には素子分離領域１７により囲まれた活性領域１８が形成されている。活性領域１８にはｐ型のＭＩＳトランジスタ１２が形成されている。
【００３６】
ＭＩＳトランジスタ１２は、活性領域１８の上にゲート絶縁膜２１を介在させて形成されたゲート電極２２と、ゲート電極２２の両側面上に形成されたサイドウォール２３とを有している。サイドウォール２３は、断面板状のオフセットサイドウォール２４と、断面Ｌ字状の内側サイドウォール２５と、内側サイドウォール２５を覆う外側サイドウォール２６とを有している。
【００３７】
活性領域１８におけるゲート電極２２の両側方には、それぞれｐ型のエクステンション領域２８Ａ及びエクステンション領域２８Ｂが形成されている。活性領域１８における各サイドウォール２３の外側方には、上部に凹部が設けられた、それぞれｐ型の第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂが形成されている。
【００３８】
活性領域１８の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側の位置には、絶縁膜４１を介在させてゲート配線４２が形成されている。ゲート配線４２の第１のソースドレイン領域２９Ａ側の側面上にはサイドウォール４３Ａが形成され、反対側の側面上にはサイドウォール４３Ｂが形成されている。サイドウォール４３Ａは、サイドウォール４３Ｂよりも高さが低く、ゲート配線４２の第１のソースドレイン領域２９Ａ側の側面には、サイドウォール４３Ａに覆われていない部分が存在している。
【００３９】
サイドウォール４３Ａ及びサイドウォール４３Ｂは、それぞれ断面板状のオフセットサイドウォール４４と、断面Ｌ字状の内側サイドウォール４５と、内側サイドウォール４５を覆う外側サイドウォール４６とを有している。
【００４０】
第１のソースドレイン領域２９Ａとゲート配線４２とは、局所配線構造６０となるシリコンゲルマニウム（ＳｉＧｅ）層６１により電気的に接続されている。このため、第１のソースドレイン領域２９Ａとゲート配線４２との間の配線抵抗を低減することができる。ＳｉＧｅ層６１における第１のソースドレイン領域２９Ａ上に形成された凹部を埋める部分の上には、シリサイド層６７を介してコンタクトプラグ６２が接続されている。一方、ＳｉＧｅ層６５における第２のソースドレイン領域２９Ｂ上に形成された凹部を埋める部分の上には、シリサイド層６７を介してコンタクトプラグ６６が接続されている。コンタクトプラグ６２及びコンタクトプラグ６６は、ゲート電極２２、ゲート配線４２、ＳｉＧｅ層６１及びＳｉＧｅ層６５を覆うように順次形成された下地絶縁膜７１と層間絶縁膜７２とを貫通して形成されている。
【００４１】
本実施形態の半導体装置は、図１に示すように、ＳｉＧｅ層６１を第１のソースドレイン領域２９Ａとゲート配線４２とを接続する局所配線構造６０として用いている。これにより、ＳｉＧｅ層６１上のシリサイド層６７に到達するコンタクトプラグ６２は大きく形成する必要がなく、ＳｉＧｅ層６５上のシリサイド層６７に到達するコンタクトプラグ６６と同じサイズで形成することができる。このため、下地絶縁膜７１及び層間絶縁膜７２にコンタクトホールを形成する際に、開口面積の差による加工変換差が生じることはない。従って、コンタクトプラグ６２及びコンタクトプラグ６６の寸法制御が容易となり、第１のソースドレイン領域２９Ａのサイズを拡大する必要はない。その結果、半導体装置を小型化することができる。
【００４２】
また、第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂの上部に設けられた凹部を埋めるように、ＳｉＧｅ層６１及びＳｉＧｅ層６５が形成されている。これにより、ＭＩＳトランジスタ１２のチャネル領域には、ゲート長方向の圧縮応力が加わるので、正孔キャリアの移動度が向上し、ｐ型ＭＩＳトランジスタの駆動力を向上させることができる。
【００４３】
なお、本実施形態においては、ＳｉＧｅ層６１、ＳｉＧｅ層６５及びゲート電極２２の上部をシリサイド化し、シリサイド層６７を形成している。これにより、コンタクトプラグ６２及びコンタクトプラグ６６がシリサイド層６７を介在させてＳｉＧｅ層６１及びＳｉＧｅ層６５と接しているため、配線抵抗をさらに低減できる。
【００４４】
以下に、第１の実施形態に係る半導体装置の製造方法について図２〜図４を参照して説明する。まず、図２（ａ）に示すように、Ｓｉからなる半導体基板１１に素子分離領域１７を形成し、素子分離領域１７により囲まれた活性領域１８を形成する。また、半導体基板１１にｎ型の不純物のイオン注入を行いｎ型ウェル１６を形成する。続いて、半導体基板１１の上に厚さが２ｎｍ程度のＳｉＯ2等からなる絶縁膜及び厚さが１００ｎｍ程度のポリシリコン膜とを順次形成する。この後、ポリシリコン膜及び絶縁膜を選択的にエッチングすることにより、活性領域１８上にゲート絶縁膜２１及びゲート電極２２を形成すると共に、活性領域１８上にゲート電極２２と間隔をおいて絶縁膜４１及びゲート配線４２を形成する。このとき、絶縁膜４１及びゲート配線４２は、必ずしも活性領域１８上に形成する必要はなく、素子分離領域１７上に形成してもよい。ここで、ポリシリコン膜及び絶縁膜のエッチングマスクにはレジストマスク又はハードマスクを用いればよい。
【００４５】
続いて、半導体基板１１の上に、ＳｉＯ2等からなる絶縁膜を形成した後、エッチバックを行い、ゲート電極２２及びゲート配線４２の側面上にそれぞれ断面板状のオフセットサイドウォール２４及びオフセットサイドウォール４４を形成する。
【００４６】
続いて、ゲート電極２２及びオフセットサイドウォール２４をマスクとして、活性領域１８にｐ型の不純物を注入し、浅いソースドレイン領域となるそれぞれｐ型のエクステンション領域２８Ａ及びエクステンション領域２８Ｂを形成する。
【００４７】
続いて、半導体基板１１の上にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、シリコン酸化膜及びシリコン窒化膜のエッチバックを行う。これにより、ゲート電極２２の両側面上にオフセットサイドウォール２４を介してシリコン酸化膜からなる内側サイドウォール２５及びシリコン窒化膜からなる外側サイドウォール２６を形成すると共に、ゲート配線４２の両側面上にオフセットサイドウォール４４を介してシリコン酸化膜からなる内側サイドウォール４５及びシリコン窒化膜からなる外側サイドウォール４６とを形成する。これにより、ゲート電極２２の両側面上にサイドウォール２３が形成される。また、ゲート配線４２のゲート電極２２側の側面上にはサイドウォール４３Ａが形成され、反対側の側面上にはサイドウォール４３Ｂが形成される。
【００４８】
続いて、ゲート電極２２及びサイドウォール２３をマスクとして、活性領域１８にｐ型の不純物を注入し、各サイドウォール２３の外側方に、深いソースドレイン領域となるそれぞれｐ型の第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを形成する。
【００４９】
次に、図２（ｂ）に示すように、半導体基板１１上の全面にＳｉＯ2等からなる厚さが５０ｎｍ程度の保護膜８１を形成する。
【００５０】
次に、図２（ｃ）に示すように、第１のソースドレイン領域２９Ａ、第２のソースドレイン領域２９Ｂ、ゲート配線４２及びサイドウォール４３Ａを露出するように、保護膜８１を除去する。このとき、ゲート電極２２上には、ゲート電極２２の上面が露出しないように保護膜８１を残存させる。
【００５１】
次に、図３（ａ）に示すように、保護膜８１及びサイドウォール２３をマスクとして半導体基板１１のエッチングを行い、活性領域１８における第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂが形成された部分に深さが約４０ｎｍの凹部１８ａ及び凹部１８ｂをそれぞれ形成する。同時に、ゲート配線４２の上部がエッチングされ、ゲート配線４２の高さは、ゲート電極２２及びサイドウォール４３Ｂよりも低くなる。また、サイドウォール４３Ａもエッチングされ、サイドウォール４３Ａの高さはサイドウォール４３Ｂよりも低くなる。この後、さらにサイドウォール４３Ａのエッチングを選択的に行って、ゲート配線４２におけるゲート電極２２側の側面の上部が露出するようにする。なお、エッチングは、ドライエッチング若しくは有機アルカリエッチャントを使ったウエットエッチング又はこれらを組み合わせた方法により行えばよい。
【００５２】
次に、図３（ｂ）に示すように、Ｓｉが露出したゲート配線４２の上面、ゲート配線４２の側面及び第１のソースドレイン領域２９Ａの上面と、第２のソースドレイン領域２９Ｂの上面とにｐ型のＳｉＧｅ層をエピタキシャル成長させる。これにより、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨ってＳｉＧｅ層６１が形成され、第２のソースドレイン領域２９Ｂの上にＳｉＧｅ層６５が形成される。第１のソースドレイン領域２９Ａとゲート配線４２とは、ＳｉＧｅ層６１により電気的に接続される。また、ＳｉＧｅ層６１における第１のソースドレイン領域２９Ａの上に形成された部分及びＳｉＧｅ層６５は、それぞれ凹部１８ａ及び凹部１８ｂを埋め、半導体基板１１の上面よりも突出するように形成する。なお、ＳｉＧｅ層６１及びＳｉＧｅ層６５は、シランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）と、ジボラン等のｐ型ドーパントとを用いた減圧化学気相堆積法（減圧ＣＶＤ法）により形成すればよい。
【００５３】
次に、図３（ｃ）に示すように、保護膜８１を選択的に除去する。
【００５４】
次に、半導体基板１１の上に、厚さが数ｎｍのニッケル（Ｎｉ）等の高融点金属膜を堆積した後、熱処理を行うことにより図４（ａ）に示すように、ＳｉＧｅ層６１、ＳｉＧｅ層６５、ゲート配線４２及びゲート電極２２の上部をシリサイド化し、シリサイド層６７を形成する。その後、未反応で残存している金属膜を除去する。
【００５５】
次に、図４（ｂ）に示すように、半導体基板１１上の全面にシリコン窒化膜からなる下地絶縁膜７１を形成した後、下地絶縁膜７１上にシリコン酸化膜からなる層間絶縁膜７２を形成する。続いて、層間絶縁膜７２及び下地絶縁膜７１を貫通し、ＳｉＧｅ層６１上のシリサイド層６７に到達するコンタクトホール７２ａ、及びＳｉＧｅ層６５上のシリサイド層６７に到達するコンタクトホール７２ｂを形成する。なお、コンタクトホール７２ａは、ＳｉＧｅ層６１上のシリサイド層６７に到達すればどこに形成してもよい。従って、本実施形態において示したように、第１のソースドレイン領域２９Ａの上方に形成する他に、例えばゲート配線４２の上方に形成してもよい。
【００５６】
次に、図５に示すように、コンタクトホール７２ａ及びコンタクトホール７２ｂをタングステン等の導電材料により埋め込むことにより、ＳｉＧｅ層６１にシリサイド層６７を介して接続されたコンタクトプラグ６２及びＳｉＧｅ層６５にシリサイド層６７を介して接続されたコンタクトプラグ６６を形成する。
【００５７】
本実施形態の半導体装置の製造方法は、ＳｉＧｅ層６１を第１のソースドレイン領域２９Ａとゲート配線４２とを接続する局所配線構造として用いている。このため、図１０に示すような従来のシェアードコンタクト１０８からなる局所配線構造を形成する場合と異なり、大きなコンタクトホールを形成する必要がない。すなわち、本実施形態によれば、ＳｉＧｅ層６１によって第１のソースドレイン領域２９Ａとゲート配線４２とを接続する。このため、ＳｉＧｅ層６１上のシリサイド層６７に到達するコンタクトホール７２ａは大きく形成する必要がなく、ＳｉＧｅ層６５上のシリサイド層６７に到達するコンタクトホール７２ｂと同じサイズで形成することができる。従って、コンタクトホールの開口面積の差による加工変換差が生じることがなく、コンタクトホールを精度良く形成することができる。その結果、第１のソースドレイン領域２９Ａのサイズを縮小することが可能となり、半導体装置を小型化できる。また、コンタクトプラグ６２をＳｉＧｅ層６１におけるゲート配線４２の上側の部分と接続する構成とした場合にも、コンタクトホール７２ｂと同じサイズでコンタクトホール７２ａを形成することができるため、コンタクトホールを精度良く形成することができる。
【００５８】
また、本実施形態の半導体装置の製造方法においては、サイドウォール４３Ａの高さを低くして、ゲート配線４２における第１のソースドレイン領域２９Ａ側の側面を露出している。このため、ゲート配線４２の側面にもＳｉＧｅ層６１が成長するので、第１のソースドレイン領域２９Ａの上に成長したＳｉＧｅ層と、ゲート配線４２の上に成長したＳｉＧｅ層とが確実につながるようにすることができる。なお、ＳｉＧｅ層６１が第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨るように形成できれば、ゲート配線４２の第１のソースドレイン領域２９Ａ側の側面を必ずしも露出させる必要はない。
【００５９】
なお、本実施形態においては、第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂに凹部１８ａ及び凹部１８ｂを形成し、凹部１８ａ及び凹部１８ｂを埋めるようにＳｉＧｅ層６１及びＳｉＧｅ層６５を形成した。これにより、ＭＩＳトランジスタのチャネル領域にゲート長方向の圧縮応力が加わるので、ｐ型ＭＩＳトランジスタの駆動力を向上させることができる。しかし、このような駆動力向上効果が必要ない場合には、凹部１８ａ及び凹部１８ｂを形成しなくてもよい。凹部を形成しない場合には、第２のソースドレイン領域２９Ｂの上にＳｉＧｅ層６５を形成しなくてもよい。また、ｐ型ＭＩＳトランジスタと同様にｎ型ＭＩＳトランジスタを形成することも可能である。この場合には、ソースドレイン領域を凹部に形成する必要はない。
【００６０】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図６は第２の実施形態に係る半導体装置の断面構成を示している。図６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００６１】
図６に示すように、本実施形態の半導体装置は、局所配線構造６０が、第１のソースドレイン領域２９Ａの上に形成されたＳｉＧｅ層６１と、ＳｉＧｅ層６１の一部及びゲート配線４２の一部に接続されたシェアードコンタクトプラグ６３とにより構成されている。
【００６２】
この場合、シェアードコンタクトプラグ６３のサイズは、コンタクトプラグ６６のサイズよりも大きくなる。しかし、ＳｉＧｅ層６１は、半導体基板１１の上面から突出しているため、シェアードコンタクトプラグ６３を形成するためのコンタクトホールのアスペクト比を小さくすることができる。このため、コンタクトホールの加工精度の要求を大幅に緩和することができる。このため、第１のソースドレイン領域２９Ａのサイズを大きくする必要はなく、半導体装置を小型化できる。
【００６３】
以下に、第２の実施形態に係る半導体装置の製造方法について図７及び図８を参照して説明する。なお、第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを形成するまでの工程は、第１の実施形態と同一であるため説明を省略する。
【００６４】
第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを形成した後、図７（ａ）に示すように、半導体基板１１上の全面にＳｉＯ2等からなる保護膜８１を形成し、保護膜８１の第１のソースドレイン領域２９Ａの上に形成された部分を除去する。これにより、これにより、ゲート電極２２、ゲート配線４２及び第２のソースドレイン領域２９Ｂの上を覆うように保護膜８１が残存する。
【００６５】
次に、図７（ｂ）に示すように、Ｓｉが露出した第１のソースドレイン領域２９Ａの上面にＳｉＧｅ層６１をエピタキシャル成長させる。これにより、半導体基板１１の上面から突出したＳｉＧｅ層６１が得られる。
【００６６】
次に、保護膜８１を選択的に除去した後、半導体基板１１の上に、厚さが数ｎｍのニッケル（Ｎｉ）等の高融点金属膜を堆積した後、熱処理を行うことにより図８（ａ）に示すように、ＳｉＧｅ層６１、ゲート電極２２、ゲート配線４２及び第２のソースドレイン領域２９Ｂの上部をシリサイド化し、シリサイド層６７を形成する。その後、未反応で残存している金属膜を除去した後、半導体基板１１上の全面にシリコン窒化膜からなる下地絶縁膜７１を形成した後、シリコン酸化膜からなる層間絶縁膜７２を形成する。続いて、層間絶縁膜７２及び下地絶縁膜７１を貫通し、ＳｉＧｅ層６１上のシリサイド層６７及びゲート配線４２上のシリサイド層６７に到達するコンタクトホール７２ａと、第２のソースドレイン領域２９Ｂ上のシリサイド層６７に到達するコンタクトホール７２ｂとを形成する。ここで、コンタクトホール７２ａ内に露出するサイドウォール４３Ａのエッチングを選択的に行って、ゲート配線４２よりもサイドウォール４３Ａの高さを低くして、ゲート配線４２におけるゲート電極２２側の側面が露出するようにしてもよい。
【００６７】
次に、図８（ｂ）に示すように、コンタクトホール７２ａ及びコンタクトホール７２ｂをタングステン等の導電材料で埋め込むことにより、ＳｉＧｅ層６１及びゲート配線４２にシリサイド層６７を介して接続されたシェアードコンタクトプラグ６３及び第２のソースドレイン領域２９Ｂにシリサイド層６７を介して接続されたコンタクトプラグ６６を形成する。
【００６８】
本実施形態においては、第２のソースドレイン領域２９Ｂの上にはＳｉＧｅ層を形成していないが、第２のソースドレイン領域２９Ｂの上にＳｉＧｅ層を形成してもよい。また、第１の実施形態と同様に第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂの上部に凹部を形成してもよい。ただし、この場合には、第１のソースドレイン領域２９Ａの上に形成したＳｉＧｅ層６１の上面が、半導体基板１１の上面よりも十分に突出し、コンタクトホール７２ａのアスペクト比が大きくならないようにする。
【００６９】
（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の一変形例について図面を参照して説明する。図９は、第２の実施形態の一変形例に係る半導体装置の断面構成を示している。図９に示すように本変形例の半導体装置は、局所配線構造６０が、第１のソースドレイン領域２９Ａの上に形成された第１のＳｉＧｅ層６１Ａとゲート配線４２の上に形成された第２のＳｉＧｅ層６１Ｂと、第１のＳｉＧｅ層６１Ａの一部及び第２のＳｉＧｅ層６１Ｂの一部に接するシェアードコンタクトプラグ６３とにより構成されている。
【００７０】
この構成によれば、ゲート配線４２上に形成した第２のＳｉＧｅ層６１Ｂがサイドウォール４３Ａ上にも形成され、第１のＳｉＧｅ層６１Ａと第２のＳｉＧｅ層６１Ｂとの間隔が狭くなるので、第２のＳｉＧｅ層６１Ｂを形成しない構成に比べて、シェアードコンタクトプラグ６３のコンタクトホールを小さく形成することが可能となる。
【００７１】
また、本変形例においても、第１の実施形態と同様に第２のソースドレイン領域２９Ｂの上にもＳｉＧｅ層を形成したり、第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂの上部に凹部を形成したりしてかまわない。また、本変形例においては、ゲート配線４２とサイドウォール４３Ａは同じ高さにしているが、ゲート配線４２よりもサイドウォール４３Ａの高さを低くして、ゲート配線４２におけるゲート電極２２側の側面が露出するようにしてもよい。
【００７２】
各実施形態及び変形例の半導体装置は、第２のソースドレイン領域と電気的に接続されたコンタクトプラグを備えているが、第２のソースドレイン領域と接続されたコンタクトプラグは、必ずしも必要ではない。また、ゲート電極と接続されたコンタクトプラグを備えていてもよい。
【００７３】
各実施形態及び変形例において、ソースドレイン領域を形成した後、ＳｉＧｅ層を形成する例を示したが、ＳｉＧｅ層を形成してからイオン注入によりソースドレイン領域を形成してもよい。また、ゲート絶縁膜としてＳｉＯ2を用いたが、ＳｉＯ2に代えて酸化ハフニウム（ＨｆＯ2）又はハフニウムシリケート（ＨｆＳｉＯx、ｘ＞１）等からなる高誘電率膜（High-Ｋ膜）を用いてもよい。
【００７４】
また、ゲート配線の一部が活性領域上に形成されている例を示したが、ゲート配線全体が素子分離領域上に形成されていても、全体が活性領域上に形成されていてもよい。
【００７５】
各実施形態及び変形例において示した半導体装置は、例えば、ＳＲＡＭセルの一部を構成するＭＩＳトランジスタに用いることができる。また、ロジック部等の他の回路部の一部を構成するＭＩＳトランジスタにも適用できる。さらに、メモリ以外の他の装置に用いることも可能である。
【産業上の利用可能性】
【００７６】
本発明は、ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現でき、局所配線構造を有する半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の第２の実施形態の一変形例に係る半導体装置を示す断面図である。
【図１０】従来例に係る半導体装置を示す断面図である。
【符号の説明】
【００７８】
１１ 半導体基板
１２ ＭＩＳトランジスタ
１６ ｎ型ウェル
１７ 素子分離領域
１８ 活性領域
１８ａ 凹部
１８ｂ 凹部
２１ ゲート絶縁膜
２２ ゲート電極
２３ サイドウォール
２４ オフセットサイドウォール
２５ 内側サイドウォール
２６ 外側サイドウォール
２８Ａ エクステンション領域
２８Ｂ エクステンション領域
２９Ａ 第１のソースドレイン領域
２９Ｂ 第２のソースドレイン領域
４１ 絶縁膜
４２ ゲート配線
４３Ａ サイドウォール
４３Ｂ サイドウォール
４４ オフセットサイドウォール
４５ 内側サイドウォール
４６ 外側サイドウォール
６０ 局所配線構造
６１ ＳｉＧｅ層
６１Ａ 第１のＳｉＧｅ層
６１Ｂ 第２のＳｉＧｅ層
６２ コンタクトプラグ
６３ シェアードコンタクトプラグ
６５ ＳｉＧｅ層
６６ コンタクトプラグ
６７ シリサイド層
７１ 下地絶縁膜
７２ 層間絶縁膜
７２ａ コンタクトホール
７２ｂ コンタクトホール
８１ 保護膜
【特許請求の範囲】
【請求項１】
半導体基板の上に形成されたゲート電極及び前記半導体基板における前記ゲート電極の両側方にそれぞれ形成された第１のソースドレイン領域及び第２のソースドレイン領域を有するトランジスタと、
前記半導体基板の上における前記第１のソースドレイン領域を挟んで前記ゲート電極と反対側に形成されたゲート配線と、
前記第１のソースドレイン領域の上に形成され、前記半導体基板の上面よりも突出した第１のＳｉＧｅ層と、
前記第１のＳｉＧｅ層に接続された第１のコンタクトプラグとを備え、
前記ゲート配線と前記第１のソースドレイン領域とは、前記第１のＳｉＧｅ層を有する局所配線構造によって接続されていることを特徴とする半導体装置。
【請求項２】
前記局所配線構造は、前記第１のソースドレイン領域及びゲート配線の上面に跨って形成された前記第１のＳｉＧｅ層によって構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のコンタクトプラグは、前記第１のＳｉＧｅ層における前記第１のソースドレイン領域の上に形成された部分と接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のソースドレイン領域に接続された第２のコンタクトプラグをさらに備え、
前記第１のコンタクトプラグは、前記第２のコンタクトプラグと同じサイズであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記局所配線構造は、前記第１のＳｉＧｅ層と、前記ゲート配線の上に形成された第２のＳｉＧｅ層と、前記第１のコンタクトプラグとで構成されており、
前記第１のコンタクトプラグは、前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層とを接続するシェアードコンタクトプラグであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲート配線は、前記ゲート電極よりも高さが低いことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記局所配線構造は、前記第１のＳｉＧｅ層と、前記第１のコンタクトプラグとで構成されており、
前記第１のコンタクトプラグは、前記第１のＳｉＧｅ層と前記ゲート配線とを接続するシェアードコンタクトプラグであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ゲート配線の両側面上には、それぞれサイドウォールが形成され、
前記サイドウォールのうち前記第１のソースドレイン領域側のサイドウォールは、反対側のサイドウォールよりも高さが低いことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１のソースドレイン領域側のサイドウォールは、前記ゲート配線よりも高さが低いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１のソースドレイン領域及び第２のソースドレイン領域の上部には、それぞれ前記半導体基板に形成された凹部が形成されており、
前記第１のソースドレイン領域の上部に形成された凹部には、前記第１のＳｉＧｅ層が埋め込まれており、
前記第２のソースドレイン領域の上部に形成された凹部には、第３のＳｉＧｅ層が埋め込まれていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１のＳｉＧｅ層上にはシリサイド層が形成されており、
前記第１のコンタクトプラグは、前記シリサイド層を介して前記第１のソースドレイン領域に接続されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
半導体基板の上にゲート電極とゲート配線とを互いに間隔をおいて形成する工程（ａ）と、
前記半導体基板における前記ゲート電極の前記ゲート配線側の側方に第１のソースドレイン領域を形成し、反対側の側方に第２のソースドレイン領域を形成する工程（ｂ）と、
前記第１のソースドレイン領域及びゲート配線の上面に跨るように第１のＳｉＧｅ層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板の上に、層間絶縁膜を形成する工程（ｄ）と、
前記層間絶縁膜を貫通し、前記第１のＳｉＧｅ層に接続する第１のコンタクトプラグを形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）では、前記層間絶縁膜を貫通し、前記第２のソースドレイン領域に接続された第２のコンタクトプラグを形成し、
前記第１のコンタクトプラグは、前記第２のコンタクトプラグと同じサイズであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板の上にゲート電極とゲート配線とを互いに間隔をおいて形成する工程（ａ）と、
前記半導体基板における前記ゲート電極の前記ゲート配線側の側方に第１のソースドレイン領域を形成し、反対側の側方に第２のソースドレイン領域を形成する工程（ｂ）と、
前記第１のソースドレイン領域の上に前記半導体基板の上面よりも突出するように第１のＳｉＧｅ層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板の上に、層間絶縁膜を形成する工程（ｄ）と、
前記層間絶縁膜を貫通し、前記第１のＳｉＧｅ層の一部と前記ゲート配線の一部とに接続するシェアードコンタクトプラグを形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）では、前記ゲート配線の上に第２のＳｉＧｅ層を形成し、
前記工程（ｅ）では、前記シェアードコンタクトプラグを前記第１のＳｉＧｅ層の一部と前記第２のＳｉＧｅ層の一部とに接続するように形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ａ）よりも後で且つ前記（ｃ）よりも前に、前記ゲート配線の両側面上にサイドウォールを形成する工程（ｆ）をさらに備え、
前記工程（ｆ）では、前記サイドウォールのうち前記第１のソースドレイン領域側のサイドウォールの高さを、反対側のサイドウォールよりも低くすることを特徴とする請求項１２〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｆ）では、前記第１のソースドレイン領域側のサイドウォールの高さを、前記ゲート配線よりも低くすることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）では、前記ゲート配線の高さを前記ゲート電極よりも低くすることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｃ）よりも前に、前記半導体基板における前記ゲート電極の両側方の部分に凹部をそれぞれ形成する工程（ｇ）をさらに備え、
前記工程（ｃ）では、前記ゲート配線側の前記凹部を埋めるように前記第１のＳｉＧｅ層を形成し、反対側の前記凹部を埋めるように第３のＳｉＧｅ層を形成することを特徴とする請求項１２〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上に形成されたゲート電極及び前記半導体基板における前記ゲート電極の両側方にそれぞれ形成された第１のソースドレイン領域及び第２のソースドレイン領域を有するトランジスタと、
前記半導体基板の上における前記第１のソースドレイン領域を挟んで前記ゲート電極と反対側に形成されたゲート配線と、
前記第１のソースドレイン領域の上に形成され、前記半導体基板の上面よりも突出した第１のＳｉＧｅ層と、
前記第１のＳｉＧｅ層に接続された第１のコンタクトプラグとを備え、
前記ゲート配線と前記第１のソースドレイン領域とは、前記第１のＳｉＧｅ層を有する局所配線構造によって接続されていることを特徴とする半導体装置。
【請求項２】
前記局所配線構造は、前記第１のソースドレイン領域及びゲート配線の上面に跨って形成された前記第１のＳｉＧｅ層によって構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のコンタクトプラグは、前記第１のＳｉＧｅ層における前記第１のソースドレイン領域の上に形成された部分と接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のソースドレイン領域に接続された第２のコンタクトプラグをさらに備え、
前記第１のコンタクトプラグは、前記第２のコンタクトプラグと同じサイズであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記局所配線構造は、前記第１のＳｉＧｅ層と、前記ゲート配線の上に形成された第２のＳｉＧｅ層と、前記第１のコンタクトプラグとで構成されており、
前記第１のコンタクトプラグは、前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層とを接続するシェアードコンタクトプラグであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲート配線は、前記ゲート電極よりも高さが低いことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記局所配線構造は、前記第１のＳｉＧｅ層と、前記第１のコンタクトプラグとで構成されており、
前記第１のコンタクトプラグは、前記第１のＳｉＧｅ層と前記ゲート配線とを接続するシェアードコンタクトプラグであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ゲート配線の両側面上には、それぞれサイドウォールが形成され、
前記サイドウォールのうち前記第１のソースドレイン領域側のサイドウォールは、反対側のサイドウォールよりも高さが低いことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１のソースドレイン領域側のサイドウォールは、前記ゲート配線よりも高さが低いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１のソースドレイン領域及び第２のソースドレイン領域の上部には、それぞれ前記半導体基板に形成された凹部が形成されており、
前記第１のソースドレイン領域の上部に形成された凹部には、前記第１のＳｉＧｅ層が埋め込まれており、
前記第２のソースドレイン領域の上部に形成された凹部には、第３のＳｉＧｅ層が埋め込まれていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１のＳｉＧｅ層上にはシリサイド層が形成されており、
前記第１のコンタクトプラグは、前記シリサイド層を介して前記第１のソースドレイン領域に接続されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
半導体基板の上にゲート電極とゲート配線とを互いに間隔をおいて形成する工程（ａ）と、
前記半導体基板における前記ゲート電極の前記ゲート配線側の側方に第１のソースドレイン領域を形成し、反対側の側方に第２のソースドレイン領域を形成する工程（ｂ）と、
前記第１のソースドレイン領域及びゲート配線の上面に跨るように第１のＳｉＧｅ層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板の上に、層間絶縁膜を形成する工程（ｄ）と、
前記層間絶縁膜を貫通し、前記第１のＳｉＧｅ層に接続する第１のコンタクトプラグを形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）では、前記層間絶縁膜を貫通し、前記第２のソースドレイン領域に接続された第２のコンタクトプラグを形成し、
前記第１のコンタクトプラグは、前記第２のコンタクトプラグと同じサイズであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板の上にゲート電極とゲート配線とを互いに間隔をおいて形成する工程（ａ）と、
前記半導体基板における前記ゲート電極の前記ゲート配線側の側方に第１のソースドレイン領域を形成し、反対側の側方に第２のソースドレイン領域を形成する工程（ｂ）と、
前記第１のソースドレイン領域の上に前記半導体基板の上面よりも突出するように第１のＳｉＧｅ層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板の上に、層間絶縁膜を形成する工程（ｄ）と、
前記層間絶縁膜を貫通し、前記第１のＳｉＧｅ層の一部と前記ゲート配線の一部とに接続するシェアードコンタクトプラグを形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）では、前記ゲート配線の上に第２のＳｉＧｅ層を形成し、
前記工程（ｅ）では、前記シェアードコンタクトプラグを前記第１のＳｉＧｅ層の一部と前記第２のＳｉＧｅ層の一部とに接続するように形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ａ）よりも後で且つ前記（ｃ）よりも前に、前記ゲート配線の両側面上にサイドウォールを形成する工程（ｆ）をさらに備え、
前記工程（ｆ）では、前記サイドウォールのうち前記第１のソースドレイン領域側のサイドウォールの高さを、反対側のサイドウォールよりも低くすることを特徴とする請求項１２〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｆ）では、前記第１のソースドレイン領域側のサイドウォールの高さを、前記ゲート配線よりも低くすることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）では、前記ゲート配線の高さを前記ゲート電極よりも低くすることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｃ）よりも前に、前記半導体基板における前記ゲート電極の両側方の部分に凹部をそれぞれ形成する工程（ｇ）をさらに備え、
前記工程（ｃ）では、前記ゲート配線側の前記凹部を埋めるように前記第１のＳｉＧｅ層を形成し、反対側の前記凹部を埋めるように第３のＳｉＧｅ層を形成することを特徴とする請求項１２〜１８のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１１１２００（Ｐ２００９−１１１２００Ａ）
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００７−２８２６７８（Ｐ２００７−２８２６７８）
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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