半導体装置の製造方法
【課題】半導体装置内の埋め込みコンタクトホールを簡略な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するにあたり、半導体素子層の全面に層間絶縁膜１０９を形成する（第１工程）。次いで、半導体装置内のシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂからなる２つの領域が露出するように層間絶縁膜にコンタクトホール１０９ａを形成する（第２工程）。そして、コンタクトホールから露出しているシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂの表面に無電解めっき法により選択的に金属膜１１１を形成する（第３工程）。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するにあたり、半導体素子層の全面に層間絶縁膜１０９を形成する（第１工程）。次いで、半導体装置内のシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂからなる２つの領域が露出するように層間絶縁膜にコンタクトホール１０９ａを形成する（第２工程）。そして、コンタクトホールから露出しているシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂの表面に無電解めっき法により選択的に金属膜１１１を形成する（第３工程）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体装置に埋め込みコンタクトを形成するための方法に関する。
【背景技術】
【０００２】
従来、一枚の基板上に多数の回路素子（例えば、トランジスタ）と配線が作り込まれた半導体装置（集積回路）が知られている。この半導体装置を構成する半導体素子としては、例えば、シリコン基板表層に画成された素子領域にチャネル領域を隔てて形成された一対のソース／ドレインと、チャネル領域上にゲート絶縁膜を介してポリシリコン層が形成されたゲートと、を備えた電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）が知られている。
半導体装置の分野においては、高速化・高集積化を実現するために半導体素子の微細化が要求され、例えば、ＦＥＴのゲート長を短くしたり、ゲート絶縁膜をさらに薄くしたりすることにより微細化が図られている。
【０００３】
また、半導体装置の高集積化を実現するために、コンタクト領域の面積が小さい埋め込みコンタクト（buried Contact）と呼ばれる技術が提案されている（例えば、特許文献１）。
ここで、埋め込みコンタクトとは、シリコン基板表面（例えば、ソース／ドレイン）とシリコン基板上に形成されたポリシリコン層（例えば、ゲートや配線）とを、層間絶縁膜に設けられたコンタクトホールに金属材料を埋設することで接続する技術である。
【０００４】
以下、従来利用されている埋め込みコンタクトの形成方法の典型例について、図面を参照して説明する。
図２は、従来の局所配線の形成過程の一例について示す説明図である。
図２には、シリコン基板上に形成されたＭＯＳＦＥＴのソース／ドレインと配線を埋め込みコンタクトにより接続する場合について示している。
すなわち、図２（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板２０１上にＭＯＳＦＥＴ構造が形成され、素子分離領域２０２上にゲートと同様の構造を有する配線２１３が形成されている。また、ソース／ドレイン２０６，２０７、ゲート２１２、配線２１３の表面には金属シリサイド２０８が形成されている。
【０００５】
図２（ａ）に示す半導体装置２０において、ＭＯＳＦＥＴのソース／ドレイン２０７と配線２１３を埋め込みコンタクトにより接続する場合、まず、全面にシリコン酸化膜２０９を成膜する（図２（ｂ））。
シリコン酸化膜２０９を成膜した後、フォトエッチング工程により、レジストパターン２１０で保護されていない領域のシリコン酸化膜２０９を除去して、コンタクトホール２０９ａを形成する（図２（ｃ））。
レジストパターン２１０を剥離した後、全面に金属膜（例えばタングステン）２１１を成膜することにより、この金属材料をコンタクトホール２０９ａに埋設する（図２（ｄ））。
金属膜２１１を成膜した後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）工程により、シリコン酸化膜２０９上の金属膜２１１がなくなるまで表面を平坦化する（図２（ｅ））。残った金属膜２１１が埋め込みコンタクトＢＣとなり、ソース／ドレイン２０７Ａと配線２１３を接続する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１６４７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の埋め込みコンタクトの形成方法では、金属膜の形成に選択性がなく一旦全面に形成されるため（図２（ｄ）参照）、不要部分をＣＭＰ工程により除去する必要がある。そのため、半導体装置の歩留まりの向上や低価格化を図るのに不利となっている。
【０００８】
本発明は、半導体装置内の埋め込みコンタクトを簡単な工程で形成するための半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明は、シリコン基板上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するための製造方法であって、
前記半導体素子層の全面に層間絶縁膜を形成する第１工程と、
前記半導体装置内のシリコン、ポリシリコン又は金属シリサイドからなる２つの領域が露出するように前記層間絶縁膜にコンタクトホールを形成する第２工程と、
前記コンタクトホールから露出しているシリコン、ポリシリコン又は金属シリサイド表面に無電解めっき法により選択的に金属膜を形成する第３工程と、
を備えることを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記２つの領域の少なくとも一方は、前記半導体素子の導電領域であることを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１又は２に記載の半導体装置の製造方法において、前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体装置内に埋め込みコンタクトを形成する工程が簡素化されるので、半導体装置の歩留まりの向上や低価格化を図ることができる。具体的には、従来の埋め込みコンタクトの形成におけるＣＭＰ工程を省略することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る局所配線の形成過程の一例について示す説明図である。
【図２】従来の局所配線の形成過程の一例について示す説明図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は、本実施形態に係る埋め込みコンタクトの形成過程の一例について示す説明図である。
図１には、シリコン基板上に形成されたＭＯＳＦＥＴのソース／ドレインと配線を埋め込みコンタクトにより接続する場合について示している。
すなわち、図１（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板１０１上にＭＯＳＦＥＴ構造が形成され、素子分離領域１０２上にゲート１１２と同様の構造を有する配線１１３が形成されている。また、ソース／ドレイン１０６，１０７、ゲート１１２の表面には金属シリサイド１０８Ａが形成され、配線１１３の表面には金属シリサイド１０８Ｂが形成されている。
【００１５】
簡単に説明すると、ｐ型シリコン基板１０１上の所定の領域に、深さ３００〜４００ｎｍのシリコン酸化膜からなる素子分離領域１０２を形成する。この素子分離領域１０２により素子領域１０１Ａ，・・が画成される。
基板全面に厚さ５ｎｍのゲート絶縁膜（酸化膜）１０３を形成し、この上に厚さ１００〜１５０ｎｍの多結晶シリコンからなるポリシリコン層１０４を形成する。そして、フォトエッチング工程によりゲート及び配線となる部分を残してゲート絶縁膜１０３及びポリシリコン層１０４を除去し、ゲート１１２及び配線１１３を形成する。このゲート１１２（ゲート絶縁膜１０３）の直下がチャネル領域となる。
【００１６】
次いで、基板全面に、例えば、シリコン酸化膜からなる絶縁膜を形成し、この絶縁膜に対して異方性エッチングによるエッチバックを行うことにより、ポリシリコン層１０４Ａ，１０４Ｂの側面にサイドウォール１０５を形成する。そして、シリコン基板１０１に、ゲート１１２（サイドウォール１０５）の両側からｎ型不純物（例えば、ＡｓＳｂ）を注入し、ソース／ドレインとなる不純物拡散領域１０６，１０７を形成する。以上の工程により、一般的なＭＯＳＦＥＴ構造が得られる。
【００１７】
さらに、ソース／ドレイン１０６，１０７、ゲート１１２（ポリシリコン層１０４Ａ）及び配線１１３（ポリシリコン層１０４Ｂ）上に金属膜（例えば、Ｎｉ）を全面に形成する。そして、熱処理を施すことにより金属シリサイド１０８Ａ，１０８Ｂを形成する。
具体的には、３５０〜４５０℃、６０秒程度の熱処理を施して、ソース／ドレイン１０６，１０７、ゲート１１２（ポリシリコン層１０４Ａ）及び配線（ポリシリコン層１０４Ｂ）と金属膜を反応させ、金属シリサイド１０８Ａ，１０８Ｂを自己整合的に形成する。ソース／ドレイン１０６，１０７、ゲート１１２及び配線１１３に金属シリサイド１０８Ａ，１０８Ｂを形成することで、コンタクト部の低抵抗化を図ることができる。
【００１８】
図１（ａ）に示す半導体装置１０において、ＭＯＳＦＥＴのソース／ドレイン１０７と配線１１３を埋め込みコンタクトにより接続する場合、まず、全面に層間絶縁膜となるシリコン酸化膜１０９を成膜する（図１（ｂ））。
シリコン酸化膜１０９を成膜後、フォトエッチング工程により、レジストパターン１１０で保護されていない領域のシリコン酸化膜１０９を除去し、コンタクトホール１０９ａを形成する（図１（ｃ））。このとき、ソース／ドレイン１０７及び配線１１３のそれぞれを構成する金属シリサイド１０８，１０８の全部又は一部が、コンタクトホール１０９ａから露出することとなる。
なお、この工程までは従来例（図２参照）と同じである。
【００１９】
レジストパターン１１０を剥離した後、無電解めっき法により厚さ５０ｎｍの金属膜（例えば、Ｎｉ）１１１を選択的に形成する（図１（ｄ））。無電解めっき法を利用すると、シリコン又は金属上では、シリコン又は金属の自触媒反応により金属が形成される。したがって、ソース／ドレイン１０６，１０７、ゲート１１２（ポリシリコン層１０４)及び配線１１３（ポリシリコン層１０４）の上にだけ、金属膜１１１が形成される。
具体的には、硫酸ニッケル０．０８Ｍ、クエン酸０．１０Ｍ、ホスフィン酸０．２０Ｍを主成分とする無電解ニッケルめっき液をｐＨ＝９．５に調整する。そして、この無電解ニッケルめっき液に半導体装置１０を７０℃で２分間浸漬させる。これにより、厚さ約５０ｎｍのニッケル膜（金属膜）１１１が形成される。
なお、配線１１３側のサイドウォール１０５Ｂの幅は約０．１μｍ以下と狭いため、配線１１３及びソース／ドレイン１０７上に選択成長したＮｉのはみ出しにより、接続される。選択成長するＮｉの膜厚を、サイドウォール１０５Ｂ上のＮｉが接続される程度の膜厚に設定すればよい。
【００２０】
なお、無電解めっき法により形成する金属膜の一例としてＮｉを用いた場合について示しているが、例えば、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金を用いることができる。これらの金属であれば無電解めっき法により容易に金属膜を形成することができる上、配線材料としても好適である。
以上の工程によって、本実施形態に係る埋め込みコンタクトが形成される。
【００２１】
上述したように、本実施形態では、シリコン基板（１０１）上に１又は複数の半導体素子が作り込まれてなる半導体装置（１０）に埋め込みコンタクト（ＢＣ）を形成するにあたり、半導体素子層の全面に層間絶縁膜（１０９）を形成する（第１工程、図１（ｂ）参照）。
次いで、半導体装置（１０）内の金属シリサイドからなる２つの領域（ソース／ドレイン１０７、配線１１３）が露出するように層間絶縁膜（１０９）にコンタクトホール（１０９ａ）を形成する（第２工程、図１（ｃ）参照）。
そして、コンタクトホール（１０９ａ）から露出している金属シリサイド（１０８）表面に無電解めっき法により選択的に金属膜（１１１）を形成する（第３工程、図１（ｄ）参照）。
【００２２】
これにより、半導体装置内に埋め込みコンタクトを形成する工程が簡素化されるので、半導体装置の歩留まりの向上や低価格化を図ることができる。具体的には、従来の埋め込みコンタクトの形成におけるＣＭＰ工程を省略することができる。
【００２３】
２つの領域の少なくとも一方は、半導体素子（ＭＯＳＦＥＴ）の導電領域（ソース／ドレイン１０７）とされている。したがって、半導体素子の導電領域を容易に配線や他の導電領域と接続することができる。
【００２４】
第３工程で形成する金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金で構成される。これにより、無電解めっき法により容易に埋め込みコンタクトを形成することができる。
【００２５】
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
【００２６】
上記実施形態では、ソース／ドレイン１０７の金属シリサイド１０８Ａと配線１１３の金属シリサイド１０８Ｂを接続する場合について説明したが、金属シリサイド１０８Ａ，１０８Ｂを形成しない場合、すなわちシリコン基板１０１とポリシリコン層１０４Ｂを接続する場合にも本発明を適用できる。また、ゲートとシリコン基板（ソース／ドレインを含む）など、シリコン、ポリシリコン又は金属シリサイドからなる隣接する２つの領域を接続する場合も本発明を適用できる。
すなわち、第２工程では、半導体装置内のシリコン、ポリシリコン又は金属シリサイドからなる２つの領域が露出するように層間絶縁膜にコンタクトホールを形成すればよい。
【００２７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００２８】
１０ 半導体装置
１０１ シリコン基板
１０１Ａ 素子領域
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４Ａ，１０４Ｂ ポリシリコン層
１０５ サイドウォール
１０６，１０７ ソース／ドレイン（不純物拡散領域）
１０８１，１０８Ｂ 金属シリサイド
１０９ シリコン酸化膜（層間絶縁膜）
１１０ レジストパターン
１１１ 金属膜
ＢＣ 埋め込みコンタクト
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体装置に埋め込みコンタクトを形成するための方法に関する。
【背景技術】
【０００２】
従来、一枚の基板上に多数の回路素子（例えば、トランジスタ）と配線が作り込まれた半導体装置（集積回路）が知られている。この半導体装置を構成する半導体素子としては、例えば、シリコン基板表層に画成された素子領域にチャネル領域を隔てて形成された一対のソース／ドレインと、チャネル領域上にゲート絶縁膜を介してポリシリコン層が形成されたゲートと、を備えた電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）が知られている。
半導体装置の分野においては、高速化・高集積化を実現するために半導体素子の微細化が要求され、例えば、ＦＥＴのゲート長を短くしたり、ゲート絶縁膜をさらに薄くしたりすることにより微細化が図られている。
【０００３】
また、半導体装置の高集積化を実現するために、コンタクト領域の面積が小さい埋め込みコンタクト（buried Contact）と呼ばれる技術が提案されている（例えば、特許文献１）。
ここで、埋め込みコンタクトとは、シリコン基板表面（例えば、ソース／ドレイン）とシリコン基板上に形成されたポリシリコン層（例えば、ゲートや配線）とを、層間絶縁膜に設けられたコンタクトホールに金属材料を埋設することで接続する技術である。
【０００４】
以下、従来利用されている埋め込みコンタクトの形成方法の典型例について、図面を参照して説明する。
図２は、従来の局所配線の形成過程の一例について示す説明図である。
図２には、シリコン基板上に形成されたＭＯＳＦＥＴのソース／ドレインと配線を埋め込みコンタクトにより接続する場合について示している。
すなわち、図２（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板２０１上にＭＯＳＦＥＴ構造が形成され、素子分離領域２０２上にゲートと同様の構造を有する配線２１３が形成されている。また、ソース／ドレイン２０６，２０７、ゲート２１２、配線２１３の表面には金属シリサイド２０８が形成されている。
【０００５】
図２（ａ）に示す半導体装置２０において、ＭＯＳＦＥＴのソース／ドレイン２０７と配線２１３を埋め込みコンタクトにより接続する場合、まず、全面にシリコン酸化膜２０９を成膜する（図２（ｂ））。
シリコン酸化膜２０９を成膜した後、フォトエッチング工程により、レジストパターン２１０で保護されていない領域のシリコン酸化膜２０９を除去して、コンタクトホール２０９ａを形成する（図２（ｃ））。
レジストパターン２１０を剥離した後、全面に金属膜（例えばタングステン）２１１を成膜することにより、この金属材料をコンタクトホール２０９ａに埋設する（図２（ｄ））。
金属膜２１１を成膜した後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）工程により、シリコン酸化膜２０９上の金属膜２１１がなくなるまで表面を平坦化する（図２（ｅ））。残った金属膜２１１が埋め込みコンタクトＢＣとなり、ソース／ドレイン２０７Ａと配線２１３を接続する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１６４７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の埋め込みコンタクトの形成方法では、金属膜の形成に選択性がなく一旦全面に形成されるため（図２（ｄ）参照）、不要部分をＣＭＰ工程により除去する必要がある。そのため、半導体装置の歩留まりの向上や低価格化を図るのに不利となっている。
【０００８】
本発明は、半導体装置内の埋め込みコンタクトを簡単な工程で形成するための半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明は、シリコン基板上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するための製造方法であって、
前記半導体素子層の全面に層間絶縁膜を形成する第１工程と、
前記半導体装置内のシリコン、ポリシリコン又は金属シリサイドからなる２つの領域が露出するように前記層間絶縁膜にコンタクトホールを形成する第２工程と、
前記コンタクトホールから露出しているシリコン、ポリシリコン又は金属シリサイド表面に無電解めっき法により選択的に金属膜を形成する第３工程と、
を備えることを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記２つの領域の少なくとも一方は、前記半導体素子の導電領域であることを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１又は２に記載の半導体装置の製造方法において、前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体装置内に埋め込みコンタクトを形成する工程が簡素化されるので、半導体装置の歩留まりの向上や低価格化を図ることができる。具体的には、従来の埋め込みコンタクトの形成におけるＣＭＰ工程を省略することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る局所配線の形成過程の一例について示す説明図である。
【図２】従来の局所配線の形成過程の一例について示す説明図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は、本実施形態に係る埋め込みコンタクトの形成過程の一例について示す説明図である。
図１には、シリコン基板上に形成されたＭＯＳＦＥＴのソース／ドレインと配線を埋め込みコンタクトにより接続する場合について示している。
すなわち、図１（ａ）に示す前段において、一般的な半導体装置の製造工程によりシリコン基板１０１上にＭＯＳＦＥＴ構造が形成され、素子分離領域１０２上にゲート１１２と同様の構造を有する配線１１３が形成されている。また、ソース／ドレイン１０６，１０７、ゲート１１２の表面には金属シリサイド１０８Ａが形成され、配線１１３の表面には金属シリサイド１０８Ｂが形成されている。
【００１５】
簡単に説明すると、ｐ型シリコン基板１０１上の所定の領域に、深さ３００〜４００ｎｍのシリコン酸化膜からなる素子分離領域１０２を形成する。この素子分離領域１０２により素子領域１０１Ａ，・・が画成される。
基板全面に厚さ５ｎｍのゲート絶縁膜（酸化膜）１０３を形成し、この上に厚さ１００〜１５０ｎｍの多結晶シリコンからなるポリシリコン層１０４を形成する。そして、フォトエッチング工程によりゲート及び配線となる部分を残してゲート絶縁膜１０３及びポリシリコン層１０４を除去し、ゲート１１２及び配線１１３を形成する。このゲート１１２（ゲート絶縁膜１０３）の直下がチャネル領域となる。
【００１６】
次いで、基板全面に、例えば、シリコン酸化膜からなる絶縁膜を形成し、この絶縁膜に対して異方性エッチングによるエッチバックを行うことにより、ポリシリコン層１０４Ａ，１０４Ｂの側面にサイドウォール１０５を形成する。そして、シリコン基板１０１に、ゲート１１２（サイドウォール１０５）の両側からｎ型不純物（例えば、ＡｓＳｂ）を注入し、ソース／ドレインとなる不純物拡散領域１０６，１０７を形成する。以上の工程により、一般的なＭＯＳＦＥＴ構造が得られる。
【００１７】
さらに、ソース／ドレイン１０６，１０７、ゲート１１２（ポリシリコン層１０４Ａ）及び配線１１３（ポリシリコン層１０４Ｂ）上に金属膜（例えば、Ｎｉ）を全面に形成する。そして、熱処理を施すことにより金属シリサイド１０８Ａ，１０８Ｂを形成する。
具体的には、３５０〜４５０℃、６０秒程度の熱処理を施して、ソース／ドレイン１０６，１０７、ゲート１１２（ポリシリコン層１０４Ａ）及び配線（ポリシリコン層１０４Ｂ）と金属膜を反応させ、金属シリサイド１０８Ａ，１０８Ｂを自己整合的に形成する。ソース／ドレイン１０６，１０７、ゲート１１２及び配線１１３に金属シリサイド１０８Ａ，１０８Ｂを形成することで、コンタクト部の低抵抗化を図ることができる。
【００１８】
図１（ａ）に示す半導体装置１０において、ＭＯＳＦＥＴのソース／ドレイン１０７と配線１１３を埋め込みコンタクトにより接続する場合、まず、全面に層間絶縁膜となるシリコン酸化膜１０９を成膜する（図１（ｂ））。
シリコン酸化膜１０９を成膜後、フォトエッチング工程により、レジストパターン１１０で保護されていない領域のシリコン酸化膜１０９を除去し、コンタクトホール１０９ａを形成する（図１（ｃ））。このとき、ソース／ドレイン１０７及び配線１１３のそれぞれを構成する金属シリサイド１０８，１０８の全部又は一部が、コンタクトホール１０９ａから露出することとなる。
なお、この工程までは従来例（図２参照）と同じである。
【００１９】
レジストパターン１１０を剥離した後、無電解めっき法により厚さ５０ｎｍの金属膜（例えば、Ｎｉ）１１１を選択的に形成する（図１（ｄ））。無電解めっき法を利用すると、シリコン又は金属上では、シリコン又は金属の自触媒反応により金属が形成される。したがって、ソース／ドレイン１０６，１０７、ゲート１１２（ポリシリコン層１０４)及び配線１１３（ポリシリコン層１０４）の上にだけ、金属膜１１１が形成される。
具体的には、硫酸ニッケル０．０８Ｍ、クエン酸０．１０Ｍ、ホスフィン酸０．２０Ｍを主成分とする無電解ニッケルめっき液をｐＨ＝９．５に調整する。そして、この無電解ニッケルめっき液に半導体装置１０を７０℃で２分間浸漬させる。これにより、厚さ約５０ｎｍのニッケル膜（金属膜）１１１が形成される。
なお、配線１１３側のサイドウォール１０５Ｂの幅は約０．１μｍ以下と狭いため、配線１１３及びソース／ドレイン１０７上に選択成長したＮｉのはみ出しにより、接続される。選択成長するＮｉの膜厚を、サイドウォール１０５Ｂ上のＮｉが接続される程度の膜厚に設定すればよい。
【００２０】
なお、無電解めっき法により形成する金属膜の一例としてＮｉを用いた場合について示しているが、例えば、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金を用いることができる。これらの金属であれば無電解めっき法により容易に金属膜を形成することができる上、配線材料としても好適である。
以上の工程によって、本実施形態に係る埋め込みコンタクトが形成される。
【００２１】
上述したように、本実施形態では、シリコン基板（１０１）上に１又は複数の半導体素子が作り込まれてなる半導体装置（１０）に埋め込みコンタクト（ＢＣ）を形成するにあたり、半導体素子層の全面に層間絶縁膜（１０９）を形成する（第１工程、図１（ｂ）参照）。
次いで、半導体装置（１０）内の金属シリサイドからなる２つの領域（ソース／ドレイン１０７、配線１１３）が露出するように層間絶縁膜（１０９）にコンタクトホール（１０９ａ）を形成する（第２工程、図１（ｃ）参照）。
そして、コンタクトホール（１０９ａ）から露出している金属シリサイド（１０８）表面に無電解めっき法により選択的に金属膜（１１１）を形成する（第３工程、図１（ｄ）参照）。
【００２２】
これにより、半導体装置内に埋め込みコンタクトを形成する工程が簡素化されるので、半導体装置の歩留まりの向上や低価格化を図ることができる。具体的には、従来の埋め込みコンタクトの形成におけるＣＭＰ工程を省略することができる。
【００２３】
２つの領域の少なくとも一方は、半導体素子（ＭＯＳＦＥＴ）の導電領域（ソース／ドレイン１０７）とされている。したがって、半導体素子の導電領域を容易に配線や他の導電領域と接続することができる。
【００２４】
第３工程で形成する金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金で構成される。これにより、無電解めっき法により容易に埋め込みコンタクトを形成することができる。
【００２５】
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
【００２６】
上記実施形態では、ソース／ドレイン１０７の金属シリサイド１０８Ａと配線１１３の金属シリサイド１０８Ｂを接続する場合について説明したが、金属シリサイド１０８Ａ，１０８Ｂを形成しない場合、すなわちシリコン基板１０１とポリシリコン層１０４Ｂを接続する場合にも本発明を適用できる。また、ゲートとシリコン基板（ソース／ドレインを含む）など、シリコン、ポリシリコン又は金属シリサイドからなる隣接する２つの領域を接続する場合も本発明を適用できる。
すなわち、第２工程では、半導体装置内のシリコン、ポリシリコン又は金属シリサイドからなる２つの領域が露出するように層間絶縁膜にコンタクトホールを形成すればよい。
【００２７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００２８】
１０ 半導体装置
１０１ シリコン基板
１０１Ａ 素子領域
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４Ａ，１０４Ｂ ポリシリコン層
１０５ サイドウォール
１０６，１０７ ソース／ドレイン（不純物拡散領域）
１０８１，１０８Ｂ 金属シリサイド
１０９ シリコン酸化膜（層間絶縁膜）
１１０ レジストパターン
１１１ 金属膜
ＢＣ 埋め込みコンタクト
【特許請求の範囲】
【請求項１】
シリコン基板上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するための製造方法であって、
前記半導体素子層の全面に層間絶縁膜を形成する第１工程と、
前記半導体装置内のシリコン、ポリシリコン又は金属シリサイドからなる２つの領域が露出するように前記層間絶縁膜にコンタクトホールを形成する第２工程と、
前記コンタクトホールから露出しているシリコン、ポリシリコン又は金属シリサイド表面に無電解めっき法により選択的に金属膜を形成する第３工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記２つの領域の少なくとも一方は、前記半導体素子の導電領域であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１】
シリコン基板上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するための製造方法であって、
前記半導体素子層の全面に層間絶縁膜を形成する第１工程と、
前記半導体装置内のシリコン、ポリシリコン又は金属シリサイドからなる２つの領域が露出するように前記層間絶縁膜にコンタクトホールを形成する第２工程と、
前記コンタクトホールから露出しているシリコン、ポリシリコン又は金属シリサイド表面に無電解めっき法により選択的に金属膜を形成する第３工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記２つの領域の少なくとも一方は、前記半導体素子の導電領域であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【図１】
【図２】
【図２】
【公開番号】特開２０１０−２１２５３２（Ｐ２０１０−２１２５３２Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−５８８９２（Ｐ２００９−５８８９２）
【出願日】平成２１年３月１２日（２００９．３．１２）
【出願人】（５９１００７８６０）日鉱金属株式会社 (545)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年３月１２日（２００９．３．１２）
【出願人】（５９１００７８６０）日鉱金属株式会社 (545)
【Ｆターム（参考）】
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