半導体チップ
【課題】熱抵抗の低減と寄生容量の低減を同時に実現できる半導体チップを提供する。
【解決手段】ドレインフィンガー３及びソースフィンガー２の下部の半導体領域のうち、ゲートフィンガー１の近傍のみに熱抵抗低減用のドーピング領域４を形成する。
【解決手段】ドレインフィンガー３及びソースフィンガー２の下部の半導体領域のうち、ゲートフィンガー１の近傍のみに熱抵抗低減用のドーピング領域４を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電極形状を改良して熱抵抗と寄生容量を減少させた半導体チップに関するものである。
【背景技術】
【０００２】
図６は、従来の半導体チップの構成を示す図であり、マルチフィンガートランジスタチップの素子パターンの平面図を示している。図６において、チップ面積を小さく保ちつつ、大きなゲート幅を得るため、当該トランジスタのゲート電極は櫛形状を有しており、その櫛の歯状のゲートフィンガー１００を半導体基板上で並列に並べた、いわゆるマルチフィンガー構造を有する。このゲートフィンガー１００に隣接して櫛形状のソース電極のソースフィンガー１０１、櫛形状のドレイン電極のドレインフィンガー１０２が配置される（例えば、特許文献１参照）。
【０００３】
図７は、図６中で符号Ａを付した囲み部分の拡大図である。図７に示すように、ソース電極及びドレイン電極の近傍でオーミックコンタクト抵抗を低減するため、ソースフィンガー１０１及びドレインフィンガー１０２の下層全面に不純物をドーピングしたドーピング領域１０３を有する。このドーピングによるコンタクト抵抗の低減効果については、例えば非特許文献１に記載されている。
【０００４】
図８は、図７中で符号Ｂを付した囲み部分のａ−ａ線での断面図である。図８に示すように、ソースフィンガー１０１及びドレインフィンガー１０２の下部全面にドーピング領域１０３が形成されている。この構成において、ドーピング領域１０３は、トランジスタの伝導チャネル層１０３との間で十分な接続が得られるようにソースフィンガー１０１及びドレインフィンガー１０２よりも若干大きく形成されている。
【０００５】
【特許文献１】特開平１０−２４２１６９号公報
【非特許文献１】M. Suita, T. Nanjo, T. Oishi, Y. Abe, and Y. Tokuda, " Ion implantation doping for AlGaN/GaN HEMTs ", phys. stat. sol.(c)3, No.6, 2364-2367(2006).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体チップは、熱抵抗を低減するためにゲートフィンガーの間隔を大きくすると、ドレインフィンガー及びソースフィンガーの幅が必然的に大きくなり、トランジスタの寄生容量が増大して高周波特性が低下するという課題があった。
【０００７】
例えば、ＧａＮトランジスタ等の出力密度が極めて高いトランジスタ素子である場合、自己発熱よる温度上昇を抑えるために、各ゲートフィンガー１００間の距離を大きくする必要がある。この場合、ゲートフィンガー１００とソースフィンガー１０１及びドレインフィンガー１０２との間隔を確保するには、ソースフィンガー１０１及びドレインフィンガー１０２の幅を大きくせねばならず、トランジスタの寄生容量が増大する。
【０００８】
なお、特許文献１には、ゲートパッドとドレインパッドの間におけるアイソレーションを確保するものであり、上述したゲートフィンガー間隔の増大に伴った寄生容量の増加に対応する技術を開示するものではない。
【０００９】
この発明は、上記のような課題を解決するためになされたもので、熱抵抗の低減と寄生容量の低減を同時に実現できる半導体チップを得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る半導体チップは、ドレインフィンガー及びソースフィンガーの下部の半導体領域のうち、ゲートフィンガーの近傍のみにオーミックコンタクト抵抗低減用のドーピング領域を形成したことを特徴とするものである。
【発明の効果】
【００１１】
この発明によれば、ドレインフィンガー及びソースフィンガーの下部の半導体領域のうち、ゲートフィンガーの近傍のみにオーミックコンタクト抵抗低減用のドーピング領域を形成したので、熱抵抗の低減のためにゲートフィンガー間隔を大きくしても、寄生容量の発生要因となるオーミックコンタクト抵抗低減用のドーピング領域の面積が削減されて、トランジスタの寄生容量を低減することができる。これにより、高周波特性に優れた半導体チップを提供することができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、この発明の実施の形態１による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップ（電界効果トランジスタ）を示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図１において、この実施の形態１では、ソース電極及びドレイン電極近傍のオーミックコンタクト抵抗を低減するため、半導体基板上のゲートフィンガー１の近傍領域（例えば、半導体基板上でゲートフィンガー１側の端辺からの間隔が１０μｍ程度の領域）のみに不純物をドーピングしてドーピング領域４を形成する。
【００１３】
これは、本発明者等が、ゲートフィンガー間の距離増大に伴う寄生容量を低減するために鋭意検討を重ねたところ、ドーピング領域のうち、実際のトランジスタ動作に寄与している部分は、ゲートフィンガー側のドーピング領域端部から１０μｍ程度の幅の狭い領域であることが見出した。そこで、この実施の形態１では、図１に示すように、トランジスタ動作に寄与する１０μｍ程度の領域を除いてドーピングを行わない。このように構成することにより、トランジスタのオーミックコンタクト抵抗の増大を招くことなく、トランジスタの寄生容量を低減することができる。
【００１４】
実施の形態２．
図２は、この発明の実施の形態２による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップを示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図２において、この実施の形態２では、ソース電極及びドレイン電極の近傍のオーミックコンタクト抵抗を低減するために、半導体基板上のゲートフィンガー１の近傍領域（例えば、半導体基板上でゲートフィンガー１側の端辺からの間隔が１０μｍ程度の領域）にのみに不純物をドーピングしてドーピング領域４を形成する。
【００１５】
さらに、この実施の形態２では、上述したドーピング領域４より若干小さい領域のみにソース電極（ソースフィンガー）及びドレイン電極（ドレインフィンガー）を形成する。このように構成することにより、トランジスタのオーミックコンタクト抵抗の増大を招くことなく、上記実施の形態１の構成よりもトランジスタの寄生容量を低減することができる。
【００１６】
実施の形態３．
図３は、この発明の実施の形態３による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップを示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図３において、この実施の形態３では、上記実施の形態２と同様に、半導体基板上のゲートフィンガー１の近傍の領域（例えば、半導体基板上でゲートフィンガー１側の端辺からの間隔が１０μｍ程度の領域）にのみに不純物をドーピングしてドーピング領域４を形成し、ドーピング領域４より若干小さい領域にソース電極（ソースフィンガー）及びドレイン電極（ドレインフィンガー）を形成する。さらに、隣り合うソースフィンガー２，２に対応するドーピング領域４間及び隣り合うドレインフィンガー３，３に対応するドーピング領域４間の各領域にアイソレーション注入若しくはメサアイソレーション加工を施した空乏化領域５を形成する。
【００１７】
上記実施の形態１，２で示したように、実際にトランジスタ動作に寄与する１０μｍ程度の領域のみにドーピングを行い、ドレイン電極及びソース電極を形成することで、寄生容量を低減できるが、図８を用いて、上述したように半導体中には伝導チャネル層が依然として残っている。
【００１８】
また、本発明者が伝導チャネル層のトランジスタ動作への寄与について鋭意検討を重ねたところ、伝導チャネル層のうち、能動領域（ドレイン電極からソース電極までの間の領域）とドレイン電極及びソース電極のオーミックコンタクト領域とが、実際のトランジスタ動作に寄与することを見出した。従って、これら領域以外は実際のトランジスタ動作に寄与せず、寄生容量を増加させているだけである。
【００１９】
そこで、この実施の形態２では、実際のトランジスタ動作に寄与しない、隣り合うソースフィンガー２，２に対応するドーピング領域４間及び隣り合うドレインフィンガー３，３に対応するドーピング領域４間の各領域に対して、アイソレーション注入若しくはメサアイソレーション加工することにより、トランジスタ動作に寄与しない領域の伝導チャネル層を空乏化することで、上記実施の形態２よりもさらに寄生容量を低減できる。
【００２０】
なお、上記実施の形態３では、上記実施の形態２で図２を用いて説明した構成に対して空乏化領域５を形成する場合を示したが、上記実施の形態１で図１を用いて説明した構成に適用して空乏化領域５を形成してもよい。
【００２１】
実施の形態４．
図４は、この発明の実施の形態４による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップを示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図４において、この実施の形態４では、上記実施の形態３と同様に、半導体基板上のゲートフィンガー１の近傍の領域（例えば、半導体基板上でゲートフィンガー１側の端辺からの間隔が１０μｍ程度の領域）にのみに不純物をドーピングしてドーピング領域４を形成し、ドーピング領域４より若干小さい領域にソース電極（ソースフィンガー）及びドレイン電極（ドレインフィンガー）を形成するとともに、隣り合うソースフィンガー２，２に対応するドーピング領域４間及び隣り合うドレインフィンガー３，３に対応するドーピング領域４間の各領域にアイソレーション注入若しくはメサアイソレーション加工を施した空乏化領域５を形成する。さらに、隣り合うソースフィンガー２，２の電極先端部及び隣り合うドレインフィンガー３，３の電極先端部をそれぞれ電気的に接続（短絡）する線路６を形成している。
【００２２】
上記実施の形態２，３で説明したように、トランジスタ動作に寄与しないソース電極（ソースフィンガー）及びドレイン電極（ドレインフィンガー）を除いたので、結果的にソースフィンガー及びドレインフィンガーがそれぞれ並行した伝送線路の形状となる。このように近接して並行する伝送線路は、線路結合の効果によって各電極の電極先端部が互いに逆相で励振されるモード（奇モード）を生じて不要発振を生じる恐れがある。
【００２３】
そこで、この実施の形態４では、隣り合うソースフィンガー２，２の電極先端部及び隣り合うドレインフィンガー３，３の電極先端部をそれぞれ電気的に接続することで、上記実施の形態３と同様の効果が得られるとともに、奇モードの発生を抑圧してトランジスタを安定に動作させることができる。
【００２４】
なお、上記実施の形態４では、上記実施の形態３で図３を用いて説明した構成に対して線路６を形成する場合を示したが、上記実施の形態２で図２を用いて説明した構成に適用して線路６を設けてもよい。
【００２５】
実施の形態５．
図５は、この発明の実施の形態５による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップを示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図５において、この実施の形態５では、図６を用いて説明した従来の半導体チップと同様に、半導体基板上でソースフィンガー２及びドレインフィンガー３の下部全面にドーピング領域４を形成するとともに、ソース電極（ソースフィンガー２）とドレイン電極（ドレインフィンガー３）及びゲート電極（ゲートフィンガー１）近傍の能動領域の一部に、ゲートフィンガー１方向（ゲートフィンガー１の長手方向）に垂直な方向にアイソレーション注入若しくはメサアイソレーション加工を施して空乏化領域５を形成する。この空乏化領域５では、伝導チャネル層が形成されないので、トランジスタ動作が行われない。従って、熱が発生しない。
【００２６】
発熱しない領域は、発熱領域に対して熱拡散領域として機能するので、結果的に半導体チップ全体の熱抵抗を低減する効果がある。特に、ＳｉＣ基板上に形成されたＧａＮトランジスタの場合、ＳｉＣ基板の熱伝導率が銅と同程度に高いので、この実施の形態５のように発熱しない領域を形成することにより、熱抵抗を大幅に小さくすることができる。
【００２７】
また、上記実施の形態５は、ソースフィンガー２及びドレインフィンガー３の下部全面にドーピング領域４を形成した構成に適用した例を示したが、上記実施の形態２で図２を用いて説明した構成に適用してもよい。
【００２８】
なお、上記実施の形態１〜５では、電界効果トランジスタを例に挙げて説明したが、ゲート電極をベース電極、ドレイン電極をコレクタ電極、ソース電極をエミッタ電極と読み替えることで、本発明はバイポーラトランジスタにも適用することができる。
【図面の簡単な説明】
【００２９】
【図１】この発明の実施の形態１による半導体チップの構成を示す図である。
【図２】この発明の実施の形態２による半導体チップの構成を示す図である。
【図３】この発明の実施の形態３による半導体チップの構成を示す図である。
【図４】この発明の実施の形態４による半導体チップの構成を示す図である。
【図５】この発明の実施の形態５による半導体チップの構成を示す図である。
【図６】従来の半導体チップの構成を示す図である。
【図７】図６中で符号Ａを付した囲み部分の拡大図である。
【図８】図７中で符号Ｂを付した囲み部分のａ−ａ線での断面図である。
【符号の説明】
【００３０】
１ ゲートフィンガー、２ ソースフィンガー、３ ドレインフィンガー、４ ドーピング領域、５ 空乏化領域、１００ ゲートフィンガー、１０１ ソースフィンガー、１０２ ドレインフィンガー、１０３ ドーピング領域、１０４ 伝導チャネル層。
【技術分野】
【０００１】
この発明は、電極形状を改良して熱抵抗と寄生容量を減少させた半導体チップに関するものである。
【背景技術】
【０００２】
図６は、従来の半導体チップの構成を示す図であり、マルチフィンガートランジスタチップの素子パターンの平面図を示している。図６において、チップ面積を小さく保ちつつ、大きなゲート幅を得るため、当該トランジスタのゲート電極は櫛形状を有しており、その櫛の歯状のゲートフィンガー１００を半導体基板上で並列に並べた、いわゆるマルチフィンガー構造を有する。このゲートフィンガー１００に隣接して櫛形状のソース電極のソースフィンガー１０１、櫛形状のドレイン電極のドレインフィンガー１０２が配置される（例えば、特許文献１参照）。
【０００３】
図７は、図６中で符号Ａを付した囲み部分の拡大図である。図７に示すように、ソース電極及びドレイン電極の近傍でオーミックコンタクト抵抗を低減するため、ソースフィンガー１０１及びドレインフィンガー１０２の下層全面に不純物をドーピングしたドーピング領域１０３を有する。このドーピングによるコンタクト抵抗の低減効果については、例えば非特許文献１に記載されている。
【０００４】
図８は、図７中で符号Ｂを付した囲み部分のａ−ａ線での断面図である。図８に示すように、ソースフィンガー１０１及びドレインフィンガー１０２の下部全面にドーピング領域１０３が形成されている。この構成において、ドーピング領域１０３は、トランジスタの伝導チャネル層１０３との間で十分な接続が得られるようにソースフィンガー１０１及びドレインフィンガー１０２よりも若干大きく形成されている。
【０００５】
【特許文献１】特開平１０−２４２１６９号公報
【非特許文献１】M. Suita, T. Nanjo, T. Oishi, Y. Abe, and Y. Tokuda, " Ion implantation doping for AlGaN/GaN HEMTs ", phys. stat. sol.(c)3, No.6, 2364-2367(2006).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体チップは、熱抵抗を低減するためにゲートフィンガーの間隔を大きくすると、ドレインフィンガー及びソースフィンガーの幅が必然的に大きくなり、トランジスタの寄生容量が増大して高周波特性が低下するという課題があった。
【０００７】
例えば、ＧａＮトランジスタ等の出力密度が極めて高いトランジスタ素子である場合、自己発熱よる温度上昇を抑えるために、各ゲートフィンガー１００間の距離を大きくする必要がある。この場合、ゲートフィンガー１００とソースフィンガー１０１及びドレインフィンガー１０２との間隔を確保するには、ソースフィンガー１０１及びドレインフィンガー１０２の幅を大きくせねばならず、トランジスタの寄生容量が増大する。
【０００８】
なお、特許文献１には、ゲートパッドとドレインパッドの間におけるアイソレーションを確保するものであり、上述したゲートフィンガー間隔の増大に伴った寄生容量の増加に対応する技術を開示するものではない。
【０００９】
この発明は、上記のような課題を解決するためになされたもので、熱抵抗の低減と寄生容量の低減を同時に実現できる半導体チップを得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る半導体チップは、ドレインフィンガー及びソースフィンガーの下部の半導体領域のうち、ゲートフィンガーの近傍のみにオーミックコンタクト抵抗低減用のドーピング領域を形成したことを特徴とするものである。
【発明の効果】
【００１１】
この発明によれば、ドレインフィンガー及びソースフィンガーの下部の半導体領域のうち、ゲートフィンガーの近傍のみにオーミックコンタクト抵抗低減用のドーピング領域を形成したので、熱抵抗の低減のためにゲートフィンガー間隔を大きくしても、寄生容量の発生要因となるオーミックコンタクト抵抗低減用のドーピング領域の面積が削減されて、トランジスタの寄生容量を低減することができる。これにより、高周波特性に優れた半導体チップを提供することができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、この発明の実施の形態１による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップ（電界効果トランジスタ）を示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図１において、この実施の形態１では、ソース電極及びドレイン電極近傍のオーミックコンタクト抵抗を低減するため、半導体基板上のゲートフィンガー１の近傍領域（例えば、半導体基板上でゲートフィンガー１側の端辺からの間隔が１０μｍ程度の領域）のみに不純物をドーピングしてドーピング領域４を形成する。
【００１３】
これは、本発明者等が、ゲートフィンガー間の距離増大に伴う寄生容量を低減するために鋭意検討を重ねたところ、ドーピング領域のうち、実際のトランジスタ動作に寄与している部分は、ゲートフィンガー側のドーピング領域端部から１０μｍ程度の幅の狭い領域であることが見出した。そこで、この実施の形態１では、図１に示すように、トランジスタ動作に寄与する１０μｍ程度の領域を除いてドーピングを行わない。このように構成することにより、トランジスタのオーミックコンタクト抵抗の増大を招くことなく、トランジスタの寄生容量を低減することができる。
【００１４】
実施の形態２．
図２は、この発明の実施の形態２による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップを示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図２において、この実施の形態２では、ソース電極及びドレイン電極の近傍のオーミックコンタクト抵抗を低減するために、半導体基板上のゲートフィンガー１の近傍領域（例えば、半導体基板上でゲートフィンガー１側の端辺からの間隔が１０μｍ程度の領域）にのみに不純物をドーピングしてドーピング領域４を形成する。
【００１５】
さらに、この実施の形態２では、上述したドーピング領域４より若干小さい領域のみにソース電極（ソースフィンガー）及びドレイン電極（ドレインフィンガー）を形成する。このように構成することにより、トランジスタのオーミックコンタクト抵抗の増大を招くことなく、上記実施の形態１の構成よりもトランジスタの寄生容量を低減することができる。
【００１６】
実施の形態３．
図３は、この発明の実施の形態３による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップを示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図３において、この実施の形態３では、上記実施の形態２と同様に、半導体基板上のゲートフィンガー１の近傍の領域（例えば、半導体基板上でゲートフィンガー１側の端辺からの間隔が１０μｍ程度の領域）にのみに不純物をドーピングしてドーピング領域４を形成し、ドーピング領域４より若干小さい領域にソース電極（ソースフィンガー）及びドレイン電極（ドレインフィンガー）を形成する。さらに、隣り合うソースフィンガー２，２に対応するドーピング領域４間及び隣り合うドレインフィンガー３，３に対応するドーピング領域４間の各領域にアイソレーション注入若しくはメサアイソレーション加工を施した空乏化領域５を形成する。
【００１７】
上記実施の形態１，２で示したように、実際にトランジスタ動作に寄与する１０μｍ程度の領域のみにドーピングを行い、ドレイン電極及びソース電極を形成することで、寄生容量を低減できるが、図８を用いて、上述したように半導体中には伝導チャネル層が依然として残っている。
【００１８】
また、本発明者が伝導チャネル層のトランジスタ動作への寄与について鋭意検討を重ねたところ、伝導チャネル層のうち、能動領域（ドレイン電極からソース電極までの間の領域）とドレイン電極及びソース電極のオーミックコンタクト領域とが、実際のトランジスタ動作に寄与することを見出した。従って、これら領域以外は実際のトランジスタ動作に寄与せず、寄生容量を増加させているだけである。
【００１９】
そこで、この実施の形態２では、実際のトランジスタ動作に寄与しない、隣り合うソースフィンガー２，２に対応するドーピング領域４間及び隣り合うドレインフィンガー３，３に対応するドーピング領域４間の各領域に対して、アイソレーション注入若しくはメサアイソレーション加工することにより、トランジスタ動作に寄与しない領域の伝導チャネル層を空乏化することで、上記実施の形態２よりもさらに寄生容量を低減できる。
【００２０】
なお、上記実施の形態３では、上記実施の形態２で図２を用いて説明した構成に対して空乏化領域５を形成する場合を示したが、上記実施の形態１で図１を用いて説明した構成に適用して空乏化領域５を形成してもよい。
【００２１】
実施の形態４．
図４は、この発明の実施の形態４による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップを示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図４において、この実施の形態４では、上記実施の形態３と同様に、半導体基板上のゲートフィンガー１の近傍の領域（例えば、半導体基板上でゲートフィンガー１側の端辺からの間隔が１０μｍ程度の領域）にのみに不純物をドーピングしてドーピング領域４を形成し、ドーピング領域４より若干小さい領域にソース電極（ソースフィンガー）及びドレイン電極（ドレインフィンガー）を形成するとともに、隣り合うソースフィンガー２，２に対応するドーピング領域４間及び隣り合うドレインフィンガー３，３に対応するドーピング領域４間の各領域にアイソレーション注入若しくはメサアイソレーション加工を施した空乏化領域５を形成する。さらに、隣り合うソースフィンガー２，２の電極先端部及び隣り合うドレインフィンガー３，３の電極先端部をそれぞれ電気的に接続（短絡）する線路６を形成している。
【００２２】
上記実施の形態２，３で説明したように、トランジスタ動作に寄与しないソース電極（ソースフィンガー）及びドレイン電極（ドレインフィンガー）を除いたので、結果的にソースフィンガー及びドレインフィンガーがそれぞれ並行した伝送線路の形状となる。このように近接して並行する伝送線路は、線路結合の効果によって各電極の電極先端部が互いに逆相で励振されるモード（奇モード）を生じて不要発振を生じる恐れがある。
【００２３】
そこで、この実施の形態４では、隣り合うソースフィンガー２，２の電極先端部及び隣り合うドレインフィンガー３，３の電極先端部をそれぞれ電気的に接続することで、上記実施の形態３と同様の効果が得られるとともに、奇モードの発生を抑圧してトランジスタを安定に動作させることができる。
【００２４】
なお、上記実施の形態４では、上記実施の形態３で図３を用いて説明した構成に対して線路６を形成する場合を示したが、上記実施の形態２で図２を用いて説明した構成に適用して線路６を設けてもよい。
【００２５】
実施の形態５．
図５は、この発明の実施の形態５による半導体チップの構成を示す図であり、この発明によるマルチフィンガートランジスタチップを示しており、図６中で符号Ａを付した囲み部分に相当する領域の素子パターンの拡大図である。図５において、この実施の形態５では、図６を用いて説明した従来の半導体チップと同様に、半導体基板上でソースフィンガー２及びドレインフィンガー３の下部全面にドーピング領域４を形成するとともに、ソース電極（ソースフィンガー２）とドレイン電極（ドレインフィンガー３）及びゲート電極（ゲートフィンガー１）近傍の能動領域の一部に、ゲートフィンガー１方向（ゲートフィンガー１の長手方向）に垂直な方向にアイソレーション注入若しくはメサアイソレーション加工を施して空乏化領域５を形成する。この空乏化領域５では、伝導チャネル層が形成されないので、トランジスタ動作が行われない。従って、熱が発生しない。
【００２６】
発熱しない領域は、発熱領域に対して熱拡散領域として機能するので、結果的に半導体チップ全体の熱抵抗を低減する効果がある。特に、ＳｉＣ基板上に形成されたＧａＮトランジスタの場合、ＳｉＣ基板の熱伝導率が銅と同程度に高いので、この実施の形態５のように発熱しない領域を形成することにより、熱抵抗を大幅に小さくすることができる。
【００２７】
また、上記実施の形態５は、ソースフィンガー２及びドレインフィンガー３の下部全面にドーピング領域４を形成した構成に適用した例を示したが、上記実施の形態２で図２を用いて説明した構成に適用してもよい。
【００２８】
なお、上記実施の形態１〜５では、電界効果トランジスタを例に挙げて説明したが、ゲート電極をベース電極、ドレイン電極をコレクタ電極、ソース電極をエミッタ電極と読み替えることで、本発明はバイポーラトランジスタにも適用することができる。
【図面の簡単な説明】
【００２９】
【図１】この発明の実施の形態１による半導体チップの構成を示す図である。
【図２】この発明の実施の形態２による半導体チップの構成を示す図である。
【図３】この発明の実施の形態３による半導体チップの構成を示す図である。
【図４】この発明の実施の形態４による半導体チップの構成を示す図である。
【図５】この発明の実施の形態５による半導体チップの構成を示す図である。
【図６】従来の半導体チップの構成を示す図である。
【図７】図６中で符号Ａを付した囲み部分の拡大図である。
【図８】図７中で符号Ｂを付した囲み部分のａ−ａ線での断面図である。
【符号の説明】
【００３０】
１ ゲートフィンガー、２ ソースフィンガー、３ ドレインフィンガー、４ ドーピング領域、５ 空乏化領域、１００ ゲートフィンガー、１０１ ソースフィンガー、１０２ ドレインフィンガー、１０３ ドーピング領域、１０４ 伝導チャネル層。
【特許請求の範囲】
【請求項１】
半導体基板上でドレインフィンガーとソースフィンガーとに隣接してゲートフィンガーが形成されたマルチフィンガー構造の電界効果トランジスタを備えた半導体チップにおいて、
前記ドレインフィンガー及び前記ソースフィンガーの下部の半導体領域のうち、前記ゲートフィンガーの近傍のみにオーミックコンタクト抵抗低減用のドーピング領域を形成したことを特徴とする半導体チップ。
【請求項２】
ドレインフィンガー及びソースフィンガーは、オーミックコンタクト抵抗低減用のドーピング領域の上部のみに形成したことを特徴とする請求項１記載の半導体チップ。
【請求項３】
隣接したドレインフィンガー同士及び隣接したソースフィンガー同士の先端を短絡したことを特徴とする請求項２記載の半導体チップ。
【請求項４】
オーミックコンタクト抵抗低減用のドーピングをしない領域に伝導チャネル層の空乏化処理を施したことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体チップ。
【請求項５】
半導体基板上でドレインフィンガーとソースフィンガーとに隣接してゲートフィンガーが形成されたマルチフィンガー構造の電界効果トランジスタを備えた半導体チップにおいて、
前記ゲートフィンガーを介した前記ドレインフィンガーから前記ソースフィンガーまでの半導体領域に対して前記ゲートフィンガーの長手方向に垂直な方向に伝導チャネル層の空乏化処理を施したことを特徴とする半導体チップ。
【請求項６】
電界効果トランジスタの代わりに、半導体基板上でコレクタフィンガーとエミッタフィンガーとに隣接してベースフィンガーが形成された櫛形状の電極を有するマルチフィンガー構造のバイポーラトランジスタを備えたことを特徴とする請求項１から請求項５のうちのいずれか１項記載の半導体チップ。
【請求項１】
半導体基板上でドレインフィンガーとソースフィンガーとに隣接してゲートフィンガーが形成されたマルチフィンガー構造の電界効果トランジスタを備えた半導体チップにおいて、
前記ドレインフィンガー及び前記ソースフィンガーの下部の半導体領域のうち、前記ゲートフィンガーの近傍のみにオーミックコンタクト抵抗低減用のドーピング領域を形成したことを特徴とする半導体チップ。
【請求項２】
ドレインフィンガー及びソースフィンガーは、オーミックコンタクト抵抗低減用のドーピング領域の上部のみに形成したことを特徴とする請求項１記載の半導体チップ。
【請求項３】
隣接したドレインフィンガー同士及び隣接したソースフィンガー同士の先端を短絡したことを特徴とする請求項２記載の半導体チップ。
【請求項４】
オーミックコンタクト抵抗低減用のドーピングをしない領域に伝導チャネル層の空乏化処理を施したことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体チップ。
【請求項５】
半導体基板上でドレインフィンガーとソースフィンガーとに隣接してゲートフィンガーが形成されたマルチフィンガー構造の電界効果トランジスタを備えた半導体チップにおいて、
前記ゲートフィンガーを介した前記ドレインフィンガーから前記ソースフィンガーまでの半導体領域に対して前記ゲートフィンガーの長手方向に垂直な方向に伝導チャネル層の空乏化処理を施したことを特徴とする半導体チップ。
【請求項６】
電界効果トランジスタの代わりに、半導体基板上でコレクタフィンガーとエミッタフィンガーとに隣接してベースフィンガーが形成された櫛形状の電極を有するマルチフィンガー構造のバイポーラトランジスタを備えたことを特徴とする請求項１から請求項５のうちのいずれか１項記載の半導体チップ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１２３６５２（Ｐ２０１０−１２３６５２Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９４１５９（Ｐ２００８−２９４１５９）
【出願日】平成２０年１１月１８日（２００８．１１．１８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月１８日（２００８．１１．１８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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