【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。 （もっと読む）

【課題】スイッチングノイズ発生を抑制できるノーマリオフ形の窒化物半導体装置の提供。
【解決手段】本発明の実施形態の窒化物半導体装置は、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層４と、Ａｌ_ｙＧａ_１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層５と、導電性基板２と、第１の電極６と、第２の電極８と、制御電極７と、を備える。第２の半導体層は第１の半導体層に直接接合する。第１の半導体層は、導電性基板に電気的に接続される。第１の電極及び第２の電極は、第２の半導体層の表面に電気的に接続される。制御電極は、第１の電極と第２の電極との間の第２の半導体層の前記表面上に設けられる。第１の電極は、Ｓｉ−ＭＯＳＦＥＴ１０２のドレイン電極８ａに電気的に接続される。制御電極は、前記ＭＯＳＦＥＴのソース電極６ａに電気的に接続される。導電性基板は、前記ＭＯＳＦＥＴのゲート電極７ａに電気的に接続される。 （もっと読む）

【課題】改善された高周波性能およびオン状態特性を可能にするＭＯＳデバイスを提供すること。
【解決手段】ＭＯＳデバイスは、第１の伝導型の半導体層と、半導体層の上面に近接して半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域とを含む。第１および第２のソース／ドレイン領域は、互いに間隔を開けて配置されている。ゲートは、少なくとも部分的に第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の半導体層の上に形成され、かつ半導体層から電気的に絶縁されている。第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つは、半導体層とその特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られている。 （もっと読む）

【課題】ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができるスイッチング素子、及び該スイッチング素子を搭載した効率が向上した電源装置の提供。
【解決手段】Ｓｉ基板１と、該Ｓｉ基板１上に形成されたソース電極８及びドレイン電極９を有してなり、ソース電極８及びドレイン電極９の配置方向と直交する方向の層中であって、ソース電極８及びドレイン電極９のいずれか一方のみと接している領域に、ｐ型領域とｎ型領域が接している部分２４であるｐｎ接合を少なくとも１つ有するスイッチング素子である。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】信頼性の高いLocalＳＯＩ構造を有する基板を低コストで作製する。
【解決手段】第１の半導体からなる基板１０上に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層１２を順次形成する半導体層形成工程と、前記第２の半導体からなる層をエッチングにより除去し開口領域１３を形成する開口領域形成工程と、前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜１４を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜１５を形成する熱酸化工程とを有することを特徴とする、Ｌｏｃａｌ ＳＯＩ半導体基板の製造方法。 （もっと読む）

【課題】ＭＯＳトランジスタのソース及びドレイン電極に生じる寄生容量を低減する。高速動作が可能な半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタを備える。ＭＯＳトランジスタは、１対の第１、第２及び第３の不純物拡散領域を有する。第２の不純物拡散領域は、第１の不純物拡散領域を挟むように半導体基板内に設けられた第１導電型の不純物拡散領域であり、第１の不純物拡散領域よりも第１導電型の不純物濃度が高くなる。第３の不純物拡散領域は、１対の第１の不純物拡散領域に接すると共に第２の不純物拡散領域に接しないように、半導体基板内に設けられた第２導電型の不純物拡散領域である。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）

【課題】ソース／ドレイン領域と基板との間の容量の低下を防止でき、パンチスルー現象を低減することができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、を有することを特徴とする （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【目的】コンタクト領域を確保し、ドレイン接合容量とリーク電流を減少させることができる半導体装置およびその製造方法を提供する。
【解決手段】ゲート電極５上のシリコン酸化膜６をマスクにドレイン領域７に斜めトレンチ１０を形成して、ドレイン領域７の幅をコンタクト領域を形成できる最小幅にすることで、ドレイン接合容量とリーク電流を減少させる。 （もっと読む）

【課題】スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路を提供すること。
【解決手段】高耐圧半導体装置は、ｐ^-型シリコン基板１００上に設けられ、かつｐ^-ウエル領域１０２に囲まれたｎ^-型領域１０１と、ドレイン電極１２０と接続されるドレインｎ⁺領域１０３と、ドレインｎ⁺領域１０３と離れて設けられ、かつドレインｎ⁺領域１０３を囲むｐベース領域１０５と、ｐベース領域１０５内に形成されたソースｎ⁺領域１１４と、を備える。また、ｎ^-型領域１０１を貫通し、かつシリコン基板１００に達するｐ^-領域１３１が設けられている。ｎ^-型領域１０１は、ｐ^-領域１３１により、ｎ^-型領域１０１ａとｎ^-型領域１０１ｂに分離されている。ｎ^-型領域１０１ａは、ドレインｎ⁺領域１０３を備えている。ｎ^-型領域１０１ｂは、フローティング電位を有する。 （もっと読む）

【課題】寄生容量を増やさずにソフトエラー率を低減することのできる半導体装置を提供する。
【解決手段】半導体基板の主表面に形成された第１導電型ウェルと、第１導電型ウェルの表面に形成されたトランジスタと、半導体基板の主表面に形成された素子分離絶縁領域と、第１導電型ウェルの表面に前記トランジスタと素子分離絶縁領域を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域の底面と等しく、第１導電型ウェルより不純物濃度が高い第１導電型高濃度領域と、第１導電型高濃度領域の表面に形成されたウェルコンタクト電極と、を備える。 （もっと読む）

【課題】高集積度化でき、電気射特性を維持しながら、低コスト化できる電界効果トランジスタの製造方法を実現する。
【解決手段】誘電性絶縁部層２’によって被覆されているバルクシリコンウエハ基板１’上に島状の各活性エリア１０を互いに隣り合うようにそれぞれ設定する。バルクシリコンウエハ基板１’の表面上において、各活性エリア１０を電界効果トランジスタの本体領域をフィン部３、５の形状で突出するように露出させて形成するために、誘電性絶縁部層２’を厚さ方向にエッチバックして絶縁体層２を形成する。上記本体領域に、チャネル領域部、上記チャネル領域部上のゲート誘電体８、ゲート誘電体８上のゲート電極４、および、ゲート電極４の自己整合マスクにより、チャネル領域部とは反対の伝導性型である不純物原子のドープによりソース領域部５およびドレイン領域部３を形成する。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】イオン化チャンバ内の電子ビーム通路に均一な磁場を生成する磁場装置を提供する。
【解決手段】電子衝撃イオン源用の磁場装置において、イオン化チャンバ内の電子ビーム通路に均一な磁束線１１９を生成させるために、一対の永久磁石５１０Ａ、５１０Ｂにより生成された磁束が、磁気ヨークアセンブリ５００を経て、電子ビーム通過用の一対の整列した開口５３０Ａ、５３０Ｂを有する磁極片５２０Ａ、５２０Ｂの間の間隙を通って戻るようにする。 （もっと読む）

【課題】 拡張型ドレイン絶縁ゲート電界効果トランジスタ（１０４又は１０６）が、第１ウエル領域（１８４Ａ又は１８６Ａ）の一部によって構成されているチャンネル（３２２又は３６２）ゾーンによって横方向に分離されている第１及び第２ソース／ドレインゾーン（３２４及び１８４Ｂ又は３６４及び１８６Ｂ／１３６Ｂ）を包含している。
【解決手段】 ゲート誘電体層（３４４又は３８４）が該チャンネルゾーンの上側に存在している。該第１ソース／ドレインゾーンは、通常は、ソースである。通常はドレインである該第２Ｓ／Ｄゾーンは、少なくとも部分的には第２ウエル領域（１８４Ｂ又は１８６Ｂ）で構成されている。該半導体ボディのウエル分離部分（１３６Ａ又は２１２Ｕ／１３６Ｂ）が該ウエル領域の間を延在しており且つ各ウエル領域よりも一層軽度にドープされている。該ウエル領域の構成は、該半導体ボディのＩＧＦＥＴの部分における最大電界をして上部半導体表面の十分に下側、典型的には該ウエル領域同士が互いに最も近い箇所におけるか又はその近くで発生させる。該ＩＧＦＥＴの動作特性は動作時間と共に安定である。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】 非対称的電界効果トランジスタ（１０２）の製造は、半導体ボディのボディ物質のチャンネルゾーン（２８４）の上方でそれからゲート誘電体層（３００）によって垂直方向に分離されているゲート電極（３０２）を画定することとなる。
【解決手段】 該ゲート電極をドーパント阻止用シールドとして使用して、半導体ドーパントを該ボディ物質内に導入させて、一層高度にドープしたポケット部分（２９０）を画定する。該ゲート電極に沿ってスペーサ（３０４Ｔ）を設ける。該スペーサは、（ｉ）該ゲート電極に沿って位置されている誘電体部分、（ｉｉ）該半導体ボディに沿って位置されている誘電体部分、及び（ｉｉｉ）該他の２つのスペーサ部分の間の空間をほぼ占有するフィラー部分（ＳＣ）、を包含している。該ゲート電極及び該スペーサをドーパント阻止用シールドとして使用して、半導体ドーパントを該半導体ボディ内に導入させて、一対のソース／ドレイン部分（２８０Ｍ及び２８２Ｍ）を画定する。該フィラースペーサ部分を除去して該スペーサをＬ形状（３０４）へ変換させる。一対の電気的コンタクト（３１０及び３１２）を夫々該主要ソース／ドレイン部分に対して形成する。 （もっと読む）