半導体装置およびその製造方法
【課題】MOSトランジスタのソース及びドレイン電極に生じる寄生容量を低減する。高速動作が可能な半導体装置を提供する。
【解決手段】半導体装置は、MOSトランジスタを備える。MOSトランジスタは、1対の第1、第2及び第3の不純物拡散領域を有する。第2の不純物拡散領域は、第1の不純物拡散領域を挟むように半導体基板内に設けられた第1導電型の不純物拡散領域であり、第1の不純物拡散領域よりも第1導電型の不純物濃度が高くなる。第3の不純物拡散領域は、1対の第1の不純物拡散領域に接すると共に第2の不純物拡散領域に接しないように、半導体基板内に設けられた第2導電型の不純物拡散領域である。
【解決手段】半導体装置は、MOSトランジスタを備える。MOSトランジスタは、1対の第1、第2及び第3の不純物拡散領域を有する。第2の不純物拡散領域は、第1の不純物拡散領域を挟むように半導体基板内に設けられた第1導電型の不純物拡散領域であり、第1の不純物拡散領域よりも第1導電型の不純物濃度が高くなる。第3の不純物拡散領域は、1対の第1の不純物拡散領域に接すると共に第2の不純物拡散領域に接しないように、半導体基板内に設けられた第2導電型の不純物拡散領域である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
微細化の進展に伴い、MOSトランジスタの短チャネル効果が顕在化している。短チャネル効果を抑制するために、ソース及びドレイン領域を形成する不純物と反対導電型の不純物を用いてポケット領域を形成する技術が知られている(特許文献1)。ポケット領域を備えたNチャネル型のMOSトランジスタの一例を、図10に断面模式図で示す。
【0003】
図10に示すように、P型シリコンからなる半導体基板21に素子分離領域22が設けられている。半導体基板21の主面上に、ゲート絶縁膜20を介してゲート電極23が設けられている。ゲート電極23の側面はサイドウォール絶縁膜26で覆われている。
【0004】
半導体基板内21に導入されたN型不純物によって、エクステンション領域25およびSD領域27が形成されている。エクステンション領域25のN型不純物濃度は、SD領域27のN型不純物濃度よりも低くなるように設定されている。このエクステンション領域25およびSD領域27は、MOSトランジスタのソース/ドレイン電極として機能する。
【0005】
エクステンション領域25およびSD領域27の全体を囲むように、P型不純物によってポケット領域29が形成されている。これによりMOSトランジスタの短チャネル効果が抑制される。
【0006】
また、MOSトランジスタの高性能化を目的として、ゲート絶縁膜をHigh−K膜(高誘電体膜)で形成する技術が開発されている。High−K膜でゲート絶縁膜を形成する際には、ダマシンゲート法と称される方法によってゲート電極を形成することが好ましいとされている(特許文献2)。ダマシンゲート法は、ソース/ドレイン電極となる不純物拡散領域を形成した後に、ゲート絶縁膜およびゲート電極の形成を行う方法である。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2001−160621号公報
【特許文献2】特開2009−27002号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
図10の矢印Dで示した部分の不純物濃度プロファイルを、模式図として図11に示す。図11の横軸は矢印Dに沿った、半導体基板の表面からの位置(深さ)を示す。図11の縦軸は各不純物の相対的な濃度を示す。
【0009】
図10、図11に示したように、N型のSD領域27の外側を覆うようにP型のポケット領域29が設けられているため、SD領域27とポケット領域29間のPN接合によって、寄生容量が生じる。微細化に応じて短チャネル効果の抑制を大きくするためには、ポケット領域の不純物濃度を増加させる必要があり、SD領域との間に生じる寄生容量はさらに増大する。このため、MOSトランジスタを配置して形成した回路素子の高速動作が阻害されると言う問題があった。
【0010】
また、このような問題は、High−K膜をゲート絶縁膜として用いるMOSトランジスタにおいても発生していた。すなわち、High−K膜を用いたMOSトランジスタにおいて、短チャネル効果抑制のためにポケット領域を形成する場合には、従来と同様の構造(図10)とならざるを得なかった。このため、先に説明したように寄生容量の発生に起因して電気回路の高速動作が阻害されると言う問題があった。
【課題を解決するための手段】
【0011】
一実施形態は、
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられた1対の第1導電型の第1の不純物拡散領域と、
前記1対の第1の不純物拡散領域を挟むように前記半導体基板内に設けられた1対の第1導電型の第2の不純物拡散領域であって、前記第1の不純物拡散領域よりも第1導電型の不純物濃度が高い第2の不純物拡散領域と、
前記1対の第1の不純物拡散領域に接すると共に前記1対の第2の不純物拡散領域に接しないように、前記半導体基板内に設けられた1対の第2導電型の第3の不純物拡散領域と、
を有するMOSトランジスタを備えた半導体装置に関する。
【0012】
他の実施形態は、
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記ゲート電極の両側面上に設けられたサイドウォールと、
前記半導体基板内の、前記ゲート電極及びサイドウォールを挟んだ両側に設けられた1対の第1導電型の第2の不純物拡散領域と、
少なくとも前記サイドウォールの下の半導体基板内の領域に前記1対の第2の不純物拡散領域に接するように設けられた1対の第1導電型の第1の不純物拡散領域であって、前記第2の不純物拡散領域よりも第1導電型の不純物濃度が低い第1の不純物拡散領域と、
前記サイドウォール及びゲート絶縁膜の下の半導体基板内の領域に、前記第1の不純物拡散領域に接すると共に前記第2の不純物拡散領域に接しないように設けられた1対の第2導電型の第3の不純物拡散領域と、
を有するMOSトランジスタを備えた半導体装置に関する。
【0013】
他の実施形態は、
半導体基板上にダミーゲート絶縁膜及びダミーゲート電極をこの順に形成する工程と、
前記半導体基板内の、前記ダミーゲート電極を挟んだ両側に第1導電型の不純物を注入することにより、第1の領域を形成する工程と、
前記ダミーゲート電極の両側面上にサイドウォールを形成する工程と、
前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に第1導電型の不純物を注入することにより、
(A)前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に、1対の第1導電型の第2の不純物拡散領域を形成し、
(B)前記半導体基板内の、前記サイドウォール及びダミーゲート絶縁膜の下に位置する前記第1の領域を1対の第1導電型の第1の不純物拡散領域とする、工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート絶縁膜の下に位置する半導体基板の2つの領域に、第2導電型の不純物を注入することにより、前記第1の不純物拡散領域に接すると共に前記第2の不純物拡散領域に接しないように1対の第2導電型の第3の不純物拡散領域を形成する工程と、
前記ダミーゲート絶縁膜を除去して、1対のサイドウォールの間に位置する半導体基板を露出させる工程と、
露出した半導体基板上に、ゲート絶縁膜及びゲート電極をこの順に形成することにより、MOSトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【0014】
MOSトランジスタのソース及びドレイン電極に生じる寄生容量を低減できる。これにより、高速動作が可能な半導体装置を形成することが可能となる。
【図面の簡単な説明】
【0015】
【図1】本発明の半導体装置の一例の一製造工程を表す図である。
【図2】本発明の半導体装置の一例の一製造工程を表す図である。
【図3】本発明の半導体装置の一例の一製造工程を表す図である。
【図4】本発明の半導体装置の一例の一製造工程を表す図である。
【図5】本発明の半導体装置の一例の一製造工程を表す図である。
【図6】本発明の半導体装置の一例の一製造工程を表す図である。
【図7】本発明の半導体装置の一例の一製造工程を表す図である。
【図8】本発明の半導体装置の一例を表す図である。
【図9】図8の半導体装置の不純物濃度プロファイルを表す図である。
【図10】関連する半導体装置を表す図である。
【図11】関連する半導体装置の不純物濃度プロファイルを表す図である。
【発明を実施するための形態】
【0016】
以下に、Nチャネル型のMOSトランジスタを形成する場合の製造方法について説明する。図1〜図8は、本実施例の製造方法を説明するための断面模式図である。
【0017】
図1に示すように、STI法により、P型のシリコンからなる半導体基板1に、絶縁膜を埋設して素子分離領域2を形成する。素子分離領域2によって周囲を区画された領域がMOSトランジスタの活性領域となる。なお、Nチャネル型のMOSトランジスタを形成する領域には、半導体基板1にホウ素(B)等のP型不純物を導入してP型ウェルを形成してもよい。
【0018】
図2に示すように、半導体基板1の表面に酸化シリコン(SiO2)からなるダミーゲート絶縁膜3および、多結晶シリコンからなるダミーゲート電極4を堆積して、ゲート電極の形状にパターニングを行う。
【0019】
図3に示すように、イオン注入法により、ヒ素(As)またはリン(P)等のN型不純物を半導体基板1に導入し、N型のエクステンション領域5を形成する。イオン注入は半導体基板1の表面に対して垂直(注入傾き角:0°)の設定で行う。注入条件としては例えば、エネルギー2〜10KeV、ドーズ量5×1012〜5×1013atoms/cm2の範囲を例示できる。このエクステンション領域5の不純物濃度は、後で形成するSD領域の不純物濃度よりも低くなるように設定する。
【0020】
図4に示すように、窒化シリコン膜の堆積とエッチバックにより、ゲート電極の側面を覆うサイドウォール絶縁膜6を形成する。この後に、イオン注入法により、ヒ素またはリン等のN型不純物を半導体基板1に導入し、N型のSD領域7(第2の不純物拡散領域に相当する)を形成する。イオン注入は半導体基板1の表面に対して垂直(注入傾き角:0°)の設定で行う。注入条件としては、例えばエネルギー10〜30KeV、ドーズ量1×1014〜5×1015atoms/cm2の範囲を例示できる。このSD領域7の不純物濃度は、先に形成したエクステンション領域5(サイドウォール及びゲート絶縁膜の下に位置するエクステンション領域5が、第1の不純物拡散領域に相当する)の不純物濃度よりも高くなるように設定する。
【0021】
図5に示すように、CVD法により、酸化シリコンの堆積を行い上面をCMP法によって平坦化する。ダミーゲート電極4の上面が露出した時点でCMP法による研磨は停止する。これにより第1層間絶縁膜8が形成される。
【0022】
図6に示すように、エッチングによってダミーゲート電極4を除去する。この後に、斜めイオン注入法によって、ホウ素(B)等のP型不純物を半導体基板1に導入し、P型のポケット領域9(第3の不純物拡散領域に相当する)を形成する。イオン注入は、半導体基板1の表面に対して所定の傾き角度を有する状態で行う。この傾き角度の設定によって、ポケット領域9の形成される領域を調整することができる。これにより、エクステンション領域5の外側を覆うように接触して、SD領域7には接触しない状態のポケット領域9を形成できる。注入条件としては、例えば注入傾き角度5〜25°、エネルギー3〜15KeV、ドーズ量1×1013〜1×1014atoms/cm2の範囲が例示できる。MOSトランジスタを配置する領域にあらかじめP型ウェルが形成されている場合には、このポケット領域9の不純物濃度はP型ウェルの不純物濃度よりも高くなるように設定される。
【0023】
この後に、ランプアニール装置等を用いた急速熱処理法によって、850〜950℃程度のアニールを行うことで、不純物の活性化を行い、MOSトランジスタのソース/ドレイン電極が形成される。なお、ポケット領域9の注入角度およびエネルギー等の設定する際には、このアニール処理によって生じるポケット領域9の横方向への熱拡散も考慮して、注入条件の設定を行うことが好ましい。
【0024】
図7に示すように、希釈したフッ酸等を用いた湿式エッチングによってダミーゲート絶縁膜3を除去し、半導体基板1の表面を露出させる。この後に、High−K膜(高誘電体膜)を3〜5nmの膜厚に堆積して、ゲート絶縁膜10を形成する。High−K膜としては、HfSiON、HfO2、Al2O3、ZrO2等の高誘電体膜や、それらの高誘電体膜を含む積層膜(例えば、酸化シリコン膜とHfSiON膜の積層膜等)が例示できる。
【0025】
引き続き、先にダミーゲート電極4を除去した部分に導電膜を埋設して、表面をCMP処理することにより、ゲート電極11を形成する。ゲート電極11に用いる導電膜としては、Niシリサイド、Hfシリサイド、窒化チタン(TiN)等の金属膜が例示できる。導電膜は異なる材料からなる積層膜で構成してもよい。
【0026】
図8に示すように、ゲート電極11の上面を覆うように、酸化シリコン等を用いて第2層間絶縁膜12を形成する。SD領域に接続するコンタクトプラグ13、および引き出し用配線14、ゲート電極に接続するコンタクトプラグと引き出し用配線(図示せず)を形成すればMOSトランジスタが完成する。
【0027】
図8の矢印Dで示した部分の不純物濃度プロファイルを模式図として図9に示す。図9の横軸は矢印Dに沿った、半導体基板の表面からの位置(深さ)を示す。図9の縦軸は各不純物の相対的な濃度を示す。図8、図9で示したように、本実施例ではN型のSD領域7の外側を覆うP型のポケット領域9が存在しないため、SD領域7とポケット領域9間のPN接合に起因した寄生容量の発生を回避できる。エクステンション領域5はSD領域7よりも不純物濃度が低いため、エクステンション領域5とポケット領域9のPN接合に起因した寄生容量は小さく、従来型の構造(図10)に比べて寄生容量を大幅に低減できる。
【0028】
以上の実施例ではNチャネル型のMOSトランジスタの場合について説明したが、イオン注入で導入する不純物の導電型を変更することで、Pチャネル型のMOSトランジスタも同様にして形成できる。具体的には、エクステンション領域とSD領域をP型の不純物で形成し、ポケット領域をN型の不純物で形成すればよい。P型の半導体基板を用いる場合には、Pチャネル型のMOSトランジスタを形成する領域には、あらかじめN型ウェルを形成しておく。Pチャネル型のMOSトランジスタを形成する場合にも、先に説明した方法と同様にポケット領域を形成することで、寄生容量を低減したMOSトランジスタを形成できる。
【0029】
また、ゲート絶縁膜としてHigh−K絶縁膜を用いる代わりに、従来の酸化シリコン膜を用いる場合であっても、ダマシンゲート法でゲート電極を形成することにより本発明を適用できる。
【符号の説明】
【0030】
20 ゲート絶縁膜
1、21 半導体基板
2、22 素子分離領域
3 ダミーゲート絶縁膜
4 ダミーゲート電極
5、25 エクステンション領域
6、26 サイドウォール絶縁膜
7、27 ソース及びドレイン領域
8 第1層間絶縁膜
9、29 ポケット領域
10 ゲート絶縁膜
11、23 ゲート電極
12 第2層間絶縁膜
13 コンタクトプラグ
14 引き出し用配線
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
微細化の進展に伴い、MOSトランジスタの短チャネル効果が顕在化している。短チャネル効果を抑制するために、ソース及びドレイン領域を形成する不純物と反対導電型の不純物を用いてポケット領域を形成する技術が知られている(特許文献1)。ポケット領域を備えたNチャネル型のMOSトランジスタの一例を、図10に断面模式図で示す。
【0003】
図10に示すように、P型シリコンからなる半導体基板21に素子分離領域22が設けられている。半導体基板21の主面上に、ゲート絶縁膜20を介してゲート電極23が設けられている。ゲート電極23の側面はサイドウォール絶縁膜26で覆われている。
【0004】
半導体基板内21に導入されたN型不純物によって、エクステンション領域25およびSD領域27が形成されている。エクステンション領域25のN型不純物濃度は、SD領域27のN型不純物濃度よりも低くなるように設定されている。このエクステンション領域25およびSD領域27は、MOSトランジスタのソース/ドレイン電極として機能する。
【0005】
エクステンション領域25およびSD領域27の全体を囲むように、P型不純物によってポケット領域29が形成されている。これによりMOSトランジスタの短チャネル効果が抑制される。
【0006】
また、MOSトランジスタの高性能化を目的として、ゲート絶縁膜をHigh−K膜(高誘電体膜)で形成する技術が開発されている。High−K膜でゲート絶縁膜を形成する際には、ダマシンゲート法と称される方法によってゲート電極を形成することが好ましいとされている(特許文献2)。ダマシンゲート法は、ソース/ドレイン電極となる不純物拡散領域を形成した後に、ゲート絶縁膜およびゲート電極の形成を行う方法である。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2001−160621号公報
【特許文献2】特開2009−27002号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
図10の矢印Dで示した部分の不純物濃度プロファイルを、模式図として図11に示す。図11の横軸は矢印Dに沿った、半導体基板の表面からの位置(深さ)を示す。図11の縦軸は各不純物の相対的な濃度を示す。
【0009】
図10、図11に示したように、N型のSD領域27の外側を覆うようにP型のポケット領域29が設けられているため、SD領域27とポケット領域29間のPN接合によって、寄生容量が生じる。微細化に応じて短チャネル効果の抑制を大きくするためには、ポケット領域の不純物濃度を増加させる必要があり、SD領域との間に生じる寄生容量はさらに増大する。このため、MOSトランジスタを配置して形成した回路素子の高速動作が阻害されると言う問題があった。
【0010】
また、このような問題は、High−K膜をゲート絶縁膜として用いるMOSトランジスタにおいても発生していた。すなわち、High−K膜を用いたMOSトランジスタにおいて、短チャネル効果抑制のためにポケット領域を形成する場合には、従来と同様の構造(図10)とならざるを得なかった。このため、先に説明したように寄生容量の発生に起因して電気回路の高速動作が阻害されると言う問題があった。
【課題を解決するための手段】
【0011】
一実施形態は、
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられた1対の第1導電型の第1の不純物拡散領域と、
前記1対の第1の不純物拡散領域を挟むように前記半導体基板内に設けられた1対の第1導電型の第2の不純物拡散領域であって、前記第1の不純物拡散領域よりも第1導電型の不純物濃度が高い第2の不純物拡散領域と、
前記1対の第1の不純物拡散領域に接すると共に前記1対の第2の不純物拡散領域に接しないように、前記半導体基板内に設けられた1対の第2導電型の第3の不純物拡散領域と、
を有するMOSトランジスタを備えた半導体装置に関する。
【0012】
他の実施形態は、
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記ゲート電極の両側面上に設けられたサイドウォールと、
前記半導体基板内の、前記ゲート電極及びサイドウォールを挟んだ両側に設けられた1対の第1導電型の第2の不純物拡散領域と、
少なくとも前記サイドウォールの下の半導体基板内の領域に前記1対の第2の不純物拡散領域に接するように設けられた1対の第1導電型の第1の不純物拡散領域であって、前記第2の不純物拡散領域よりも第1導電型の不純物濃度が低い第1の不純物拡散領域と、
前記サイドウォール及びゲート絶縁膜の下の半導体基板内の領域に、前記第1の不純物拡散領域に接すると共に前記第2の不純物拡散領域に接しないように設けられた1対の第2導電型の第3の不純物拡散領域と、
を有するMOSトランジスタを備えた半導体装置に関する。
【0013】
他の実施形態は、
半導体基板上にダミーゲート絶縁膜及びダミーゲート電極をこの順に形成する工程と、
前記半導体基板内の、前記ダミーゲート電極を挟んだ両側に第1導電型の不純物を注入することにより、第1の領域を形成する工程と、
前記ダミーゲート電極の両側面上にサイドウォールを形成する工程と、
前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に第1導電型の不純物を注入することにより、
(A)前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に、1対の第1導電型の第2の不純物拡散領域を形成し、
(B)前記半導体基板内の、前記サイドウォール及びダミーゲート絶縁膜の下に位置する前記第1の領域を1対の第1導電型の第1の不純物拡散領域とする、工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート絶縁膜の下に位置する半導体基板の2つの領域に、第2導電型の不純物を注入することにより、前記第1の不純物拡散領域に接すると共に前記第2の不純物拡散領域に接しないように1対の第2導電型の第3の不純物拡散領域を形成する工程と、
前記ダミーゲート絶縁膜を除去して、1対のサイドウォールの間に位置する半導体基板を露出させる工程と、
露出した半導体基板上に、ゲート絶縁膜及びゲート電極をこの順に形成することにより、MOSトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【0014】
MOSトランジスタのソース及びドレイン電極に生じる寄生容量を低減できる。これにより、高速動作が可能な半導体装置を形成することが可能となる。
【図面の簡単な説明】
【0015】
【図1】本発明の半導体装置の一例の一製造工程を表す図である。
【図2】本発明の半導体装置の一例の一製造工程を表す図である。
【図3】本発明の半導体装置の一例の一製造工程を表す図である。
【図4】本発明の半導体装置の一例の一製造工程を表す図である。
【図5】本発明の半導体装置の一例の一製造工程を表す図である。
【図6】本発明の半導体装置の一例の一製造工程を表す図である。
【図7】本発明の半導体装置の一例の一製造工程を表す図である。
【図8】本発明の半導体装置の一例を表す図である。
【図9】図8の半導体装置の不純物濃度プロファイルを表す図である。
【図10】関連する半導体装置を表す図である。
【図11】関連する半導体装置の不純物濃度プロファイルを表す図である。
【発明を実施するための形態】
【0016】
以下に、Nチャネル型のMOSトランジスタを形成する場合の製造方法について説明する。図1〜図8は、本実施例の製造方法を説明するための断面模式図である。
【0017】
図1に示すように、STI法により、P型のシリコンからなる半導体基板1に、絶縁膜を埋設して素子分離領域2を形成する。素子分離領域2によって周囲を区画された領域がMOSトランジスタの活性領域となる。なお、Nチャネル型のMOSトランジスタを形成する領域には、半導体基板1にホウ素(B)等のP型不純物を導入してP型ウェルを形成してもよい。
【0018】
図2に示すように、半導体基板1の表面に酸化シリコン(SiO2)からなるダミーゲート絶縁膜3および、多結晶シリコンからなるダミーゲート電極4を堆積して、ゲート電極の形状にパターニングを行う。
【0019】
図3に示すように、イオン注入法により、ヒ素(As)またはリン(P)等のN型不純物を半導体基板1に導入し、N型のエクステンション領域5を形成する。イオン注入は半導体基板1の表面に対して垂直(注入傾き角:0°)の設定で行う。注入条件としては例えば、エネルギー2〜10KeV、ドーズ量5×1012〜5×1013atoms/cm2の範囲を例示できる。このエクステンション領域5の不純物濃度は、後で形成するSD領域の不純物濃度よりも低くなるように設定する。
【0020】
図4に示すように、窒化シリコン膜の堆積とエッチバックにより、ゲート電極の側面を覆うサイドウォール絶縁膜6を形成する。この後に、イオン注入法により、ヒ素またはリン等のN型不純物を半導体基板1に導入し、N型のSD領域7(第2の不純物拡散領域に相当する)を形成する。イオン注入は半導体基板1の表面に対して垂直(注入傾き角:0°)の設定で行う。注入条件としては、例えばエネルギー10〜30KeV、ドーズ量1×1014〜5×1015atoms/cm2の範囲を例示できる。このSD領域7の不純物濃度は、先に形成したエクステンション領域5(サイドウォール及びゲート絶縁膜の下に位置するエクステンション領域5が、第1の不純物拡散領域に相当する)の不純物濃度よりも高くなるように設定する。
【0021】
図5に示すように、CVD法により、酸化シリコンの堆積を行い上面をCMP法によって平坦化する。ダミーゲート電極4の上面が露出した時点でCMP法による研磨は停止する。これにより第1層間絶縁膜8が形成される。
【0022】
図6に示すように、エッチングによってダミーゲート電極4を除去する。この後に、斜めイオン注入法によって、ホウ素(B)等のP型不純物を半導体基板1に導入し、P型のポケット領域9(第3の不純物拡散領域に相当する)を形成する。イオン注入は、半導体基板1の表面に対して所定の傾き角度を有する状態で行う。この傾き角度の設定によって、ポケット領域9の形成される領域を調整することができる。これにより、エクステンション領域5の外側を覆うように接触して、SD領域7には接触しない状態のポケット領域9を形成できる。注入条件としては、例えば注入傾き角度5〜25°、エネルギー3〜15KeV、ドーズ量1×1013〜1×1014atoms/cm2の範囲が例示できる。MOSトランジスタを配置する領域にあらかじめP型ウェルが形成されている場合には、このポケット領域9の不純物濃度はP型ウェルの不純物濃度よりも高くなるように設定される。
【0023】
この後に、ランプアニール装置等を用いた急速熱処理法によって、850〜950℃程度のアニールを行うことで、不純物の活性化を行い、MOSトランジスタのソース/ドレイン電極が形成される。なお、ポケット領域9の注入角度およびエネルギー等の設定する際には、このアニール処理によって生じるポケット領域9の横方向への熱拡散も考慮して、注入条件の設定を行うことが好ましい。
【0024】
図7に示すように、希釈したフッ酸等を用いた湿式エッチングによってダミーゲート絶縁膜3を除去し、半導体基板1の表面を露出させる。この後に、High−K膜(高誘電体膜)を3〜5nmの膜厚に堆積して、ゲート絶縁膜10を形成する。High−K膜としては、HfSiON、HfO2、Al2O3、ZrO2等の高誘電体膜や、それらの高誘電体膜を含む積層膜(例えば、酸化シリコン膜とHfSiON膜の積層膜等)が例示できる。
【0025】
引き続き、先にダミーゲート電極4を除去した部分に導電膜を埋設して、表面をCMP処理することにより、ゲート電極11を形成する。ゲート電極11に用いる導電膜としては、Niシリサイド、Hfシリサイド、窒化チタン(TiN)等の金属膜が例示できる。導電膜は異なる材料からなる積層膜で構成してもよい。
【0026】
図8に示すように、ゲート電極11の上面を覆うように、酸化シリコン等を用いて第2層間絶縁膜12を形成する。SD領域に接続するコンタクトプラグ13、および引き出し用配線14、ゲート電極に接続するコンタクトプラグと引き出し用配線(図示せず)を形成すればMOSトランジスタが完成する。
【0027】
図8の矢印Dで示した部分の不純物濃度プロファイルを模式図として図9に示す。図9の横軸は矢印Dに沿った、半導体基板の表面からの位置(深さ)を示す。図9の縦軸は各不純物の相対的な濃度を示す。図8、図9で示したように、本実施例ではN型のSD領域7の外側を覆うP型のポケット領域9が存在しないため、SD領域7とポケット領域9間のPN接合に起因した寄生容量の発生を回避できる。エクステンション領域5はSD領域7よりも不純物濃度が低いため、エクステンション領域5とポケット領域9のPN接合に起因した寄生容量は小さく、従来型の構造(図10)に比べて寄生容量を大幅に低減できる。
【0028】
以上の実施例ではNチャネル型のMOSトランジスタの場合について説明したが、イオン注入で導入する不純物の導電型を変更することで、Pチャネル型のMOSトランジスタも同様にして形成できる。具体的には、エクステンション領域とSD領域をP型の不純物で形成し、ポケット領域をN型の不純物で形成すればよい。P型の半導体基板を用いる場合には、Pチャネル型のMOSトランジスタを形成する領域には、あらかじめN型ウェルを形成しておく。Pチャネル型のMOSトランジスタを形成する場合にも、先に説明した方法と同様にポケット領域を形成することで、寄生容量を低減したMOSトランジスタを形成できる。
【0029】
また、ゲート絶縁膜としてHigh−K絶縁膜を用いる代わりに、従来の酸化シリコン膜を用いる場合であっても、ダマシンゲート法でゲート電極を形成することにより本発明を適用できる。
【符号の説明】
【0030】
20 ゲート絶縁膜
1、21 半導体基板
2、22 素子分離領域
3 ダミーゲート絶縁膜
4 ダミーゲート電極
5、25 エクステンション領域
6、26 サイドウォール絶縁膜
7、27 ソース及びドレイン領域
8 第1層間絶縁膜
9、29 ポケット領域
10 ゲート絶縁膜
11、23 ゲート電極
12 第2層間絶縁膜
13 コンタクトプラグ
14 引き出し用配線
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられた1対の第1導電型の第1の不純物拡散領域と、
前記1対の第1の不純物拡散領域を挟むように前記半導体基板内に設けられた1対の第1導電型の第2の不純物拡散領域であって、前記第1の不純物拡散領域よりも第1導電型の不純物濃度が高い第2の不純物拡散領域と、
前記1対の第1の不純物拡散領域に接すると共に前記1対の第2の不純物拡散領域に接しないように、前記半導体基板内に設けられた1対の第2導電型の第3の不純物拡散領域と、
を有するMOSトランジスタを備えた半導体装置。
【請求項2】
前記第1の不純物拡散領域の少なくとも一部の上には、前記ゲート電極の両側面に接するようにサイドウォールが設けられる、請求項1に記載の半導体装置。
【請求項3】
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記ゲート電極の両側面上に設けられたサイドウォールと、
前記半導体基板内の、前記ゲート電極及びサイドウォールを挟んだ両側に設けられた1対の第1導電型の第2の不純物拡散領域と、
少なくとも前記サイドウォールの下の半導体基板内の領域に前記1対の第2の不純物拡散領域に接するように設けられた1対の第1導電型の第1の不純物拡散領域であって、前記第2の不純物拡散領域よりも第1導電型の不純物濃度が低い第1の不純物拡散領域と、
前記サイドウォール及びゲート絶縁膜の下の半導体基板内の領域に、前記第1の不純物拡散領域に接すると共に前記第2の不純物拡散領域に接しないように設けられた1対の第2導電型の第3の不純物拡散領域と、
を有するMOSトランジスタを備えた半導体装置。
【請求項4】
前記ゲート絶縁膜は、少なくとも高誘電体膜を含む、請求項1〜3の何れか1項に記載の半導体装置。
【請求項5】
前記高誘電体膜は、HfSiON膜、HfO2膜、Al2O3膜、又はZrO2膜である、請求項4に記載の半導体装置。
【請求項6】
前記第1導電型がN型、前記第2導電型がP型であり、前記MOSトランジスタはNチャネル型のMOSトランジスタである、請求項1〜5の何れか1項に記載の半導体装置。
【請求項7】
前記第1導電型がP型、前記第2導電型がN型であり、前記MOSトランジスタはPチャネル型のMOSトランジスタである、請求項1〜5の何れか1項に記載の半導体装置。
【請求項8】
半導体基板上にダミーゲート絶縁膜及びダミーゲート電極をこの順に形成する工程と、
前記半導体基板内の、前記ダミーゲート電極を挟んだ両側に第1導電型の不純物を注入することにより、第1の領域を形成する工程と、
前記ダミーゲート電極の両側面上にサイドウォールを形成する工程と、
前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に第1導電型の不純物を注入することにより、
(A)前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に、1対の第1導電型の第2の不純物拡散領域を形成し、
(B)前記半導体基板内の、前記サイドウォール及びダミーゲート絶縁膜の下に位置する前記第1の領域を1対の第1導電型の第1の不純物拡散領域とする、工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート絶縁膜の下に位置する半導体基板の2つの領域に、第2導電型の不純物を注入することにより、前記第1の不純物拡散領域に接すると共に前記第2の不純物拡散領域に接しないように1対の第2導電型の第3の不純物拡散領域を形成する工程と、
前記ダミーゲート絶縁膜を除去して、1対のサイドウォールの間に位置する半導体基板を露出させる工程と、
露出した半導体基板上に、ゲート絶縁膜及びゲート電極をこの順に形成することにより、MOSトランジスタを得る工程と、
を有する半導体装置の製造方法。
【請求項9】
前記第3の不純物拡散領域を形成する工程において、
前記半導体基板の主面に垂直な方向に対して斜め方向から、前記第2導電型の不純物を注入する、請求項8に記載の半導体装置の製造方法。
【請求項10】
前記第3の不純物拡散領域を形成する工程において、
前記第2導電型の不純物の注入角度は、前記半導体基板の主面に垂直な方向に対して5〜25°である、請求項9に記載の半導体装置の製造方法。
【請求項11】
前記ゲート絶縁膜は、少なくとも高誘電体膜を含む、請求項8〜10の何れか1項に記載の半導体装置の製造方法。
【請求項12】
前記高誘電体膜は、HfSiON膜、HfO2膜、Al2O3膜、又はZrO2膜である、請求項11に記載の半導体装置の製造方法。
【請求項13】
前記第1導電型がN型、前記第2導電型がP型であり、前記MOSトランジスタはNチャネル型のMOSトランジスタである、請求項8〜12の何れか1項に記載の半導体装置の製造方法。
【請求項14】
前記第1導電型がP型、前記第2導電型がN型であり、前記MOSトランジスタはPチャネル型のMOSトランジスタである、請求項8〜12の何れか1項に記載の半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられた1対の第1導電型の第1の不純物拡散領域と、
前記1対の第1の不純物拡散領域を挟むように前記半導体基板内に設けられた1対の第1導電型の第2の不純物拡散領域であって、前記第1の不純物拡散領域よりも第1導電型の不純物濃度が高い第2の不純物拡散領域と、
前記1対の第1の不純物拡散領域に接すると共に前記1対の第2の不純物拡散領域に接しないように、前記半導体基板内に設けられた1対の第2導電型の第3の不純物拡散領域と、
を有するMOSトランジスタを備えた半導体装置。
【請求項2】
前記第1の不純物拡散領域の少なくとも一部の上には、前記ゲート電極の両側面に接するようにサイドウォールが設けられる、請求項1に記載の半導体装置。
【請求項3】
半導体基板と、
前記半導体基板上に順に設けられたゲート絶縁膜及びゲート電極と、
前記ゲート電極の両側面上に設けられたサイドウォールと、
前記半導体基板内の、前記ゲート電極及びサイドウォールを挟んだ両側に設けられた1対の第1導電型の第2の不純物拡散領域と、
少なくとも前記サイドウォールの下の半導体基板内の領域に前記1対の第2の不純物拡散領域に接するように設けられた1対の第1導電型の第1の不純物拡散領域であって、前記第2の不純物拡散領域よりも第1導電型の不純物濃度が低い第1の不純物拡散領域と、
前記サイドウォール及びゲート絶縁膜の下の半導体基板内の領域に、前記第1の不純物拡散領域に接すると共に前記第2の不純物拡散領域に接しないように設けられた1対の第2導電型の第3の不純物拡散領域と、
を有するMOSトランジスタを備えた半導体装置。
【請求項4】
前記ゲート絶縁膜は、少なくとも高誘電体膜を含む、請求項1〜3の何れか1項に記載の半導体装置。
【請求項5】
前記高誘電体膜は、HfSiON膜、HfO2膜、Al2O3膜、又はZrO2膜である、請求項4に記載の半導体装置。
【請求項6】
前記第1導電型がN型、前記第2導電型がP型であり、前記MOSトランジスタはNチャネル型のMOSトランジスタである、請求項1〜5の何れか1項に記載の半導体装置。
【請求項7】
前記第1導電型がP型、前記第2導電型がN型であり、前記MOSトランジスタはPチャネル型のMOSトランジスタである、請求項1〜5の何れか1項に記載の半導体装置。
【請求項8】
半導体基板上にダミーゲート絶縁膜及びダミーゲート電極をこの順に形成する工程と、
前記半導体基板内の、前記ダミーゲート電極を挟んだ両側に第1導電型の不純物を注入することにより、第1の領域を形成する工程と、
前記ダミーゲート電極の両側面上にサイドウォールを形成する工程と、
前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に第1導電型の不純物を注入することにより、
(A)前記半導体基板内の、前記ダミーゲート電極及びサイドウォールを挟んだ両側に、1対の第1導電型の第2の不純物拡散領域を形成し、
(B)前記半導体基板内の、前記サイドウォール及びダミーゲート絶縁膜の下に位置する前記第1の領域を1対の第1導電型の第1の不純物拡散領域とする、工程と、
前記ダミーゲート電極を除去する工程と、
前記ダミーゲート絶縁膜の下に位置する半導体基板の2つの領域に、第2導電型の不純物を注入することにより、前記第1の不純物拡散領域に接すると共に前記第2の不純物拡散領域に接しないように1対の第2導電型の第3の不純物拡散領域を形成する工程と、
前記ダミーゲート絶縁膜を除去して、1対のサイドウォールの間に位置する半導体基板を露出させる工程と、
露出した半導体基板上に、ゲート絶縁膜及びゲート電極をこの順に形成することにより、MOSトランジスタを得る工程と、
を有する半導体装置の製造方法。
【請求項9】
前記第3の不純物拡散領域を形成する工程において、
前記半導体基板の主面に垂直な方向に対して斜め方向から、前記第2導電型の不純物を注入する、請求項8に記載の半導体装置の製造方法。
【請求項10】
前記第3の不純物拡散領域を形成する工程において、
前記第2導電型の不純物の注入角度は、前記半導体基板の主面に垂直な方向に対して5〜25°である、請求項9に記載の半導体装置の製造方法。
【請求項11】
前記ゲート絶縁膜は、少なくとも高誘電体膜を含む、請求項8〜10の何れか1項に記載の半導体装置の製造方法。
【請求項12】
前記高誘電体膜は、HfSiON膜、HfO2膜、Al2O3膜、又はZrO2膜である、請求項11に記載の半導体装置の製造方法。
【請求項13】
前記第1導電型がN型、前記第2導電型がP型であり、前記MOSトランジスタはNチャネル型のMOSトランジスタである、請求項8〜12の何れか1項に記載の半導体装置の製造方法。
【請求項14】
前記第1導電型がP型、前記第2導電型がN型であり、前記MOSトランジスタはPチャネル型のMOSトランジスタである、請求項8〜12の何れか1項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−38749(P2012−38749A)
【公開日】平成24年2月23日(2012.2.23)
【国際特許分類】
【出願番号】特願2010−174369(P2010−174369)
【出願日】平成22年8月3日(2010.8.3)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年2月23日(2012.2.23)
【国際特許分類】
【出願日】平成22年8月3日(2010.8.3)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
[ Back to top ]