半導体装置、半導体集積回路装置、SRAM、Dt−MOSトランジスタの製造方法
【課題】Dt−MOSトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板21と、素子分離領域21Iと、前記素子分離領域により画成された、第1の導電型を有する第1のウェルよりなる素子領域21DNWと前記第1の導電型と逆の第2の導電型のコンタクト領域21P+1と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第2の導電型のソース拡散領域と、第2の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第1の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第1のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。
【解決手段】シリコン基板21と、素子分離領域21Iと、前記素子分離領域により画成された、第1の導電型を有する第1のウェルよりなる素子領域21DNWと前記第1の導電型と逆の第2の導電型のコンタクト領域21P+1と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第2の導電型のソース拡散領域と、第2の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第1の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第1のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はダイナミックスレッショルドMOSトランジスタ(以下Dt−MOSトランジスタと表記する)およびその製造方法、半導体集積回路装置に関する。
【背景技術】
【0002】
Dt−MOSトランジスタは、ゲート電極を、チャネル領域が形成される半導体層ないしウェル領域に短絡させ、入力信号を前記ゲート電極とチャネル領域が形成される半導体層ないしウェル領域とに同時に印加することにより、低い閾値ながら、低いオフ電流と大きなオン電流を実現でき、低い電源電圧での低消費電力動作に適したMOSトランジスタである。チャネル領域が形成される半導体層ないしウェル領域を、ボディとよぶこともある。
【0003】
図1は、一般的なDt−MOSトランジスタの原理を説明する図、図2は、前記図1のDt−MOSトランジスタ10の動作特性を示すグラフである。
【0004】
図1を参照するに、この例ではDt−MOSトランジスタ10はnチャネルMOSトランジスタであり、n型にドープされたソース領域11Sおよびドレイン領域11Dを含むp型ウェル11Pが形成されたシリコン基板11上に形成されており、前記シリコン基板11上には、前記ソース領域11Sとドレイン領域11Dとの間のチャネル領域11C上に、ゲート絶縁膜12を介して例えばn型ポリシリコンよりなるゲート電極13が形成されている。
【0005】
図1のDt−MOSトランジスタ10では、さらに前記ゲート電極13が前記p型ウェル11P、すなわちボディと電気的に接続されており、ゲート電極13に印加される信号電圧が、前記ボディ11Pにも印加される。その結果、前記信号電圧は前記Dt−MOSトランジスタ10の閾値電圧を低下させるように作用し、Dt−MOSトランジスタ10の動作特性は、前記信号電圧の増大と共に、閾値電圧が低いMOSトランジスタの動作特性に漸近する。このため、前記Dt−MOSトランジスタ10は低い信号電圧でスイッチオンする。
【0006】
一方、信号電圧が0Vあるいはその近傍の低電圧である場合には、前記ボディ11Pの電位が0Vあるいはその近傍となり、Dt−MOSトランジスタ10の動作特性は、高い閾値電圧を有するMOSトランジスタの動作特性に漸近する。すなわち前記Dt−MOSトランジスタ10の閾値電圧は、通常の、高い閾値電圧を有するnチャネルMOSトランジスタのものと変わらず、その結果、Dt−MOSトランジスタ10は図2に示すように低いオフ電流ないしリーク電流で特徴づけられるスイッチオフ動作を示す。
【0007】
このようなDt−MOSトランジスタでは、図1中に囲んで示したソース領域11Sとボディ11Pの間の接合部11Jが順方向バイアスされるため、前記ソース領域11S、ドレイン領域11Dの間に大きな電源電圧を印加することができず、前記基板11としてシリコン基板を使った場合、前記電源電圧は、シリコンpn接合のビルトインポテンシャルに対応した0.7V以下に設定する必要があるという制約が課せられる。
【0008】
なお上記の説明は、上記のp型およびn型を反転させたpチャネルMOSトランジスタの場合にも、同様に成立する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2006−49784号公報
【特許文献2】特開2000−114399号公報
【非特許文献】
【0010】
【非特許文献1】Assaderaaghi, F. et al., IEEE Electron Device Lett.15, pp.510-(1994)
【発明の概要】
【発明が解決しようとする課題】
【0011】
このようなDt−MOSトランジスタを通常の、単結晶シリコンインゴットから切り出されたシリコン基板(以下、シリコンバルク基板と称する)上に形成した場合には、ソースやドレインのリーク電流が増大してしまう問題があり、またソース領域あるいはドレイン領域と前記ボディとの間で接合容量が増大し、時定数の影響でDt−MOSトランジスタの動作速度が低下する問題が生じる。このため従来、Dt−MOSトランジスタは一般にSOI基板上に形成されていた(非特許文献1)。先の図2の特性は、非特許文献2に記載された、このようなSOI基板上に形成されたDt−MOSトランジスタについてのものである。
【0012】
しかし、単体のDt−MOSならばともかく、単一の基板上に一つのシステムを搭載するSoC(システムオンチップ)のような半導体集積回路装置では、同じ基板上に、Dt−MOSトランジスタのようにダイナミックスレッショルド動作をするトランジスタ以外にも、他の様々なトランジスタを集積する必要があり、そのなかにはダイナミックスレッショルド動作をさせたくない入出力トランジスタやアナログ用途のトランジスタなどが含まれることがある。
【0013】
一方、Dt−MOSトランジスタを単一のシリコン基板上に集積化して半導体集積回路装置を構成しようとすると、Dt−MOSトランジスタの場合、図1よりわかるようにゲート電極直下のチャネル領域にも、ゲート電極に印加される信号と同じ信号が印加されるため、隣接するDt−MOSトランジスタやその他のトランジスタと干渉を生じやすい問題が生じる。
【0014】
このような干渉を抑制する方策として、トランジスタ毎に一つのウェルを設け、隣接するウェル同士を逆導電型のウェルにより電気的に分離することが考えられよう。しかし、このような構成では、素子分離の結果、シリコン基板上におけるDt−MOSトランジスタの占有面積が非常に大きくなってしまう問題が生じる。
【0015】
図3は、図1のDt−MOSトランジスタを二つ、共通のシリコン基板11上に隣接して形成した半導体構造の例を示す。
【0016】
図3を参照するに、Dt−MOSトランジスタはnチャネルDt−MOSトランジスタであり、前記シリコン基板11中に形成された深いn型ウェル11N中に隣接して形成された二つのpウェル11P1,11P2中にそれぞれ形成されており、前記二つのp型ウェル11Pは、前記深いn型ウェル11Nから上方に延在する幅がBのn型ウェル11nにより隔てられている。また、前記n型ウェル11nとn型ソース領域11Sあるいは11Dとの短絡を抑制するため、前記シリコン基板11の表面には、前記n型ウェル11nに対応して、STI型の素子分離領域が、前記n型ウェル11nの幅よりも広く、かつ前記n型ソース領域11Sあるいは11Dの下端よりも深く形成されている。
【0017】
このような構成であれば、これら二つのnチャネルDt−MOSトランジスタは独立に、干渉なく動作することができるが、前記二つのp型ウェル11P1と11P2が、前記n型ウェル11nにより隔てられているため、その幅Bの分だけ、素子領域の面積が増大してしまう。
【0018】
ここで前記n型ウェルの幅Bは、形成されるpn接合の耐圧や、イオン注入マスクの寸法ずれあるいは位置ずれを考慮して、使われる設計ルールにより定められる所定の値に設定されるもので、任意に変更することはできない。例えば前記幅Bが0.5μmの値に設定されている場合、図3の半導体構造の素子面積は、Dt−MOSトランジスタを使わなかった場合、従って前記p型ウェル11P1中のドレイン領域11Dがp型ウェル11P2中のソース領域11Sに連続している場合に比べ、ゲート電極13の面積を考慮しても、約2倍弱に増大してしまう。
【課題を解決するための手段】
【0019】
第1の側面によれば半導体装置は、シリコン基板と、前記シリコン基板に形成された素子分離領域と、前記素子分離領域により画成された、第1の導電型を有する第1のウェルよりなる素子領域と前記第1の導電型と逆の第2の導電型のコンタクト領域と、前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第1の部分上にまで延在するゲート電極と、前記第1のウェル中であって前記ゲート電極の第1の側に形成された、前記第1の導電型とは逆の第2の導電型のソース拡散領域と、前記第1のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第2の側に形成された前記第2の導電型のドレイン拡散領域と、前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第1の絶縁領域と、前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記ゲート電極の下に形成され、前記第1のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第1の部分を除き、前記第1のウェルの下端よりも深い位置に到達しており、前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に接している。
【0020】
第2の側面によれば半導体装置は、シリコン基板と、前記シリコン基板の表面に、素子分離領域により画成された、p型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、前記シリコン基板に、前記第1の素子領域に隣接して画成されたp型の第1のコンタクト領域と、前記シリコン基板に、前記第2の素子領域に隣接して画成されたn型の第2のコンタクト領域と、前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分にまで延在する第1のゲート電極と、前記シリコン基板上に第2のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第2のコンタクト領域との間に位置する第2の部分にまで延在する第2のゲート電極と、前記第1のウェル中であって前記第1のゲート電極の一方の側に形成されn型の第1のソース拡散領域と、前記第1のウェル中であって前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたn型の第1のドレイン拡散領域と、前記第2のウェル中であって前記第2のゲート電極の一方の側に形成されたp型の第2のソース拡散領域と、前記第2のウェル中であって前記第2のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたp型の第2のドレイン拡散領域と、前記シリコン基板中であって前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、前記シリコン基板中であって前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、前記シリコン基板中であって前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、を含み、前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって、前記第2のゲート電極の下に形成し、前記第1のウェルは前記第1の部分の下を介して前記第1のコンタクト領域に電気的に接続され、前記第2のウェルは前記第2の部分の下を介して前記第2のコンタクト領域に電気的に接続され、前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、前記第1のゲート電極と前記第2のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第1のゲート電極を前記第1のコンタクト領域に、また前記第2のゲート電極を前記第2のコンタクト領域に、電気的に接続する。
【0021】
第3の側面によれば半導体集積回路装置は、シリコン基板と、前記シリコン基板の表面に、素子分離領域により画成されたp型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、前記シリコン基板に、前記第1の素子領域に隣接して、また相互にも隣接して画成されたp型の第1および第2のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して、また相互にも隣接して画成されたn型の第3および第4のコンタクト領域と、前記第1の素子領域中に形成された第1および第2のnチャネルMOSトランジスタと、前記素子領域中に形成された第1および第2のpチャネルMOSトランジスタと、を含み、前記第1のnチャネルMOSトランジスタは、前記シリコン基板上を第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域の間の第1の部分上にまで延在する第1のゲート電極と、前記第1のウェル中であって、前記第1のゲート電極の第1の側に形成された第1のn型拡散領域と、前記第1のゲート電極に対し前記第1のn型拡散領域と反対の第2の側に形成された第2のn型拡散領域とを、ソースまたはドレイン拡散領域として有し、前記第2のnチャネルMOSトランジスタは、前記シリコン基板上を第2のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第2のコンタクト領域の間の第2の部分にまで、前記第1のゲート電極に平行に延在する第2のゲート電極と、前記第1のウェル中であって前記第2のゲート電極の前記第1の側に形成された第3のn型拡散領域と、前記第1のゲート電極に対し前記第2の側に形成された第4のn型拡散領域とを、ソースまたはドレイン領域として有し、前記第1のpチャネルMOSトランジスタは、前記シリコン基板上を第3のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第3のコンタクト領域の間の第3の部分にまで延在する第3のゲート電極と、前記第2のウェル中であって前記第3のゲート電極の第1の側に形成された第1のp型拡散領域と、前記第3のゲート電極に対し前記第1のp型拡散領域と反対の第2の側に形成された第2のp型拡散領域とを、ソースまたはドレイン領域として有し、前記第2のpチャネルMOSトランジスタは、前記シリコン基板上を第4のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第4のコンタクト領域の間の第4の素子領域部分にまで前記第3のゲート電極に平行に延在する第4のゲート電極と、前記第2のウェル中であって、前記第4のゲート電極の前記第1の側に形成された第3のp型拡散領域と、前記第4のゲート電極に対し前記第2の側に形成された第4のp型拡散領域とを、ソースまたはドレイン領域として有し、前記第2のn型拡散領域と前記第3のn型拡散領域とは、前記第1のウェル中に形成された同一の拡散領域より構成されており、前記第2のp型拡散領域と前記第3のp型拡散領域とは、前記第2のウェル中に形成された同一の拡散領域により構成されており、前記第1の素子領域中、前記第1〜第4のn型拡散領域の下には、それぞれの拡散領域の下端部に接して第1〜第4の絶縁領域がそれぞれ形成されており、前記第2の素子領域中、前記第1〜第4のp型拡散領域の下には、それぞれの拡散領域の下端部に接して第5〜第8の絶縁領域がそれぞれ形成されており、前記第2の絶縁領域と前記第3の絶縁領域とは、同一の絶縁領域より構成されており、前記第5の絶縁領域と前記第7の絶縁領域とは、同一の絶縁領域より構成されており、前記第1の絶縁領域と前記第2の絶縁領域の間には、前記第1のゲート電極の下を前記第1のゲート電極に沿って、前記第1のnチャネルMOSトランジスタのボディを構成するp型の第1のボディ領域が、前記第1のウェルの一部として、前記第1の部分の下を延在して、前記第1のコンタクト領域に電気的に接続されており、前記第3の絶縁領域と前記第4の絶縁領域の間には、前記第2のゲート電極の下を前記第2のゲート電極に沿って、前記第2のnチャネルMOSトランジスタのボディを構成するp型の第2のボディ領域が、前記第2のウェルの一部として、前記第2の部分の下を延在して、前記第2のコンタクト領域に電気的に接続されており、前記第5の絶縁領域と前記第6の絶縁領域の間には、前記第3のゲート電極の下を前記第3のゲート電極に沿って、前記第1のpチャネルMOSトランジスタのボディを構成するn型の第3のボディ領域が、前記第2のウェルの一部として、前記第3の部分の下を延在して、前記第3のコンタクト領域に電気的に接続されており、前記第7の絶縁領域と前記第8の絶縁領域の間には、前記第4のゲート電極の下を前記第4のゲート電極に沿って、前記第2のpチャネルMOSトランジスタのボディを構成するn型の第4のボディ領域が、前記第2のウェルの一部として前記第4の部分の下を延在して、前記第4のゲート電極に電気的に接続されており、前記第1のゲート電極は、前記第1のコンタクト領域において前記第1のボディ領域に電気的に接続されており、前記第2のゲート電極は、前記第2のコンタクト領域において前記第2のボディ領域に電気的に接続されており、前記第3のゲート電極は、前記第3のコンタクト領域において前記第3のボディ領域に電気的に接続されており、前記第4のゲート電極は、前記第4のコンタクト領域において前記第4のボディ領域に電気的に接続されており、前記第1〜第4の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、前記第5〜第8の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、前記第1〜第4の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、前記第5〜第8の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第1〜第4の部分を除き、前記第1〜第8の絶縁領域の下端よりも深い位置に到達しており、前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、前記第2の部分は、前記第1のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、前記第3の部分は、前記第2のウェルの下端よりも浅い位置において前記第5および第6の絶縁領域に連続しており、前記第4の部分は、前記第2のウェルの下端よりも浅い位置において前記第7および第8の絶縁領域に連続しており、前記シリコン基板上には、少なくとも前記第1および第4のn型拡散領域にコンタクトし、また少なくとも前記第1および第4のp型拡散領域にコンタクトする配線が形成されている。
【0022】
第4の側面によればSRAMは、第1のノードにおいて直列接続された第1の導電型のチャネルを形成する第1のMOSトランジスタと前記第1の導電型とは逆の第2の導電型のチャネルを形成する第2のMOSトランジスタよりなる第1のCMOSインバータと、第2のノードにおいて直列接続された前記第2の導電型のチャネルを形成する第3のMOSトランジスタと前記第1のチャネル導電型を有する第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を構成する第2のCMOSインバータと、第1のビット線と前記第1のノードの間に接続され、またワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、第2のビット線と前記第2のノードの間に接続され、また前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、を備えたSRAMであって、前記第1のMOSトランジスタ,前記第2のMOSトランジスタ、前記第3のMOSトランジスタ,前記第4のMOSトランジスタ、前記第1のトランスファトランジスタ、および前記第2のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、前記シリコン基板には素子分離領域により、前記第1のMOSトランジスタおよび前記第1のトランスファトランジスタのための第1の素子領域と、前記第2のMOSトランジスタのための第2の素子領域と、前記第3のMOSトランジスタのための第3の素子領域と、前記第4のMOSトランジスタおよび前記第2のトランスファトランジスタのための第4の素子領域と、が画成されており、さらに前記第1の素子領域に隣接して第1の前記第2の導電型の第1のコンタクト領域が、また前記第4の素子領域に隣接して前記第2の導電型の第2のコンタクト領域が、それぞれ画成されており、前記第1の素子領域は前記第1の導電型の第1のウェルにより構成され、前記第2の素子領域は前記第1の導電型の第2のウェルにより構成され、前記第1のトランスファトランジスタは、前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分上を延在する第1のゲート電極と、前記第1のウェル中であって、前記第1のゲート電極の一方の側に形成され前記第1の導電型を有する第1のソース拡散領域と、前記第1のウェル中であって、前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成された前記第1の導電型を有する第1のドレイン拡散領域と、前記シリコン基板中、前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、前記シリコン基板中、前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、を含み、前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、前記第2のトランスファトランジスタは、前記シリコン基板上に第2のゲート絶縁膜を介して、前記第4の素子領域から、前記素子分離領域のうち前記第4の素子領域と前記第2のコンタクト領域との間に位置する第2の部分上にまで延在する第2のゲート電極と、前記第2のウェル中であって前記第2のゲート電極の一方の側に形成され前記第1の導電型の第2のソース拡散領域と、前記第2のウェル中であって前記第2のゲート電極に対し前記第2のソース拡散領域と反対の側に形成された前記第1の導電型の第2のドレイン拡散領域と、前記シリコン基板中であって、前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、を含み、前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記第1のゲート電極の下に形成され、前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって前記第2のゲート電極の下に形成され、前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、前記第2のウェルは前記第2の部分の下を延在して前記第2のコンタクト領域に電気的に接続され、前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続している。
【0023】
第5の側面によればDt−MOSトランジスタの製造方法は、シリコン基板の表面に、MOSトランジスタのボディ領域に対応する部分の両側に第1のトレンチを形成する工程と、前記第1のトレンチの下部をSiGe混晶層のエピタキシャル層により、また前記第1のトレンチのうち、前記SiGe混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、前記シリコン基板表面に、形成しようとするDt−MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第1および第2のマスクパターンを形成する工程と、前記第1および第2のマスクパターンの間をレジストパターンにより保護する工程と、前記第1および第2のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第1のトレンチを形成する工程と、前記レジストパターンを除去した後、前記シリコン基板に対して前記第1および第2のマスクパタ―ンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第1のトレンチよりも浅い第2のトレンチを、前記SiGe混晶層の上端を露出するように形成する工程と同時に、前記第1のトレンチの深さを、前記第1のトレンチの下端が前記しSiGe混晶層の下端よりも深くなるように増加させる工程と、前記第1のトレンチを介して前記SiGe混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記SiGe混晶層が形成されていた部分に空隙を形成する工程と、前記空隙をシリコン酸化膜で充填する工程と、前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するSTI型の素子分離領域を前記シリコン酸化膜により形成する工程と、前記素子領域に第1の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第1の導電型にドープする工程と、前記素子領域上にゲート電極パタ―ンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、含む。
【0024】
第6の側面によればDt−MOSトランジスタの製造方法は、シリコン基板表面に、MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第1および第2のハードマスクパタ―ンを形成する工程と、前記シリコン基板表面のうち、前記第1および第2のハードマスクパターンの間をレジストパターンで保護する工程と、前記シリコン基板を、前記第1および第2のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第1のトレンチを形成する工程と、前記レジストパターンを除去した後、前記シリコン基板を前記第1および第2のハードマスクパタ―ンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第2のトレンチを、前記第1のトレンチよりも浅く形成する工程と、前記第1および第2のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、前記素子領域中に第1の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第1のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第1の導電型にドープし、第1の導電型のウェルを形成する工程と、前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、前記ゲート電極の上面および側壁面を第3のハードマスクとなる膜により覆う工程と、前記シリコン基板を、前記第3のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第3のトレンチを形成する工程と、前記第3のトレンチの下部から、前記素子分離領域のうち、前記第2のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、SiGe混晶層のエピタキシャル層により充填し、さらに前記SiGe混晶層の上においてシリコンエピタキシャル層を充填する工程と、前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記SiGe混晶層をエッチングにより除去することにより、前記シリコン基板中に前記SiGe混晶層に対応して空隙を形成する工程と、前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、を含む。
【発明の効果】
【0025】
本願記載の実施形態によれば、Dt−MOSトランジスタ、あるいはDt−MOSトランジスタを使った半導体集積回路装置において、素子寸法を縮小することが可能となる。また本願記載の実施形態によればDt−MOSトランジスタの製造を、自己整合工程を使って実行することができる。
【図面の簡単な説明】
【0026】
【図1】Dt−MOSトランジスタの基本構成を説明する図である。
【図2】Dt−MOSトランジスタの典型的な動作特性を示す図である。
【図3】Dt−MOSトランジスタを含む半導体集積回路装置の素子寸法について説明する図である。
【図4】第1の実施形態に係る半導体論理回路装置のレイアウトを示す平面図である。
【図5】図4の半導体論理回路装置の等価回路図である。
【図6】図4中、線A−A’に沿った断面図である。
【図7】図4中、線B−B’に沿った断面図である。
【図8】図4中、線C−C’に沿った断面図である。
【図9】図4中、線G−G‘に沿った断面図である。
【図10】図4中、線D−D’に沿った断面図である。
【図11】図4中、線F−F’に沿った断面図である。
【図12】図4中、H−H’に沿った断面図である。
【図13】図4中、I−I’に沿った断面図である。
【図14】図4中、E−E’に沿った断面図である。
【図15A】図4中、線A−A’に沿った断面図を、比較のため簡略化して示す図である。
【図15B】比較例の構造を、図15Aに対応する断面で示した断面図である。
【図16】(A),(B)は図8の断面を、別の比較例の対応する断面と比較して示す断面図である。
【図17A】図4中、線G−G’に沿った断面図を、比較のため簡略化して示す図である。
【図17B】比較例の構造を、図17Aに対応する断面で示した断面図である。
【図18A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図18B】図18Aの平面図中、線AA−AA’に沿った断面図である。
【図18C】図18Aの平面図中、線BB−BB’に沿った断面図である。
【図18D】図18Aの平面図中、線A−A’に沿った断面図である。
【図19A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図19B】図19Aの平面図中、線AA−AA’に沿った断面図である。
【図19C】図19Aの平面図中、線BB−BB’に沿った断面図である。
【図19D】図19Aの平面図中、線A−A’に沿った断面図である。
【図20A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図20B】図20Aの平面図中、線AA−AA’に沿った断面図である。
【図20C】図20Aの平面図中、線BB−BB’に沿った断面図である。
【図20D】図20Aの平面図中、線A−A’に沿った断面図である。
【図21A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図21B】図21Aの平面図中、線AA−AA’に沿った断面図である。
【図21C】図21Aの平面図中、線BB−BB’に沿った断面図である。
【図21D】図21Aの平面図中、線A−A’に沿った断面図である。
【図22A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図22B】図22Aの平面図中、線AA−AA’に沿った断面図である。
【図22C】図22Aの平面図中、線BB−BB’に沿った断面図である。
【図22D】図22Aの平面図中、線A−A’に沿った断面図である。
【図22E】図22Aの平面図中、線C−C’に沿った断面図である。
【図23A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図23B】図23Aの平面図中、線AA−AA’に沿った断面図である。
【図23C】図23Aの平面図中、線BB−BB’に沿った断面図である。
【図23D】図23Aの平面図中、線A−A’に沿った断面図である。
【図23E】図23Aの平面図中、線C−C’に沿った断面図である。
【図24A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図24B】図24Aの平面図中、線AA−AA’に沿った断面図である。
【図24C】図24Aの平面図中、線BB−BB’に沿った断面図である。
【図24D】図24Aの平面図中、線A−A’に沿った断面図である。
【図24E】図24Aの平面図中、線C−C’に沿った断面図である。
【図25A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図25B】図25Aの平面図中、線AA−AA’に沿った断面図である。
【図25C】図25Aの平面図中、線BB−BB’に沿った断面図である。
【図25D】図25Aの平面図中、線A−A’に沿った断面図である。
【図25E】図25Aの平面図中、線C−C’に沿った断面図である。
【図26A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図26B】図26Aの平面図中、線AA−AA’に沿った断面図である。
【図26C】図26Aの平面図中、線BB−BB’に沿った断面図である。
【図26D】図26Aの平面図中、線A−A’に沿った断面図である。
【図26E】図26Aの平面図中、線C−C’に沿った断面図である。
【図27A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図27B】図27Aの平面図中、線AA−AA’に沿った断面図である。
【図27C】図27Aの平面図中、線BB−BB’に沿った断面図である。
【図27D】図27Aの平面図中、線A−A’に沿った断面図である。
【図27E】図27Aの平面図中、線C−C’に沿った断面図である。
【図28A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図28B】図28Aの平面図中、線AA−AA’に沿った断面図である。
【図28C】図28Aの平面図中、線BB−BB’に沿った断面図である。
【図28D】図28Aの平面図中、線A−A’に沿った断面図である。
【図28E】図28Aの平面図中、線C−C’に沿った断面図である。
【図29A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図29B】図29Aの平面図中、線AA−AA’に沿った断面図である。
【図29C】図29Aの平面図中、線BB−BB’に沿った断面図である。
【図29D】図29Aの平面図中、線A−A’に沿った断面図である。
【図29E】図29Aの平面図中、線C−C’に沿った断面図である。
【図30A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図30B】図30Aの平面図中、線AA−AA’に沿った断面図である。
【図30C】図30Aの平面図中、線BB−BB’に沿った断面図である。
【図30D】図30Aの平面図中、線A−A’に沿った断面図である。
【図30E】図30Aの平面図中、線C−C’に沿った断面図である。
【図31A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図31B】図31Aの平面図中、線AA−AA’に沿った断面図である。
【図31C】図31Aの平面図中、線BB−BB’に沿った断面図である。
【図31D】図31Aの平面図中、線A−A’に沿った断面図である。
【図31E】図31Aの平面図中、線C−C’に沿った断面図である。
【図32A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図32B】図32Aの平面図中、線AA−AA’に沿った断面図である。
【図32C】図32Aの平面図中、線BB−BB’に沿った断面図である。
【図32D】図32Aの平面図中、線A−A’に沿った断面図である。
【図32E】図32Aの平面図中、線C−C’に沿った断面図である。
【図33A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図33B】図33Aの平面図中、線AA−AA’に沿った断面図である。
【図33C】図33Aの平面図中、線BB−BB’に沿った断面図である。
【図33D】図33Aの平面図中、線A−A’に沿った断面図である。
【図33E】図33Aの平面図中、線C−C’に沿った断面図である。
【図34A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図34B】図34Aの平面図中、線AA−AA’に沿った断面図である。
【図34C】図34Aの平面図中、線BB−BB’に沿った断面図である。
【図34D】図34Aの平面図中、線A−A’に沿った断面図である。
【図34E】図34Aの平面図中、線C−C’に沿った断面図である。
【図35A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図35B】図35Aの平面図中、線AA−AA’に沿った断面図である。
【図35C】図35Aの平面図中、線BB−BB’に沿った断面図である。
【図35D】図35Aの平面図中、線A−A’に沿った断面図である。
【図35E】図35Aの平面図中、線C−C’に沿った断面図である。
【図36A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図36B】図36Aの平面図中、線AA−AA’に沿った断面図である。
【図36C】図36Aの平面図中、線BB−BB’に沿った断面図である。
【図36D】図36Aの平面図中、線A−A’に沿った断面図である。
【図36E】図36Aの平面図中、線C−C’に沿った断面図である。
【図37A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図37B】図37Aの平面図中、線AA−AA’に沿った断面図である。
【図37C】図37Aの平面図中、線BB−BB’に沿った断面図である。
【図37D】図37Aの平面図中、線A−A’に沿った断面図である。
【図37E】図37Aの平面図中、線C−C’に沿った断面図である。
【図38A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図38B】図38Aの平面図中、線AA−AA’に沿った断面図である。
【図38C】図38Aの平面図中、線A−A’に沿った断面図である。
【図38D】図38Aの平面図中、線C−C’に沿った断面図である。
【図38E】図38Aの平面図中、線D−D’に沿った断面図である。
【図39A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図39B】図39Aの平面図中、線AA−AA’に沿った断面図である。
【図39C】図39Aの平面図中、線A−A’に沿った断面図である。
【図39D】図39Aの平面図中、線C−C’に沿った断面図である。
【図39E】図39Aの平面図中、線D−D’に沿った断面図である。
【図40A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図40B】図40Aの平面図中、線AA−AA’に沿った断面図である。
【図40C】図40Aの平面図中、線A−A’に沿った断面図である。
【図40D】図40Aの平面図中、線C−C’に沿った断面図である。
【図40E】図40Aの平面図中、線D−D’に沿った断面図である。
【図41A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図41B】図41Aの平面図中、線AA−AA’に沿った断面図である。
【図41C】図41Aの平面図中、線A−A’に沿った断面図である。
【図41D】図41Aの平面図中、線C−C’に沿った断面図である。
【図41E】図41Aの平面図中、線D−D’に沿った断面図である。
【図42A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図42B】図42Aの平面図中、線AA−AA’に沿った断面図である。
【図42C】図42Aの平面図中、線A−A’に沿った断面図である。
【図42D】図42Aの平面図中、線C−C’に沿った断面図である。
【図42E】図42Aの平面図中、線D−D’に沿った断面図である。
【図43A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図43B】図43Aの平面図中、線AA−AA’に沿った断面図である。
【図43C】図43Aの平面図中、線A−A’に沿った断面図である。
【図43D】図43Aの平面図中、線C−C’に沿った断面図である。
【図43E】図43Aの平面図中、線D−D’に沿った断面図である。
【図44A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図44B】図44Aの平面図中、線AA−AA’に沿った断面図である。
【図44C】図44Aの平面図中、線A−A’に沿った断面図である。
【図44D】図44Aの平面図中、線C−C’に沿った断面図である。
【図44E】図44Aの平面図中、線D−D’に沿った断面図である。
【図45A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図45B】図45Aの平面図中、線AA−AA’に沿った断面図である。
【図45C】図45Aの平面図中、線A−A’に沿った断面図である。
【図45D】図45Aの平面図中、線C−C’に沿った断面図である。
【図45E】図45Aの平面図中、線D−D’に沿った断面図である。
【図46A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図46B】図46Aの平面図中、線AA−AA’に沿った断面図である。
【図46C】図46Aの平面図中、線A−A’に沿った断面図である。
【図46D】図46Aの平面図中、線C−C’に沿った断面図である。
【図46E】図46Aの平面図中、線D−D’に沿った断面図である。
【図47A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図47B】図47Aの平面図中、線AA−AA’に沿った断面図である。
【図47C】図47Aの平面図中、線A−A’に沿った断面図である。
【図47D】図47Aの平面図中、線C−C’に沿った断面図である。
【図47E】図47Aの平面図中、線D−D’に沿った断面図である。
【図48A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図48B】図48Aの平面図中、線AA−AA’に沿った断面図である。
【図48C】図48Aの平面図中、線A−A’に沿った断面図である。
【図48D】図48Aの平面図中、線C−C’に沿った断面図である。
【図48E】図48Aの平面図中、線D−D’に沿った断面図である。
【図49A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図49B】図49Aの平面図中、線AA−AA’に沿った断面図である。
【図49C】図49Aの平面図中、線BB−BB’に沿った断面図である。
【図49D】図49Aの平面図中、線C−C’に沿った断面図である。
【図49E】図49Aの平面図中、線A−A’に沿った断面図である。
【図49F】図49Aの平面図中、線D−D’に沿った断面図である。
【図50A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図50B】図50Aの平面図中、線AA−AA’に沿った断面図である。
【図50C】図50Aの平面図中、線BB−BB’に沿った断面図である。
【図50D】図50Aの平面図中、線C−C’に沿った断面図である。
【図50E】図50Aの平面図中、線A−A’に沿った断面図である。
【図50F】図50Aの平面図中、線D−D’に沿った断面図である。
【図51A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図51B】図51Aの平面図中、線AA−AA’に沿った断面図である。
【図51C】図51Aの平面図中、線BB−BB’に沿った断面図である。
【図51D】図51Aの平面図中、線C−C’に沿った断面図である。
【図51E】図51Aの平面図中、線A−A’に沿った断面図である。
【図51F】図51Aの平面図中、線D−D’に沿った断面図である。
【図52A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図52B】図52Aの平面図中、線AA−AA’に沿った断面図である。
【図52C】図52Aの平面図中、線BB−BB’に沿った断面図である。
【図52D】図52Aの平面図中、線C−C’に沿った断面図である。
【図52E】図52Aの平面図中、線D−D’に沿った断面図である。
【図52F】図52Aの平面図中、線A−A’に沿った断面図である。
【図53A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図53B】図53Aの平面図中、線AA−AA’に沿った断面図である。
【図53C】図53Aの平面図中、線BB−BB’に沿った断面図である。
【図53D】図53Aの平面図中、線A−A’に沿った断面図である。
【図53E】図53Aの平面図中、線C−C’に沿った断面図である。
【図54】第3の実施形態によるCMOS素子の構成を示す平面図である。
【図55】図54の一変形例を示す平面図である。
【図56】第4の実施形態によるSRAMの等価回路図である。
【図57】図56のSRAMのレイアウトを示す平面図である。
【図58A】図56のSRAMの読み出し電流を示すグラフである。
【図58B】図58Aの一部を対数スケールで拡大して示すグラフである。
【発明を実施するための形態】
【0027】
(第1の実施形態)
図4は、第1の実施形態によるDt−MOSトランジスタを使った半導体集積回路装置の一例としての二入力NAND素子のレイアウトを示す平面図、図5はその等価回路図である。
【0028】
図5の等価回路図からわかるように前記二入力NAND装置は、並列接続された二つのpチャネルDt−MOSトランジスタPMOS1およびPMOS2と、これに対し直列に接続された二つのnチャネルDt−MOSトランジスタNOS1およびNMOS2より構成されている。例えばこれらのpチャネルDt−MOSトランジスタPMOS1およびPMOS2,nチャネルDt−MOSトランジスタNMOS1およびNMOS2は、p−型にドープされたシリコンバルク基板21上に形成されている。
【0029】
前記並列接続されたpチャネルDt−MOSトランジスタPMOS1およびPMOS2のソースSは共通に電源VCCに接続され、また前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のドレインDは共通に、前記nチャネルDt−MOSトランジスタNMOS1のドレインDに接続される。また前記nチャネルDt−MOSトランジスタNMOS1のソースSは前記nチャネルDt−MOSトランジスタNMOS2のドレインDに接続され、前記nチャネルDt−MOSトランジスタNMOS2のソースSは接地電源GNDに接続されている。
【0030】
前記pチャネルDt−MOSトランジスタPMOS2および前記nチャネルDt−MOSトランジスタNMOS1のそれぞれのゲート電極には第1の入力信号IN1が供給され、前記pチャネルDt−MOSトランジスタPMOS1および前記nチャネルDt−MOSトランジスタNMOS2のそれぞれのゲート電極には第2の入力信号IN1が供給され、論理出力信号が、前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のドレインDとnチャネルDt−MOSトランジスタNMOS1のドレインDの接続ノードNにおいて得られる。
【0031】
次に図4の平面図を参照するに、前記シリコンバルク基板21中にはSTI構造の素子分離領域21I、および後で詳細に説明するが、これに連続する素子分離領域部分21Iaおよび21Ibにより第1の素子領域21Aが画成されており、また前記素子分離領域21I、および後で同様に詳細に説明する前記素子分離領域21Iに連続する素子分離領域部分21Icおよび21Idにより、第2の素子領域21Bが画成されている。
【0032】
また前記シリコンバルク基板21上には、前記素子領域21Aに隣接して、前記素子分離領域21Iおよび前記素子分離領域部分21Iaに囲まれてコンタクト領域21Aaが形成されており、さらに前記素子領域21Aおよび前記コンタクト領域21Aaに隣接して、かつ前記素子分離領域21Iおよび前記素子分離領域部分21Ibに囲まれて、コンタクト領域21Abが形成されている。
【0033】
同様に前記シリコンバルク基板21上には、前記素子領域21Bに隣接して、前記素子分離領域21Iおよび前記素子分離領域部分21Icに囲まれてコンタクト領域21Baが形成されており、前記素子領域21Bおよび前記コンタクト領域21Baに隣接して、前記素子分離領域21Iおよび前記素子分離領域部分21Idに囲まれて、コンタクト領域21Bbが形成されている。図示は省略するが、前記素子領域21A,21Bおよびコンタクト領域21Aa,21Ab,21Ba,21Bbの表面には、シリサイド層がそれぞれ形成されている。
【0034】
前記素子領域21Aには、ポリシリコンパタ―ン21G1をゲート電極として前記nチャネルDt−MOSトランジスタNMOS1が形成され、またポリシリコンパタ―ン21G2をゲート電極として前記nチャネルDt−MOSトランジスタNMOS2が形成されている。
【0035】
前記ポリシリコンパタ―ン21G1および21G2はさらに前記素子領域21Bへと延在し、前記素子領域21Bでは前記ポリシリコンパタ―ン21G1およびポリシリコンパタ―ン21G2をそれぞれのゲート電極として、前記pチャネルDt−MOSトランジスタPMOS2およびPMOS1が形成されている。
【0036】
前記ポリシリコンパタ―ン21G1は、前記素子領域21Aから素子分離領域部分21Iaを超えて前記コンタクト領域21Aaへと延在し、前記コンタクト領域21Aaにおいて、ビアコンタクトVC1により、前記シリコンバルク基板21にコンタクトする。ここで、前記素子領域部分21Iaは、後で詳細に説明するが、前記シリコンバルク基板21の表面に浅く形成されているだけなので、このように前記ビアコンタクトVC1によりバルクシリコン基板21にコンタクトしたポリシリコンパターン21G1は、前記素子領域21Aのうち、前記ポリシリコンパターン21G1直下の領域と、前記素子領域部分21Iaの下で電気的に接続される。
【0037】
また前記ポリシリコンパタ―ン21G1は、前記素子領域21Bから素子分離領域部分21Icを超えて前記コンタクト領域21Baへと延在し、前記コンタクト領域21Baにおいて、ビアコンタクトVC2により、前記シリコンバルク基板21にコンタクトする。ここで、前記素子領域部分21Icも前記シリコンバルク基板21の表面に浅く形成されているだけなので、このように前記ビアコンタクトVC2によりバルクシリコン基板21にコンタクトしたポリシリコンパターン21G1は、前記素子領域21Bのうち、前記ポリシリコンパターン21G1直下の領域と、前記素子領域部分21Icの下で電気的に接続される。
【0038】
さらに前記ポリシリコンパタ―ン21G2は、前記素子領域21Aから素子分離領域部分21Ibを超えて前記コンタクト領域21Abへと延在し、前記コンタクト領域21Abにおいて、ビアコンタクトVC3により、前記シリコンバルク基板21にコンタクトする。ここで、前記素子領域部分21Ibも前記シリコンバルク基板21の表面に浅く形成されているだけなので、このように前記ビアコンタクトVC3によりバルクシリコン基板21にコンタクトしたポリシリコンパターン21G2は、前記素子領域21Aのうち、前記ポリシリコンパターン21G2直下の領域と、前記素子領域部分21Ibの下で電気的に接続される。
【0039】
さらに前記ポリシリコンパタ―ン21G2は、前記素子領域21Bから素子分離領域部分21Idを超えて前記コンタクト領域21Bbへと延在し、前記コンタクト領域21Bbにおいて、ビアコンタクトVC4により、前記シリコンバルク基板21にコンタクトする。ここで、前記素子領域部分21Idも前記シリコンバルク基板21の表面に浅く形成されているだけなので、このように前記ビアコンタクトVC4によりバルクシリコン基板21にコンタクトしたポリシリコンパターン21G2は、前記素子領域21Bのうち、前記ポリシリコンパターン21G2直下の領域と、前記素子領域部分21Idの下で電気的に接続される。これにより、前記nチャネルDt−MOSトランジスタNMOS1およびNMOS2、およびpチャネルDt−MOSトランジスタPMOS1,PMOS2はいずれも、先に図2で説明したようなダイナミックスレッショルド動作を示す。
【0040】
さらに前記pチャネルDt−MOSトランジスタPMOS1はそのドレインを、前記pチャネルDt−MOSトランジスタPMOS2のドレインと共有し、前記nチャネルDt−MOSトランジスタNMOS1はそのソースをnチャネルDt−MOSトランジスタNMOS2のドレインと共有している。これにより、前記pチャネルDt−MOSトランジスタPMOS1,PMOS2およびnチャネルDt−MOSトランジスタNMOS1,NMOS2を、それぞれの素子領域中に、図3の例のように素子分離構造で分離して形成した場合に比べて、前記半導体論理回路装置20の素子面積を低減させている。
【0041】
また前記ポリシリコンパタ―ン21G1には、前記素子領域21Aと21Bの間の素子分離領域21I上において、図4の平面図では見えないが、前記入力信号Aを供給される別のビアコンタクトVC5が形成されている(図8参照)。同様に前記ポリシリコンパタ―ン21G2には、前記素子領域21Aと21Bの間の素子分離領域21I上において、前記入力信号Bを供給されるビアコンタクトVC6が形成されている。
【0042】
さらに前記図5の回路を構成するため、前記素子領域21Bには、前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のそれぞれのソース領域Sに、それぞれの電源パタ―ンPW1およびPW2から電源電圧VCCを供給するビアコンタクトVC7およびVC8が形成されており、さらに共通接続された前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のドレインDは、前記nチャネルDt−MOSトランジスタNMOS1のドレインDに設けられたビアコンタクトVC10に、ビアコンタクトVC9および配線パタ―ンWPを介して接続されている。また前記nチャネルDt−MOSトランジスタNMOS2のソース領域が、ビアコンタクトVC11および接地パタ―ンGD1を介して、GNDに接続されており、前記半導体論理回路20の出力は、前記配線パタ―ンWP上に得られる。
【0043】
また前記ポリシリコンパタ―ン21G1には、前記素子領域21Aと21Bの間の素子分離領域21I上において、図4の平面図では見えないが、前記入力信号Aを供給されるビアコンタクトVC5が形成されている。同様に前記ポリシリコンパタ―ン21G2には、前記素子領域21Aと21Bの間の素子分離領域21I上において、前記入力信号Bを供給されるビアコンタクトVC6が形成されている。
【0044】
さらに前記図5の回路を構成するため、前記素子領域21Bには、前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のそれぞれのソース領域Sに、それぞれの電源パタ―ンPW1およびPW2から電源電圧VCCを供給するビアコンタクトVC7およびVC8が形成されており、さらに共通接続された前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のドレインDは、前記nチャネルDt−MOSトランジスタNMOS1のドレインDに設けられたビアコンタクトVC10に、ビアコンタクトVC9および配線パタ―ンWPを介して接続されている。また前記nチャネルDt−MOSトランジスタNMOS2のソース領域が、ビアコンタクトVC11および接地パタ―ンGD1を介して、GNDに接続されており、前記半導体論理回路20の出力が、前記配線パタ―ンWP上に得られる。
【0045】
図6は、前記図4の平面図中の線A−A’に沿った断面図を示す。
【0046】
図6を参照するに、前記素子領域21Aでは前記シリコンバルク基板21中に深いn型ウェル21DNWが形成されており、前記n型ウェル21DNWの表面部分には、前記ポリシリコンパタ―ン21G1により構成されるn型ドープゲート電極23G1Nの直下、および前記ポリシリコンパタ―ン21G2により構成されるn型ドープゲート電極23G2Nの直下にそれぞれ対応して、前記nチャネルMOSトランジスタNMOS1およびNMOS2のそれぞれのボディ21BY1および21BY2を構成する浅いp型ウェル21PWが形成されている。
【0047】
また前記p型ボディ21BY1および21BY2のそれぞれの表面部分には、前記ゲート電極23G1N直下の前記MOSトランジスタNMOS1のチャネル領域CH1および前記ゲート電極23G2N直下の前記MOSトランジスタNMOS2のチャネル領域CH2に対応して、閾値制御のためのp型チャネルドープ領域21NVT1および21NVT2がそれぞれp型注入領域21NVTの一部分として形成されている。なお前記p型チャネルドープ領域21NVT1,21NVT2は、前記ボディ21BY1および21BY2を構成するp型ウェル21PWにより兼用することも可能である。
【0048】
図4の平面図に示すように、前記ゲート電極23G1Nを構成するポリシリコンパタ―ン21G1は、前記ビアコンタクトVC1において前記シリコンバルク基板21、従って前記ボディ21BY1に電気的に接続され、その結果、前記ボディ21BY1にも、前記ゲート電極23G1Nに印加される入力信号IN1が同時に印加され、前記nチャネルMOSトランジスタNMOS1はダイナミックスレッショルド動作を行う。同様に前記ゲート電極23G2Nを構成するポリシリコンパタ―ン21G2は、前記ビアコンタクトVC3において前記シリコンバルク基板21、従って前記ボディ21BY2に電気的に接続され、その結果、前記ボディ21BY2にも、前記ゲート電極23G2Nに印加される入力信号IN2が同時に印加され、前記nチャネルMOSトランジスタNMOS2は、例えば先に図2で説明したようなダイナミックスレッショルド動作を行う。
【0049】
前記ゲート電極23G1Nおよび23G2Nは、前記シリコンバルク基板21上に、それぞれゲート絶縁膜22Ox1および22Ox2を介して形成されており、前記深いウェル21DNW中には、前記チャネル領域CH1の第1の側に前記nチャネルMOSトランジスタNMOS1のドレインとなるn型拡散領域21DN1が、また前記チャネル領域CH1を挟んで前記n型拡散領域21DN1と対向する側には、前記nチャネルMOSトランジスタNMOS1のソースとなるn型拡散領域21SN1が形成されている。
【0050】
同様に前記深いウェル21DNW中には、前記チャネル領域CH2の第1の側に前記nチャネルMOSトランジスタNMOS2のドレインとなるn型拡散領域21DN2が、また前記チャネル領域CH2を挟んで前記n型拡散領域21DN2と対向する側には、前記nチャネルMOSトランジスタNMOS2のソースとなるn型拡散領域21SN2が、それぞれ形成されている。ここで前記n型拡散領域21SN1とn型拡散領域21DN2とは、実際には同一のn型拡散領域より構成されており、これにより、本実施形態では、先に説明したように前記半導体論理回路20の占有面積を縮小することが可能である。
【0051】
さて、図6の構造では、前記n型拡散領域21DN1、前記n型拡散領域21SN1すなわちn型拡散領域21DN2、および前記n型拡散領域21SN2の直下に、シリコン酸化膜よりなる絶縁領域21I1,21I2および21I3がそれぞれ形成されていることに注意すべきである。
【0052】
前記絶縁領域21I1は、隣接する素子分離領域21Iに連続し、また前記絶縁領域21I3は、隣接する素子分離領域21Iに連続しており、また前記絶縁領域21I1,21I2および21I3は、それぞれの下端が前記ボディ21BY1および21BY2を構成する浅いp型ウェル21PWの下端よりも深くなるように形成されている。その結果、前記ボディ21BY1および21BY2は相互に電気的に分離され、前記入力信号IN1およびIN2が干渉する問題は生じない。
【0053】
また前記n型拡散領域21DN1、21SN1、従って21DN2、および21SN2の下端は、前記浅いp型ウェル21PWの下端よりも浅く形成されており、これらのn型拡散領域が、その下のn型ウェル21NWと短絡する恐れはない。
【0054】
さらに前記図6の構成では、前記シリコンバルク基板21上に層間絶縁膜23,24が積層され、前記拡散領域21DN1に前記ビアコンタクトVC10が、前記層間絶縁膜23,24を貫通してコンタクトしている。同様に、前記拡散領域21SN2には前記ビアコンタクトVC11が、前記層間絶縁膜23,24を貫通してコンタクトしている。前記ビアコンタクトVC10には、前記層間絶縁膜24上に形成された配線パタ―ンWPがコンタクトし、またビアコンタクトVC11には、前記層間絶縁膜24上に前記接地電源GNDに接続されて形成された配線パタ―ンGD1が接続されている。
【0055】
図7は、前記図4の平面図中の線B−B’に沿った断面図を示す。
【0056】
図7を参照するに、前記素子領域21Bにおいては前記シリコンバルク基板21の表面部分に、前記ポリシリコンパタ―ン21G1により構成されるp型ドープゲート電極23G2Pの直下、および前記ポリシリコンパタ―ン21G2により構成されるp型ドープゲート電極21G1Pの直下にそれぞれ対応して、前記pチャネルMOSトランジスタPMOS2およびPMOS1のそれぞれのボディ21BY4および21BY3を構成する浅いn型ウェル21NWが形成されている。
【0057】
また前記n型ボディ21BY3および21BY4のそれぞれの表面部分には、前記ゲート電極23G1P直下の前記MOSトランジスタPMOS1のチャネル領域CH3および前記ゲート電極23G1P直下の前記MOSトランジスタPMOS2のチャネル領域CH4に対応して、閾値制御のためのn型チャネルドープ領域21PVT1および21PVT2がそれぞれn型注入領域PVTの一部分として形成されている。なお前記n型チャネルドープ領域21PVT1,21PVT2は、前記ボディ21BY3および21BY4を構成するn型ウェル21NWにより兼用することも可能である。
【0058】
図4の平面図に示すように、前記ゲート電極23G2Pを構成するポリシリコンパタ―ン21G1は、前記ビアコンタクトVC2において前記シリコンバルク基板21、従って前記ボディ21BY4に電気的に接続され、その結果、前記ボディ21BY4にも、前記ゲート電極23G2Pに印加される入力信号IN1が同時に印加され、前記pチャネルMOSトランジスタPMOS2はダイナミックスレッショルド動作をする。同様に前記ゲート電極23G1Pを構成するポリシリコンパタ―ン21G2は、前記ビアコンタクトVC4において前記シリコン基板21、従って前記ボディ21BY3に電気的に接続され、その結果、前記ボディ21BY3にも、前記ゲート電極23G1Pに印加される入力信号IN2が同時に印加され、前記pチャネルMOSトランジスタPMOS1は、例えば先に図2で説明したようなダイナミックスレッショルド動作を行う。
【0059】
前記ゲート電極21G2Pおよび21G1Pは、前記シリコンバルク基板21上に、それぞれゲート絶縁膜22Ox3および22Ox4を介して形成されており、前記p型シリコンバルク基板21中には、前記チャネル領域CH4の第1の側に前記pチャネルMOSトランジスタPMOS2のドレインとなるp型拡散領域21SP2が、また前記チャネル領域CH4を挟んで前記p型拡散領域21SP2と対向する側には、前記pチャネルMOSトランジスタPMOS2のソースとなるp型拡散領域21DP2が形成されている。
【0060】
同様に前記p型シリコンバルク基板21中には、前記チャネル領域CH3の第1の側に前記pチャネルMOSトランジスタPMOS1のドレインとなるp型拡散領域21DP1が、また前記チャネル領域CH3を挟んで前記p型拡散領域21DP1と対向する側には、前記pチャネルMOSトランジスタNMOS1のソースとなるn型拡散領域21SP1が、それぞれ形成されている。ここで前記p型拡散領域21DP2とp型拡散領域21DP1とは、実際には同一のp型拡散領域より構成されており、これらには、図4におけるビアコンタクトVP9が電気的に接続されて形成されている。このように前記p型拡散領域21DP2とp型拡散領域21DP1とを、同一のp型拡散領域より構成することにより、本実施形態では、先に説明したように前記半導体論理回路20の占有面積を縮小することが可能である。
【0061】
前記ビアコンタクトVP9は前記層間絶縁膜23,24を貫通して延在し、前記層間絶縁膜24上に形成された配線パタ―ンWPに接続される。
【0062】
図7の構造では、前記p型拡散領域21SP1、前記p型拡散領域21DP1すなわちp型拡散領域21DP2、および前記p型拡散領域21SP2の直下に、シリコン酸化膜よりなる絶縁領域21I4,21I5および21I6がそれぞれ形成されていることに注意すべきである。
【0063】
前記絶縁領域21I4は、隣接する素子分離領域21Iに連続し、また前記絶縁領域21I6も隣接する素子分離領域21Iに連続しており、また前記絶縁領域21I3,21I4および21I5は、それぞれの下端が前記ボディ21BY3および21BY4を構成する浅いn型ウェル21NWの下端よりも深くなるように形成されている。その結果、前記ボディ21BY3および21BY4は相互に電気的に分離され、前記入力信号IN1およびIN2が干渉する問題は生じない。
【0064】
また前記p型拡散領域21SP1、21DP1、従って21DP2、および21SP2の下端は、前記浅いウェル21NWの下端よりも浅く形成されており、これらのp型拡散領域が、その下のp型シリコンバルク基板21と短絡する恐れはない。
【0065】
さらに前記図6の構成では、前記拡散領域21SP2に前記ビアコンタクトVC1が、前記層間絶縁膜23,24を貫通してコンタクトしている。同様に、前記拡散領域21SP1には前記ビアコンタクトVC8が、前記層間絶縁膜23,24を貫通してコンタクトしている。前記ビアコンタクトVC7には、前記層間絶縁膜24上に形成された電源配線パタ―ンPW1がコンタクトし、またビアコンタクトVC8には、前記層間絶縁膜24上に前記電源配線パタ―ンPW2が接続されている。
【0066】
図8は、前記図4の平面図中、線C−C’に沿った断面図を示す。
【0067】
図8を参照するに、前記素子領域21Aにおいては前記ポリシリコンパタ―ン21G1の一部により構成されるゲート電極23G1Nの直下に、前記チャネルドープ領域NVT1を含む浅いp型ウェル21PWが、前記ボディ21BY1に対応して形成されており、前記p型ウェル21PWの一端は前記素子領域21Aと素子領域21Bとを分離する素子分離領域21Iにより画成されている。また前記p型ウェル21PWの他端は、前記素子領域21Aとコンタクト領域21Aaとを分離する浅い素子分離領域部分21Iaにより画成されている。
【0068】
前記コンタクト領域21Aaには、オーミック接続のための高濃度p型領域21P+1が形成されており、前記高濃度p型領域21P+1は前記p型ウェル21PWと、前記浅い素子分離領域部分21Iaの下で電気的に接続されている。
【0069】
さらに前記層間絶縁膜23には、前記高濃度p型領域21P+1、および前記ゲート電極23G1Nのうち、前記高濃度p型領域21P+1に隣接する端部を露出する開口部23Aが形成され、前記開口部23Aを金属プラグよりなるビアコンタクトVC1で充填することにより、前記ゲート電極23G1Nを前記浅いウェル21PWに、電気的に接続する。
【0070】
同様に前記素子領域21Bにおいては前記ポリシリコンパタ―ン21G1の一部により構成されるゲート電極23G1Pの直下に、前記チャネルドープ領域PVT2を含む浅いn型ウェル21NWが前記ボディ21BY4に対応して形成されており、前記n型ウェル21NWの一端は前記素子領域21Aと素子領域21Bとを分離する素子分離領域21Iにより画成されている。また前記n型ウェル21NWの他端は、前記素子領域21Bとコンタクト領域21Baとを分離する浅い素子分離領域部分21Icにより画成されている。
【0071】
前記コンタクト領域21Baには、オーミック接続のための高濃度n型領域21N+1が形成されており、前記高濃度n型領域21N+1は前記n型ウェル21NWと、前記浅い素子分離領域部分21Icの下で電気的に接続されている。
【0072】
さらに前記層間絶縁膜23には、前記高濃度n型領域21N+1、および前記ゲート電極23G1Pのうち、前記高濃度n型領域21N+1に隣接する端部を露出する開口部23Bが形成され、前記開口部23Bを金属プラグよりなるビアコンタクトVC2で充填することにより、前記ゲート電極23G1Pが前記浅いウェル21NWに、電気的に接続される。その結果、前記pチャネルMOSトランジスタPMOS1およびnチャネルMOSトランジスタNMOS2は、それぞれダイナミックスレッショルド動作を行うことになる。
【0073】
図9は前記図4の平面図中、線G−G’に沿った断面図を示す。
【0074】
図9の断面図を参照するに、この断面図では、前記図6の断面図に対応して、前記Dt−MOSトランジスタNMOS1のドレイン領域21DN1の直下に先に説明した絶縁領域21I1が形成されているが、前記絶縁領域21I1は前記浅い素子分離領域部分21Iaの下を前記コンタクト領域21Aaまで延在しており、かつ、前記浅い素子分離領域部分21Iaは前記絶縁領域21I1に連続していることがわかる。かかる構成により、本実施形態では、前記コンタクト領域21Aaに形成される高濃度p型領域21P+1が、前記nチャネルDt−MOSトランジスタNMOS1のボディ21BY1を構成するp型ウェル21PWに電気的に接続されながら、かつ前記nチャネルDt−MOSトランジスタNMOS1のドレイン領域を構成する高濃度n型領域21DN1からは、前記浅い素子分離領域部分21Iaにより電気的かつ物理的に分離されることになる。前記Dt−MOSトランジスタNMOS1のソース側の断面についても同様である。
【0075】
さらに図8の断面図を参照するに、前記ポリシリコンパタ―ン21G1には、前記素子領域21Aと素子領域21Bの間の素子分離領域21Iに対応して前記層間絶縁膜23中にコンタクトホール23Cが形成され、前記コンタクトホール23Cを金属プラグよりなるビアコンタクトVC5により充填することにより、前記層間絶縁膜23上に形成され信号IN1が供給される信号配線パタ―ン24Aが、前記ポリシリコンパタ―ン21G1に電気的に接続される。なお図示していないが、前記ポリシリコンパタ―ン21G1上には低抵抗シリサイド層が形成されており、このため、前記ポリシリコンパタ―ン21G1において、n型にドープされた前記ゲート電極23G1Nとp型にドープされた前記ゲート電極23G1Pとの継ぎ目において電気抵抗が増大する問題は生じない。なお前記ビアコンタクトCV5は、前記層間絶縁膜24上に形成された配線パタ―ンWPの直下に形成されているため、図4の平面図では示されていない。
【0076】
図10は、前記図4の平面図中、線D−D’に沿った断面図を示す。
【0077】
図10を参照するに、前記素子領域21Aにおいては前記ポリシリコンパタ―ン21G2の一部により構成されるゲート電極23G2Nの直下に、前記チャネルドープ領域NVT1を含む浅いp型ウェル21PWが、前記ボディ21BY2に対応して形成されており、前記p型ウェル21PWの一端は前記素子領域21Aと素子領域21Bとを分離する素子分離領域21Iにより画成されている。また前記p型ウェル21PWの他端は、前記素子領域21Aとコンタクト領域21Abとを分離する浅い素子分離領域部分21Ibにより画成されている。
【0078】
前記コンタクト領域21Aaには、オーミック接続のための高濃度p型領域21P+2が形成されており、前記高濃度p型領域21P+2は前記p型ウェル21PWと、前記浅い素子分離領域部分21Ibの下で電気的に接続されている。
【0079】
さらに前記層間絶縁膜23には、前記高濃度p型領域21P+2、および前記ゲート電極23G2Nのうち、前記高濃度p型領域21P+2に隣接する端部を露出する開口部23Dが形成され、前記開口部23Dを金属プラグよりなるビアコンタクトVC3で充填することにより、前記ゲート電極23G2Nを前記浅いウェル21PWに、電気的に接続する。
【0080】
同様に前記素子領域21Bにおいては前記ポリシリコンパタ―ン21G2の一部により構成されるゲート電極23G2Pの直下に、前記チャネルドープ領域PVT2を含む浅いn型ウェル21NWが前記ボディ21BY3に対応して形成されており、前記n型ウェル21NWの一端は前記素子領域21Aと素子領域21Bとを分離する素子分離領域21Iにより画成されている。また前記n型ウェル21NWの他端は、前記素子領域21Bとコンタクト領域21Bbとを分離する浅い素子分離領域部分21Idにより画成されている。
【0081】
前記コンタクト領域21Bbには、オーミック接続のための高濃度n型領域21N+2が形成されており、前記高濃度n型領域21N+2は前記n型ウェル21NWと、前記浅い素子分離領域部分21Idの下で電気的に接続されている。
【0082】
さらに前記層間絶縁膜23には、前記高濃度n型領域21N+2、および前記ゲート電極23G2Pのうち、前記高濃度n型領域21N+1に隣接する端部を露出する開口部23Eが形成され、前記開口部23Eを金属プラグよりなるビアコンタクトVC4で充填することにより、前記ゲート電極23G2Pが前記浅いウェル21NWに、電気的に接続される。その結果、前記pチャネルMOSトランジスタPMOS2およびnチャネルMOSトランジスタNMOS1は、それぞれダイナミックスレッショルド動作を行うことになる。
【0083】
図11は前記図4の平面図中、線F−F’に沿った断面図を示す。
【0084】
図11の断面図を参照するに、この断面図では、前記図6の断面図に対応して、前記Dt−MOSトランジスタNMOS2のドレイン領域21DN2の直下に先に説明した絶縁領域21I2が形成されているが、前記絶縁領域21I2は前記浅い素子分離領域部分21Iaの下を前記コンタクト領域21Abまで延在しており、かつ、前記浅い素子分離領域部分21Ibは前記絶縁領域21I2に連続していることがわかる。かかる構成により、本実施形態では、前記コンタクト領域21Abに形成される高濃度p型領域21P+2が、前記nチャネルDt−MOSトランジスタNMOS2のボディ21BY2を構成するp型ウェル21PWに電気的に接続されながら、かつ前記nチャネルDt−MOSトランジスタNMOS2のドレイン領域を構成する高濃度n型領域21DN2からは、前記浅い素子分離領域部分21Ibにより電気的かつ物理的に分離されることになる。前記Dt−MOSトランジスタNMOS2のソース側の断面についても同様である。
【0085】
さらに図10の断面図を参照するに、前記ポリシリコンパタ―ン21G2には、前記素子領域21Aと素子領域21Bの間の素子分離領域21Iに対応して前記層間絶縁膜23中にコンタクトホール23Fが形成され、前記コンタクトホール23Fを金属プラグよりなるビアコンタクトVC6により充填することにより、前記層間絶縁膜23上に形成され信号IN2が供給される信号配線パタ―ン24Bが、前記ポリシリコンパタ―ン21G2に電気的に接続される。なお図示していないが、前記ポリシリコンパタ―ン21G2上には低抵抗シリサイド層が形成されており、このため、前記ポリシリコンパタ―ン21G2において、n型にドープされた前記ゲート電極23G2Nとp型にドープされた前記ゲート電極23G2Pとの継ぎ目において電気抵抗が増大する問題は生じない。
【0086】
図12は、図4の平面図において線H−H’に沿った断面図を示す。
【0087】
図12を参照するに、前記図9に示すように、前記絶縁領域21I1は前記高濃度p型領域21P+1の下を前記コンタクト領域21Aaまで延在しており、また同様に絶縁領域21I2も前記高濃度p型領域21P+1の下をコンタクト領域21Aaまで延在しているが、前記高濃度p型領域21P+1は前記絶縁領域21I1および21I2の間の部分において、前記ボディ21BY1を構成するp型ウェル21PWにコンタクトしている。同様に図11に示すように、前記絶縁領域21I2は前記高濃度p型領域21P+2の下を前記コンタクト領域21Abまで延在しており、また同様に絶縁領域21I3も前記高濃度p型領域21P+2の下をコンタクト領域21Abまで延在しているが、前記高濃度p型領域21P+2は前記絶縁領域21I2および21I3の間の部分において、前記ボディ21BY2を構成するp型ウェル21PWにコンタクトしているのがわかる。これにより、前記n型ゲート電極23G1Nが前記ボディ21BY1に、前記コンタクト領域21AaにおいてビアコンタクトVC1を介して電気的に接続され、またn型ゲート電極23G2Nがボディ21BY2に、前記コンタクト領域21AbにおいてビアコンタクトVC3を介して電気的に接続される。
【0088】
図13は、図4の平面図において線I−I’に沿った断面図を示す。
【0089】
図13を参照するに、前記図9に示すように、前記絶縁領域21I6は前記高濃度n型領域21N+1の下を前記コンタクト領域21Baまで延在しており、また絶縁領域21I5も前記高濃度n型領域21N+1の下をコンタクト領域21Baまで延在しているが、前記高濃度n型領域21N+1は前記絶縁領域21I5および21I6の間の部分において、前記ボディ21BY4を構成するn型ウェル21NWにコンタクトしている。同様に図11に示すように、前記絶縁領域21I5は前記高濃度n型領域21N+2の下を前記コンタクト領域21Bbまで延在しており、また同様に絶縁領域21I4も前記高濃度n型領域21N+2の下をコンタクト領域21Bbまで延在しているが、前記高濃度n型領域21N+2は前記絶縁領域21I4および21I5の間の部分において、前記ボディ21BY3を構成するn型ウェル21NWにコンタクトしているのがわかる。これにより、前記p型ゲート電極23G1Pが前記ボディ21BY4に、前記コンタクト領域21BaにおいてビアコンタクトVC2を介して電気的に接続され、またp型ゲート電極23G2Pがボディ21BY3に、前記コンタクト領域21BbにおいてビアコンタクトCV4を介して電気的に接続される。
【0090】
図14は、前記図4の平面図中、線E−E’に沿った断面図を示す。
【0091】
図14を参照するに、前記配線パタ―ンWPが前記ポリシリコンパタ―ン21G1上に形成されたビアコンタクトVC5および信号配線パタ―ン24Aを跨いで前記層間絶縁膜24上を延在し、ビアコンタクトVC9によりp型拡散領域21DP1、すなわち21DP2に、またビアコンタクトCV10によりn型拡散領域21DN1にコンタクトするのがわかる。
【0092】
また図14の断面図においても、前記n型ウェル21NWおよびその内部に形成されたp型拡散領域21DP1、従ってp型拡散領域21DP2の直下にはシリコン酸化膜よりなる絶縁領域21I5が形成されており、また前記p型ウェル21PWおよびその内部に形成されたn型拡散領域21DN1の直下にはシリコン酸化膜よりなる絶縁領域21I1が形成されているのがわかる。
【0093】
図15Aおよび図15Bは、本実施形態によるDt−MOSトランジスタ集積回路装置の寸法を、図6の断面について、前記図3のDt−MOSトランジスタ集積回路装置の対応する寸法と比較して示す図である。ただし図15Aは図6の断面を簡素化して示している。
【0094】
図15Aを参照するに、本実施形態では隣接するnチャネルDt−MOSトランジスタNMOS1およびNMOS2が、ドレイン領域21DN2とソース領域21SN1を共通にして形成されているため、間に素子分離構造は介在していない。
【0095】
これに対し図15Bの構造では、p型ウェル21P1とp型ウェル21P2とが、間に介在するn型ウェル11nにより素子分離されており、しかもこのようなpn接合による素子分離では、先にも述べたが、イオン注入マスクの寸法ずれや位置ずれ、さらに耐圧を考慮して、例えば前記n型ウェル11nとして、少なくとも0.44μmの幅を確保することが設計ルールにより定められている。このため、本実施形態によるDt−MOSトランジスタ集積回路装置では、図15Aに示す断面の幅を、図15Bの場合に比べて約1/2まで減少させることが可能である。例えば図15Bの構成において隣接するゲート電極13相互の間の距離が、前記ソース領域11Sおよびドレイン領域11Dの幅が0.16μmであって、0.76μm(0.16μm+0.44μm+0.16μm)であったものを、図15Aの構成では0.2μmまで低減することができる。
【0096】
すなわち本実施形態によれば、図15Aに示す集積回路装置のゲート長方向への寸法を、トランジスタどうしの干渉がなく、従ってウェルによる素子分離の必要のない非D−MOSトランジスタを使った場合と同等まで低減させることが可能である。
【0097】
図16は、本実施形態によるDt−MOSトランジスタ集積回路装置の寸法を、図8の断面、すなわち図4の線C−C’に沿った断面について、比較例と比較して示す図である。図16中、図(A)が本実施形態を示し、図(B)が比較例を示している。ただし図16において前記図8の断面は簡素化して示してある。また図(B)の比較例では、比較のため、本実施形態に対応する部分に同一の参照符号を付している。図17Aは、本実施形態によるDt−MOSトランジスタ集積回路装置を、図9の断面について示す図、図17Bは上記比較例によるDt−MOSトランジスタ集積回路の対応する断面を示す図である。図16(A),(B)では、DtMOSトランジスタNMOS1およびPMOS2の実効ゲート幅が紙面上で同一サイズになるように表示している。
【0098】
図16の(A)および(B)を比較すると、比較例では素子領域部分21Ia,21Icが省略されており、前記p型高濃度領域21P+1は素子領域21Aにおいて前記p型ウェル21PWに直接にコンタクトしている。また前記n型高濃度領域21N+1は素子領域21Bにおいて前記n型ウェル21NWに直接にコンタクトしている。この比較例では、本実施形態と異なり、素子領域21Aから分離したコンタクト領域21Aa、あるいは素子領域21Bから分離したコンタクト領域21Baは形成されない。
【0099】
図16(A)および図16(B)を比較すると、図16(B)の比較例の方が、素子分離領域部分21Iaあるいは21Icを省略した分だけ、ポリシリコンパタ―ン21G1の延在方向への素子寸法を減少できるように思われるかも知れないが、図4の平面図における線G−G’に沿った断面を示す図17Aおよび図17Bを参照すると、このような比較例の構成では、高濃度p型領域21P+1が高濃度のn型領域21DN1と接し、また高濃度n型領域21N+1が高濃度のp型領域21SP2と接するため、前記高濃度p型領域21P+1はp/n接合により前記高濃度のn型領域21DN1から分離され、また前記高濃度n型領域21N+1も、p/n接合により前記高濃度のp型領域21SP2から分離されることになる。
【0100】
このためこのような高濃度p型領域21P+1、あるいは高濃度n型領域21N+1は、イオン注入マスクの位置ずれや誤差、さらにはp/n接合の耐圧を考慮して、設計ルールより、例えば0.44μm以上の寸法を有するように形成する必要があり、このため、図17Bの比較例では、図17Aの本実施形態の構成に比べて、実際には前記ポリシリコンパタ―ン21G1の延在方向への寸法が増大してしまう。なお図17Aの本実施形態の場合、前記素子分離領域部分21Iaあるいは21Icは、同じ設計ルールで比較して0.11μmの寸法に形成でき、寸法の増加はわずかである。また前記高濃度p型領域21P+1、あるいは高濃度n型領域21N+1は、このようにp/n接合による素子分離ではないため、例えば70nmの寸法に形成することが可能である。
【0101】
このように本実施形態では、図15Aの断面においても寸法の増加がなく、また図16(A)あるいは図17Aの断面においても寸法の増加がわずかであるという格別の効果を得ることができる。
【0102】
さらに本実施形態では、図17Bの比較例におけるように、Dt−MOSトランジスタのソース領域あるいはドレイン領域となる高濃度n型領域21DN1や高濃度p型領域21SP2が素子分離領域部分21Ia,21Icにより電気的に分離されるため、p/n接合に伴う巨大な寄生容量の発生の問題を回避することができる。
【0103】
さらに図17Bの構成では、シリコンバルク基板21の表面にシリサイドを形成した場合、高濃度p型領域21P+1と高濃度n型領域21DN1、あるいは高濃度p型領域21SP2と高濃度n型領域21N+1が短絡してしまうため、シリサイドを形成しないか、あるいは図17Bのp/n接合の位置にシリサイド形成を阻止する絶縁膜パターンを形成する必要があるが、図17Aに示す本実施形態では、このような問題が発生することがなく、通常のサリサイド法により前記高濃度p型領域21P+1と高濃度n型領域21DN1、高濃度p型領域21SP2と高濃度n型領域21N+1上に、通常のサリサイド法により、容易にシリサイドを形成することが可能となる。
【0104】
次に本実施形態によるDt−MOSトランジスタ集積回路装置の製造方法について説明する。ただし、以下に説明するDt−MOSトランジスタ集積回路装置は、前記図4に示すレイアウトのものと実質的に同じであるが、nチャネルDt−MOSトランジスタNMOS1のコンタクト領域21AaがpチャネルDt−MOSトランジスタPMOS2のコンタクト領域21Baと向かい合うように、またnチャネルDt−MOSトランジスタNMOS2のコンタクト領域21AbがpチャネルDt−MOSトランジスタPMOS1のコンタクト領域21Bbと向かい合うように構成されていることに注意すべきである。
【0105】
図18Aはシリコンバルク基板21の平面図、図18Bは図18A中、線AA−AA’に沿った断面図、図18Cは図18A中、線BB−BB’に沿った断面図、図18Dは図18A中、線A−A’に沿った断面図である。
【0106】
図18A〜図18Dを参照するに、前記p型のシリコンバルク基板21上には、図6のボディ21BY1および図7のボディ21BY4に対応してシリコン窒化膜マスクパターン31Aが、また図6のボディ21BY2および図7のボディ21BY3に対応してシリコン窒化膜マスクパターン31Bが、それぞれ熱酸化膜よりなるパッド31aおよび31bを介して形成される。一方断面BB−BB’に沿っては、前記シリコン基板21の表面が露出されている。
【0107】
次に図19A〜図19Dを参照する。ここで図19Aはシリコンバルク基板21の平面図、図19Bは図19A中、線AA−AA’に沿った断面図、図19Cは図19A中、線BB−BB’に沿った断面図、図19Dは図19A中、線A−A’に沿った断面図である。
【0108】
図19A〜図19Dの工程では、前記シリコン窒化膜マスクパターン31A,31Bをマスクに前記シリコンバルク基板21を前記断面BB−BB’においてたとえはCl2やHClをエッチングガスとしたドライエッチングによりエッチングし、前記シリコンバルク基板21のうち、前記シリコン窒化膜マスクパターン31A,31Bにより保護された領域の両側にトレンチ21Tを例えば80nmの深さで、40nm〜150nmの幅に形成する。前記トレンチ21Tの形成の結果、前記シリコンバルク基板21の表面には、それぞれ前記シリコン窒化膜マスクパターン31Aおよび31Bにより保護されて、メサ構造21M1および21M2が形成される。
【0109】
次に図20A〜図20Dを参照する。ここで図20Aはシリコンバルク基板21の平面図、図20Bは図20A中、線AA−AA’に沿った断面図、図20Cは図20A中、線BB−BB’に沿った断面図、図20Dは図20A中、線A−A’に沿った断面図である。
【0110】
図20A〜図20Dの工程では、このようにして形成されたトレンチ21Tを、例えばシラン(SiH4)あるいはジクロロシラン(SiH2Cl2)、ゲルマン(GeH4)、塩化水素(HCl)および水素(H2)の混合ガスを原料にしたCVD法によりSiGe混晶層21SGを、例えば50nmの厚さで選択的にエピタキシャル成長させる。なお本明細書におけるSiGe混晶層という記載は、SiとGe以外に他の元素をも含む混晶層も含む。
【0111】
前記SiGe混晶層21SGのエピタキシャル成長は、例えば1330〜13300Pa(10−100Torr)、好ましくは5320Pa(40Torr)の圧力下、650℃〜750℃、好ましくは700℃の基板温度において、水素ガス分圧を4000Pa〜6000Pa、好ましくは5300Paに設定し、ジクロロシラン分圧を20Pa〜30Pa、好ましくは26Paに設定し、モノゲルマン分圧を10Pa〜15Pa、好ましくは12Paに設定し、塩化水素分圧を10Pa〜15Pa、好ましくは12Paに設定し、45nm/分の成長速度で行うことができる。
【0112】
前記SiGe混晶層21SGとしては、例えばGeを原子分率で20%程度含むものが使われるが、シリコン基板11に対してエピタキシャルに成長できる範囲でGeの組成はより増大させることができる。例えばGeを原子分率で40%程度含むSiGe混晶を、前記SiGe混晶層21SGとして使うことも可能である。また前記SiGe混晶層21SGとして、C(炭素)をさらに含むSiGeC混晶層を使うことも可能である。
【0113】
さらに前記図20A〜図20Dの工程では、前記SiGe混晶層21SGの選択エピタキシャル成長の後、シランあるいはジシラン、塩化水素、および水素の混合ガスを原料に使ったCVD法により、前記SiGe混晶層21SG上にシリコンエピタキシャル層21ESをエピタキシャル成長させ、前記トレンチ21Tを実質的に充填する。
【0114】
例えば前記シリコンエピタキシャル層21ESの成長は、1330〜13300Pa(10Torr〜100Torr)、好ましくは5320Pa(40Torr)の圧力下、650℃〜750℃、好ましくは700℃の基板温度にて、水素ガス分圧を4000Pa〜6000Pa、好ましくは5300Paに設定し、ジクロロシラン分圧を15Pa〜25Pa、好ましくは21Paに設定し、塩化水素分圧を3Pa〜10Pa、好ましくは5Paに設定し、0.7nm/分の成長速度で行うことができる。
【0115】
その結果図20Dの断面図に示すように前記シリコン窒化膜マスクパターン31A,31Bで保護されているシリコンバルク基板21のメサ構造21M1,21M2のそれぞれの側部に形成されたトレンチ21Tは、前記SiGe混晶層21SGとシリコンエピタキシャル層21ESを順次積層した積層構造により埋め込まれる。
【0116】
次に図21A〜図21Dを参照するに、図21Aはシリコンバルク基板21の平面図、図21Bは図21A中、線AA−AA’に沿った断面図、図21Cは図21A中、線BB−BB’に沿った断面図、図21Dは図21A中、線A−A’に沿った断面図である。
【0117】
図21A〜図21Dの工程では、前記シリコン窒化膜マスクパターン31Aおよび31B、およびその下の酸化膜パッド31aおよび31bが、ウェットエッチングにより除去され、その結果、前記メサ構造21M1および21M2の表面、および前記シリコンエピタキシャル層21ESの表面が露出される。前記シリコンエピタキシャル層21ESは前記シリコンバルク基板21の主面、従って前記メサ構造21M1,21M2の表面と一致する表面を有する。
【0118】
次に図22A〜図22Eを参照する。ここで図22Aはシリコンバルク基板21の平面図、図22Bは図22A中、線AA−AA’に沿った断面図、図22Cは図21A中、線BB−BB’に沿った断面図、図22Dは図22A中、線A−A’に沿った断面図、図22Eは図22A中、線C−C’に沿った断面図である。
【0119】
図22A〜図22Eの工程では、前記シリコンバルク基板21のうち、前記nチャネルDt−MOSトランジスタNMOS1およびNMOS2の素子領域21Aに対応する部分がシリコン窒化膜マスクパターン31Cにより保護されており、また前記シリコンバルク基板21のうち、前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2の素子領域21Bに対応する部分がシリコン窒化膜マスクパターン31Dにより保護されている。さらに前記コンタクト領域21Aaおよび21Abが、それぞれシリコン窒化膜マスクパターン31Eaおよび31Ebにより保護されており、前記コンタクト領域21Baおよび21Bbが、それぞれシリコン窒化膜マスクパターン31Ecおよび31Edにより保護されている。先にも説明したように、本実施形態で説明しているDt−MOSトランジスタ集積回路装置は、前記図4に示すレイアウトのものと実質的に同じであるが、nチャネルDt−MOSトランジスタNMOS1のコンタクト領域21AaがpチャネルDt−MOSトランジスタPMOS2のコンタクト領域21Baと向かい合うように、またnチャネルDt−MOSトランジスタNMOS2のコンタクト領域21AbがpチャネルDt−MOSトランジスタPMOS1のコンタクト領域21Bbと向かい合うように構成されている。なお前記シリコン窒化膜マスクパターン31C,31Dおよび31Ea,31Eb,31Ecおよび31Edの下には、熱酸化膜よりなるパッド酸化膜31c,31d,31ea,31eb,31ec,31edが、それぞれ形成されている。
【0120】
次に図23A〜図23Eを参照する。ここで図23Aはシリコンバルク基板21の平面図、図23Bは図23A中、線AA−AA’に沿った断面図、図23Cは図23A中、線BB−BB’に沿った断面図、図23Dは図23A中、線A−A’に沿った断面図、図23Eは図23A中、線C−C’に沿った断面図である。
【0121】
図23A〜図23Eの工程では、前記シリコン窒化膜マスクパターン31Cのうち、前記シリコン窒化膜マスクパターン31Ebおよび31Eaに面する側のエッジに沿って、前記シリコン窒化膜マスクパターン31Ebあるいは31Eaとシリコン窒化膜マスクパターン31Cの間に露出されているシリコンバルク基板21の表面を覆って、レジストパターンR1が形成される。同様に図23A〜図23Eの工程では、前記シリコン窒化膜マスクパターン31Dのうち、前記シリコン窒化膜マスクパターン31Edおよび31Ecに面する側のエッジに沿って、前記シリコン窒化膜マスクパターン31Edあるいは31Ecとシリコン窒化膜マスクパターン31Dの間に露出されているシリコンバルク基板21の表面を覆って、レジストパターンR2が形成される。
【0122】
次に図24A〜図24Eを参照する。ここで図24Aはシリコンバルク基板21の平面図、図24Bは図24A中、線AA−AA’に沿った断面図、図24Cは図24A中、線BB−BB’に沿った断面図、図24Dは図24A中、線A−A’に沿った断面図、図24Eは図24A中、線C−C’に沿った断面図である。
【0123】
図24A〜図24Eの工程では、前記シリコンバルク基板21が、前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Ed、およびレジストパターンR1,R2をマスクに、例えばCl2あるいはHClをエッチングガスとしたドライエッチングにより、先の図19A〜図19Dの工程の場合と同様にエッチングされ、その結果、前記シリコンバルク基板21には、前記SiGe混晶層21SG中に延在するトレンチ21Uが形成される。図24A〜図24Eの工程では、前記トレンチ21Uを、その先端部が前記SiGe混晶層SGの下端を超えないように形成する。
【0124】
次に図25A〜図25Eを参照する。ここで図25Aはシリコンバルク基板21の平面図、図25Bは図25A中、線AA−AA’に沿った断面図、図25Cは図25A中、線BB−BB’に沿った断面図、図25Dは図25A中、線A−A’に沿った断面図、図25Eは図25A中、線C−C’に沿った断面図である。
【0125】
図25A〜図25Eの工程では、前記レジストパターンR1,R2が除去される。
【0126】
次に図26A〜図26Eを参照する。ここで図26Aはシリコンバルク基板21の平面図、図26Bは図26A中、線AA−AA’に沿った断面図、図26Cは図26A中、線BB−BB’に沿った断面図、図26Dは図26A中、線A−A’に沿った断面図、図26Eは図26A中、線C−C’に沿った断面図である。
【0127】
図26A〜図26Eの工程では、前記シリコンバルク基板21が前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edをマスクに、先の図24A〜図24Eの工程と同様にCl2あるいはHClをエッチングガスとしたドライエッチングによりエッチングされ、前記シリコン窒化膜マスクパターン31Cと31Ebの間、および前記シリコン窒化膜マスクパターン31Dと31Edの間に、前記SiGe混晶層21SGの上端に到達する浅いトレンチ21Vが形成される。またこれに伴って、先に形成されているトレンチ21Uは、前記SiGe混晶層21SGの下端を超えて延在する。
【0128】
次に図27A〜図27Eを参照する。ここで図27Aはシリコンバルク基板21の平面図、図27Bは図27A中、線AA−AA’に沿った断面図、図27Cは図27A中、線BB−BB’に沿った断面図、図27Dは図27A中、線A−A’に沿った断面図、図27Eは図27A中、線C−C’に沿った断面図である。
【0129】
図27A〜図27Eの工程では、前記トレンチ21Uにより露出されたSiGe混晶層領域21SGが、Cl2とH2の混合ガスあるいはHClガスをエッチングガスとしたドライエッチングにより、前記シリコンバルク基板21あるいはシリコンエピタキシャル層21ESに対し選択的に除去され、その結果、前記SiGe混晶層領域21SGに対応して空隙21Wが形成される。
【0130】
次に図28A〜図28Eを参照する。ここで図28Aはシリコンバルク基板21の平面図、図28Bは図28A中、線AA−AA’に沿った断面図、図28Cは図28A中、線BB−BB’に沿った断面図、図28Dは図28A中、線A−A’に沿った断面図、図28Eは図28A中、線C−C’に沿った断面図である。
【0131】
図28A〜図28Eの工程では、このようにして形成された空隙21Wを絶縁膜210Iにより埋め込む。かかる絶縁膜210Iは、例えばTEOS(tetraethyl orthosilicate)を原料とした高密度プラズマCVD法などにより形成することができる。
【0132】
次に図29A〜図29Eを参照する。ここで図29Aはシリコンバルク基板21の平面図、図29Bは図29A中、線AA−AA’に沿った断面図、図29Cは図29A中、線BB−BB’に沿った断面図、図29Dは図29A中、線A−A’に沿った断面図、図29Eは図29A中、線C−C’に沿った断面図である。
【0133】
図29A〜図29Eの工程では、前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edが、その下の酸化膜パッド共々、ウェットエッチングにより除去され、その結果、図29Aの平面図に示すように、シリコン面が露出した素子領域21Aおよび21B、およびコンタクト領域21Aa,21Ab,21Ba,21Bbが素子分離領域21Iおよび素子分離領域部分21Ia〜21Idにより画成された構造が得られる。
【0134】
図29Bに示す線AA−AA’に沿った断面図より、当初のシリコンバルク基板21の表面が、素子領域21A,21Bおよびコンタクト領域21Ab,21Bbにおいて、先に説明した図8に対応して、露出しているのがわかるが、図29Cに示す線BB−BB’に沿った断面図では、先に説明した図11に対応して、前記素子領域21Aの下には絶縁領域21I2が、また前記素子領域21Bの下には絶縁領域21I5が、素子分離領域21Iに連続して埋設されているのがわかる。
【0135】
また図29Aの平面図および図29C,図29Eの断面図に示すように、前記絶縁領域21I2上においてはコンタクト領域21Abが素子分離領域21Iおよび素子分離領域部分21Ibにより囲まれて、また前記絶縁領域21I5上においてはコンタクト領域21Bbが素子分離領域21Iおよび素子分離領域部分21Idにより囲まれて形成されており、図29Bおよび図29Eの断面図に示すようにコンタクト領域21Abは前記素子領域部分21Ibの下において、素子領域21Aと電気的に接続されており、コンタクト領域21Bbは前記素子領域部分21Idの下において素子領域21Aと電気的に接続されている。
【0136】
次に図30A〜図30Eを参照する。ここで図30Aはシリコンバルク基板21の平面図、図30Bは図30A中、線AA−AA’に沿った断面図、図30Cは図30A中、線BB−BB’に沿った断面図、図30Dは図30A中、線A−A’に沿った断面図、図30Eは図30A中、線C−C’に沿った断面図である。
【0137】
図30A〜図30Eの工程では、始めに図30Aに示すマスクM1を使って前記素子領域21Aおよびコンタクト領域21Aa,21Abの下にn型不純物元素をイオン注入し、前記n型ウェル21DNWを形成する。例えばリン(P)を350keVの加速電圧下、3×1013cm-2のドーズ量で導入することで、前記n型ウェル21DNWを形成することができる。
【0138】
次に、引き続き同じマスクM1を使って前記素子領域21Aおおよびコンタクト領域21Aa,21Abにp型不純物元素をイオン注入し、これをp型にドープすることにより、前記ボディ21BY1、21BY2を構成するp型ウェル21PWを形成する。例えばボロン(B)を20keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記p型ウェル21PWを形成することができる。
【0139】
次にマスクM2を使って前記素子領域21Bおよびコンタクト領域21Ba,21Bbにn型不純物元素をイオン注入し、これをn型にドープすることにより、前記ボディ21BY3,21BY4を構成するn型ウェル21NWを形成する。例えばヒ素(As)を60keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記n型ウェル21NWを形成することができる。
【0140】
さらに図30A〜図30Eの工程では、露出されているシリコン面を熱酸化あるいはプラズマ酸化して、厚さが例えば1.7nmのゲート絶縁膜(図示せず)を、前記ゲート絶縁膜22OX1〜22OX4に対応して形成する。
【0141】
なお上記のイオン注入工程の順序は任意に変更してよい。
【0142】
次に図31A〜図31Eを参照する。ここで図31Aはシリコンバルク基板21の平面図、図31Bは図31A中、線AA−AA’に沿った断面図、図31Cは図31A中、線BB−BB’に沿った断面図、図31Dは図31A中、線A−A’に沿った断面図、図31Eは図31A中、線C−C’に沿った断面図である。
【0143】
図31A〜図31Eの工程では、前記素子領域21A上に前記ポリシリコンパタ―ン21G1,21G2にそれぞれ対応してポリシリコンパタ―ン21G1Aおよび21G1Bが、対応するゲート絶縁膜22OX1,22OX2(図示せず)を介して形成され、また前記素子領域21B上に前記ポリシリコンパタ―ン21G1,21G2にそれぞれ対応してポリシリコンパタ―ン21G2Aおよび21G2Bが、対応するゲート絶縁膜22OX3,22OX4(図示せず)を介して形成される。
【0144】
さらに図31A〜図31Eの工程では、マスクM3を使って素子領域21Aおよびコンタクト領域21Ba,21Bbにn型不純物元素、例えばリン(P)を高濃度で、例えば8keVの加速電圧下、1×1016cm-2のドーズ量でイオン注入し、DtMOSトランジスタNMOS1,NMOS2のソース領域およびドレイン領域となる拡散領域21DN1,21SN1,21DN2,21SN2、およびコンタクト領域21Ba,21Bbをn+型にドープする。
【0145】
また図31A〜図31Eの工程では、マスクM4を使って素子領域21Bおよびコンタクト領域21Aa,21Abにp型不純物元素、例えばボロン素(B)を高濃度で、例えば5keVの加速電圧下、2×1015cm-2のドーズ量でイオン注入し、DtMOSトランジスタPMOS1,PMOS2のソース領域およびドレイン領域となる拡散領域21DP1,21SP1,21DP2,21SP2、およびコンタクト領域21Aa,21Abをp+型にドープする。
【0146】
なお図31Dにおいては前記ポリシリコンパタ―ン21G1Bよりなるゲート電極の両側にp型のソースエクステンション領域21se1,ドレインエクステンション領域21de1が、またポリシリコンパタ―ン21G2Bよりなるゲート電極の両側にp型のソースエクステンション領域21se2,ドレインエクステンション領域21de2が形成されているが、これらは前記ポリシリコンパタ―ン21G1B,21G2Bを自己整合マスクとしたp型不純物元素のイオン注入により形成されており、先に説明した拡散領域21DN1,21SN1,21DN2,21SN2を形成するイオン注入工程は、上記ソースエクステンション領域およびドレインエクステンション領域21se1,21de1,21se2,21de2の形成の後、前記ポリシリコンパタ―ン21G1B,21G2Bおよびその側壁絶縁膜をマスクとして実行されるものである。また同様なソースエクステンション領域およびドレインエクステンション領域は、素子領域21Aにも、n型の導電型で形成される。p型のソースエクステンション領域およびドレインエクステンション領域は、例えばBを0.3keVの加速電圧下、1×1015cm-3のドーズ量でイオン注入することにより形成することができ、n型のソースエクステンション領域およびドレインエクステンション領域は、例えばAsを1keVの加速電圧下、1×1015cm-3のドーズ量でイオン注入することにより形成することができる。
【0147】
また図31A〜31Dの工程では、図示は省略するが、ポケット注入領域を形成することも可能である。このようなポケット注入領域は、nチャネルDt−MOSトランジスタNMOS1,NMOS2の場合、Bを例えば7keVの加速電圧下、1×1014cm-2のドーズ量で斜めイオン注入することで形成でき、またpチャネルDt−MOSトランジスタPMOS1,PMOS2の場合、Asを例えば40keVの加速電圧下、1×1013cm-2のドーズ量で斜めイオン注入することで形成することができる。
【0148】
さらに図31A〜図31Eの工程では、露出したシリコン面にサリサイド法によりシリサイド膜(図示せず)を形成する。
【0149】
次に図32A〜図32Eを参照する。ここで図32Aはシリコンバルク基板21の平面図、図32Bは図32A中、線AA−AA’に沿った断面図、図32Cは図32A中、線BB−BB’に沿った断面図、図32Dは図32A中、線A−A’に沿った断面図、図32Eは図32A中、線C−C’に沿った断面図である。
【0150】
図32A〜図32Eの工程では、ビアコンタクトVC1〜VC11が形成され、さらに図示は省略するが、配線パタ―ンPW1,PW2,GD1およびWPを形成することにより、先の図4で説明した二入力NAND装置と同等の二入力NAND装置が得られる。ここでビアコンタクトVC1は前記ポリシリコンパタ―ン21G1Aと前記コンタクト領域21Aaを接続するシェアドコンタクト、ビアコンタクトVC3は前記ポリシリコンパタ―ン21G2Aとコンタクト領域21Abを接続するシェアドコンタクト、ビアコンタクトVC2は前記ポリシリコンパタ―ン21G1Bとコンタクト領域21Baを接続するシェアドコンタクト、ビアコンタクトVC4は前記ポリシリコンパタ―ン21G2Bとコンタクト領域21Bbを接続するシェアドコンタクトである。ここで前記ポリシリコンパタ―ン21G1AはnチャネルDt−MOSトランジスタNMOS1のゲート電極を構成し、前記ポリシリコンパタ―ン21G2AはnチャネルDt−MOSトランジスタNMOS2のゲート電極を構成し、前記ポリシリコンパタ―ン21G1BはpチャネルDt−MOSトランジスタPMOS2のゲート電極を構成し、前記ポリシリコンパタ―ン21G2BはpチャネルDt−MOSトランジスタPMOS1のゲート電極を構成する。
【0151】
以上に説明した図18A〜図18Dから始まって図32A〜図32Eまで続く本実施形態による製造工程を振り返ると、このようにして形成された二入力NAND装置では、前記コンタクト領域21Aa,21Ab,21Ba,21Bbが、図22A〜図22Dの工程において、シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edにより、同時に、一括して形成されることに好ましい特徴があるのがわかる。
【0152】
すなわち、前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edは、同一の露光マスクを使ったフォトリソグラフィにより形成されるため,素子領域21Aとコンタクト領域21Aa,21Abの間、また素子領域21Bとコンタクト領域21Ba,21Bbの間に位置ずれが生じることがない。そこで図31A〜図31Eで説明したイオン注入工程が、二つのマスクM3,M4を使って二回にわけて行われるにもかかわらず、マスクの位置ずれを勘案して素子領域21Aとコンタクト領域21Aa,21Abの間の距離、あるいは素子領域21Bとコンタクト領域21Ba,21Bbの間の距離を必要以上に大きくとる必要がなく、前記素子分離領域部分21Ia〜21Idの幅を設計ルールで許容される最小値、例えば0.11μmに設定することにより、前記Dt−MOSトランジスタNMOS1,NMOS2,PMOS1,PMOS2において、Dt−MOS構成を採用することにより生じる素子面積の増大を抑制することが可能となる。
【0153】
これに対し、先に図17Bで示した比較例による構造では、図32Aにおける素子分離領域部分21Ia〜21Idを省略しており、その結果、p+型のコンタクト領域21Aaが、前記素子領域21Aのうち、前記ポリシリコンパタ―ン21G1Aの両側のn+型領域から、p+型のコンタクト領域21Abが、前記素子領域21Aのうち、前記ポリシリコンパタ―ン21G2Aの両側のn+型領域から、n+型のコンタクト領域21Baが、前記素子領域21Bのうち、前記ポリシリコンパタ―ン21G1Bの両側のp+型領域から、さらにn+型のコンタクト領域21Bbが、前記素子領域21Bのうち、前記ポリシリコンパタ―ン21G2Bの両側のp+型領域から、p/n接合を形成して分離されるが、このようなp/n接合では接合耐圧やイオン注入マスクM3,M4の相対的な位置ずれを考慮して、前記図32Aにおける素子分離領域部分21Ia〜21Idに対応する領域に、前記ポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2Bの延在方向に少なくとも0.44μmの距離を確保する必要があるが、本実施形態ではこのような比較例に対し、大幅な素子面積の低減が可能となる。
【0154】
図示は省略するが、本実施形態においても図6の場合と同様に、前記nチャネルDt−MOSトランジスタNMOS1のドレイン領域21DN1の下端は前記絶縁領域21I1の上端に接しており、前記ソース領域21SN1および前記nチャネルDt−MOSトランジスタNMOS2のドレイン領域21DN2の下端は前記絶縁領域21I2の上端に接しており、前記nチャネルDt−MOSトランジスタNMOS2のソース領域21SN2の下端は前記絶縁領域21I3の上端に接している。
【0155】
また図32Dに示すように、前記pチャネルDt−MOSトランジスタPMOS1のソース領域21SP1の下端は前記絶縁領域21I4の上端に接し、前記pチャネルDt−MOSトランジスタPMOS1のドレイン領域21DP1およびpチャネルDt−MOSトランジスタPMOS2のドレイン領域21DP2の下端は前記絶縁領域21I5の上端に接し、さらにpチャネルDt−MOSトランジスタPMOS2のソース領域21SP2の下端は絶縁領域21I6の上端に接している。
【0156】
これにより、いずれのDt−MOSトランジスタにおいても、ソース領域およびドレイン領域に付随する寄生容量が大きく低減され、高速動作が実現される。
【0157】
なお上記の説明において「ソース領域」および「ドレイン領域」を構成する拡散領域において、「ソース」,「ドレイン」の機能は、実際に使われる回路では、要求される動作により、逆になる場合もある。
【0158】
(第2の実施形態)
次に第2の実施形態によるDt−MOSトランジスタ集積回路装置の製造方法について説明する。以下に説明するDt−MOSトランジスタ集積回路装置も、前記図4に示すレイアウトのものと実質的に同じであるが、nチャネルDt−MOSトランジスタNMOS1のコンタクト領域21AaがpチャネルDt−MOSトランジスタPMOS2のコンタクト領域21Baと向かい合うように、またnチャネルDt−MOSトランジスタNMOS2のコンタクト領域21AbがpチャネルDt−MOSトランジスタPMOS1のコンタクト領域21Bbと向かい合うように構成されていることに注意すべきである。
【0159】
まず図33A〜図33Eを参照する。ここで図33Aは前記シリコンバルク基板21の平面図、図33Bは図33A中、線AA−AA’に沿った断面図、図33Cは図33A中、線BB−BB’に沿った断面図、図33Dは図33A中、線A−A’に沿った断面図、図33Eは図33Ach中、線C−C’に沿った断面図である。
【0160】
図33A〜図33Eの工程を参照するに、前記シリコンバルク基板21の表面には、前記図22A〜22Eで説明したのと同様なシリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edが、前記シリコン窒化膜マスクパターン31Cが、形成しようとしているnチャネルDt−MOSトランジスタNMOS1,NMOS2の素子領域に対応して、前記シリコン窒化膜マスクパターン31Dが、形成しようとしているnチャネルDt−MOSトランジスタNMOS1,NMOS2の素子領域に対応して、形成しようとしてうるpチャネルDt−MOSトランジスタPMOS1,PMOS2の素子領域に対応して、またシリコン窒化膜マスクパターン31Ea,31Eb,31Ec,31Edが、それぞれコンタクト領域21Aa,21Ab,21Ba,21Bbに対応して形成されている。ただし図33A〜図33Eの工程では、前記シリコンバルク基板21中にはまだ何らの構造も形成されていない。なお前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edと前記シリコンバルク基板21との間には、熱酸化膜よりなるパッド酸化膜31c,31d,31ea,31eb,31ec,31edが、前記図22A〜図22Eと同様に、それぞれ形成されているが、以後の図示では、パッド酸化膜の表示は省略する。
【0161】
次に図34A〜図34Eを参照する。ここで図34Aは前記シリコンバルク基板21の平面図、図34Bは図34A中、線AA−AA’に沿った断面図、図34Cは図34A中、線BB−BB’に沿った断面図、図34Dは図34A中、線A−A’に沿った断面図、図34Eは図34A中、線C−C’に沿った断面図である。
【0162】
図34A〜図34Eの工程を参照するに、前記シリコンバルク基板21上には、前記シリコン窒化膜マスクパターン31Cと31Eaの間のシリコンバルク基板表面部分を覆ってレジストパターンR11が、また前記シリコン窒化膜マスクパターン31Cと31Ebの間のシリコンバルク基板表面部分を覆ってレジストパターンR12が、さらに前記シリコン窒化膜マスクパターン31Dと31Ecの間のシリコンバルク基板表面部分を覆ってレジストパターンR13が、さらに前記シリコン窒化膜マスクパターン31Dと31Ebの間のシリコンバルク基板表面部分を覆ってレジストパターンR14が、それぞれ形成される。
【0163】
次に図35A〜図35Eを参照する。ここで図35Aは前記シリコンバルク基板21の平面図、図35Bは図35A中、線AA−AA’に沿った断面図、図35Cは図35A中、線BB−BB’に沿った断面図、図35Dは図35A中、線A−A’に沿った断面図、図35Eは図35A中、線C−C’に沿った断面図である。
【0164】
図35A〜図35Eの工程を参照するに、この工程では前記シリコンバルク基板21が、前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edおよび前記レジストパターンR11〜R14をマスクに、先の図19A〜図19Dの工程と同様に、水素ガスとCl2ガスあるいはHClガスをエッチングガスとしたドライエッチングによりエッチングされ、前記素子分離領域21Iに対応して素子分離溝21Tが、例えば200nmの深さに形成される。
【0165】
次に図36A〜図36Eを参照する。ここで図36Aは前記シリコンバルク基板21の平面図、図36Bは図36A中、線AA−AA’に沿った断面図、図36Cは図36A中、線BB−BB’に沿った断面図、図36Dは図36A中、線A−A’に沿った断面図、図36Eは図36A中、線C−C’に沿った断面図である。
【0166】
図36A〜図36Eの工程において、前記レジストパターンR11〜R14が除去される。
【0167】
次に図37A〜図37Eを参照する。ここで図37Aは前記シリコンバルク基板21の平面図、図37Bは図37A中、線AA−AA’に沿った断面図、図37Cは図37A中、線BB−BB’に沿った断面図、図37Dは図37A中、線A−A’に沿った断面図、図37Eは図37A中、線C−C’に沿った断面図である。
【0168】
図37A〜図37Eの工程においては前記シリコンバルク基板21が前記シリコン窒化膜マスクパターン31C,31D,31Ea〜31Edをマスクに、再び、今度は40nmの深さにドライエッチングされ、前記素子分離溝21Tの深さが240nmに達する。同時に、前記シリコン窒化膜マスクパターン31Cと31Ebの間、シリコン窒化膜マスクパターン31Edと31Dの間に、深さが40nmの浅いトレンチ21Vが形成される。同様なトレンチ21Vはシリコン窒化膜マスクパターン31Cと31Eaの間、およびシリコン窒化膜マスクパターン31Ecと31Dの間にも形成される。前記トレンチ21Vは、例えば0.11μm程度の幅で形成することができる。
【0169】
次に図38A〜図38Eを参照する。ここで図38Aは前記シリコンバルク基板21の平面図、図38Bは図38A中、線AA−AA’に沿った断面図、図38Cは図38A中、線BB−BB’に沿った断面図、図38Dは図38A中、線A−A’に沿った断面図、図38Eは図38A中、線C−C’に沿った断面図である。
【0170】
図38A〜図38Eの工程において、前記トレンチ21Tおよび21Vは高密度CVD法により堆積したシリコン酸化膜により充填され、さらに前記シリコンバルク基板21上の余計なシリコン酸化膜を化学機械研磨により除去した後、前記シリコン窒化膜マスクパターン31C,31Dおよび31Ea〜31Edおよびその下のパッド酸化膜をウェットエッチングにより除去することにより、素子分離溝21Tが素子分離絶縁膜により充填されて素子分離領域21Iを形成し、また前記浅いトレンチ21Vが先に説明した素子分離絶縁膜部分21Ia〜21Idで充填され、かつ表面に前記素子領域21A,21B、およびコンタクト領域21Aa,21Ab,21Ba,21Bbに対応して前記シリコンバルク基板21の表面が露出した基板構造が得られる。
【0171】
さらに図38A〜図38Eの工程では、図30A〜図30Eの工程と同様にして、一連のイオン注入工程を行う。
【0172】
まず始めに図38Aに示すマスクM1を使って前記素子領域21Aおよびコンタクト領域21Aa,21Abの下にn型不純物元素をイオン注入し、前記n型ウェル21DNWを形成する。例えばリン(P)を350keVの加速電圧下、3×1013cm-2のドーズ量で導入することで、前記n型ウェル21DNWを形成することができる。
【0173】
次に、引き続き同じマスクM1を使って前記素子領域21Aおおよびコンタクト領域21Aa,21Abにp型不純物元素をイオン注入し、これをp型にドープすることにより、前記ボディ21BY1、21BY2を構成するp型ウェル21PWを形成する。例えばボロン(B)を20keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記p型ウェル21PWを形成することができる。
【0174】
次にマスクM2を使って前記素子領域21Bおよびコンタクト領域21Ba,21Bbにn型不純物元素をイオン注入し、これをn型にドープすることにより、前記ボディ21BY3,21BY4を構成するn型ウェル21NWを形成する。例えばヒ素(As)を60keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記n型ウェル21NWを形成することができる。
【0175】
さらに図38A〜図38Eの工程では、露出されているシリコン面を熱酸化あるいはプラズマ酸化して、厚さが例えば1.7nmのゲート絶縁膜(図示せず)を、前記ゲート絶縁膜22OX1〜22OX4に対応して形成する。
【0176】
なお上記のイオン注入工程の順序は任意に変更してよい。
【0177】
次に図39A〜図39Eを参照する。ここで図39Aは前記シリコンバルク基板21の平面図、図39Bは図39A中、線AA−AA’に沿った断面図、図39Cは図39A中、線BB−BB’に沿った断面図、図39Dは図39A中、線A−A’に沿った断面図、図39Eは図39A中、線C−C’に沿った断面図である。
【0178】
図39A〜図39Eの工程では、前記素子領域21A上に前記図4におけるポリシリコンパタ―ン21G1,21G2にそれぞれ対応してポリシリコンパタ―ン21G1Aおよび21G1Bが、対応するゲート絶縁膜22OX1,22OX2(図示せず)を介して形成され、また前記素子領域21B上に前記ポリシリコンパタ―ン21G1,21G2にそれぞれ対応してポリシリコンパタ―ン21G2Aおよび21G2Bが、対応するゲート絶縁膜22OX3,22OX4(図示せず)を介して形成される。
【0179】
より具体的には、前記図39A〜図39Eの工程では、図38A〜図38Eの構造上に、前記ゲート絶縁膜22OX1,22OX2,22OX3,22OX4となるシリコン酸化膜あるいはシリコン酸窒化膜が、例えば熱酸化およびプラズマ窒化により形成され、前記シリコン酸化膜あるいはシリコン酸窒化膜上にポリシリコン膜およびシリコン窒化膜が順次形成され、このようにして形成されたポリシリコンおよびシリコン窒化膜をパターニングすることにより、前記ポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2Bが形成される。このようにして形成されたポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2Bは、それぞれシリコン窒化膜パタ―ン21G1AN,21G1BN,21G2AN,21G2BNを担持している。
【0180】
次に図40A〜図40Eを参照する。ここで図40Aは前記シリコンバルク基板21の平面図、図40Bは図40A中、線AA−AA’に沿った断面図、図40Cは図40A中、線BB−BB’に沿った断面図、図40Dは図40A中、線A−A’に沿った断面図、図40Eは図40A中、線C−C’に沿った断面図である。
【0181】
図40A〜図40Eの工程では、前記図39A〜図39Eの構造上にシリコン酸化膜41OXおよびシリコン窒化膜41Nが順次CVD法により、前記ポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2Bを、それぞれシリコン窒化膜パタ―ン21G1AN,21G1BN,21G2AN,21G2BNを介して覆うように一様に堆積される。
【0182】
次に図41A〜図41Eを参照する。ここで図41Aは前記シリコンバルク基板21の平面図、図41Bは図41A中、線AA−AA’に沿った断面図、図41Cは図41A中、線BB−BB’に沿った断面図、図41Dは図41A中、線A−A’に沿った断面図、図41Eは図41A中、線C−C’に沿った断面図である。
【0183】
図41A〜図41Eの工程では、前記図40A〜図40Eに示したシリコンバルク基板21上にレジストパターンR15が、前記シリコン窒化膜41Nで覆われた状態の素子領域21Aおよび前記シリコン窒化膜41Nで覆われた状態の素子領域21Bを露出するように形成される。
【0184】
次に図42A〜図42Eを参照する。ここで図42Aは前記シリコンバルク基板21の平面図、図42Bは図42A中、線AA−AA’に沿った断面図、図42Cは図42A中、線BB−BB’に沿った断面図、図42Dは図42A中、線A−A’に沿った断面図、図42Eは図42A中、線C−C’に沿った断面図である。
【0185】
図42A〜図42Eの工程では、前記シリコンバルク基板21上に前記レジストパタ―ンR15を残したまま、前記シリコン窒化膜41Nを、前記シリコンバルク基板21の表面に対して略垂直に作用する異方性ドライエッチングにより、前記シリコン酸化膜41OXをエッチングストッパとしてエッチングし、さらに前記シリコン酸化膜41OXを、シリコン窒化膜21G1AN,21G2AN,21G1BN,21G2BNをストッパとしたエッチングにより除去する。
【0186】
このようなエッチングの結果、図42BのAA−AA’断面に示すように前記ポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2B上においてそれぞれ前記シリコン窒化膜21G1AN,21G2AN,21G1BN,21G2BNが露出された構造が得られる。
【0187】
また図42Cに示すように図42A中のA−A’断面では、ポリシリコンパタ―ン21G1B,21G2Bのそれぞれに、前記シリコン酸化膜41OXおよびシリコン窒化膜41Nよりなる側壁膜が形成されるのがわかる。図42Cの断面では、素子領域21Bの表面が露出されていることに注意すべきである。なお図示はしないが、ポリシリコンパタ―ン21G1A,21G2Aにおいても同様である。すなわち図42A〜図42Eの工程により、前記素子領域21Aの表面が同様に露出される。
【0188】
なおこの工程では、線C−C’に沿った断面では、コンタクト領域21Ba,21BbがレジストパターンR15に覆われており、線D−D’に沿った断面では、素子分離絶縁膜21Iが前記レジストパターンR15により覆われている。
【0189】
次に図43A〜図43Eを参照する。ここで図43Aは前記シリコンバルク基板21の平面図、図43Bは図43A中、線AA−AA’に沿った断面図、図43Cは図43A中、線BB−BB’に沿った断面図、図43Dは図43A中、線A−A’に沿った断面図、図43Eは図43A中、線C−C’に沿った断面図である。
【0190】
図43A〜図43Eの工程において、前記レジストパターンR15が除去される。
【0191】
図43A〜図43Eの工程では、図43Aの平面図において、前記素子領域21A,21Bが、素子分離領域21I,素子分離領域部分21Ia,21Ib,21Ic,21D、さらにシリコン窒化膜21G1AN,21G1BN,21G2AN,21G2BNにより画成された構造が得られる。
【0192】
次に図44A〜図44Eを参照する。ここで図44Aは前記シリコンバルク基板21の平面図、図44Bは図44A中、線AA−AA’に沿った断面図、図44Cは図44A中、線BB−BB’に沿った断面図、図44Dは図44A中、線A−A’に沿った断面図、図44Eは図44A中、線C−C’に沿った断面図である。
【0193】
図44A〜図44Eの工程では、前記シリコンバルク基板21のうち、図44Aの平面図において破線で囲んだ部分を、前記素子分離領域21I,素子分離領域部分21Ia,21Ib,21Ic,21D、および前記シリコン窒化膜21G1AN,21G1BN,21G2AN,21G2BNをマスクに、水素ガスとCl2ガスあるいはHClガスをエッチングガスとした、前記シリコンバルク基板21の表面に略垂直方向に作用する異方性ドライエッチングにより、前記素子領域21Bにおいてはn型ウェル21NWよりも深く、また素子領域21Aにおいては、図示は省略するがp型ウェル21PWよりも深くエッチングし、トレンチ21TXを形成する。図44Cの断面図を参照。かかるトレンチ21TXの形成に伴い、前記ポリシリコンパタ―ン21G1Bの直下に、41Nよりなる側壁膜まで含めた幅で、前記ボディ21BY4が形成され、またポリシリコンパタ―ン21G2Bの直下に、41Nよりなる側壁膜まで含めた幅で、前記ボディ21BY3が形成される。同様にしてポリシリコンパタ―ン21G1Aの直下にボディ21BY1が形成され、ポリシリコンパタ―ン21G2Aの直下にボディ21BY2が形成される。
【0194】
なお前記トレンチ21TXの下端は本実施形態では、前記トレンチ21Tを充填して形成された素子分離領域21Iの下端を超えないように設定している。その結果、次の工程で前記トレンチ21TXを充填して形成され、後でシリコン酸化膜と置換されるSiGe混晶層の厚さが過大になることがなく、前記SiGe混晶層をエッチングにより除去する際の工程が容易になる。ただし前記トレンチ21Tを、前記素子分離領域21Iの下端よりも深く形成することも可能である。
【0195】
次に図45A〜図45Eを参照する。ここで図45Aは前記シリコンバルク基板21の平面図、図45Bは図45A中、線AA−AA’に沿った断面図、図45Cは図45A中、線BB−BB’に沿った断面図、図45Dは図45A中、線A−A’に沿った断面図、図45Eは図45A中、線C−C’に沿った断面図である。
【0196】
図45A〜図45Eの工程では、前記トレンチ21TXの形成に引き続き、前記図44A〜図44Eの工程と同じ素子分離領域21I,素子分離領域部分21Ia,21Ib,21Ic,21D、および前記シリコン窒化膜21G1AN,21G1BN,21G2AN,21G2BNをマスクに、最初はシラン(SiH4)あるいはジクロロシラン(SiH2Cl2)、ゲルマン(GeH4)、塩化水素(HCl)および水素(H2)の混合ガスを原料にしたCVD法を行い、次いでシランあるいはジシラン、塩化水素、および水素の混合ガスを原料に使ったCVD法を実行することにより、図45Aの平面図において破線で囲んだ部分、すなわち前記トレンチ21TXにおいてSiGe混晶層21SGおよびシリコンエピタキシャル層21ESを順次エピタキシャル成長させる。
【0197】
前記SiGe混晶層21SGは前記トレンチ21TX中において、上端が前記素子分離領域部分21Ia〜21Idの下端に略対応するまで充填される。図示の例では、前記SiGe混晶層21SGの上端は前記素子分離領域部分21Ibの下端を超えているが、これは好ましいものの、必ずしも必須ではない。仮に前記SiGe混晶層21SGの上端が前記素子分離領域部分21Ibの下端にわずかに達さなかった場合、前記ソース拡散領域あるいはドレイン拡散領域21SN1あるいは21DN2を構成するn+拡散領域が前記素子分離領域部分21Ibの直下においてp型ウェル21PWに接することになるが、その結果形成されるp/n接合が十分に局所的であれば、寄生容量による実質的な不利は生じない。
【0198】
もちろん前記SiGe混晶層21SGの上端が前記素子分離領域部分21Ia〜21Idの下端を超えた浅い位置に位置した場合、後で前記SiGe混晶層21SGを置換して形成される絶縁領域が前記素子分離領域部分21Ia〜21Idに連続するため、前記ソース拡散領域あるいはドレイン拡散領域21SN1あるいは21DN2を構成するn+拡散領域21NS1や21DN2などの寄生容量を低減できる好ましい効果が得られる。
【0199】
次に図46A〜図46Eを参照する。ここで図46Aは前記シリコンバルク基板21の平面図、図46Bは図46A中、線AA−AA’に沿った断面図、図46Cは図46A中、線BB−BB’に沿った断面図、図46Dは図46A中、線A−A’に沿った断面図、図46Eは図46A中、線C−C’に沿った断面図である。
【0200】
図46A〜図46Eの工程では、前記シリコン窒化膜41Nおよび21G1AN,21G2AN,21G1BN,21G2BNが、例えばウェットエッチングにより除去される。
【0201】
次に図47A〜図47Eを参照する。ここで図47Aは前記シリコンバルク基板21の平面図、図47Bは図47A中、線AA−AA’に沿った断面図、図47Cは図47A中、線BB−BB’に沿った断面図、図47Dは図47A中、線A−A’に沿った断面図、図47Eは図47A中、線C−C’に沿った断面図である。
【0202】
図47A〜図47Eの工程では、まず図46A〜図46Eの構造に対してイオン注入を行い、前記シリコンエピタキシャル層21ESのうち、素子領域21Bに形成された部分をp型にドープし、図47Cに示すp型のソースおよびドレインエクステンション領域21se1,21de1をポリシリコンパタ―ン21G1Bの左右に、また図47Cに示すp型のソースおよびドレインエクステンション領域21se2,21de2を、前記ポリシリコンパタ―ン21G2Bの左右に形成する。また同様にして前記シリコンエピタキシャル層21ESのうち、素子領域21Aに形成された部分をn型にドープし、図示は省略するが、前記ポリシリコンパタ―ン21G1Aの左右にn型のソースエクステンション領域およびドレインエクステンション領域を、また前記ポリシリコンパタ―ン21G2Aの左右にn型のソースエクステンション領域およびドレインエクステンション領域を形成する。またその際に、前記素子領域21Aにおいてはp型の不純物元素を、素子領域21Bにおいてはn型の不純物限度を斜めイオン注入して、図示は省略するが、ポケット注入領域を形成してもよい。
【0203】
さらに図47A〜図47Eの工程では、シリコン酸化膜の堆積およびエッチバックにより、前記ポリシリコンパタ―ン21G1A,21G2A,21G1B,21G2Bのそれぞれに側壁絶縁膜21SWを形成し、その後、図31A〜図31Eの工程と同様にマスクM3を使って前記素子領21Aおよびコンタクト領域21Ba,21Bbにn型の不純物元素を高濃度で導入し、前記nチャネルDt−MOSトランジスタNMOS1,NMOS2のソース領域21SN1,21SN2およびドレイン領域21DN1,21DN2、さらに前記コンタクト領域21Ba,21Bb、をn+型にドープする。また同時にポリシリコンパタ―ン21G1A,21G2Aにもn型不純物限度が高濃度で導入され、前記ポリシリコンパタ―ン21G1A,21G2Aは、それぞれn型ポリシリコンゲート電極23GN1および23GN2として機能するようになる。
【0204】
さらに引き続き、図31A〜図31Eの工程と同様にマスクM4を使って前記素子領21Bおよびコンタクト領域21Aa,21Abにp型の不純物元素を高濃度で導入し、pチャネルDt−MOSトランジスタPMOS1,PMOS2のソース領域21SP1,21SP2およびドレイン領域21DP1,21DP2、さらに前記コンタクト領域21Aa,21Abを、p+型にドープする。また同時にポリシリコンパタ―ン21G1B,21G2Bにもp型不純物限度が高濃度で導入され、前記ポリシリコンパタ―ン21G1A,21G1Bは、それぞれp型ポリシリコンゲート電極23GP1および23GP2として機能するようになる。
【0205】
図47A〜図47Eの工程におけるイオン注入条件は、図31A〜図31Eの場合と同様であり、説明を省略する。
【0206】
なお前記側壁絶縁膜21SWを形成するエッチバック工程の際、図46Dおよび図46Eに示すように前記コンタクト領域21Aa〜21Bb上に残留していたシリコン酸化膜41OXは除去されている。
【0207】
次に図48A〜図48Eを参照する。ここで図48Aは前記シリコンバルク基板21の平面図、図48Bは図48A中、線AA−AA’に沿った断面図、図48Cは図48A中、線BB−BB’に沿った断面図、図48Dは図48A中、線A−A’に沿った断面図、図48Eは図48A中、線C−C’に沿った断面図である。
【0208】
図48A〜図48Eの工程では、前記図47A〜図47Eの構造における露出シリコン面上にシリサイド層が、サリサイド法などにより形成される。
【0209】
その結果、前記素子領域21Aにおいては、露出シリコン面にシリサイド層21ASが形成され、素子領域21Bにおいては露出シリコン面にシリサイド層21BSが形成される。さらに前記ポリシリコンゲート電極23G1Nの上面にはシリサイド層21G1NSが、前記ポリシリコンゲート電極23G2Nの上面にはシリサイド層21G2NSが、前記ポリシリコンゲート電極23G1Pの上面にはシリサイド層21G1PSが、前記ポリシリコンゲート電極23G2Pの上面にはシリサイド層21G2PSが、それぞれ形成される。
【0210】
また前記コンタクト領域21Aa,21Ab,21Ba、21Bb上にはシリサイド層21AaS,21AbS,21BaS、21BbSが、それぞれ形成される。
【0211】
次に図49A〜図49Fを参照する。ここで図49Aは前記シリコンバルク基板21の平面図、図49Bは図49A中、線AA−AA’に沿った断面図、図49Cは図49A中、線BB−BB’に沿った断面図、図49Dは図49A中、線A−A’に沿った断面図、図49Eは図49A中、線C−C’に沿った断面図、図49Fは図49A中、線D−D’に沿った断面図である。
【0212】
図49A〜図49Eの工程では、前記図48A〜図48Eの構造上にマスクとなるシリコン窒化膜42Nが一様に形成される。
【0213】
次に図50A〜図50Eを参照する。ここで図50Aは前記シリコンバルク基板21の平面図、図50Bは図50A中、線AA−AA’に沿った断面図、図50Cは図50A中、線BB−BB’に沿った断面図、図50Dは図50A中、線A−A’に沿った断面図、図50Eは図50A中、線C−C’に沿った断面図である。
【0214】
図50A〜図50Eの工程において、前記シリコン窒化膜42N中に、前記素子分離領域21Iに対応して開口部42NOが形成され、前記開口部42NOにおいて前記素子分離領域21Iを構成するシリコン酸化膜が露出される。
【0215】
次に図51A〜図51Eを参照する。ここで図51Aは前記シリコンバルク基板21の平面図、図51Bは図51A中、線AA−AA’に沿った断面図、図51Cは図51A中、線BB−BB’に沿った断面図、図51Dは図51A中、線A−A’に沿った断面図、図51Eは図51A中、線C−C’に沿った断面図である。
【0216】
図51A〜図51Eの工程では、前記素子分離構造21Iを構成するシリコン酸化膜が、前記シリコン窒化膜42N中の開口部42NOを介して行われるドライエッチングにより、前記シリコンバルク基板21あるいはシリコンエピタキシャル層21ESに対し選択的に除去され除去され、さらに前記シリコン酸化膜の除去により露出したSiGe混晶層21SGが、やはり前記開口部42NOを介して行われるCl2とH2の混合ガスあるいはHClガスをエッチングガスとしたドライエッチングにより、前記シリコンバルク基板21あるいはシリコンエピタキシャル層21ESに対し選択的に除去される。その結果、素子分離領域21Iおよび前記SiGe混晶層領域21SGに対応して空隙21Wが形成される。このような空隙21Wは、図51Eの断面図に示すようにpチャネルDt−MOSトランジスタPMOS1のソース領域21SP1およびドレイン領域21DP1の直下、およびpチャネルDt−MOSトランジスタPMOS2のソース領域21SP2およびドレイン領域21DP2の直下にも形成される。また図示は省略するが、同様な空隙21Wは、nチャネルDt−MOSトランジスタNMOS1のソース領域21SN1およびドレイン領域21DN1の直下、およびnチャネルDt−MOSトランジスタNMOS2のソース領域21SN2およびドレイン領域21DN2の直下にも形成される。
【0217】
次に図52A〜図52Eを参照する。ここで図52Aは前記シリコンバルク基板21の平面図、図52Bは図52A中、線AA−AA’に沿った断面図、図52Cは図52A中、線BB−BB’に沿った断面図、図52Dは図52A中、線A−A’に沿った断面図、図52Eは図52A中、線C−C’に沿った断面図である。
【0218】
図52A〜図52Eの工程では、前記開口部42NOを介してシリコン酸化膜21OXが、例えばTEOSを原料とした高密度CVD法などにより、前記空隙21Wを充填するように形成される。
【0219】
さらに前記シリコンバルク基板21上の酸化膜21OXおよびその下のシリコン窒化膜42Nを化学機械研磨およびウェットエッチングにより除去することにより、前記シリコン酸化膜21OXは、図52Cに示すように先に素子分離絶縁膜21Iが形成されていた空隙を充填するばかりでなく、図52Fに示すようにpチャネルDt−MOSトランジスタのソースおよびドレイン領域21SP1,21SP2,21DP1,21DP2をも充填する。その結果、先の実施形態で説明したのと同様な構造のDt−MOSトランジスタNMOS1,NMOS2,PMOS1,PMOS2を含む構造が前記シリコンバルク基板21上に得られる。このような化学機械研磨工程およびウェットエッチング工程、さらにこれに引き続き行われるビアコンタクトVC1〜VC4の形成工程については、説明を省略する。
【0220】
本実施形態によるDt−MOSトランジスタと先の実施形態によるDt−MOSトランジスタの違いは、前記図52Cの断面において前記コンタクト領域41Abあるいは21Bbの下に、当初のp型ウェル21PWあるいは当初のn型ウェル21NWが残っていることである。このような構成であっても、本実施形態では前記空隙21Wを充填するシリコン酸化膜21OXと前記浅い素子分離領域部分21Ibが、前記p+型のコンタクト領域21Abが前記p型ウェル21PWを介して、前記nチャネルDt−MOSトランジスタNMOS2のn+型ドレイン領域21DN2と電気的に接触するのが阻止され、p/n接合に起因する大きな寄生容量の発生が回避される。このことは、他のDt−MOSトランジスタnMOS1,pMOS1,pMOS2においても同様に成立する。
【0221】
本実施形態でも素子領域21A,21Bとコンタクト領域21Aa〜21Bbの相対的な位置関係は、図33Aの工程で使われる単一の露光マスクにより決定されるため、ずれることがなく、また前記素子領域21A,21Bとコンタクト領域21Aa〜21Bbは素子分離領域21Iおよび素子分離領域部分21Ia〜21Idにより画成されるため、例えば図47AにおいてマスクM3,M4を使ってイオン注入工程を複数回行っても、前記素子領域21A,21Bおよびコンタクト領域21Aa〜21Bbに位置ずれが発生することはない。
【0222】
さらに前記コンタクト領域21Ia〜21Idは前記素子領域21Aあるいは21Bとp/n接合を形成することがないため、接合耐圧は問題になることがなく、前記素子分離領域部分21Ia〜21Idの幅を、設計ルールで素子分離溝に許容される範囲で任意の小さな値、例えば0.11μmに設定することができる。
【0223】
その結果、本実施形態においてもDt−MOSトランジスタNMOS1,NMOS2,PMOS1,PMOS2の、ゲート電極の延在方向への素子寸法を減少させることが可能となる。
【0224】
図示は省略するが、本実施形態においても図6の場合と同様に、前記nチャネルDt−MOSトランジスタNMOS1のドレイン領域21DN1の下端は前記絶縁領域21I1の上端に接しており、前記ソース領域21SN1および前記nチャネルDt−MOSトランジスタNMOS2のドレイン領域21DN2の下端は前記絶縁領域21I2の上端に接しており、前記nチャネルDt−MOSトランジスタNMOS2のソース領域21SN2の下端は前記絶縁領域21I3の上端に接している。
【0225】
また図32Dに示すように、前記pチャネルDt−MOSトランジスタPMOS1のソース領域21SP1の下端は前記絶縁領域21I4の上端に接し、前記pチャネルDt−MOSトランジスタPMOS1のドレイン領域21DP1およびpチャネルDt−MOSトランジスタPMOS2のドレイン領域21DP2の下端は前記絶縁領域21I5の上端に接し、さらにpチャネルDt−MOSトランジスタPMOS2のソース領域21SP2の下端は絶縁領域21I6の上端に接している。
【0226】
これにより、いずれのDt−MOSトランジスタにおいても、ソース領域およびドレイン領域に付随する寄生容量が大きく低減され、高速動作が実現される。
【0227】
なお上記の説明において「ソース領域」および「ドレイン領域」を構成する拡散領域において、「ソース」,「ドレイン」の機能は、実際に使われる回路では、要求される動作により、逆になる場合もある。
【0228】
(第3の実施形態)
以上の説明では、図53に概略的に示すn型Dt−MOSトランジスタおよびp型Dt−MOSトランジスタが二入力NAND回路を構成する例について説明したが、前記nチャネルDt−MOSトランジスタあるいはpチャネルDt−MOSトランジスタは単独でも、様々な電子回路を構成するのに有用である。
【0229】
図53A〜図53Eは、このような単独のnチャネルDt−MOSトランジスタおよびpチャネルDt−MOSトランジスタの例を示す。ただし図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【0230】
本実施形態では、前記素子領域21Aに、コンタクト領域21Aaにてコンタクトするゲート電極23G1Nを有するnチャネルDt−MOSトランジスタNMOS1が形成され、前記素子領域21Bに、コンタクト領域21Baにてコンタクトするゲート電極23G2Pを有するpチャネルDt−MOSトランジスタPMOS2が形成されるのがわかる。
【0231】
その結果、本実施形態では、前記シリコンバルク基板21上においてp型ウェル21PWを含む素子領域21Aとp+型のコンタクト領域21Aaとn+型のコンタクト領域21Baとn型ウェルを含む素子領域21Bとが順次並んだ構造が生じる。
【0232】
本実施形態においてもnチャネルDt−MOSトランジスタNMOS1およびpチャネルDt−MOSトランジスタPMOS2の、ゲート電極の延在方向への素子寸法を減少させることが可能となる。
【0233】
このようなnチャネルDt−MOSトランジスタNMOS1およびpチャネルDt−MOSトランジスタPMOS1を使って、例えば図54A〜図54Eに示すCMOS素子など、様々な論理回路を構成することができる。
【0234】
図54A〜図54EのCMOS素子では、前記コンタクト領域21Aaと21Baの間の素子分離領域21I上を延在してビアコンタクト61inが形成され、前記ゲート電極23G1Nを前記コンタクト領域21Aaに、また前記ゲート電極23G2Pを前記コンタクト領域21Baに接続すると同時に、ゲート電極23G1Nとゲート電極23G2Pとを相互に接続する。
【0235】
また前記シリコンバルク基板21上に電源供給パタ―ン61PWR,61GNDが形成され、前記電源供給パタ―ン61PWRは前記pチャネルDt−MOSトランジスタPMOS2のソース領域に電源電圧VccをソースコンタクトSを介して供給し、前記電源供給パタ―ン61GNDは前記nチャネルDt−MOSトランジスタNMOS1のソース領域に接地電圧Vssを供給する。
【0236】
さらに前記シリコンバルク基板21上には、前記nチャネルDt−MOSトランジスタNMOS1のドレイン領域にコンタクトDにてコンタクトし、また前記pチャネルDt−MOSトランジスタPMOS2のドレイン領域にコンタクトDにてコンタクトする配線パタ―ン61WRが形成されている。
【0237】
そこで前記ビアコンタクト61inに入力信号を供給し、また前記ビアコンタクト61outから出力信号を取り出すことにより、図54の素子はCMOS素子として動作する。
【0238】
なお図54,55の構造において断面図は、先に説明したものと同じであり、説明は省略する。
【0239】
図54の素子は、図55の変形例に示すように前記コンタクト領域21Aaとコンタクト領域21Baを直接に隣接するように形成することにより、前記コンタクト領域21Aaおよび21Baにシリサイドを形成することはできないが、また前記コンタクト領域21Aaおよび21Baが直接に接することに伴うp/n接合により寄生容量が発生する問題はあるが、前記nチャネルDt−MOSトランジスタNMOS1とpチャネルDt−MOSトランジスタPMOS2を合わせた全体の素子面積をさらに減少させることができる。
【0240】
(第4の実施形態)
図56は、第4の実施形態によるSRAM(スタティックランダムアクセスメモリ)70の1メモリセルの等価回路図を示す。
【0241】
図56を参照するに、SRAM70は電源電圧Vddと電源電圧Vssの間にノードN1において直列接続されたnチャネルMOSトランジスタTr1およびpチャネルMOSトランジスタTr3よりなる第1のCMOSインバータと、前記電源電圧Vddと電源電圧Vssの間にノードN2において直列接続されたnチャネルMOSトランジスタTr6とpチャネルMOSトランジスタTr4よりなる第2のCMOSインバータとがフリップフロップ回路を構成し、前記ノードN1はワードラインWLにより駆動されるnチャネルDt−MOSトランジスタTr2よりなるトランスファトランジスタによりビットライン/BLに、また前記ノードN2は同じワードラインWLにより駆動されるnチャネルDt−MOSトランスファトランジスタTr5によりビットラインBLに接続されている。前記トランジスタTr1〜Tr6は全て、共通のシリコンバルク基板71上に形成されている。
【0242】
図57は、前記1メモリセル分のSRAMのレイアウトを示す平面図である。
【0243】
図57を参照するに、シリコンバルク基板71の表面には帯状に互いに平行に延在するSTI型の素子分離領域STI1〜STI3が形成されており、前記nチャネルMOSトランジスタTr1およびnチャネルDt−MOSトランジスタTr2は、前記素子分離領域STI1とSTI2の間の活性領域AC1に形成されている。また前記nチャネルMOSトランジスタTr6およびnチャネルDt−MOSトランジスタTr5は、前記素子分離領域STI1とSTI3の間の活性領域AC2に形成されている。前記活性領域AC1およびAC2においては、前記シリコンバルク基板71の表面が露出している。
【0244】
さらに前記素子分離領域STI1中には前記pチャネルMOSトランジスタTr3およびTr4がそれぞれ形成される同様な活性領域AC3およびAC4が画成されており、前記トランジスタTr1のゲート電極と前記Tr3のゲート電極G1は、共通に前記pチャネルMOSトランジスタTr4のソース領域にビアコンタクトSC1により接続され、同様に前記トランジスタTr6のゲート電極と前記Tr4のゲート電極G2は、共通に前記pチャネルMOSトランジスタTr3のソース領域にビアコンタクトSC2により接続されている。また前記トランジスタTr1のソース領域には電源電圧Vssが供給される電源コンタクトVss1が形成され、前記nチャネルDt−MOSトランジスタTr2のドレイン領域は、ビットラインコンタクトBLC1により前記ビットラインBLに接続されている。同様に前記トランジスタTr6のソース領域には電源電圧Vssが供給される電源コンタクトVss2が形成され、前記nチャネルDt−MOSトランジスタTr2のドレイン領域は、ビットラインコンタクトBLC2により前記ビットライン/BLに接続されている。
【0245】
さらに前記活性領域AC1においては前記ビットラインコンタクトBLC1と電源コンタクトVss1の間に中間コンタクトNC1が、前記nチャネルMOSトランジスタTr1のドレイン領域および前記nチャネルDt−MOSトランジスタTr2のソース領域に対応して形成され、前記中間コンタクトNC1は前記ビアコンタクトSC2に配線L1により接続されている。
【0246】
同様に前記活性領域AC2においては前記ビットラインコンタクトBLC2と電源コンタクトVss2の間に中間コンタクトNC2が、前記nチャネルMOSトランジスタTr6のドレイン領域および前記nチャネルDt−MOSトランジスタTr5のソース領域に対応して形成され、前記中間コンタクトNC1は前記ビアコンタクトSC2に配線L2により接続されている。
【0247】
前記nチャネルDt−MOSトランジスタTr2ではゲート電極G3が、前記素子分離領域STI2に形成されたコンタクト領域CT1に前記素子分離領域STI2の一部上を超えて延在し、ビアコンタクト70VC1においてコンタクトされる。同様に前記nチャネルDt−MOSトランジスタTr5ではゲート電極G4が、前記素子分離領域STI3に形成されたコンタクト領域CT2に前記素子分離領域STI3の一部上を超えて延在し、ビアコンタクト70VC2においてコンタクトされる。
【0248】
図7の平面図よりわかるように、本実施形態では前記nチャネルDt−MOSトランジスタTr2およびTr5を、先の第1の実施形態あるいは第2の実施形態で説明したDt−MOSトランジスタにより構成している。これにより、前記Dt−MOSトランジスタTr2およびTr5のゲート電極G3あるいはG4の延在方向への寸法を縮小でき、素子面積の増大を軽減できる。
【0249】
また本実施形態では、図7よりわかるようにnチャネルDt−MOSトランジスタTr2とnチャネルMOSトランジスタTr1とが、同一の活性領域AC1中に互いに隣接して、それぞれのドレイン領域とソース領域とを共有して形成されている。同様に本実施形態では、図7よりわかるようにnチャネルDt−MOSトランジスタTr5とnチャネルMOSトランジスタTr6とが、同一の活性領域AC2中に互いに隣接して、それぞれのドレイン領域とソース領域とを共有して形成されている。その結果、これら互いに隣接したトランジスタの間に素子分離領域が形成されることがなく、前記SRAM70のセル当たりの寸法を、前記nチャネルMOSトランジスタTr1あるいはTr2のゲート長方向にも縮小することができる。
【0250】
図7のレイアウトを有するSRAMでは、このようにnチャネルDt−MOSトランジスタTr2が図2に示すようなダイナミックスレッショルド動作をした場合、前記nチャネルDt−MOSトランジスタTr2のボディ領域に生じる電圧の変化が前記nチャネルトランジスタTr1のチャネル領域にも生じ、その結果、nチャネルMOSトランジスタTr1はDt−MOSトランジスタの構成は有さないにもかかわらず、同様なダイナミックスレッショルド動作を行う。同様にnチャネルDt−MOSトランジスタTr5が図2に示すようなダイナミックスレッショルド動作をした場合、前記nチャネルDt−MOSトランジスタTr5のボディ領域に生じる電圧の変化が前記nチャネルトランジスタTr6のチャネル領域にも生じ、その結果、nチャネルMOSトランジスタTr6はDt−MOSトランジスタの構成は有さないにもかかわらず、同様なダイナミックスレッショルド動作を行う。
【0251】
図58A,図58Bは、前記SRAM70のビットラインBLに得られる読み出し電流Ireadと電源電圧Vddの関係を示すグラフである。ただし図58Bは図58Aの一部を、読み出し電流Ireadを対数スケールで表示することで拡大して示している。
【0252】
図58A,図58Bを参照するに、本実施形態によるSRAM70は、このようなダイナミックスレッショルドトランジスタを使わなかった場合に比べ、読み出し電流Ireadが、電源電圧Vddが0.5Vの場合、約7倍にまで増大していることがわかる。
【0253】
またこのように前記SRAM70ではDt−MOSトランジスタTr2,Tr5を使うことにより読み出し電流Ireadが増加する結果、ビットラインBLへの読み出し電流とビットライン/BLへの読み出し電流の差を低減することが可能である。
【0254】
なお以上の各実施形態において、p型の導電型のn型の導電型を入れ替えてもよい。
【0255】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1)
シリコン基板と、
前記シリコン基板に形成された素子分離領域と、
前記素子分離領域により画成された、第1の導電型を有する第1のウェルよりなる素子領域と前記第1の導電型と逆の第2の導電型のコンタクト領域と、
前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第1の部分上にまで延在するゲート電極と、
前記第1のウェル中であって前記ゲート電極の第1の側に形成された、前記第1の導電型とは逆の第2の導電型のソース拡散領域と、
前記第1のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第2の側に形成された前記第2の導電型のドレイン拡散領域と、
前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記ゲート電極の下に形成され、
前記第1のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1の部分を除き、前記第1のウェルの下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に接していることを特徴とする半導体装置。
(付記2)
前記第1および第2の絶縁領域は、前記第1の部分の下を前記コンタクト領域まで延在し、前記第1の部分の下端は、前記第1および第2の絶縁領域の上端に接することを特徴とする付記1記載の半導体装置。
(付記3)
前記第1のウェルの下には、第2の導電型を有する第2のウェルが形成されており、前記第1および第2の絶縁領域の下端は前記第2のウェルと接していることを特徴とする付記1または2記載の半導体装置。
(付記4)
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置。
(付記5)
前記素子分離領域部分は、前記ゲート電極の延在方向に0.11μmの幅を有することを特徴とする付記1〜4のうち、いずれか一項記載の半導体装置。
(付記6)
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成された、p型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、
前記シリコン基板に、前記第1の素子領域に隣接して画成されたp型の第1のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して画成されたn型の第2のコンタクト領域と、
前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分にまで延在する第1のゲート電極と、
前記シリコン基板上に第2のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第2のコンタクト領域との間に位置する第2の部分にまで延在する第2のゲート電極と、
前記第1のウェル中であって前記第1のゲート電極の一方の側に形成されn型の第1のソース拡散領域と、
前記第1のウェル中であって前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたn型の第1のドレイン拡散領域と、
前記第2のウェル中であって前記第2のゲート電極の一方の側に形成されたp型の第2のソース拡散領域と、
前記第2のウェル中であって前記第2のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたp型の第2のドレイン拡散領域と、
前記シリコン基板中であって前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中であって前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
前記シリコン基板中であって前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、
前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、
前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって、前記第2のゲート電極の下に形成し、
前記第1のウェルは前記第1の部分の下を介して前記第1のコンタクト領域に電気的に接続され、
前記第2のウェルは前記第2の部分の下を介して前記第2のコンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、
前記第1のゲート電極と前記第2のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第1のゲート電極を前記第1のコンタクト領域に、また前記第2のゲート電極を前記第2のコンタクト領域に、電気的に接続することを特徴とする半導体装置。
(付記7)
前記第1および第2の絶縁領域は、前記第1の部分の下を前記第1のコンタクト領域まで延在し、前第1の部分の下端は、前記第1および第2の絶縁領域の上端に接し、前記第3および第4の絶縁領域は、前記第2の部分の下を前記第2のコンタクト領域まで延在し、前記第2の部分の下端は、前記第3および第4の絶縁領域の上端に接することを特徴とする付記6記載の半導体装置。
(付記8)
前記第1のウェルの下には、n型の第3のウェルが形成されており、前記第2のウェルの下には、p型の第1のウェルが形成されており、前記第1および第2の絶縁領域の下端は前記第3のウェルの上端と接し、前記第3および第4の絶縁領域の下端は前記第4のウェルの上端と接していることを特徴とする付記6または7記載の半導体装置。
(付記9)
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする請求項6〜8のうち、いずれか一項記載の半導体装置。
(付記10)
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成されたp型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、
前記シリコン基板に、前記第1の素子領域に隣接して、また相互にも隣接して画成されたp型の第1および第2のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して、また相互にも隣接して画成されたn型の第3および第4のコンタクト領域と、
前記第1の素子領域中に形成された第1および第2のnチャネルMOSトランジスタと、
前記素子領域中に形成された第1および第2のpチャネルMOSトランジスタと、を含み、
前記第1のnチャネルMOSトランジスタは、前記シリコン基板上を第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域の間の第1の部分上にまで延在する第1のゲート電極と、前記第1のウェル中であって、前記第1のゲート電極の第1の側に形成された第1のn型拡散領域と、前記第1のゲート電極に対し前記第1のn型拡散領域と反対の第2の側に形成された第2のn型拡散領域とを、ソースまたはドレイン拡散領域として有し、
前記第2のnチャネルMOSトランジスタは、前記シリコン基板上を第2のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第2のコンタクト領域の間の第2の部分にまで、前記第1のゲート電極に平行に延在する第2のゲート電極と、前記第1のウェル中であって前記第2のゲート電極の前記第1の側に形成された第3のn型拡散領域と、前記第1のゲート電極に対し前記第2の側に形成された第4のn型拡散領域とを、ソースまたはドレイン領域として有し、
前記第1のpチャネルMOSトランジスタは、前記シリコン基板上を第3のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第3のコンタクト領域の間の第3の部分にまで延在する第3のゲート電極と、前記第2のウェル中であって前記第3のゲート電極の第1の側に形成された第1のp型拡散領域と、前記第3のゲート電極に対し前記第1のp型拡散領域と反対の第2の側に形成された第2のp型拡散領域とを、ソースまたはドレイン領域として有し、
前記第2のpチャネルMOSトランジスタは、前記シリコン基板上を第4のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第4のコンタクト領域の間の第4の素子領域部分にまで前記第3のゲート電極に平行に延在する第4のゲート電極と、前記第2のウェル中であって、前記第4のゲート電極の前記第1の側に形成された第3のp型拡散領域と、前記第4のゲート電極に対し前記第2の側に形成された第4のp型拡散領域とを、ソースまたはドレイン領域として有し、
前記第2のn型拡散領域と前記第3のn型拡散領域とは、前記第1のウェル中に形成された同一の拡散領域より構成されており、
前記第2のp型拡散領域と前記第3のp型拡散領域とは、前記第2のウェル中に形成された同一の拡散領域により構成されており、
前記第1の素子領域中、前記第1〜第4のn型拡散領域の下には、それぞれの拡散領域の下端部に接して第1〜第4の絶縁領域がそれぞれ形成されており、
前記第2の素子領域中、前記第1〜第4のp型拡散領域の下には、それぞれの拡散領域の下端部に接して第5〜第8の絶縁領域がそれぞれ形成されており、
前記第2の絶縁領域と前記第3の絶縁領域とは、同一の絶縁領域より構成されており、
前記第5の絶縁領域と前記第7の絶縁領域とは、同一の絶縁領域より構成されており、
前記第1の絶縁領域と前記第2の絶縁領域の間には、前記第1のゲート電極の下を前記第1のゲート電極に沿って、前記第1のnチャネルMOSトランジスタのボディを構成するp型の第1のボディ領域が、前記第1のウェルの一部として、前記第1の部分の下を延在して、前記第1のコンタクト領域に電気的に接続されており、
前記第3の絶縁領域と前記第4の絶縁領域の間には、前記第2のゲート電極の下を前記第2のゲート電極に沿って、前記第2のnチャネルMOSトランジスタのボディを構成するp型の第2のボディ領域が、前記第2のウェルの一部として、前記第2の部分の下を延在して、前記第2のコンタクト領域に電気的に接続されており、
前記第5の絶縁領域と前記第6の絶縁領域の間には、前記第3のゲート電極の下を前記第3のゲート電極に沿って、前記第1のpチャネルMOSトランジスタのボディを構成するn型の第3のボディ領域が、前記第2のウェルの一部として、前記第3の部分の下を延在して、前記第3のコンタクト領域に電気的に接続されており、
前記第7の絶縁領域と前記第8の絶縁領域の間には、前記第4のゲート電極の下を前記第4のゲート電極に沿って、前記第2のpチャネルMOSトランジスタのボディを構成するn型の第4のボディ領域が、前記第2のウェルの一部として前記第4の部分の下を延在して、前記第4のゲート電極に電気的に接続されており、
前記第1のゲート電極は、前記第1のコンタクト領域において前記第1のボディ領域に電気的に接続されており、
前記第2のゲート電極は、前記第2のコンタクト領域において前記第2のボディ領域に電気的に接続されており、
前記第3のゲート電極は、前記第3のコンタクト領域において前記第3のボディ領域に電気的に接続されており、
前記第4のゲート電極は、前記第4のコンタクト領域において前記第4のボディ領域に電気的に接続されており、
前記第1〜第4の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第5〜第8の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1〜第4の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第5〜第8の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1〜第4の部分を除き、前記第1〜第8の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第1のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、
前記第3の部分は、前記第2のウェルの下端よりも浅い位置において前記第5および第6の絶縁領域に連続しており、
前記第4の部分は、前記第2のウェルの下端よりも浅い位置において前記第7および第8の絶縁領域に連続しており、
前記シリコン基板上には、少なくとも前記第1および第4のn型拡散領域にコンタクトし、また少なくとも前記第1および第4のp型拡散領域にコンタクトする配線が形成されていることを特徴とする半導体集積回路装置。
(付記11)
前記第1および第2の絶縁領域は、前記第1の部分の下を前記第1のコンタクト領域まで延在し、前第1の記素子領域部分の下端は、前記第1および第2の絶縁領域の上端に接し、前記第3および第4の絶縁領域は、前記第2の部分の下を前記第2のコンタクト領域まで延在し、前記第2の部分の下端は、前記第3および第4の絶縁領域の上端に接し、前記第5および第6の絶縁領域は、前記第3の部分の下を前記第3のコンタクト領域まで延在し、前記第3の部分の下端は、前記第5および第6の絶縁領域の上端に接し、前記第7および第8の絶縁領域は、前記第4の域部分の下を前記第4のコンタクト領域まで延在し、前記第4の素子領域部分の下端は、前記第7および第8の絶縁領域の上端に接することを特徴とする付記10記載の半導体集積回路装置。
(付記12)
前記配線は、前記第4のn型拡散領域を接地する接地パタ―ンと、前記第1および第4のp型拡散領域に電源電圧をそれぞれ供給する第1および第2の電源パタ―ンと、前記第1のn型拡散領域を前記第2および第3のp型拡散領域に接続する接続パタ―ンを含み、前記半導体集積回路装置は二入力NAND装置であることを特徴とする付記10記載の半導体集積回路装置。
(付記13)
第1のノードにおいて直列接続された第1の導電型のチャネルを形成する第1のMOSトランジスタと前記第1の導電型とは逆の第2の導電型のチャネルを形成する第2のMOSトランジスタよりなる第1のCMOSインバータと、
第2のノードにおいて直列接続された前記第2の導電型のチャネルを形成する第3のMOSトランジスタと前記第1のチャネル導電型を有する第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を構成する第2のCMOSインバータと、
第1のビット線と前記第1のノードの間に接続され、またワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
第2のビット線と前記第2のノードの間に接続され、また前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、を備えたSRAMであって、
前記第1のMOSトランジスタ,前記第2のMOSトランジスタ、前記第3のMOSトランジスタ,前記第4のMOSトランジスタ、前記第1のトランスファトランジスタ、および前記第2のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、
前記シリコン基板には素子分離領域により、前記第1のMOSトランジスタおよび前記第1のトランスファトランジスタのための第1の素子領域と、前記第2のMOSトランジスタのための第2の素子領域と、前記第3のMOSトランジスタのための第3の素子領域と、前記第4のMOSトランジスタおよび前記第2のトランスファトランジスタのための第4の素子領域と、が画成されており、さらに前記第1の素子領域に隣接して第1の前記第2の導電型の第1のコンタクト領域が、また前記第4の素子領域に隣接して前記第2の導電型の第2のコンタクト領域が、それぞれ画成されており、
前記第1の素子領域は前記第1の導電型の第1のウェルにより構成され、
前記第2の素子領域は前記第1の導電型の第2のウェルにより構成され、
前記第1のトランスファトランジスタは、
前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分上を延在する第1のゲート電極と、
前記第1のウェル中であって、前記第1のゲート電極の一方の側に形成され前記第1の導電型を有する第1のソース拡散領域と、
前記第1のウェル中であって、前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成された前記第1の導電型を有する第1のドレイン拡散領域と、
前記シリコン基板中、前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中、前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、
前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、
前記第2のトランスファトランジスタは、
前記シリコン基板上に第2のゲート絶縁膜を介して、前記第4の素子領域から、前記素子分離領域のうち前記第4の素子領域と前記第2のコンタクト領域との間に位置する第2の部分上にまで延在する第2のゲート電極と、
前記第2のウェル中であって前記第2のゲート電極の一方の側に形成され前記第1の導電型の第2のソース拡散領域と、
前記第2のウェル中であって前記第2のゲート電極に対し前記第2のソース拡散領域と反対の側に形成された前記第1の導電型の第2のドレイン拡散領域と、
前記シリコン基板中であって、前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、
前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記第1のゲート電極の下に形成され、
前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって前記第2のゲート電極の下に形成され、
前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、
前記第2のウェルは前記第2の部分の下を延在して前記第2のコンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続していることを特徴とする、SRAM。
(付記14)
前記第1および第2の絶縁領域は、前記第1の部分の下を前記第1のコンタクト領域まで延在し、前第1の部分の下端は、前記第1および第2の絶縁領域の上端に接し、前記第3および第4の絶縁領域は、前記第2の部分の下を前記第2のコンタクト領域まで延在し、前記第2の部分の下端は、前記第3および第4の絶縁領域の上端に接することを特徴とする付記13記載のSRAM。
(付記15)
前記第1のMOSトランジスタは、前記シリコン基板上を第3のゲート絶縁膜を介して、前記第1の素子領域から前記第2の素子領域へと延在する第3のゲート電極と、前記第1のウェル中であって前記第3のゲート電極の一方の側に形成され前記第1の導電型を有する第3のソース拡散領域と、前記第1のウェル中であって前記第3のゲート電極に対し前記第3のソース拡散領域と反対の側に形成された前記第1の導電型を有する第3のドレイン拡散領域と、を有し、前記第1のドレイン拡散領域と前記第3のソース拡散領域とは、同一の拡散領域により形成されており、前記第2のMOSトランジスタは、前記シリコン基板上を第4のゲート絶縁膜を介して、前記第4の素子領域から前記第3の素子領域へと延在する第4のゲート電極と、前記第2のウェル中であって、前記第4のゲート電極の一方の側に形成され前記第1の導電型を有する第4のソース拡散領域と、前記第1のウェル中であって、前記第4のゲート電極に対し前記第4のソース拡散領域と反対の側に形成された前記第1の導電型を有する第4のドレイン拡散領域と、を有し、前記第2のドレイン拡散領域と前記第4のソース拡散領域とは、同一の拡散領域により形成されていることを特徴とする付記14記載のSRAM。
(付記16)
シリコン基板の表面に、MOSトランジスタのボディ領域に対応する部分の両側に第1のトレンチを形成する工程と、
前記第1のトレンチの下部をSiGe混晶層のエピタキシャル層により、また前記第1のトレンチのうち、前記SiGe混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、
前記シリコン基板表面に、形成しようとするDt−MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第1および第2のマスクパターンを形成する工程と、
前記第1および第2のマスクパターンの間をレジストパターンにより保護する工程と、
前記第1および第2のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第1のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板に対して前記第1および第2のマスクパタ―ンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第1のトレンチよりも浅い第2のトレンチを、前記SiGe混晶層の上端を露出するように形成する工程と同時に、前記第1のトレンチの深さを、前記第1のトレンチの下端が前記しSiGe混晶層の下端よりも深くなるように増加させる工程と、
前記第1のトレンチを介して前記SiGe混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記SiGe混晶層が形成されていた部分に空隙を形成する工程と、
前記空隙をシリコン酸化膜で充填する工程と、
前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するSTI型の素子分離領域を前記シリコン酸化膜により形成する工程と、
前記素子領域に第1の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第1の導電型にドープする工程と、
前記素子領域上にゲート電極パタ―ンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、
を含むことを特徴とするDt−MOSトランジスタの製造方法。
(付記17)
シリコン基板表面に、MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第1および第2のハードマスクパタ―ンを形成する工程と、
前記シリコン基板表面のうち、前記第1および第2のハードマスクパターンの間をレジストパターンで保護する工程と、
前記シリコン基板を、前記第1および第2のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第1のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板を前記第1および第2のハードマスクパタ―ンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第2のトレンチを、前記第1のトレンチよりも浅く形成する工程と、
前記第1および第2のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、
前記素子領域中に第1の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第1のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第1の導電型にドープし、第1の導電型のウェルを形成する工程と、
前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、
前記ゲート電極の上面および側壁面を第3のハードマスクとなる膜により覆う工程と、
前記シリコン基板を、前記第3のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第3のトレンチを形成する工程と、
前記第3のトレンチの下部から、前記素子分離領域のうち、前記第2のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、SiGe混晶層のエピタキシャル層により充填し、さらに前記SiGe混晶層の上においてシリコンエピタキシャル層を充填する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、
前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記SiGe混晶層をエッチングにより除去することにより、前記シリコン基板中に前記SiGe混晶層に対応して空隙を形成する工程と、
前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、
を含むことを特徴とするDt−MOSトランジスタの製造方法。
(付記18)
前記第3のトレンチは、下端が前記第1のトレンチの深さを超えないように形成されることを特徴とする付記16記載のDt−MOSトランジスタの製造方法。
【符号の説明】
【0256】
21 シリコンバルク基板
21A,21B 素子領域
21Aa,21Ab,21Ba,21Bb コンタクト領域
21BY1,21BY2,21BY3,21BY4 ボディ領域
21DN1,21SN1,21DN2,21SN2 n型拡散領域
21SP1,21SP1,21DP2,21SP2 p型拡散領域
21N+1,21N+2,21P+1,21P+2 n型およびp型高濃度オーミック領域
21G1,21G2,21G1A,21G1B,21G2A,21G2B ポリシリコンパタ―ン
21DNW 深いNウェル
21I 素子分離領域
21I1〜21I10 絶縁領域
21Ia〜21Id 素子分離領域部分
21Ox1〜21Ox4 ゲート絶縁膜
21PW,21NW PウェルおよびNウェル
21ES 単結晶シリコンエピタキシャル層
21SG SiGe混晶層
21SW 外側側壁絶縁膜
21T,21TX,21U,21V トレンチ
21W 空隙
21se1〜21de2 ソース/ドレインエクステンション領域
23G1N,21G2N n型ポリシリコンゲート電極
23G1P,21G2P p型ポリシリコンゲート電極
25 シリサイド
41N シリコン窒化膜
42NO 開口部
NMOS1,NMOS2,PMOS1,PMOS2 Dt−MOSトランジスタ
NVT1,NVT2,PVT1,PVT2 チャネルドープ領域
PW1,PW2,GD1,WP,L1,L2 配線パタ―ン
VC1〜VC11 ビアコンタクト
【技術分野】
【0001】
本発明はダイナミックスレッショルドMOSトランジスタ(以下Dt−MOSトランジスタと表記する)およびその製造方法、半導体集積回路装置に関する。
【背景技術】
【0002】
Dt−MOSトランジスタは、ゲート電極を、チャネル領域が形成される半導体層ないしウェル領域に短絡させ、入力信号を前記ゲート電極とチャネル領域が形成される半導体層ないしウェル領域とに同時に印加することにより、低い閾値ながら、低いオフ電流と大きなオン電流を実現でき、低い電源電圧での低消費電力動作に適したMOSトランジスタである。チャネル領域が形成される半導体層ないしウェル領域を、ボディとよぶこともある。
【0003】
図1は、一般的なDt−MOSトランジスタの原理を説明する図、図2は、前記図1のDt−MOSトランジスタ10の動作特性を示すグラフである。
【0004】
図1を参照するに、この例ではDt−MOSトランジスタ10はnチャネルMOSトランジスタであり、n型にドープされたソース領域11Sおよびドレイン領域11Dを含むp型ウェル11Pが形成されたシリコン基板11上に形成されており、前記シリコン基板11上には、前記ソース領域11Sとドレイン領域11Dとの間のチャネル領域11C上に、ゲート絶縁膜12を介して例えばn型ポリシリコンよりなるゲート電極13が形成されている。
【0005】
図1のDt−MOSトランジスタ10では、さらに前記ゲート電極13が前記p型ウェル11P、すなわちボディと電気的に接続されており、ゲート電極13に印加される信号電圧が、前記ボディ11Pにも印加される。その結果、前記信号電圧は前記Dt−MOSトランジスタ10の閾値電圧を低下させるように作用し、Dt−MOSトランジスタ10の動作特性は、前記信号電圧の増大と共に、閾値電圧が低いMOSトランジスタの動作特性に漸近する。このため、前記Dt−MOSトランジスタ10は低い信号電圧でスイッチオンする。
【0006】
一方、信号電圧が0Vあるいはその近傍の低電圧である場合には、前記ボディ11Pの電位が0Vあるいはその近傍となり、Dt−MOSトランジスタ10の動作特性は、高い閾値電圧を有するMOSトランジスタの動作特性に漸近する。すなわち前記Dt−MOSトランジスタ10の閾値電圧は、通常の、高い閾値電圧を有するnチャネルMOSトランジスタのものと変わらず、その結果、Dt−MOSトランジスタ10は図2に示すように低いオフ電流ないしリーク電流で特徴づけられるスイッチオフ動作を示す。
【0007】
このようなDt−MOSトランジスタでは、図1中に囲んで示したソース領域11Sとボディ11Pの間の接合部11Jが順方向バイアスされるため、前記ソース領域11S、ドレイン領域11Dの間に大きな電源電圧を印加することができず、前記基板11としてシリコン基板を使った場合、前記電源電圧は、シリコンpn接合のビルトインポテンシャルに対応した0.7V以下に設定する必要があるという制約が課せられる。
【0008】
なお上記の説明は、上記のp型およびn型を反転させたpチャネルMOSトランジスタの場合にも、同様に成立する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2006−49784号公報
【特許文献2】特開2000−114399号公報
【非特許文献】
【0010】
【非特許文献1】Assaderaaghi, F. et al., IEEE Electron Device Lett.15, pp.510-(1994)
【発明の概要】
【発明が解決しようとする課題】
【0011】
このようなDt−MOSトランジスタを通常の、単結晶シリコンインゴットから切り出されたシリコン基板(以下、シリコンバルク基板と称する)上に形成した場合には、ソースやドレインのリーク電流が増大してしまう問題があり、またソース領域あるいはドレイン領域と前記ボディとの間で接合容量が増大し、時定数の影響でDt−MOSトランジスタの動作速度が低下する問題が生じる。このため従来、Dt−MOSトランジスタは一般にSOI基板上に形成されていた(非特許文献1)。先の図2の特性は、非特許文献2に記載された、このようなSOI基板上に形成されたDt−MOSトランジスタについてのものである。
【0012】
しかし、単体のDt−MOSならばともかく、単一の基板上に一つのシステムを搭載するSoC(システムオンチップ)のような半導体集積回路装置では、同じ基板上に、Dt−MOSトランジスタのようにダイナミックスレッショルド動作をするトランジスタ以外にも、他の様々なトランジスタを集積する必要があり、そのなかにはダイナミックスレッショルド動作をさせたくない入出力トランジスタやアナログ用途のトランジスタなどが含まれることがある。
【0013】
一方、Dt−MOSトランジスタを単一のシリコン基板上に集積化して半導体集積回路装置を構成しようとすると、Dt−MOSトランジスタの場合、図1よりわかるようにゲート電極直下のチャネル領域にも、ゲート電極に印加される信号と同じ信号が印加されるため、隣接するDt−MOSトランジスタやその他のトランジスタと干渉を生じやすい問題が生じる。
【0014】
このような干渉を抑制する方策として、トランジスタ毎に一つのウェルを設け、隣接するウェル同士を逆導電型のウェルにより電気的に分離することが考えられよう。しかし、このような構成では、素子分離の結果、シリコン基板上におけるDt−MOSトランジスタの占有面積が非常に大きくなってしまう問題が生じる。
【0015】
図3は、図1のDt−MOSトランジスタを二つ、共通のシリコン基板11上に隣接して形成した半導体構造の例を示す。
【0016】
図3を参照するに、Dt−MOSトランジスタはnチャネルDt−MOSトランジスタであり、前記シリコン基板11中に形成された深いn型ウェル11N中に隣接して形成された二つのpウェル11P1,11P2中にそれぞれ形成されており、前記二つのp型ウェル11Pは、前記深いn型ウェル11Nから上方に延在する幅がBのn型ウェル11nにより隔てられている。また、前記n型ウェル11nとn型ソース領域11Sあるいは11Dとの短絡を抑制するため、前記シリコン基板11の表面には、前記n型ウェル11nに対応して、STI型の素子分離領域が、前記n型ウェル11nの幅よりも広く、かつ前記n型ソース領域11Sあるいは11Dの下端よりも深く形成されている。
【0017】
このような構成であれば、これら二つのnチャネルDt−MOSトランジスタは独立に、干渉なく動作することができるが、前記二つのp型ウェル11P1と11P2が、前記n型ウェル11nにより隔てられているため、その幅Bの分だけ、素子領域の面積が増大してしまう。
【0018】
ここで前記n型ウェルの幅Bは、形成されるpn接合の耐圧や、イオン注入マスクの寸法ずれあるいは位置ずれを考慮して、使われる設計ルールにより定められる所定の値に設定されるもので、任意に変更することはできない。例えば前記幅Bが0.5μmの値に設定されている場合、図3の半導体構造の素子面積は、Dt−MOSトランジスタを使わなかった場合、従って前記p型ウェル11P1中のドレイン領域11Dがp型ウェル11P2中のソース領域11Sに連続している場合に比べ、ゲート電極13の面積を考慮しても、約2倍弱に増大してしまう。
【課題を解決するための手段】
【0019】
第1の側面によれば半導体装置は、シリコン基板と、前記シリコン基板に形成された素子分離領域と、前記素子分離領域により画成された、第1の導電型を有する第1のウェルよりなる素子領域と前記第1の導電型と逆の第2の導電型のコンタクト領域と、前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第1の部分上にまで延在するゲート電極と、前記第1のウェル中であって前記ゲート電極の第1の側に形成された、前記第1の導電型とは逆の第2の導電型のソース拡散領域と、前記第1のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第2の側に形成された前記第2の導電型のドレイン拡散領域と、前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第1の絶縁領域と、前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記ゲート電極の下に形成され、前記第1のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第1の部分を除き、前記第1のウェルの下端よりも深い位置に到達しており、前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に接している。
【0020】
第2の側面によれば半導体装置は、シリコン基板と、前記シリコン基板の表面に、素子分離領域により画成された、p型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、前記シリコン基板に、前記第1の素子領域に隣接して画成されたp型の第1のコンタクト領域と、前記シリコン基板に、前記第2の素子領域に隣接して画成されたn型の第2のコンタクト領域と、前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分にまで延在する第1のゲート電極と、前記シリコン基板上に第2のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第2のコンタクト領域との間に位置する第2の部分にまで延在する第2のゲート電極と、前記第1のウェル中であって前記第1のゲート電極の一方の側に形成されn型の第1のソース拡散領域と、前記第1のウェル中であって前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたn型の第1のドレイン拡散領域と、前記第2のウェル中であって前記第2のゲート電極の一方の側に形成されたp型の第2のソース拡散領域と、前記第2のウェル中であって前記第2のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたp型の第2のドレイン拡散領域と、前記シリコン基板中であって前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、前記シリコン基板中であって前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、前記シリコン基板中であって前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、を含み、前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって、前記第2のゲート電極の下に形成し、前記第1のウェルは前記第1の部分の下を介して前記第1のコンタクト領域に電気的に接続され、前記第2のウェルは前記第2の部分の下を介して前記第2のコンタクト領域に電気的に接続され、前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、前記第1のゲート電極と前記第2のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第1のゲート電極を前記第1のコンタクト領域に、また前記第2のゲート電極を前記第2のコンタクト領域に、電気的に接続する。
【0021】
第3の側面によれば半導体集積回路装置は、シリコン基板と、前記シリコン基板の表面に、素子分離領域により画成されたp型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、前記シリコン基板に、前記第1の素子領域に隣接して、また相互にも隣接して画成されたp型の第1および第2のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して、また相互にも隣接して画成されたn型の第3および第4のコンタクト領域と、前記第1の素子領域中に形成された第1および第2のnチャネルMOSトランジスタと、前記素子領域中に形成された第1および第2のpチャネルMOSトランジスタと、を含み、前記第1のnチャネルMOSトランジスタは、前記シリコン基板上を第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域の間の第1の部分上にまで延在する第1のゲート電極と、前記第1のウェル中であって、前記第1のゲート電極の第1の側に形成された第1のn型拡散領域と、前記第1のゲート電極に対し前記第1のn型拡散領域と反対の第2の側に形成された第2のn型拡散領域とを、ソースまたはドレイン拡散領域として有し、前記第2のnチャネルMOSトランジスタは、前記シリコン基板上を第2のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第2のコンタクト領域の間の第2の部分にまで、前記第1のゲート電極に平行に延在する第2のゲート電極と、前記第1のウェル中であって前記第2のゲート電極の前記第1の側に形成された第3のn型拡散領域と、前記第1のゲート電極に対し前記第2の側に形成された第4のn型拡散領域とを、ソースまたはドレイン領域として有し、前記第1のpチャネルMOSトランジスタは、前記シリコン基板上を第3のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第3のコンタクト領域の間の第3の部分にまで延在する第3のゲート電極と、前記第2のウェル中であって前記第3のゲート電極の第1の側に形成された第1のp型拡散領域と、前記第3のゲート電極に対し前記第1のp型拡散領域と反対の第2の側に形成された第2のp型拡散領域とを、ソースまたはドレイン領域として有し、前記第2のpチャネルMOSトランジスタは、前記シリコン基板上を第4のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第4のコンタクト領域の間の第4の素子領域部分にまで前記第3のゲート電極に平行に延在する第4のゲート電極と、前記第2のウェル中であって、前記第4のゲート電極の前記第1の側に形成された第3のp型拡散領域と、前記第4のゲート電極に対し前記第2の側に形成された第4のp型拡散領域とを、ソースまたはドレイン領域として有し、前記第2のn型拡散領域と前記第3のn型拡散領域とは、前記第1のウェル中に形成された同一の拡散領域より構成されており、前記第2のp型拡散領域と前記第3のp型拡散領域とは、前記第2のウェル中に形成された同一の拡散領域により構成されており、前記第1の素子領域中、前記第1〜第4のn型拡散領域の下には、それぞれの拡散領域の下端部に接して第1〜第4の絶縁領域がそれぞれ形成されており、前記第2の素子領域中、前記第1〜第4のp型拡散領域の下には、それぞれの拡散領域の下端部に接して第5〜第8の絶縁領域がそれぞれ形成されており、前記第2の絶縁領域と前記第3の絶縁領域とは、同一の絶縁領域より構成されており、前記第5の絶縁領域と前記第7の絶縁領域とは、同一の絶縁領域より構成されており、前記第1の絶縁領域と前記第2の絶縁領域の間には、前記第1のゲート電極の下を前記第1のゲート電極に沿って、前記第1のnチャネルMOSトランジスタのボディを構成するp型の第1のボディ領域が、前記第1のウェルの一部として、前記第1の部分の下を延在して、前記第1のコンタクト領域に電気的に接続されており、前記第3の絶縁領域と前記第4の絶縁領域の間には、前記第2のゲート電極の下を前記第2のゲート電極に沿って、前記第2のnチャネルMOSトランジスタのボディを構成するp型の第2のボディ領域が、前記第2のウェルの一部として、前記第2の部分の下を延在して、前記第2のコンタクト領域に電気的に接続されており、前記第5の絶縁領域と前記第6の絶縁領域の間には、前記第3のゲート電極の下を前記第3のゲート電極に沿って、前記第1のpチャネルMOSトランジスタのボディを構成するn型の第3のボディ領域が、前記第2のウェルの一部として、前記第3の部分の下を延在して、前記第3のコンタクト領域に電気的に接続されており、前記第7の絶縁領域と前記第8の絶縁領域の間には、前記第4のゲート電極の下を前記第4のゲート電極に沿って、前記第2のpチャネルMOSトランジスタのボディを構成するn型の第4のボディ領域が、前記第2のウェルの一部として前記第4の部分の下を延在して、前記第4のゲート電極に電気的に接続されており、前記第1のゲート電極は、前記第1のコンタクト領域において前記第1のボディ領域に電気的に接続されており、前記第2のゲート電極は、前記第2のコンタクト領域において前記第2のボディ領域に電気的に接続されており、前記第3のゲート電極は、前記第3のコンタクト領域において前記第3のボディ領域に電気的に接続されており、前記第4のゲート電極は、前記第4のコンタクト領域において前記第4のボディ領域に電気的に接続されており、前記第1〜第4の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、前記第5〜第8の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、前記第1〜第4の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、前記第5〜第8の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第1〜第4の部分を除き、前記第1〜第8の絶縁領域の下端よりも深い位置に到達しており、前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、前記第2の部分は、前記第1のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、前記第3の部分は、前記第2のウェルの下端よりも浅い位置において前記第5および第6の絶縁領域に連続しており、前記第4の部分は、前記第2のウェルの下端よりも浅い位置において前記第7および第8の絶縁領域に連続しており、前記シリコン基板上には、少なくとも前記第1および第4のn型拡散領域にコンタクトし、また少なくとも前記第1および第4のp型拡散領域にコンタクトする配線が形成されている。
【0022】
第4の側面によればSRAMは、第1のノードにおいて直列接続された第1の導電型のチャネルを形成する第1のMOSトランジスタと前記第1の導電型とは逆の第2の導電型のチャネルを形成する第2のMOSトランジスタよりなる第1のCMOSインバータと、第2のノードにおいて直列接続された前記第2の導電型のチャネルを形成する第3のMOSトランジスタと前記第1のチャネル導電型を有する第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を構成する第2のCMOSインバータと、第1のビット線と前記第1のノードの間に接続され、またワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、第2のビット線と前記第2のノードの間に接続され、また前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、を備えたSRAMであって、前記第1のMOSトランジスタ,前記第2のMOSトランジスタ、前記第3のMOSトランジスタ,前記第4のMOSトランジスタ、前記第1のトランスファトランジスタ、および前記第2のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、前記シリコン基板には素子分離領域により、前記第1のMOSトランジスタおよび前記第1のトランスファトランジスタのための第1の素子領域と、前記第2のMOSトランジスタのための第2の素子領域と、前記第3のMOSトランジスタのための第3の素子領域と、前記第4のMOSトランジスタおよび前記第2のトランスファトランジスタのための第4の素子領域と、が画成されており、さらに前記第1の素子領域に隣接して第1の前記第2の導電型の第1のコンタクト領域が、また前記第4の素子領域に隣接して前記第2の導電型の第2のコンタクト領域が、それぞれ画成されており、前記第1の素子領域は前記第1の導電型の第1のウェルにより構成され、前記第2の素子領域は前記第1の導電型の第2のウェルにより構成され、前記第1のトランスファトランジスタは、前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分上を延在する第1のゲート電極と、前記第1のウェル中であって、前記第1のゲート電極の一方の側に形成され前記第1の導電型を有する第1のソース拡散領域と、前記第1のウェル中であって、前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成された前記第1の導電型を有する第1のドレイン拡散領域と、前記シリコン基板中、前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、前記シリコン基板中、前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、を含み、前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、前記第2のトランスファトランジスタは、前記シリコン基板上に第2のゲート絶縁膜を介して、前記第4の素子領域から、前記素子分離領域のうち前記第4の素子領域と前記第2のコンタクト領域との間に位置する第2の部分上にまで延在する第2のゲート電極と、前記第2のウェル中であって前記第2のゲート電極の一方の側に形成され前記第1の導電型の第2のソース拡散領域と、前記第2のウェル中であって前記第2のゲート電極に対し前記第2のソース拡散領域と反対の側に形成された前記第1の導電型の第2のドレイン拡散領域と、前記シリコン基板中であって、前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、を含み、前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記第1のゲート電極の下に形成され、前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって前記第2のゲート電極の下に形成され、前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、前記第2のウェルは前記第2の部分の下を延在して前記第2のコンタクト領域に電気的に接続され、前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続している。
【0023】
第5の側面によればDt−MOSトランジスタの製造方法は、シリコン基板の表面に、MOSトランジスタのボディ領域に対応する部分の両側に第1のトレンチを形成する工程と、前記第1のトレンチの下部をSiGe混晶層のエピタキシャル層により、また前記第1のトレンチのうち、前記SiGe混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、前記シリコン基板表面に、形成しようとするDt−MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第1および第2のマスクパターンを形成する工程と、前記第1および第2のマスクパターンの間をレジストパターンにより保護する工程と、前記第1および第2のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第1のトレンチを形成する工程と、前記レジストパターンを除去した後、前記シリコン基板に対して前記第1および第2のマスクパタ―ンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第1のトレンチよりも浅い第2のトレンチを、前記SiGe混晶層の上端を露出するように形成する工程と同時に、前記第1のトレンチの深さを、前記第1のトレンチの下端が前記しSiGe混晶層の下端よりも深くなるように増加させる工程と、前記第1のトレンチを介して前記SiGe混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記SiGe混晶層が形成されていた部分に空隙を形成する工程と、前記空隙をシリコン酸化膜で充填する工程と、前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するSTI型の素子分離領域を前記シリコン酸化膜により形成する工程と、前記素子領域に第1の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第1の導電型にドープする工程と、前記素子領域上にゲート電極パタ―ンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、含む。
【0024】
第6の側面によればDt−MOSトランジスタの製造方法は、シリコン基板表面に、MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第1および第2のハードマスクパタ―ンを形成する工程と、前記シリコン基板表面のうち、前記第1および第2のハードマスクパターンの間をレジストパターンで保護する工程と、前記シリコン基板を、前記第1および第2のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第1のトレンチを形成する工程と、前記レジストパターンを除去した後、前記シリコン基板を前記第1および第2のハードマスクパタ―ンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第2のトレンチを、前記第1のトレンチよりも浅く形成する工程と、前記第1および第2のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、前記素子領域中に第1の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第1のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第1の導電型にドープし、第1の導電型のウェルを形成する工程と、前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、前記ゲート電極の上面および側壁面を第3のハードマスクとなる膜により覆う工程と、前記シリコン基板を、前記第3のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第3のトレンチを形成する工程と、前記第3のトレンチの下部から、前記素子分離領域のうち、前記第2のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、SiGe混晶層のエピタキシャル層により充填し、さらに前記SiGe混晶層の上においてシリコンエピタキシャル層を充填する工程と、前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記SiGe混晶層をエッチングにより除去することにより、前記シリコン基板中に前記SiGe混晶層に対応して空隙を形成する工程と、前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、を含む。
【発明の効果】
【0025】
本願記載の実施形態によれば、Dt−MOSトランジスタ、あるいはDt−MOSトランジスタを使った半導体集積回路装置において、素子寸法を縮小することが可能となる。また本願記載の実施形態によればDt−MOSトランジスタの製造を、自己整合工程を使って実行することができる。
【図面の簡単な説明】
【0026】
【図1】Dt−MOSトランジスタの基本構成を説明する図である。
【図2】Dt−MOSトランジスタの典型的な動作特性を示す図である。
【図3】Dt−MOSトランジスタを含む半導体集積回路装置の素子寸法について説明する図である。
【図4】第1の実施形態に係る半導体論理回路装置のレイアウトを示す平面図である。
【図5】図4の半導体論理回路装置の等価回路図である。
【図6】図4中、線A−A’に沿った断面図である。
【図7】図4中、線B−B’に沿った断面図である。
【図8】図4中、線C−C’に沿った断面図である。
【図9】図4中、線G−G‘に沿った断面図である。
【図10】図4中、線D−D’に沿った断面図である。
【図11】図4中、線F−F’に沿った断面図である。
【図12】図4中、H−H’に沿った断面図である。
【図13】図4中、I−I’に沿った断面図である。
【図14】図4中、E−E’に沿った断面図である。
【図15A】図4中、線A−A’に沿った断面図を、比較のため簡略化して示す図である。
【図15B】比較例の構造を、図15Aに対応する断面で示した断面図である。
【図16】(A),(B)は図8の断面を、別の比較例の対応する断面と比較して示す断面図である。
【図17A】図4中、線G−G’に沿った断面図を、比較のため簡略化して示す図である。
【図17B】比較例の構造を、図17Aに対応する断面で示した断面図である。
【図18A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図18B】図18Aの平面図中、線AA−AA’に沿った断面図である。
【図18C】図18Aの平面図中、線BB−BB’に沿った断面図である。
【図18D】図18Aの平面図中、線A−A’に沿った断面図である。
【図19A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図19B】図19Aの平面図中、線AA−AA’に沿った断面図である。
【図19C】図19Aの平面図中、線BB−BB’に沿った断面図である。
【図19D】図19Aの平面図中、線A−A’に沿った断面図である。
【図20A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図20B】図20Aの平面図中、線AA−AA’に沿った断面図である。
【図20C】図20Aの平面図中、線BB−BB’に沿った断面図である。
【図20D】図20Aの平面図中、線A−A’に沿った断面図である。
【図21A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図21B】図21Aの平面図中、線AA−AA’に沿った断面図である。
【図21C】図21Aの平面図中、線BB−BB’に沿った断面図である。
【図21D】図21Aの平面図中、線A−A’に沿った断面図である。
【図22A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図22B】図22Aの平面図中、線AA−AA’に沿った断面図である。
【図22C】図22Aの平面図中、線BB−BB’に沿った断面図である。
【図22D】図22Aの平面図中、線A−A’に沿った断面図である。
【図22E】図22Aの平面図中、線C−C’に沿った断面図である。
【図23A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図23B】図23Aの平面図中、線AA−AA’に沿った断面図である。
【図23C】図23Aの平面図中、線BB−BB’に沿った断面図である。
【図23D】図23Aの平面図中、線A−A’に沿った断面図である。
【図23E】図23Aの平面図中、線C−C’に沿った断面図である。
【図24A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図24B】図24Aの平面図中、線AA−AA’に沿った断面図である。
【図24C】図24Aの平面図中、線BB−BB’に沿った断面図である。
【図24D】図24Aの平面図中、線A−A’に沿った断面図である。
【図24E】図24Aの平面図中、線C−C’に沿った断面図である。
【図25A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図25B】図25Aの平面図中、線AA−AA’に沿った断面図である。
【図25C】図25Aの平面図中、線BB−BB’に沿った断面図である。
【図25D】図25Aの平面図中、線A−A’に沿った断面図である。
【図25E】図25Aの平面図中、線C−C’に沿った断面図である。
【図26A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図26B】図26Aの平面図中、線AA−AA’に沿った断面図である。
【図26C】図26Aの平面図中、線BB−BB’に沿った断面図である。
【図26D】図26Aの平面図中、線A−A’に沿った断面図である。
【図26E】図26Aの平面図中、線C−C’に沿った断面図である。
【図27A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図27B】図27Aの平面図中、線AA−AA’に沿った断面図である。
【図27C】図27Aの平面図中、線BB−BB’に沿った断面図である。
【図27D】図27Aの平面図中、線A−A’に沿った断面図である。
【図27E】図27Aの平面図中、線C−C’に沿った断面図である。
【図28A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図28B】図28Aの平面図中、線AA−AA’に沿った断面図である。
【図28C】図28Aの平面図中、線BB−BB’に沿った断面図である。
【図28D】図28Aの平面図中、線A−A’に沿った断面図である。
【図28E】図28Aの平面図中、線C−C’に沿った断面図である。
【図29A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図29B】図29Aの平面図中、線AA−AA’に沿った断面図である。
【図29C】図29Aの平面図中、線BB−BB’に沿った断面図である。
【図29D】図29Aの平面図中、線A−A’に沿った断面図である。
【図29E】図29Aの平面図中、線C−C’に沿った断面図である。
【図30A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図30B】図30Aの平面図中、線AA−AA’に沿った断面図である。
【図30C】図30Aの平面図中、線BB−BB’に沿った断面図である。
【図30D】図30Aの平面図中、線A−A’に沿った断面図である。
【図30E】図30Aの平面図中、線C−C’に沿った断面図である。
【図31A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図31B】図31Aの平面図中、線AA−AA’に沿った断面図である。
【図31C】図31Aの平面図中、線BB−BB’に沿った断面図である。
【図31D】図31Aの平面図中、線A−A’に沿った断面図である。
【図31E】図31Aの平面図中、線C−C’に沿った断面図である。
【図32A】第1の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図32B】図32Aの平面図中、線AA−AA’に沿った断面図である。
【図32C】図32Aの平面図中、線BB−BB’に沿った断面図である。
【図32D】図32Aの平面図中、線A−A’に沿った断面図である。
【図32E】図32Aの平面図中、線C−C’に沿った断面図である。
【図33A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図33B】図33Aの平面図中、線AA−AA’に沿った断面図である。
【図33C】図33Aの平面図中、線BB−BB’に沿った断面図である。
【図33D】図33Aの平面図中、線A−A’に沿った断面図である。
【図33E】図33Aの平面図中、線C−C’に沿った断面図である。
【図34A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図34B】図34Aの平面図中、線AA−AA’に沿った断面図である。
【図34C】図34Aの平面図中、線BB−BB’に沿った断面図である。
【図34D】図34Aの平面図中、線A−A’に沿った断面図である。
【図34E】図34Aの平面図中、線C−C’に沿った断面図である。
【図35A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図35B】図35Aの平面図中、線AA−AA’に沿った断面図である。
【図35C】図35Aの平面図中、線BB−BB’に沿った断面図である。
【図35D】図35Aの平面図中、線A−A’に沿った断面図である。
【図35E】図35Aの平面図中、線C−C’に沿った断面図である。
【図36A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図36B】図36Aの平面図中、線AA−AA’に沿った断面図である。
【図36C】図36Aの平面図中、線BB−BB’に沿った断面図である。
【図36D】図36Aの平面図中、線A−A’に沿った断面図である。
【図36E】図36Aの平面図中、線C−C’に沿った断面図である。
【図37A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図37B】図37Aの平面図中、線AA−AA’に沿った断面図である。
【図37C】図37Aの平面図中、線BB−BB’に沿った断面図である。
【図37D】図37Aの平面図中、線A−A’に沿った断面図である。
【図37E】図37Aの平面図中、線C−C’に沿った断面図である。
【図38A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図38B】図38Aの平面図中、線AA−AA’に沿った断面図である。
【図38C】図38Aの平面図中、線A−A’に沿った断面図である。
【図38D】図38Aの平面図中、線C−C’に沿った断面図である。
【図38E】図38Aの平面図中、線D−D’に沿った断面図である。
【図39A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図39B】図39Aの平面図中、線AA−AA’に沿った断面図である。
【図39C】図39Aの平面図中、線A−A’に沿った断面図である。
【図39D】図39Aの平面図中、線C−C’に沿った断面図である。
【図39E】図39Aの平面図中、線D−D’に沿った断面図である。
【図40A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図40B】図40Aの平面図中、線AA−AA’に沿った断面図である。
【図40C】図40Aの平面図中、線A−A’に沿った断面図である。
【図40D】図40Aの平面図中、線C−C’に沿った断面図である。
【図40E】図40Aの平面図中、線D−D’に沿った断面図である。
【図41A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図41B】図41Aの平面図中、線AA−AA’に沿った断面図である。
【図41C】図41Aの平面図中、線A−A’に沿った断面図である。
【図41D】図41Aの平面図中、線C−C’に沿った断面図である。
【図41E】図41Aの平面図中、線D−D’に沿った断面図である。
【図42A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図42B】図42Aの平面図中、線AA−AA’に沿った断面図である。
【図42C】図42Aの平面図中、線A−A’に沿った断面図である。
【図42D】図42Aの平面図中、線C−C’に沿った断面図である。
【図42E】図42Aの平面図中、線D−D’に沿った断面図である。
【図43A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図43B】図43Aの平面図中、線AA−AA’に沿った断面図である。
【図43C】図43Aの平面図中、線A−A’に沿った断面図である。
【図43D】図43Aの平面図中、線C−C’に沿った断面図である。
【図43E】図43Aの平面図中、線D−D’に沿った断面図である。
【図44A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図44B】図44Aの平面図中、線AA−AA’に沿った断面図である。
【図44C】図44Aの平面図中、線A−A’に沿った断面図である。
【図44D】図44Aの平面図中、線C−C’に沿った断面図である。
【図44E】図44Aの平面図中、線D−D’に沿った断面図である。
【図45A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図45B】図45Aの平面図中、線AA−AA’に沿った断面図である。
【図45C】図45Aの平面図中、線A−A’に沿った断面図である。
【図45D】図45Aの平面図中、線C−C’に沿った断面図である。
【図45E】図45Aの平面図中、線D−D’に沿った断面図である。
【図46A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図46B】図46Aの平面図中、線AA−AA’に沿った断面図である。
【図46C】図46Aの平面図中、線A−A’に沿った断面図である。
【図46D】図46Aの平面図中、線C−C’に沿った断面図である。
【図46E】図46Aの平面図中、線D−D’に沿った断面図である。
【図47A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図47B】図47Aの平面図中、線AA−AA’に沿った断面図である。
【図47C】図47Aの平面図中、線A−A’に沿った断面図である。
【図47D】図47Aの平面図中、線C−C’に沿った断面図である。
【図47E】図47Aの平面図中、線D−D’に沿った断面図である。
【図48A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図48B】図48Aの平面図中、線AA−AA’に沿った断面図である。
【図48C】図48Aの平面図中、線A−A’に沿った断面図である。
【図48D】図48Aの平面図中、線C−C’に沿った断面図である。
【図48E】図48Aの平面図中、線D−D’に沿った断面図である。
【図49A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図49B】図49Aの平面図中、線AA−AA’に沿った断面図である。
【図49C】図49Aの平面図中、線BB−BB’に沿った断面図である。
【図49D】図49Aの平面図中、線C−C’に沿った断面図である。
【図49E】図49Aの平面図中、線A−A’に沿った断面図である。
【図49F】図49Aの平面図中、線D−D’に沿った断面図である。
【図50A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図50B】図50Aの平面図中、線AA−AA’に沿った断面図である。
【図50C】図50Aの平面図中、線BB−BB’に沿った断面図である。
【図50D】図50Aの平面図中、線C−C’に沿った断面図である。
【図50E】図50Aの平面図中、線A−A’に沿った断面図である。
【図50F】図50Aの平面図中、線D−D’に沿った断面図である。
【図51A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図51B】図51Aの平面図中、線AA−AA’に沿った断面図である。
【図51C】図51Aの平面図中、線BB−BB’に沿った断面図である。
【図51D】図51Aの平面図中、線C−C’に沿った断面図である。
【図51E】図51Aの平面図中、線A−A’に沿った断面図である。
【図51F】図51Aの平面図中、線D−D’に沿った断面図である。
【図52A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図52B】図52Aの平面図中、線AA−AA’に沿った断面図である。
【図52C】図52Aの平面図中、線BB−BB’に沿った断面図である。
【図52D】図52Aの平面図中、線C−C’に沿った断面図である。
【図52E】図52Aの平面図中、線D−D’に沿った断面図である。
【図52F】図52Aの平面図中、線A−A’に沿った断面図である。
【図53A】第2の実施形態の半導体集積回路装置の製造方法における一工程を説明する平面図である。
【図53B】図53Aの平面図中、線AA−AA’に沿った断面図である。
【図53C】図53Aの平面図中、線BB−BB’に沿った断面図である。
【図53D】図53Aの平面図中、線A−A’に沿った断面図である。
【図53E】図53Aの平面図中、線C−C’に沿った断面図である。
【図54】第3の実施形態によるCMOS素子の構成を示す平面図である。
【図55】図54の一変形例を示す平面図である。
【図56】第4の実施形態によるSRAMの等価回路図である。
【図57】図56のSRAMのレイアウトを示す平面図である。
【図58A】図56のSRAMの読み出し電流を示すグラフである。
【図58B】図58Aの一部を対数スケールで拡大して示すグラフである。
【発明を実施するための形態】
【0027】
(第1の実施形態)
図4は、第1の実施形態によるDt−MOSトランジスタを使った半導体集積回路装置の一例としての二入力NAND素子のレイアウトを示す平面図、図5はその等価回路図である。
【0028】
図5の等価回路図からわかるように前記二入力NAND装置は、並列接続された二つのpチャネルDt−MOSトランジスタPMOS1およびPMOS2と、これに対し直列に接続された二つのnチャネルDt−MOSトランジスタNOS1およびNMOS2より構成されている。例えばこれらのpチャネルDt−MOSトランジスタPMOS1およびPMOS2,nチャネルDt−MOSトランジスタNMOS1およびNMOS2は、p−型にドープされたシリコンバルク基板21上に形成されている。
【0029】
前記並列接続されたpチャネルDt−MOSトランジスタPMOS1およびPMOS2のソースSは共通に電源VCCに接続され、また前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のドレインDは共通に、前記nチャネルDt−MOSトランジスタNMOS1のドレインDに接続される。また前記nチャネルDt−MOSトランジスタNMOS1のソースSは前記nチャネルDt−MOSトランジスタNMOS2のドレインDに接続され、前記nチャネルDt−MOSトランジスタNMOS2のソースSは接地電源GNDに接続されている。
【0030】
前記pチャネルDt−MOSトランジスタPMOS2および前記nチャネルDt−MOSトランジスタNMOS1のそれぞれのゲート電極には第1の入力信号IN1が供給され、前記pチャネルDt−MOSトランジスタPMOS1および前記nチャネルDt−MOSトランジスタNMOS2のそれぞれのゲート電極には第2の入力信号IN1が供給され、論理出力信号が、前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のドレインDとnチャネルDt−MOSトランジスタNMOS1のドレインDの接続ノードNにおいて得られる。
【0031】
次に図4の平面図を参照するに、前記シリコンバルク基板21中にはSTI構造の素子分離領域21I、および後で詳細に説明するが、これに連続する素子分離領域部分21Iaおよび21Ibにより第1の素子領域21Aが画成されており、また前記素子分離領域21I、および後で同様に詳細に説明する前記素子分離領域21Iに連続する素子分離領域部分21Icおよび21Idにより、第2の素子領域21Bが画成されている。
【0032】
また前記シリコンバルク基板21上には、前記素子領域21Aに隣接して、前記素子分離領域21Iおよび前記素子分離領域部分21Iaに囲まれてコンタクト領域21Aaが形成されており、さらに前記素子領域21Aおよび前記コンタクト領域21Aaに隣接して、かつ前記素子分離領域21Iおよび前記素子分離領域部分21Ibに囲まれて、コンタクト領域21Abが形成されている。
【0033】
同様に前記シリコンバルク基板21上には、前記素子領域21Bに隣接して、前記素子分離領域21Iおよび前記素子分離領域部分21Icに囲まれてコンタクト領域21Baが形成されており、前記素子領域21Bおよび前記コンタクト領域21Baに隣接して、前記素子分離領域21Iおよび前記素子分離領域部分21Idに囲まれて、コンタクト領域21Bbが形成されている。図示は省略するが、前記素子領域21A,21Bおよびコンタクト領域21Aa,21Ab,21Ba,21Bbの表面には、シリサイド層がそれぞれ形成されている。
【0034】
前記素子領域21Aには、ポリシリコンパタ―ン21G1をゲート電極として前記nチャネルDt−MOSトランジスタNMOS1が形成され、またポリシリコンパタ―ン21G2をゲート電極として前記nチャネルDt−MOSトランジスタNMOS2が形成されている。
【0035】
前記ポリシリコンパタ―ン21G1および21G2はさらに前記素子領域21Bへと延在し、前記素子領域21Bでは前記ポリシリコンパタ―ン21G1およびポリシリコンパタ―ン21G2をそれぞれのゲート電極として、前記pチャネルDt−MOSトランジスタPMOS2およびPMOS1が形成されている。
【0036】
前記ポリシリコンパタ―ン21G1は、前記素子領域21Aから素子分離領域部分21Iaを超えて前記コンタクト領域21Aaへと延在し、前記コンタクト領域21Aaにおいて、ビアコンタクトVC1により、前記シリコンバルク基板21にコンタクトする。ここで、前記素子領域部分21Iaは、後で詳細に説明するが、前記シリコンバルク基板21の表面に浅く形成されているだけなので、このように前記ビアコンタクトVC1によりバルクシリコン基板21にコンタクトしたポリシリコンパターン21G1は、前記素子領域21Aのうち、前記ポリシリコンパターン21G1直下の領域と、前記素子領域部分21Iaの下で電気的に接続される。
【0037】
また前記ポリシリコンパタ―ン21G1は、前記素子領域21Bから素子分離領域部分21Icを超えて前記コンタクト領域21Baへと延在し、前記コンタクト領域21Baにおいて、ビアコンタクトVC2により、前記シリコンバルク基板21にコンタクトする。ここで、前記素子領域部分21Icも前記シリコンバルク基板21の表面に浅く形成されているだけなので、このように前記ビアコンタクトVC2によりバルクシリコン基板21にコンタクトしたポリシリコンパターン21G1は、前記素子領域21Bのうち、前記ポリシリコンパターン21G1直下の領域と、前記素子領域部分21Icの下で電気的に接続される。
【0038】
さらに前記ポリシリコンパタ―ン21G2は、前記素子領域21Aから素子分離領域部分21Ibを超えて前記コンタクト領域21Abへと延在し、前記コンタクト領域21Abにおいて、ビアコンタクトVC3により、前記シリコンバルク基板21にコンタクトする。ここで、前記素子領域部分21Ibも前記シリコンバルク基板21の表面に浅く形成されているだけなので、このように前記ビアコンタクトVC3によりバルクシリコン基板21にコンタクトしたポリシリコンパターン21G2は、前記素子領域21Aのうち、前記ポリシリコンパターン21G2直下の領域と、前記素子領域部分21Ibの下で電気的に接続される。
【0039】
さらに前記ポリシリコンパタ―ン21G2は、前記素子領域21Bから素子分離領域部分21Idを超えて前記コンタクト領域21Bbへと延在し、前記コンタクト領域21Bbにおいて、ビアコンタクトVC4により、前記シリコンバルク基板21にコンタクトする。ここで、前記素子領域部分21Idも前記シリコンバルク基板21の表面に浅く形成されているだけなので、このように前記ビアコンタクトVC4によりバルクシリコン基板21にコンタクトしたポリシリコンパターン21G2は、前記素子領域21Bのうち、前記ポリシリコンパターン21G2直下の領域と、前記素子領域部分21Idの下で電気的に接続される。これにより、前記nチャネルDt−MOSトランジスタNMOS1およびNMOS2、およびpチャネルDt−MOSトランジスタPMOS1,PMOS2はいずれも、先に図2で説明したようなダイナミックスレッショルド動作を示す。
【0040】
さらに前記pチャネルDt−MOSトランジスタPMOS1はそのドレインを、前記pチャネルDt−MOSトランジスタPMOS2のドレインと共有し、前記nチャネルDt−MOSトランジスタNMOS1はそのソースをnチャネルDt−MOSトランジスタNMOS2のドレインと共有している。これにより、前記pチャネルDt−MOSトランジスタPMOS1,PMOS2およびnチャネルDt−MOSトランジスタNMOS1,NMOS2を、それぞれの素子領域中に、図3の例のように素子分離構造で分離して形成した場合に比べて、前記半導体論理回路装置20の素子面積を低減させている。
【0041】
また前記ポリシリコンパタ―ン21G1には、前記素子領域21Aと21Bの間の素子分離領域21I上において、図4の平面図では見えないが、前記入力信号Aを供給される別のビアコンタクトVC5が形成されている(図8参照)。同様に前記ポリシリコンパタ―ン21G2には、前記素子領域21Aと21Bの間の素子分離領域21I上において、前記入力信号Bを供給されるビアコンタクトVC6が形成されている。
【0042】
さらに前記図5の回路を構成するため、前記素子領域21Bには、前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のそれぞれのソース領域Sに、それぞれの電源パタ―ンPW1およびPW2から電源電圧VCCを供給するビアコンタクトVC7およびVC8が形成されており、さらに共通接続された前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のドレインDは、前記nチャネルDt−MOSトランジスタNMOS1のドレインDに設けられたビアコンタクトVC10に、ビアコンタクトVC9および配線パタ―ンWPを介して接続されている。また前記nチャネルDt−MOSトランジスタNMOS2のソース領域が、ビアコンタクトVC11および接地パタ―ンGD1を介して、GNDに接続されており、前記半導体論理回路20の出力は、前記配線パタ―ンWP上に得られる。
【0043】
また前記ポリシリコンパタ―ン21G1には、前記素子領域21Aと21Bの間の素子分離領域21I上において、図4の平面図では見えないが、前記入力信号Aを供給されるビアコンタクトVC5が形成されている。同様に前記ポリシリコンパタ―ン21G2には、前記素子領域21Aと21Bの間の素子分離領域21I上において、前記入力信号Bを供給されるビアコンタクトVC6が形成されている。
【0044】
さらに前記図5の回路を構成するため、前記素子領域21Bには、前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のそれぞれのソース領域Sに、それぞれの電源パタ―ンPW1およびPW2から電源電圧VCCを供給するビアコンタクトVC7およびVC8が形成されており、さらに共通接続された前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2のドレインDは、前記nチャネルDt−MOSトランジスタNMOS1のドレインDに設けられたビアコンタクトVC10に、ビアコンタクトVC9および配線パタ―ンWPを介して接続されている。また前記nチャネルDt−MOSトランジスタNMOS2のソース領域が、ビアコンタクトVC11および接地パタ―ンGD1を介して、GNDに接続されており、前記半導体論理回路20の出力が、前記配線パタ―ンWP上に得られる。
【0045】
図6は、前記図4の平面図中の線A−A’に沿った断面図を示す。
【0046】
図6を参照するに、前記素子領域21Aでは前記シリコンバルク基板21中に深いn型ウェル21DNWが形成されており、前記n型ウェル21DNWの表面部分には、前記ポリシリコンパタ―ン21G1により構成されるn型ドープゲート電極23G1Nの直下、および前記ポリシリコンパタ―ン21G2により構成されるn型ドープゲート電極23G2Nの直下にそれぞれ対応して、前記nチャネルMOSトランジスタNMOS1およびNMOS2のそれぞれのボディ21BY1および21BY2を構成する浅いp型ウェル21PWが形成されている。
【0047】
また前記p型ボディ21BY1および21BY2のそれぞれの表面部分には、前記ゲート電極23G1N直下の前記MOSトランジスタNMOS1のチャネル領域CH1および前記ゲート電極23G2N直下の前記MOSトランジスタNMOS2のチャネル領域CH2に対応して、閾値制御のためのp型チャネルドープ領域21NVT1および21NVT2がそれぞれp型注入領域21NVTの一部分として形成されている。なお前記p型チャネルドープ領域21NVT1,21NVT2は、前記ボディ21BY1および21BY2を構成するp型ウェル21PWにより兼用することも可能である。
【0048】
図4の平面図に示すように、前記ゲート電極23G1Nを構成するポリシリコンパタ―ン21G1は、前記ビアコンタクトVC1において前記シリコンバルク基板21、従って前記ボディ21BY1に電気的に接続され、その結果、前記ボディ21BY1にも、前記ゲート電極23G1Nに印加される入力信号IN1が同時に印加され、前記nチャネルMOSトランジスタNMOS1はダイナミックスレッショルド動作を行う。同様に前記ゲート電極23G2Nを構成するポリシリコンパタ―ン21G2は、前記ビアコンタクトVC3において前記シリコンバルク基板21、従って前記ボディ21BY2に電気的に接続され、その結果、前記ボディ21BY2にも、前記ゲート電極23G2Nに印加される入力信号IN2が同時に印加され、前記nチャネルMOSトランジスタNMOS2は、例えば先に図2で説明したようなダイナミックスレッショルド動作を行う。
【0049】
前記ゲート電極23G1Nおよび23G2Nは、前記シリコンバルク基板21上に、それぞれゲート絶縁膜22Ox1および22Ox2を介して形成されており、前記深いウェル21DNW中には、前記チャネル領域CH1の第1の側に前記nチャネルMOSトランジスタNMOS1のドレインとなるn型拡散領域21DN1が、また前記チャネル領域CH1を挟んで前記n型拡散領域21DN1と対向する側には、前記nチャネルMOSトランジスタNMOS1のソースとなるn型拡散領域21SN1が形成されている。
【0050】
同様に前記深いウェル21DNW中には、前記チャネル領域CH2の第1の側に前記nチャネルMOSトランジスタNMOS2のドレインとなるn型拡散領域21DN2が、また前記チャネル領域CH2を挟んで前記n型拡散領域21DN2と対向する側には、前記nチャネルMOSトランジスタNMOS2のソースとなるn型拡散領域21SN2が、それぞれ形成されている。ここで前記n型拡散領域21SN1とn型拡散領域21DN2とは、実際には同一のn型拡散領域より構成されており、これにより、本実施形態では、先に説明したように前記半導体論理回路20の占有面積を縮小することが可能である。
【0051】
さて、図6の構造では、前記n型拡散領域21DN1、前記n型拡散領域21SN1すなわちn型拡散領域21DN2、および前記n型拡散領域21SN2の直下に、シリコン酸化膜よりなる絶縁領域21I1,21I2および21I3がそれぞれ形成されていることに注意すべきである。
【0052】
前記絶縁領域21I1は、隣接する素子分離領域21Iに連続し、また前記絶縁領域21I3は、隣接する素子分離領域21Iに連続しており、また前記絶縁領域21I1,21I2および21I3は、それぞれの下端が前記ボディ21BY1および21BY2を構成する浅いp型ウェル21PWの下端よりも深くなるように形成されている。その結果、前記ボディ21BY1および21BY2は相互に電気的に分離され、前記入力信号IN1およびIN2が干渉する問題は生じない。
【0053】
また前記n型拡散領域21DN1、21SN1、従って21DN2、および21SN2の下端は、前記浅いp型ウェル21PWの下端よりも浅く形成されており、これらのn型拡散領域が、その下のn型ウェル21NWと短絡する恐れはない。
【0054】
さらに前記図6の構成では、前記シリコンバルク基板21上に層間絶縁膜23,24が積層され、前記拡散領域21DN1に前記ビアコンタクトVC10が、前記層間絶縁膜23,24を貫通してコンタクトしている。同様に、前記拡散領域21SN2には前記ビアコンタクトVC11が、前記層間絶縁膜23,24を貫通してコンタクトしている。前記ビアコンタクトVC10には、前記層間絶縁膜24上に形成された配線パタ―ンWPがコンタクトし、またビアコンタクトVC11には、前記層間絶縁膜24上に前記接地電源GNDに接続されて形成された配線パタ―ンGD1が接続されている。
【0055】
図7は、前記図4の平面図中の線B−B’に沿った断面図を示す。
【0056】
図7を参照するに、前記素子領域21Bにおいては前記シリコンバルク基板21の表面部分に、前記ポリシリコンパタ―ン21G1により構成されるp型ドープゲート電極23G2Pの直下、および前記ポリシリコンパタ―ン21G2により構成されるp型ドープゲート電極21G1Pの直下にそれぞれ対応して、前記pチャネルMOSトランジスタPMOS2およびPMOS1のそれぞれのボディ21BY4および21BY3を構成する浅いn型ウェル21NWが形成されている。
【0057】
また前記n型ボディ21BY3および21BY4のそれぞれの表面部分には、前記ゲート電極23G1P直下の前記MOSトランジスタPMOS1のチャネル領域CH3および前記ゲート電極23G1P直下の前記MOSトランジスタPMOS2のチャネル領域CH4に対応して、閾値制御のためのn型チャネルドープ領域21PVT1および21PVT2がそれぞれn型注入領域PVTの一部分として形成されている。なお前記n型チャネルドープ領域21PVT1,21PVT2は、前記ボディ21BY3および21BY4を構成するn型ウェル21NWにより兼用することも可能である。
【0058】
図4の平面図に示すように、前記ゲート電極23G2Pを構成するポリシリコンパタ―ン21G1は、前記ビアコンタクトVC2において前記シリコンバルク基板21、従って前記ボディ21BY4に電気的に接続され、その結果、前記ボディ21BY4にも、前記ゲート電極23G2Pに印加される入力信号IN1が同時に印加され、前記pチャネルMOSトランジスタPMOS2はダイナミックスレッショルド動作をする。同様に前記ゲート電極23G1Pを構成するポリシリコンパタ―ン21G2は、前記ビアコンタクトVC4において前記シリコン基板21、従って前記ボディ21BY3に電気的に接続され、その結果、前記ボディ21BY3にも、前記ゲート電極23G1Pに印加される入力信号IN2が同時に印加され、前記pチャネルMOSトランジスタPMOS1は、例えば先に図2で説明したようなダイナミックスレッショルド動作を行う。
【0059】
前記ゲート電極21G2Pおよび21G1Pは、前記シリコンバルク基板21上に、それぞれゲート絶縁膜22Ox3および22Ox4を介して形成されており、前記p型シリコンバルク基板21中には、前記チャネル領域CH4の第1の側に前記pチャネルMOSトランジスタPMOS2のドレインとなるp型拡散領域21SP2が、また前記チャネル領域CH4を挟んで前記p型拡散領域21SP2と対向する側には、前記pチャネルMOSトランジスタPMOS2のソースとなるp型拡散領域21DP2が形成されている。
【0060】
同様に前記p型シリコンバルク基板21中には、前記チャネル領域CH3の第1の側に前記pチャネルMOSトランジスタPMOS1のドレインとなるp型拡散領域21DP1が、また前記チャネル領域CH3を挟んで前記p型拡散領域21DP1と対向する側には、前記pチャネルMOSトランジスタNMOS1のソースとなるn型拡散領域21SP1が、それぞれ形成されている。ここで前記p型拡散領域21DP2とp型拡散領域21DP1とは、実際には同一のp型拡散領域より構成されており、これらには、図4におけるビアコンタクトVP9が電気的に接続されて形成されている。このように前記p型拡散領域21DP2とp型拡散領域21DP1とを、同一のp型拡散領域より構成することにより、本実施形態では、先に説明したように前記半導体論理回路20の占有面積を縮小することが可能である。
【0061】
前記ビアコンタクトVP9は前記層間絶縁膜23,24を貫通して延在し、前記層間絶縁膜24上に形成された配線パタ―ンWPに接続される。
【0062】
図7の構造では、前記p型拡散領域21SP1、前記p型拡散領域21DP1すなわちp型拡散領域21DP2、および前記p型拡散領域21SP2の直下に、シリコン酸化膜よりなる絶縁領域21I4,21I5および21I6がそれぞれ形成されていることに注意すべきである。
【0063】
前記絶縁領域21I4は、隣接する素子分離領域21Iに連続し、また前記絶縁領域21I6も隣接する素子分離領域21Iに連続しており、また前記絶縁領域21I3,21I4および21I5は、それぞれの下端が前記ボディ21BY3および21BY4を構成する浅いn型ウェル21NWの下端よりも深くなるように形成されている。その結果、前記ボディ21BY3および21BY4は相互に電気的に分離され、前記入力信号IN1およびIN2が干渉する問題は生じない。
【0064】
また前記p型拡散領域21SP1、21DP1、従って21DP2、および21SP2の下端は、前記浅いウェル21NWの下端よりも浅く形成されており、これらのp型拡散領域が、その下のp型シリコンバルク基板21と短絡する恐れはない。
【0065】
さらに前記図6の構成では、前記拡散領域21SP2に前記ビアコンタクトVC1が、前記層間絶縁膜23,24を貫通してコンタクトしている。同様に、前記拡散領域21SP1には前記ビアコンタクトVC8が、前記層間絶縁膜23,24を貫通してコンタクトしている。前記ビアコンタクトVC7には、前記層間絶縁膜24上に形成された電源配線パタ―ンPW1がコンタクトし、またビアコンタクトVC8には、前記層間絶縁膜24上に前記電源配線パタ―ンPW2が接続されている。
【0066】
図8は、前記図4の平面図中、線C−C’に沿った断面図を示す。
【0067】
図8を参照するに、前記素子領域21Aにおいては前記ポリシリコンパタ―ン21G1の一部により構成されるゲート電極23G1Nの直下に、前記チャネルドープ領域NVT1を含む浅いp型ウェル21PWが、前記ボディ21BY1に対応して形成されており、前記p型ウェル21PWの一端は前記素子領域21Aと素子領域21Bとを分離する素子分離領域21Iにより画成されている。また前記p型ウェル21PWの他端は、前記素子領域21Aとコンタクト領域21Aaとを分離する浅い素子分離領域部分21Iaにより画成されている。
【0068】
前記コンタクト領域21Aaには、オーミック接続のための高濃度p型領域21P+1が形成されており、前記高濃度p型領域21P+1は前記p型ウェル21PWと、前記浅い素子分離領域部分21Iaの下で電気的に接続されている。
【0069】
さらに前記層間絶縁膜23には、前記高濃度p型領域21P+1、および前記ゲート電極23G1Nのうち、前記高濃度p型領域21P+1に隣接する端部を露出する開口部23Aが形成され、前記開口部23Aを金属プラグよりなるビアコンタクトVC1で充填することにより、前記ゲート電極23G1Nを前記浅いウェル21PWに、電気的に接続する。
【0070】
同様に前記素子領域21Bにおいては前記ポリシリコンパタ―ン21G1の一部により構成されるゲート電極23G1Pの直下に、前記チャネルドープ領域PVT2を含む浅いn型ウェル21NWが前記ボディ21BY4に対応して形成されており、前記n型ウェル21NWの一端は前記素子領域21Aと素子領域21Bとを分離する素子分離領域21Iにより画成されている。また前記n型ウェル21NWの他端は、前記素子領域21Bとコンタクト領域21Baとを分離する浅い素子分離領域部分21Icにより画成されている。
【0071】
前記コンタクト領域21Baには、オーミック接続のための高濃度n型領域21N+1が形成されており、前記高濃度n型領域21N+1は前記n型ウェル21NWと、前記浅い素子分離領域部分21Icの下で電気的に接続されている。
【0072】
さらに前記層間絶縁膜23には、前記高濃度n型領域21N+1、および前記ゲート電極23G1Pのうち、前記高濃度n型領域21N+1に隣接する端部を露出する開口部23Bが形成され、前記開口部23Bを金属プラグよりなるビアコンタクトVC2で充填することにより、前記ゲート電極23G1Pが前記浅いウェル21NWに、電気的に接続される。その結果、前記pチャネルMOSトランジスタPMOS1およびnチャネルMOSトランジスタNMOS2は、それぞれダイナミックスレッショルド動作を行うことになる。
【0073】
図9は前記図4の平面図中、線G−G’に沿った断面図を示す。
【0074】
図9の断面図を参照するに、この断面図では、前記図6の断面図に対応して、前記Dt−MOSトランジスタNMOS1のドレイン領域21DN1の直下に先に説明した絶縁領域21I1が形成されているが、前記絶縁領域21I1は前記浅い素子分離領域部分21Iaの下を前記コンタクト領域21Aaまで延在しており、かつ、前記浅い素子分離領域部分21Iaは前記絶縁領域21I1に連続していることがわかる。かかる構成により、本実施形態では、前記コンタクト領域21Aaに形成される高濃度p型領域21P+1が、前記nチャネルDt−MOSトランジスタNMOS1のボディ21BY1を構成するp型ウェル21PWに電気的に接続されながら、かつ前記nチャネルDt−MOSトランジスタNMOS1のドレイン領域を構成する高濃度n型領域21DN1からは、前記浅い素子分離領域部分21Iaにより電気的かつ物理的に分離されることになる。前記Dt−MOSトランジスタNMOS1のソース側の断面についても同様である。
【0075】
さらに図8の断面図を参照するに、前記ポリシリコンパタ―ン21G1には、前記素子領域21Aと素子領域21Bの間の素子分離領域21Iに対応して前記層間絶縁膜23中にコンタクトホール23Cが形成され、前記コンタクトホール23Cを金属プラグよりなるビアコンタクトVC5により充填することにより、前記層間絶縁膜23上に形成され信号IN1が供給される信号配線パタ―ン24Aが、前記ポリシリコンパタ―ン21G1に電気的に接続される。なお図示していないが、前記ポリシリコンパタ―ン21G1上には低抵抗シリサイド層が形成されており、このため、前記ポリシリコンパタ―ン21G1において、n型にドープされた前記ゲート電極23G1Nとp型にドープされた前記ゲート電極23G1Pとの継ぎ目において電気抵抗が増大する問題は生じない。なお前記ビアコンタクトCV5は、前記層間絶縁膜24上に形成された配線パタ―ンWPの直下に形成されているため、図4の平面図では示されていない。
【0076】
図10は、前記図4の平面図中、線D−D’に沿った断面図を示す。
【0077】
図10を参照するに、前記素子領域21Aにおいては前記ポリシリコンパタ―ン21G2の一部により構成されるゲート電極23G2Nの直下に、前記チャネルドープ領域NVT1を含む浅いp型ウェル21PWが、前記ボディ21BY2に対応して形成されており、前記p型ウェル21PWの一端は前記素子領域21Aと素子領域21Bとを分離する素子分離領域21Iにより画成されている。また前記p型ウェル21PWの他端は、前記素子領域21Aとコンタクト領域21Abとを分離する浅い素子分離領域部分21Ibにより画成されている。
【0078】
前記コンタクト領域21Aaには、オーミック接続のための高濃度p型領域21P+2が形成されており、前記高濃度p型領域21P+2は前記p型ウェル21PWと、前記浅い素子分離領域部分21Ibの下で電気的に接続されている。
【0079】
さらに前記層間絶縁膜23には、前記高濃度p型領域21P+2、および前記ゲート電極23G2Nのうち、前記高濃度p型領域21P+2に隣接する端部を露出する開口部23Dが形成され、前記開口部23Dを金属プラグよりなるビアコンタクトVC3で充填することにより、前記ゲート電極23G2Nを前記浅いウェル21PWに、電気的に接続する。
【0080】
同様に前記素子領域21Bにおいては前記ポリシリコンパタ―ン21G2の一部により構成されるゲート電極23G2Pの直下に、前記チャネルドープ領域PVT2を含む浅いn型ウェル21NWが前記ボディ21BY3に対応して形成されており、前記n型ウェル21NWの一端は前記素子領域21Aと素子領域21Bとを分離する素子分離領域21Iにより画成されている。また前記n型ウェル21NWの他端は、前記素子領域21Bとコンタクト領域21Bbとを分離する浅い素子分離領域部分21Idにより画成されている。
【0081】
前記コンタクト領域21Bbには、オーミック接続のための高濃度n型領域21N+2が形成されており、前記高濃度n型領域21N+2は前記n型ウェル21NWと、前記浅い素子分離領域部分21Idの下で電気的に接続されている。
【0082】
さらに前記層間絶縁膜23には、前記高濃度n型領域21N+2、および前記ゲート電極23G2Pのうち、前記高濃度n型領域21N+1に隣接する端部を露出する開口部23Eが形成され、前記開口部23Eを金属プラグよりなるビアコンタクトVC4で充填することにより、前記ゲート電極23G2Pが前記浅いウェル21NWに、電気的に接続される。その結果、前記pチャネルMOSトランジスタPMOS2およびnチャネルMOSトランジスタNMOS1は、それぞれダイナミックスレッショルド動作を行うことになる。
【0083】
図11は前記図4の平面図中、線F−F’に沿った断面図を示す。
【0084】
図11の断面図を参照するに、この断面図では、前記図6の断面図に対応して、前記Dt−MOSトランジスタNMOS2のドレイン領域21DN2の直下に先に説明した絶縁領域21I2が形成されているが、前記絶縁領域21I2は前記浅い素子分離領域部分21Iaの下を前記コンタクト領域21Abまで延在しており、かつ、前記浅い素子分離領域部分21Ibは前記絶縁領域21I2に連続していることがわかる。かかる構成により、本実施形態では、前記コンタクト領域21Abに形成される高濃度p型領域21P+2が、前記nチャネルDt−MOSトランジスタNMOS2のボディ21BY2を構成するp型ウェル21PWに電気的に接続されながら、かつ前記nチャネルDt−MOSトランジスタNMOS2のドレイン領域を構成する高濃度n型領域21DN2からは、前記浅い素子分離領域部分21Ibにより電気的かつ物理的に分離されることになる。前記Dt−MOSトランジスタNMOS2のソース側の断面についても同様である。
【0085】
さらに図10の断面図を参照するに、前記ポリシリコンパタ―ン21G2には、前記素子領域21Aと素子領域21Bの間の素子分離領域21Iに対応して前記層間絶縁膜23中にコンタクトホール23Fが形成され、前記コンタクトホール23Fを金属プラグよりなるビアコンタクトVC6により充填することにより、前記層間絶縁膜23上に形成され信号IN2が供給される信号配線パタ―ン24Bが、前記ポリシリコンパタ―ン21G2に電気的に接続される。なお図示していないが、前記ポリシリコンパタ―ン21G2上には低抵抗シリサイド層が形成されており、このため、前記ポリシリコンパタ―ン21G2において、n型にドープされた前記ゲート電極23G2Nとp型にドープされた前記ゲート電極23G2Pとの継ぎ目において電気抵抗が増大する問題は生じない。
【0086】
図12は、図4の平面図において線H−H’に沿った断面図を示す。
【0087】
図12を参照するに、前記図9に示すように、前記絶縁領域21I1は前記高濃度p型領域21P+1の下を前記コンタクト領域21Aaまで延在しており、また同様に絶縁領域21I2も前記高濃度p型領域21P+1の下をコンタクト領域21Aaまで延在しているが、前記高濃度p型領域21P+1は前記絶縁領域21I1および21I2の間の部分において、前記ボディ21BY1を構成するp型ウェル21PWにコンタクトしている。同様に図11に示すように、前記絶縁領域21I2は前記高濃度p型領域21P+2の下を前記コンタクト領域21Abまで延在しており、また同様に絶縁領域21I3も前記高濃度p型領域21P+2の下をコンタクト領域21Abまで延在しているが、前記高濃度p型領域21P+2は前記絶縁領域21I2および21I3の間の部分において、前記ボディ21BY2を構成するp型ウェル21PWにコンタクトしているのがわかる。これにより、前記n型ゲート電極23G1Nが前記ボディ21BY1に、前記コンタクト領域21AaにおいてビアコンタクトVC1を介して電気的に接続され、またn型ゲート電極23G2Nがボディ21BY2に、前記コンタクト領域21AbにおいてビアコンタクトVC3を介して電気的に接続される。
【0088】
図13は、図4の平面図において線I−I’に沿った断面図を示す。
【0089】
図13を参照するに、前記図9に示すように、前記絶縁領域21I6は前記高濃度n型領域21N+1の下を前記コンタクト領域21Baまで延在しており、また絶縁領域21I5も前記高濃度n型領域21N+1の下をコンタクト領域21Baまで延在しているが、前記高濃度n型領域21N+1は前記絶縁領域21I5および21I6の間の部分において、前記ボディ21BY4を構成するn型ウェル21NWにコンタクトしている。同様に図11に示すように、前記絶縁領域21I5は前記高濃度n型領域21N+2の下を前記コンタクト領域21Bbまで延在しており、また同様に絶縁領域21I4も前記高濃度n型領域21N+2の下をコンタクト領域21Bbまで延在しているが、前記高濃度n型領域21N+2は前記絶縁領域21I4および21I5の間の部分において、前記ボディ21BY3を構成するn型ウェル21NWにコンタクトしているのがわかる。これにより、前記p型ゲート電極23G1Pが前記ボディ21BY4に、前記コンタクト領域21BaにおいてビアコンタクトVC2を介して電気的に接続され、またp型ゲート電極23G2Pがボディ21BY3に、前記コンタクト領域21BbにおいてビアコンタクトCV4を介して電気的に接続される。
【0090】
図14は、前記図4の平面図中、線E−E’に沿った断面図を示す。
【0091】
図14を参照するに、前記配線パタ―ンWPが前記ポリシリコンパタ―ン21G1上に形成されたビアコンタクトVC5および信号配線パタ―ン24Aを跨いで前記層間絶縁膜24上を延在し、ビアコンタクトVC9によりp型拡散領域21DP1、すなわち21DP2に、またビアコンタクトCV10によりn型拡散領域21DN1にコンタクトするのがわかる。
【0092】
また図14の断面図においても、前記n型ウェル21NWおよびその内部に形成されたp型拡散領域21DP1、従ってp型拡散領域21DP2の直下にはシリコン酸化膜よりなる絶縁領域21I5が形成されており、また前記p型ウェル21PWおよびその内部に形成されたn型拡散領域21DN1の直下にはシリコン酸化膜よりなる絶縁領域21I1が形成されているのがわかる。
【0093】
図15Aおよび図15Bは、本実施形態によるDt−MOSトランジスタ集積回路装置の寸法を、図6の断面について、前記図3のDt−MOSトランジスタ集積回路装置の対応する寸法と比較して示す図である。ただし図15Aは図6の断面を簡素化して示している。
【0094】
図15Aを参照するに、本実施形態では隣接するnチャネルDt−MOSトランジスタNMOS1およびNMOS2が、ドレイン領域21DN2とソース領域21SN1を共通にして形成されているため、間に素子分離構造は介在していない。
【0095】
これに対し図15Bの構造では、p型ウェル21P1とp型ウェル21P2とが、間に介在するn型ウェル11nにより素子分離されており、しかもこのようなpn接合による素子分離では、先にも述べたが、イオン注入マスクの寸法ずれや位置ずれ、さらに耐圧を考慮して、例えば前記n型ウェル11nとして、少なくとも0.44μmの幅を確保することが設計ルールにより定められている。このため、本実施形態によるDt−MOSトランジスタ集積回路装置では、図15Aに示す断面の幅を、図15Bの場合に比べて約1/2まで減少させることが可能である。例えば図15Bの構成において隣接するゲート電極13相互の間の距離が、前記ソース領域11Sおよびドレイン領域11Dの幅が0.16μmであって、0.76μm(0.16μm+0.44μm+0.16μm)であったものを、図15Aの構成では0.2μmまで低減することができる。
【0096】
すなわち本実施形態によれば、図15Aに示す集積回路装置のゲート長方向への寸法を、トランジスタどうしの干渉がなく、従ってウェルによる素子分離の必要のない非D−MOSトランジスタを使った場合と同等まで低減させることが可能である。
【0097】
図16は、本実施形態によるDt−MOSトランジスタ集積回路装置の寸法を、図8の断面、すなわち図4の線C−C’に沿った断面について、比較例と比較して示す図である。図16中、図(A)が本実施形態を示し、図(B)が比較例を示している。ただし図16において前記図8の断面は簡素化して示してある。また図(B)の比較例では、比較のため、本実施形態に対応する部分に同一の参照符号を付している。図17Aは、本実施形態によるDt−MOSトランジスタ集積回路装置を、図9の断面について示す図、図17Bは上記比較例によるDt−MOSトランジスタ集積回路の対応する断面を示す図である。図16(A),(B)では、DtMOSトランジスタNMOS1およびPMOS2の実効ゲート幅が紙面上で同一サイズになるように表示している。
【0098】
図16の(A)および(B)を比較すると、比較例では素子領域部分21Ia,21Icが省略されており、前記p型高濃度領域21P+1は素子領域21Aにおいて前記p型ウェル21PWに直接にコンタクトしている。また前記n型高濃度領域21N+1は素子領域21Bにおいて前記n型ウェル21NWに直接にコンタクトしている。この比較例では、本実施形態と異なり、素子領域21Aから分離したコンタクト領域21Aa、あるいは素子領域21Bから分離したコンタクト領域21Baは形成されない。
【0099】
図16(A)および図16(B)を比較すると、図16(B)の比較例の方が、素子分離領域部分21Iaあるいは21Icを省略した分だけ、ポリシリコンパタ―ン21G1の延在方向への素子寸法を減少できるように思われるかも知れないが、図4の平面図における線G−G’に沿った断面を示す図17Aおよび図17Bを参照すると、このような比較例の構成では、高濃度p型領域21P+1が高濃度のn型領域21DN1と接し、また高濃度n型領域21N+1が高濃度のp型領域21SP2と接するため、前記高濃度p型領域21P+1はp/n接合により前記高濃度のn型領域21DN1から分離され、また前記高濃度n型領域21N+1も、p/n接合により前記高濃度のp型領域21SP2から分離されることになる。
【0100】
このためこのような高濃度p型領域21P+1、あるいは高濃度n型領域21N+1は、イオン注入マスクの位置ずれや誤差、さらにはp/n接合の耐圧を考慮して、設計ルールより、例えば0.44μm以上の寸法を有するように形成する必要があり、このため、図17Bの比較例では、図17Aの本実施形態の構成に比べて、実際には前記ポリシリコンパタ―ン21G1の延在方向への寸法が増大してしまう。なお図17Aの本実施形態の場合、前記素子分離領域部分21Iaあるいは21Icは、同じ設計ルールで比較して0.11μmの寸法に形成でき、寸法の増加はわずかである。また前記高濃度p型領域21P+1、あるいは高濃度n型領域21N+1は、このようにp/n接合による素子分離ではないため、例えば70nmの寸法に形成することが可能である。
【0101】
このように本実施形態では、図15Aの断面においても寸法の増加がなく、また図16(A)あるいは図17Aの断面においても寸法の増加がわずかであるという格別の効果を得ることができる。
【0102】
さらに本実施形態では、図17Bの比較例におけるように、Dt−MOSトランジスタのソース領域あるいはドレイン領域となる高濃度n型領域21DN1や高濃度p型領域21SP2が素子分離領域部分21Ia,21Icにより電気的に分離されるため、p/n接合に伴う巨大な寄生容量の発生の問題を回避することができる。
【0103】
さらに図17Bの構成では、シリコンバルク基板21の表面にシリサイドを形成した場合、高濃度p型領域21P+1と高濃度n型領域21DN1、あるいは高濃度p型領域21SP2と高濃度n型領域21N+1が短絡してしまうため、シリサイドを形成しないか、あるいは図17Bのp/n接合の位置にシリサイド形成を阻止する絶縁膜パターンを形成する必要があるが、図17Aに示す本実施形態では、このような問題が発生することがなく、通常のサリサイド法により前記高濃度p型領域21P+1と高濃度n型領域21DN1、高濃度p型領域21SP2と高濃度n型領域21N+1上に、通常のサリサイド法により、容易にシリサイドを形成することが可能となる。
【0104】
次に本実施形態によるDt−MOSトランジスタ集積回路装置の製造方法について説明する。ただし、以下に説明するDt−MOSトランジスタ集積回路装置は、前記図4に示すレイアウトのものと実質的に同じであるが、nチャネルDt−MOSトランジスタNMOS1のコンタクト領域21AaがpチャネルDt−MOSトランジスタPMOS2のコンタクト領域21Baと向かい合うように、またnチャネルDt−MOSトランジスタNMOS2のコンタクト領域21AbがpチャネルDt−MOSトランジスタPMOS1のコンタクト領域21Bbと向かい合うように構成されていることに注意すべきである。
【0105】
図18Aはシリコンバルク基板21の平面図、図18Bは図18A中、線AA−AA’に沿った断面図、図18Cは図18A中、線BB−BB’に沿った断面図、図18Dは図18A中、線A−A’に沿った断面図である。
【0106】
図18A〜図18Dを参照するに、前記p型のシリコンバルク基板21上には、図6のボディ21BY1および図7のボディ21BY4に対応してシリコン窒化膜マスクパターン31Aが、また図6のボディ21BY2および図7のボディ21BY3に対応してシリコン窒化膜マスクパターン31Bが、それぞれ熱酸化膜よりなるパッド31aおよび31bを介して形成される。一方断面BB−BB’に沿っては、前記シリコン基板21の表面が露出されている。
【0107】
次に図19A〜図19Dを参照する。ここで図19Aはシリコンバルク基板21の平面図、図19Bは図19A中、線AA−AA’に沿った断面図、図19Cは図19A中、線BB−BB’に沿った断面図、図19Dは図19A中、線A−A’に沿った断面図である。
【0108】
図19A〜図19Dの工程では、前記シリコン窒化膜マスクパターン31A,31Bをマスクに前記シリコンバルク基板21を前記断面BB−BB’においてたとえはCl2やHClをエッチングガスとしたドライエッチングによりエッチングし、前記シリコンバルク基板21のうち、前記シリコン窒化膜マスクパターン31A,31Bにより保護された領域の両側にトレンチ21Tを例えば80nmの深さで、40nm〜150nmの幅に形成する。前記トレンチ21Tの形成の結果、前記シリコンバルク基板21の表面には、それぞれ前記シリコン窒化膜マスクパターン31Aおよび31Bにより保護されて、メサ構造21M1および21M2が形成される。
【0109】
次に図20A〜図20Dを参照する。ここで図20Aはシリコンバルク基板21の平面図、図20Bは図20A中、線AA−AA’に沿った断面図、図20Cは図20A中、線BB−BB’に沿った断面図、図20Dは図20A中、線A−A’に沿った断面図である。
【0110】
図20A〜図20Dの工程では、このようにして形成されたトレンチ21Tを、例えばシラン(SiH4)あるいはジクロロシラン(SiH2Cl2)、ゲルマン(GeH4)、塩化水素(HCl)および水素(H2)の混合ガスを原料にしたCVD法によりSiGe混晶層21SGを、例えば50nmの厚さで選択的にエピタキシャル成長させる。なお本明細書におけるSiGe混晶層という記載は、SiとGe以外に他の元素をも含む混晶層も含む。
【0111】
前記SiGe混晶層21SGのエピタキシャル成長は、例えば1330〜13300Pa(10−100Torr)、好ましくは5320Pa(40Torr)の圧力下、650℃〜750℃、好ましくは700℃の基板温度において、水素ガス分圧を4000Pa〜6000Pa、好ましくは5300Paに設定し、ジクロロシラン分圧を20Pa〜30Pa、好ましくは26Paに設定し、モノゲルマン分圧を10Pa〜15Pa、好ましくは12Paに設定し、塩化水素分圧を10Pa〜15Pa、好ましくは12Paに設定し、45nm/分の成長速度で行うことができる。
【0112】
前記SiGe混晶層21SGとしては、例えばGeを原子分率で20%程度含むものが使われるが、シリコン基板11に対してエピタキシャルに成長できる範囲でGeの組成はより増大させることができる。例えばGeを原子分率で40%程度含むSiGe混晶を、前記SiGe混晶層21SGとして使うことも可能である。また前記SiGe混晶層21SGとして、C(炭素)をさらに含むSiGeC混晶層を使うことも可能である。
【0113】
さらに前記図20A〜図20Dの工程では、前記SiGe混晶層21SGの選択エピタキシャル成長の後、シランあるいはジシラン、塩化水素、および水素の混合ガスを原料に使ったCVD法により、前記SiGe混晶層21SG上にシリコンエピタキシャル層21ESをエピタキシャル成長させ、前記トレンチ21Tを実質的に充填する。
【0114】
例えば前記シリコンエピタキシャル層21ESの成長は、1330〜13300Pa(10Torr〜100Torr)、好ましくは5320Pa(40Torr)の圧力下、650℃〜750℃、好ましくは700℃の基板温度にて、水素ガス分圧を4000Pa〜6000Pa、好ましくは5300Paに設定し、ジクロロシラン分圧を15Pa〜25Pa、好ましくは21Paに設定し、塩化水素分圧を3Pa〜10Pa、好ましくは5Paに設定し、0.7nm/分の成長速度で行うことができる。
【0115】
その結果図20Dの断面図に示すように前記シリコン窒化膜マスクパターン31A,31Bで保護されているシリコンバルク基板21のメサ構造21M1,21M2のそれぞれの側部に形成されたトレンチ21Tは、前記SiGe混晶層21SGとシリコンエピタキシャル層21ESを順次積層した積層構造により埋め込まれる。
【0116】
次に図21A〜図21Dを参照するに、図21Aはシリコンバルク基板21の平面図、図21Bは図21A中、線AA−AA’に沿った断面図、図21Cは図21A中、線BB−BB’に沿った断面図、図21Dは図21A中、線A−A’に沿った断面図である。
【0117】
図21A〜図21Dの工程では、前記シリコン窒化膜マスクパターン31Aおよび31B、およびその下の酸化膜パッド31aおよび31bが、ウェットエッチングにより除去され、その結果、前記メサ構造21M1および21M2の表面、および前記シリコンエピタキシャル層21ESの表面が露出される。前記シリコンエピタキシャル層21ESは前記シリコンバルク基板21の主面、従って前記メサ構造21M1,21M2の表面と一致する表面を有する。
【0118】
次に図22A〜図22Eを参照する。ここで図22Aはシリコンバルク基板21の平面図、図22Bは図22A中、線AA−AA’に沿った断面図、図22Cは図21A中、線BB−BB’に沿った断面図、図22Dは図22A中、線A−A’に沿った断面図、図22Eは図22A中、線C−C’に沿った断面図である。
【0119】
図22A〜図22Eの工程では、前記シリコンバルク基板21のうち、前記nチャネルDt−MOSトランジスタNMOS1およびNMOS2の素子領域21Aに対応する部分がシリコン窒化膜マスクパターン31Cにより保護されており、また前記シリコンバルク基板21のうち、前記pチャネルDt−MOSトランジスタPMOS1およびPMOS2の素子領域21Bに対応する部分がシリコン窒化膜マスクパターン31Dにより保護されている。さらに前記コンタクト領域21Aaおよび21Abが、それぞれシリコン窒化膜マスクパターン31Eaおよび31Ebにより保護されており、前記コンタクト領域21Baおよび21Bbが、それぞれシリコン窒化膜マスクパターン31Ecおよび31Edにより保護されている。先にも説明したように、本実施形態で説明しているDt−MOSトランジスタ集積回路装置は、前記図4に示すレイアウトのものと実質的に同じであるが、nチャネルDt−MOSトランジスタNMOS1のコンタクト領域21AaがpチャネルDt−MOSトランジスタPMOS2のコンタクト領域21Baと向かい合うように、またnチャネルDt−MOSトランジスタNMOS2のコンタクト領域21AbがpチャネルDt−MOSトランジスタPMOS1のコンタクト領域21Bbと向かい合うように構成されている。なお前記シリコン窒化膜マスクパターン31C,31Dおよび31Ea,31Eb,31Ecおよび31Edの下には、熱酸化膜よりなるパッド酸化膜31c,31d,31ea,31eb,31ec,31edが、それぞれ形成されている。
【0120】
次に図23A〜図23Eを参照する。ここで図23Aはシリコンバルク基板21の平面図、図23Bは図23A中、線AA−AA’に沿った断面図、図23Cは図23A中、線BB−BB’に沿った断面図、図23Dは図23A中、線A−A’に沿った断面図、図23Eは図23A中、線C−C’に沿った断面図である。
【0121】
図23A〜図23Eの工程では、前記シリコン窒化膜マスクパターン31Cのうち、前記シリコン窒化膜マスクパターン31Ebおよび31Eaに面する側のエッジに沿って、前記シリコン窒化膜マスクパターン31Ebあるいは31Eaとシリコン窒化膜マスクパターン31Cの間に露出されているシリコンバルク基板21の表面を覆って、レジストパターンR1が形成される。同様に図23A〜図23Eの工程では、前記シリコン窒化膜マスクパターン31Dのうち、前記シリコン窒化膜マスクパターン31Edおよび31Ecに面する側のエッジに沿って、前記シリコン窒化膜マスクパターン31Edあるいは31Ecとシリコン窒化膜マスクパターン31Dの間に露出されているシリコンバルク基板21の表面を覆って、レジストパターンR2が形成される。
【0122】
次に図24A〜図24Eを参照する。ここで図24Aはシリコンバルク基板21の平面図、図24Bは図24A中、線AA−AA’に沿った断面図、図24Cは図24A中、線BB−BB’に沿った断面図、図24Dは図24A中、線A−A’に沿った断面図、図24Eは図24A中、線C−C’に沿った断面図である。
【0123】
図24A〜図24Eの工程では、前記シリコンバルク基板21が、前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Ed、およびレジストパターンR1,R2をマスクに、例えばCl2あるいはHClをエッチングガスとしたドライエッチングにより、先の図19A〜図19Dの工程の場合と同様にエッチングされ、その結果、前記シリコンバルク基板21には、前記SiGe混晶層21SG中に延在するトレンチ21Uが形成される。図24A〜図24Eの工程では、前記トレンチ21Uを、その先端部が前記SiGe混晶層SGの下端を超えないように形成する。
【0124】
次に図25A〜図25Eを参照する。ここで図25Aはシリコンバルク基板21の平面図、図25Bは図25A中、線AA−AA’に沿った断面図、図25Cは図25A中、線BB−BB’に沿った断面図、図25Dは図25A中、線A−A’に沿った断面図、図25Eは図25A中、線C−C’に沿った断面図である。
【0125】
図25A〜図25Eの工程では、前記レジストパターンR1,R2が除去される。
【0126】
次に図26A〜図26Eを参照する。ここで図26Aはシリコンバルク基板21の平面図、図26Bは図26A中、線AA−AA’に沿った断面図、図26Cは図26A中、線BB−BB’に沿った断面図、図26Dは図26A中、線A−A’に沿った断面図、図26Eは図26A中、線C−C’に沿った断面図である。
【0127】
図26A〜図26Eの工程では、前記シリコンバルク基板21が前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edをマスクに、先の図24A〜図24Eの工程と同様にCl2あるいはHClをエッチングガスとしたドライエッチングによりエッチングされ、前記シリコン窒化膜マスクパターン31Cと31Ebの間、および前記シリコン窒化膜マスクパターン31Dと31Edの間に、前記SiGe混晶層21SGの上端に到達する浅いトレンチ21Vが形成される。またこれに伴って、先に形成されているトレンチ21Uは、前記SiGe混晶層21SGの下端を超えて延在する。
【0128】
次に図27A〜図27Eを参照する。ここで図27Aはシリコンバルク基板21の平面図、図27Bは図27A中、線AA−AA’に沿った断面図、図27Cは図27A中、線BB−BB’に沿った断面図、図27Dは図27A中、線A−A’に沿った断面図、図27Eは図27A中、線C−C’に沿った断面図である。
【0129】
図27A〜図27Eの工程では、前記トレンチ21Uにより露出されたSiGe混晶層領域21SGが、Cl2とH2の混合ガスあるいはHClガスをエッチングガスとしたドライエッチングにより、前記シリコンバルク基板21あるいはシリコンエピタキシャル層21ESに対し選択的に除去され、その結果、前記SiGe混晶層領域21SGに対応して空隙21Wが形成される。
【0130】
次に図28A〜図28Eを参照する。ここで図28Aはシリコンバルク基板21の平面図、図28Bは図28A中、線AA−AA’に沿った断面図、図28Cは図28A中、線BB−BB’に沿った断面図、図28Dは図28A中、線A−A’に沿った断面図、図28Eは図28A中、線C−C’に沿った断面図である。
【0131】
図28A〜図28Eの工程では、このようにして形成された空隙21Wを絶縁膜210Iにより埋め込む。かかる絶縁膜210Iは、例えばTEOS(tetraethyl orthosilicate)を原料とした高密度プラズマCVD法などにより形成することができる。
【0132】
次に図29A〜図29Eを参照する。ここで図29Aはシリコンバルク基板21の平面図、図29Bは図29A中、線AA−AA’に沿った断面図、図29Cは図29A中、線BB−BB’に沿った断面図、図29Dは図29A中、線A−A’に沿った断面図、図29Eは図29A中、線C−C’に沿った断面図である。
【0133】
図29A〜図29Eの工程では、前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edが、その下の酸化膜パッド共々、ウェットエッチングにより除去され、その結果、図29Aの平面図に示すように、シリコン面が露出した素子領域21Aおよび21B、およびコンタクト領域21Aa,21Ab,21Ba,21Bbが素子分離領域21Iおよび素子分離領域部分21Ia〜21Idにより画成された構造が得られる。
【0134】
図29Bに示す線AA−AA’に沿った断面図より、当初のシリコンバルク基板21の表面が、素子領域21A,21Bおよびコンタクト領域21Ab,21Bbにおいて、先に説明した図8に対応して、露出しているのがわかるが、図29Cに示す線BB−BB’に沿った断面図では、先に説明した図11に対応して、前記素子領域21Aの下には絶縁領域21I2が、また前記素子領域21Bの下には絶縁領域21I5が、素子分離領域21Iに連続して埋設されているのがわかる。
【0135】
また図29Aの平面図および図29C,図29Eの断面図に示すように、前記絶縁領域21I2上においてはコンタクト領域21Abが素子分離領域21Iおよび素子分離領域部分21Ibにより囲まれて、また前記絶縁領域21I5上においてはコンタクト領域21Bbが素子分離領域21Iおよび素子分離領域部分21Idにより囲まれて形成されており、図29Bおよび図29Eの断面図に示すようにコンタクト領域21Abは前記素子領域部分21Ibの下において、素子領域21Aと電気的に接続されており、コンタクト領域21Bbは前記素子領域部分21Idの下において素子領域21Aと電気的に接続されている。
【0136】
次に図30A〜図30Eを参照する。ここで図30Aはシリコンバルク基板21の平面図、図30Bは図30A中、線AA−AA’に沿った断面図、図30Cは図30A中、線BB−BB’に沿った断面図、図30Dは図30A中、線A−A’に沿った断面図、図30Eは図30A中、線C−C’に沿った断面図である。
【0137】
図30A〜図30Eの工程では、始めに図30Aに示すマスクM1を使って前記素子領域21Aおよびコンタクト領域21Aa,21Abの下にn型不純物元素をイオン注入し、前記n型ウェル21DNWを形成する。例えばリン(P)を350keVの加速電圧下、3×1013cm-2のドーズ量で導入することで、前記n型ウェル21DNWを形成することができる。
【0138】
次に、引き続き同じマスクM1を使って前記素子領域21Aおおよびコンタクト領域21Aa,21Abにp型不純物元素をイオン注入し、これをp型にドープすることにより、前記ボディ21BY1、21BY2を構成するp型ウェル21PWを形成する。例えばボロン(B)を20keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記p型ウェル21PWを形成することができる。
【0139】
次にマスクM2を使って前記素子領域21Bおよびコンタクト領域21Ba,21Bbにn型不純物元素をイオン注入し、これをn型にドープすることにより、前記ボディ21BY3,21BY4を構成するn型ウェル21NWを形成する。例えばヒ素(As)を60keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記n型ウェル21NWを形成することができる。
【0140】
さらに図30A〜図30Eの工程では、露出されているシリコン面を熱酸化あるいはプラズマ酸化して、厚さが例えば1.7nmのゲート絶縁膜(図示せず)を、前記ゲート絶縁膜22OX1〜22OX4に対応して形成する。
【0141】
なお上記のイオン注入工程の順序は任意に変更してよい。
【0142】
次に図31A〜図31Eを参照する。ここで図31Aはシリコンバルク基板21の平面図、図31Bは図31A中、線AA−AA’に沿った断面図、図31Cは図31A中、線BB−BB’に沿った断面図、図31Dは図31A中、線A−A’に沿った断面図、図31Eは図31A中、線C−C’に沿った断面図である。
【0143】
図31A〜図31Eの工程では、前記素子領域21A上に前記ポリシリコンパタ―ン21G1,21G2にそれぞれ対応してポリシリコンパタ―ン21G1Aおよび21G1Bが、対応するゲート絶縁膜22OX1,22OX2(図示せず)を介して形成され、また前記素子領域21B上に前記ポリシリコンパタ―ン21G1,21G2にそれぞれ対応してポリシリコンパタ―ン21G2Aおよび21G2Bが、対応するゲート絶縁膜22OX3,22OX4(図示せず)を介して形成される。
【0144】
さらに図31A〜図31Eの工程では、マスクM3を使って素子領域21Aおよびコンタクト領域21Ba,21Bbにn型不純物元素、例えばリン(P)を高濃度で、例えば8keVの加速電圧下、1×1016cm-2のドーズ量でイオン注入し、DtMOSトランジスタNMOS1,NMOS2のソース領域およびドレイン領域となる拡散領域21DN1,21SN1,21DN2,21SN2、およびコンタクト領域21Ba,21Bbをn+型にドープする。
【0145】
また図31A〜図31Eの工程では、マスクM4を使って素子領域21Bおよびコンタクト領域21Aa,21Abにp型不純物元素、例えばボロン素(B)を高濃度で、例えば5keVの加速電圧下、2×1015cm-2のドーズ量でイオン注入し、DtMOSトランジスタPMOS1,PMOS2のソース領域およびドレイン領域となる拡散領域21DP1,21SP1,21DP2,21SP2、およびコンタクト領域21Aa,21Abをp+型にドープする。
【0146】
なお図31Dにおいては前記ポリシリコンパタ―ン21G1Bよりなるゲート電極の両側にp型のソースエクステンション領域21se1,ドレインエクステンション領域21de1が、またポリシリコンパタ―ン21G2Bよりなるゲート電極の両側にp型のソースエクステンション領域21se2,ドレインエクステンション領域21de2が形成されているが、これらは前記ポリシリコンパタ―ン21G1B,21G2Bを自己整合マスクとしたp型不純物元素のイオン注入により形成されており、先に説明した拡散領域21DN1,21SN1,21DN2,21SN2を形成するイオン注入工程は、上記ソースエクステンション領域およびドレインエクステンション領域21se1,21de1,21se2,21de2の形成の後、前記ポリシリコンパタ―ン21G1B,21G2Bおよびその側壁絶縁膜をマスクとして実行されるものである。また同様なソースエクステンション領域およびドレインエクステンション領域は、素子領域21Aにも、n型の導電型で形成される。p型のソースエクステンション領域およびドレインエクステンション領域は、例えばBを0.3keVの加速電圧下、1×1015cm-3のドーズ量でイオン注入することにより形成することができ、n型のソースエクステンション領域およびドレインエクステンション領域は、例えばAsを1keVの加速電圧下、1×1015cm-3のドーズ量でイオン注入することにより形成することができる。
【0147】
また図31A〜31Dの工程では、図示は省略するが、ポケット注入領域を形成することも可能である。このようなポケット注入領域は、nチャネルDt−MOSトランジスタNMOS1,NMOS2の場合、Bを例えば7keVの加速電圧下、1×1014cm-2のドーズ量で斜めイオン注入することで形成でき、またpチャネルDt−MOSトランジスタPMOS1,PMOS2の場合、Asを例えば40keVの加速電圧下、1×1013cm-2のドーズ量で斜めイオン注入することで形成することができる。
【0148】
さらに図31A〜図31Eの工程では、露出したシリコン面にサリサイド法によりシリサイド膜(図示せず)を形成する。
【0149】
次に図32A〜図32Eを参照する。ここで図32Aはシリコンバルク基板21の平面図、図32Bは図32A中、線AA−AA’に沿った断面図、図32Cは図32A中、線BB−BB’に沿った断面図、図32Dは図32A中、線A−A’に沿った断面図、図32Eは図32A中、線C−C’に沿った断面図である。
【0150】
図32A〜図32Eの工程では、ビアコンタクトVC1〜VC11が形成され、さらに図示は省略するが、配線パタ―ンPW1,PW2,GD1およびWPを形成することにより、先の図4で説明した二入力NAND装置と同等の二入力NAND装置が得られる。ここでビアコンタクトVC1は前記ポリシリコンパタ―ン21G1Aと前記コンタクト領域21Aaを接続するシェアドコンタクト、ビアコンタクトVC3は前記ポリシリコンパタ―ン21G2Aとコンタクト領域21Abを接続するシェアドコンタクト、ビアコンタクトVC2は前記ポリシリコンパタ―ン21G1Bとコンタクト領域21Baを接続するシェアドコンタクト、ビアコンタクトVC4は前記ポリシリコンパタ―ン21G2Bとコンタクト領域21Bbを接続するシェアドコンタクトである。ここで前記ポリシリコンパタ―ン21G1AはnチャネルDt−MOSトランジスタNMOS1のゲート電極を構成し、前記ポリシリコンパタ―ン21G2AはnチャネルDt−MOSトランジスタNMOS2のゲート電極を構成し、前記ポリシリコンパタ―ン21G1BはpチャネルDt−MOSトランジスタPMOS2のゲート電極を構成し、前記ポリシリコンパタ―ン21G2BはpチャネルDt−MOSトランジスタPMOS1のゲート電極を構成する。
【0151】
以上に説明した図18A〜図18Dから始まって図32A〜図32Eまで続く本実施形態による製造工程を振り返ると、このようにして形成された二入力NAND装置では、前記コンタクト領域21Aa,21Ab,21Ba,21Bbが、図22A〜図22Dの工程において、シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edにより、同時に、一括して形成されることに好ましい特徴があるのがわかる。
【0152】
すなわち、前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edは、同一の露光マスクを使ったフォトリソグラフィにより形成されるため,素子領域21Aとコンタクト領域21Aa,21Abの間、また素子領域21Bとコンタクト領域21Ba,21Bbの間に位置ずれが生じることがない。そこで図31A〜図31Eで説明したイオン注入工程が、二つのマスクM3,M4を使って二回にわけて行われるにもかかわらず、マスクの位置ずれを勘案して素子領域21Aとコンタクト領域21Aa,21Abの間の距離、あるいは素子領域21Bとコンタクト領域21Ba,21Bbの間の距離を必要以上に大きくとる必要がなく、前記素子分離領域部分21Ia〜21Idの幅を設計ルールで許容される最小値、例えば0.11μmに設定することにより、前記Dt−MOSトランジスタNMOS1,NMOS2,PMOS1,PMOS2において、Dt−MOS構成を採用することにより生じる素子面積の増大を抑制することが可能となる。
【0153】
これに対し、先に図17Bで示した比較例による構造では、図32Aにおける素子分離領域部分21Ia〜21Idを省略しており、その結果、p+型のコンタクト領域21Aaが、前記素子領域21Aのうち、前記ポリシリコンパタ―ン21G1Aの両側のn+型領域から、p+型のコンタクト領域21Abが、前記素子領域21Aのうち、前記ポリシリコンパタ―ン21G2Aの両側のn+型領域から、n+型のコンタクト領域21Baが、前記素子領域21Bのうち、前記ポリシリコンパタ―ン21G1Bの両側のp+型領域から、さらにn+型のコンタクト領域21Bbが、前記素子領域21Bのうち、前記ポリシリコンパタ―ン21G2Bの両側のp+型領域から、p/n接合を形成して分離されるが、このようなp/n接合では接合耐圧やイオン注入マスクM3,M4の相対的な位置ずれを考慮して、前記図32Aにおける素子分離領域部分21Ia〜21Idに対応する領域に、前記ポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2Bの延在方向に少なくとも0.44μmの距離を確保する必要があるが、本実施形態ではこのような比較例に対し、大幅な素子面積の低減が可能となる。
【0154】
図示は省略するが、本実施形態においても図6の場合と同様に、前記nチャネルDt−MOSトランジスタNMOS1のドレイン領域21DN1の下端は前記絶縁領域21I1の上端に接しており、前記ソース領域21SN1および前記nチャネルDt−MOSトランジスタNMOS2のドレイン領域21DN2の下端は前記絶縁領域21I2の上端に接しており、前記nチャネルDt−MOSトランジスタNMOS2のソース領域21SN2の下端は前記絶縁領域21I3の上端に接している。
【0155】
また図32Dに示すように、前記pチャネルDt−MOSトランジスタPMOS1のソース領域21SP1の下端は前記絶縁領域21I4の上端に接し、前記pチャネルDt−MOSトランジスタPMOS1のドレイン領域21DP1およびpチャネルDt−MOSトランジスタPMOS2のドレイン領域21DP2の下端は前記絶縁領域21I5の上端に接し、さらにpチャネルDt−MOSトランジスタPMOS2のソース領域21SP2の下端は絶縁領域21I6の上端に接している。
【0156】
これにより、いずれのDt−MOSトランジスタにおいても、ソース領域およびドレイン領域に付随する寄生容量が大きく低減され、高速動作が実現される。
【0157】
なお上記の説明において「ソース領域」および「ドレイン領域」を構成する拡散領域において、「ソース」,「ドレイン」の機能は、実際に使われる回路では、要求される動作により、逆になる場合もある。
【0158】
(第2の実施形態)
次に第2の実施形態によるDt−MOSトランジスタ集積回路装置の製造方法について説明する。以下に説明するDt−MOSトランジスタ集積回路装置も、前記図4に示すレイアウトのものと実質的に同じであるが、nチャネルDt−MOSトランジスタNMOS1のコンタクト領域21AaがpチャネルDt−MOSトランジスタPMOS2のコンタクト領域21Baと向かい合うように、またnチャネルDt−MOSトランジスタNMOS2のコンタクト領域21AbがpチャネルDt−MOSトランジスタPMOS1のコンタクト領域21Bbと向かい合うように構成されていることに注意すべきである。
【0159】
まず図33A〜図33Eを参照する。ここで図33Aは前記シリコンバルク基板21の平面図、図33Bは図33A中、線AA−AA’に沿った断面図、図33Cは図33A中、線BB−BB’に沿った断面図、図33Dは図33A中、線A−A’に沿った断面図、図33Eは図33Ach中、線C−C’に沿った断面図である。
【0160】
図33A〜図33Eの工程を参照するに、前記シリコンバルク基板21の表面には、前記図22A〜22Eで説明したのと同様なシリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edが、前記シリコン窒化膜マスクパターン31Cが、形成しようとしているnチャネルDt−MOSトランジスタNMOS1,NMOS2の素子領域に対応して、前記シリコン窒化膜マスクパターン31Dが、形成しようとしているnチャネルDt−MOSトランジスタNMOS1,NMOS2の素子領域に対応して、形成しようとしてうるpチャネルDt−MOSトランジスタPMOS1,PMOS2の素子領域に対応して、またシリコン窒化膜マスクパターン31Ea,31Eb,31Ec,31Edが、それぞれコンタクト領域21Aa,21Ab,21Ba,21Bbに対応して形成されている。ただし図33A〜図33Eの工程では、前記シリコンバルク基板21中にはまだ何らの構造も形成されていない。なお前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edと前記シリコンバルク基板21との間には、熱酸化膜よりなるパッド酸化膜31c,31d,31ea,31eb,31ec,31edが、前記図22A〜図22Eと同様に、それぞれ形成されているが、以後の図示では、パッド酸化膜の表示は省略する。
【0161】
次に図34A〜図34Eを参照する。ここで図34Aは前記シリコンバルク基板21の平面図、図34Bは図34A中、線AA−AA’に沿った断面図、図34Cは図34A中、線BB−BB’に沿った断面図、図34Dは図34A中、線A−A’に沿った断面図、図34Eは図34A中、線C−C’に沿った断面図である。
【0162】
図34A〜図34Eの工程を参照するに、前記シリコンバルク基板21上には、前記シリコン窒化膜マスクパターン31Cと31Eaの間のシリコンバルク基板表面部分を覆ってレジストパターンR11が、また前記シリコン窒化膜マスクパターン31Cと31Ebの間のシリコンバルク基板表面部分を覆ってレジストパターンR12が、さらに前記シリコン窒化膜マスクパターン31Dと31Ecの間のシリコンバルク基板表面部分を覆ってレジストパターンR13が、さらに前記シリコン窒化膜マスクパターン31Dと31Ebの間のシリコンバルク基板表面部分を覆ってレジストパターンR14が、それぞれ形成される。
【0163】
次に図35A〜図35Eを参照する。ここで図35Aは前記シリコンバルク基板21の平面図、図35Bは図35A中、線AA−AA’に沿った断面図、図35Cは図35A中、線BB−BB’に沿った断面図、図35Dは図35A中、線A−A’に沿った断面図、図35Eは図35A中、線C−C’に沿った断面図である。
【0164】
図35A〜図35Eの工程を参照するに、この工程では前記シリコンバルク基板21が、前記シリコン窒化膜マスクパターン31C,31D,31Ea,31Eb,31Ec,31Edおよび前記レジストパターンR11〜R14をマスクに、先の図19A〜図19Dの工程と同様に、水素ガスとCl2ガスあるいはHClガスをエッチングガスとしたドライエッチングによりエッチングされ、前記素子分離領域21Iに対応して素子分離溝21Tが、例えば200nmの深さに形成される。
【0165】
次に図36A〜図36Eを参照する。ここで図36Aは前記シリコンバルク基板21の平面図、図36Bは図36A中、線AA−AA’に沿った断面図、図36Cは図36A中、線BB−BB’に沿った断面図、図36Dは図36A中、線A−A’に沿った断面図、図36Eは図36A中、線C−C’に沿った断面図である。
【0166】
図36A〜図36Eの工程において、前記レジストパターンR11〜R14が除去される。
【0167】
次に図37A〜図37Eを参照する。ここで図37Aは前記シリコンバルク基板21の平面図、図37Bは図37A中、線AA−AA’に沿った断面図、図37Cは図37A中、線BB−BB’に沿った断面図、図37Dは図37A中、線A−A’に沿った断面図、図37Eは図37A中、線C−C’に沿った断面図である。
【0168】
図37A〜図37Eの工程においては前記シリコンバルク基板21が前記シリコン窒化膜マスクパターン31C,31D,31Ea〜31Edをマスクに、再び、今度は40nmの深さにドライエッチングされ、前記素子分離溝21Tの深さが240nmに達する。同時に、前記シリコン窒化膜マスクパターン31Cと31Ebの間、シリコン窒化膜マスクパターン31Edと31Dの間に、深さが40nmの浅いトレンチ21Vが形成される。同様なトレンチ21Vはシリコン窒化膜マスクパターン31Cと31Eaの間、およびシリコン窒化膜マスクパターン31Ecと31Dの間にも形成される。前記トレンチ21Vは、例えば0.11μm程度の幅で形成することができる。
【0169】
次に図38A〜図38Eを参照する。ここで図38Aは前記シリコンバルク基板21の平面図、図38Bは図38A中、線AA−AA’に沿った断面図、図38Cは図38A中、線BB−BB’に沿った断面図、図38Dは図38A中、線A−A’に沿った断面図、図38Eは図38A中、線C−C’に沿った断面図である。
【0170】
図38A〜図38Eの工程において、前記トレンチ21Tおよび21Vは高密度CVD法により堆積したシリコン酸化膜により充填され、さらに前記シリコンバルク基板21上の余計なシリコン酸化膜を化学機械研磨により除去した後、前記シリコン窒化膜マスクパターン31C,31Dおよび31Ea〜31Edおよびその下のパッド酸化膜をウェットエッチングにより除去することにより、素子分離溝21Tが素子分離絶縁膜により充填されて素子分離領域21Iを形成し、また前記浅いトレンチ21Vが先に説明した素子分離絶縁膜部分21Ia〜21Idで充填され、かつ表面に前記素子領域21A,21B、およびコンタクト領域21Aa,21Ab,21Ba,21Bbに対応して前記シリコンバルク基板21の表面が露出した基板構造が得られる。
【0171】
さらに図38A〜図38Eの工程では、図30A〜図30Eの工程と同様にして、一連のイオン注入工程を行う。
【0172】
まず始めに図38Aに示すマスクM1を使って前記素子領域21Aおよびコンタクト領域21Aa,21Abの下にn型不純物元素をイオン注入し、前記n型ウェル21DNWを形成する。例えばリン(P)を350keVの加速電圧下、3×1013cm-2のドーズ量で導入することで、前記n型ウェル21DNWを形成することができる。
【0173】
次に、引き続き同じマスクM1を使って前記素子領域21Aおおよびコンタクト領域21Aa,21Abにp型不純物元素をイオン注入し、これをp型にドープすることにより、前記ボディ21BY1、21BY2を構成するp型ウェル21PWを形成する。例えばボロン(B)を20keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記p型ウェル21PWを形成することができる。
【0174】
次にマスクM2を使って前記素子領域21Bおよびコンタクト領域21Ba,21Bbにn型不純物元素をイオン注入し、これをn型にドープすることにより、前記ボディ21BY3,21BY4を構成するn型ウェル21NWを形成する。例えばヒ素(As)を60keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記n型ウェル21NWを形成することができる。
【0175】
さらに図38A〜図38Eの工程では、露出されているシリコン面を熱酸化あるいはプラズマ酸化して、厚さが例えば1.7nmのゲート絶縁膜(図示せず)を、前記ゲート絶縁膜22OX1〜22OX4に対応して形成する。
【0176】
なお上記のイオン注入工程の順序は任意に変更してよい。
【0177】
次に図39A〜図39Eを参照する。ここで図39Aは前記シリコンバルク基板21の平面図、図39Bは図39A中、線AA−AA’に沿った断面図、図39Cは図39A中、線BB−BB’に沿った断面図、図39Dは図39A中、線A−A’に沿った断面図、図39Eは図39A中、線C−C’に沿った断面図である。
【0178】
図39A〜図39Eの工程では、前記素子領域21A上に前記図4におけるポリシリコンパタ―ン21G1,21G2にそれぞれ対応してポリシリコンパタ―ン21G1Aおよび21G1Bが、対応するゲート絶縁膜22OX1,22OX2(図示せず)を介して形成され、また前記素子領域21B上に前記ポリシリコンパタ―ン21G1,21G2にそれぞれ対応してポリシリコンパタ―ン21G2Aおよび21G2Bが、対応するゲート絶縁膜22OX3,22OX4(図示せず)を介して形成される。
【0179】
より具体的には、前記図39A〜図39Eの工程では、図38A〜図38Eの構造上に、前記ゲート絶縁膜22OX1,22OX2,22OX3,22OX4となるシリコン酸化膜あるいはシリコン酸窒化膜が、例えば熱酸化およびプラズマ窒化により形成され、前記シリコン酸化膜あるいはシリコン酸窒化膜上にポリシリコン膜およびシリコン窒化膜が順次形成され、このようにして形成されたポリシリコンおよびシリコン窒化膜をパターニングすることにより、前記ポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2Bが形成される。このようにして形成されたポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2Bは、それぞれシリコン窒化膜パタ―ン21G1AN,21G1BN,21G2AN,21G2BNを担持している。
【0180】
次に図40A〜図40Eを参照する。ここで図40Aは前記シリコンバルク基板21の平面図、図40Bは図40A中、線AA−AA’に沿った断面図、図40Cは図40A中、線BB−BB’に沿った断面図、図40Dは図40A中、線A−A’に沿った断面図、図40Eは図40A中、線C−C’に沿った断面図である。
【0181】
図40A〜図40Eの工程では、前記図39A〜図39Eの構造上にシリコン酸化膜41OXおよびシリコン窒化膜41Nが順次CVD法により、前記ポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2Bを、それぞれシリコン窒化膜パタ―ン21G1AN,21G1BN,21G2AN,21G2BNを介して覆うように一様に堆積される。
【0182】
次に図41A〜図41Eを参照する。ここで図41Aは前記シリコンバルク基板21の平面図、図41Bは図41A中、線AA−AA’に沿った断面図、図41Cは図41A中、線BB−BB’に沿った断面図、図41Dは図41A中、線A−A’に沿った断面図、図41Eは図41A中、線C−C’に沿った断面図である。
【0183】
図41A〜図41Eの工程では、前記図40A〜図40Eに示したシリコンバルク基板21上にレジストパターンR15が、前記シリコン窒化膜41Nで覆われた状態の素子領域21Aおよび前記シリコン窒化膜41Nで覆われた状態の素子領域21Bを露出するように形成される。
【0184】
次に図42A〜図42Eを参照する。ここで図42Aは前記シリコンバルク基板21の平面図、図42Bは図42A中、線AA−AA’に沿った断面図、図42Cは図42A中、線BB−BB’に沿った断面図、図42Dは図42A中、線A−A’に沿った断面図、図42Eは図42A中、線C−C’に沿った断面図である。
【0185】
図42A〜図42Eの工程では、前記シリコンバルク基板21上に前記レジストパタ―ンR15を残したまま、前記シリコン窒化膜41Nを、前記シリコンバルク基板21の表面に対して略垂直に作用する異方性ドライエッチングにより、前記シリコン酸化膜41OXをエッチングストッパとしてエッチングし、さらに前記シリコン酸化膜41OXを、シリコン窒化膜21G1AN,21G2AN,21G1BN,21G2BNをストッパとしたエッチングにより除去する。
【0186】
このようなエッチングの結果、図42BのAA−AA’断面に示すように前記ポリシリコンパタ―ン21G1A,21G1B,21G2A,21G2B上においてそれぞれ前記シリコン窒化膜21G1AN,21G2AN,21G1BN,21G2BNが露出された構造が得られる。
【0187】
また図42Cに示すように図42A中のA−A’断面では、ポリシリコンパタ―ン21G1B,21G2Bのそれぞれに、前記シリコン酸化膜41OXおよびシリコン窒化膜41Nよりなる側壁膜が形成されるのがわかる。図42Cの断面では、素子領域21Bの表面が露出されていることに注意すべきである。なお図示はしないが、ポリシリコンパタ―ン21G1A,21G2Aにおいても同様である。すなわち図42A〜図42Eの工程により、前記素子領域21Aの表面が同様に露出される。
【0188】
なおこの工程では、線C−C’に沿った断面では、コンタクト領域21Ba,21BbがレジストパターンR15に覆われており、線D−D’に沿った断面では、素子分離絶縁膜21Iが前記レジストパターンR15により覆われている。
【0189】
次に図43A〜図43Eを参照する。ここで図43Aは前記シリコンバルク基板21の平面図、図43Bは図43A中、線AA−AA’に沿った断面図、図43Cは図43A中、線BB−BB’に沿った断面図、図43Dは図43A中、線A−A’に沿った断面図、図43Eは図43A中、線C−C’に沿った断面図である。
【0190】
図43A〜図43Eの工程において、前記レジストパターンR15が除去される。
【0191】
図43A〜図43Eの工程では、図43Aの平面図において、前記素子領域21A,21Bが、素子分離領域21I,素子分離領域部分21Ia,21Ib,21Ic,21D、さらにシリコン窒化膜21G1AN,21G1BN,21G2AN,21G2BNにより画成された構造が得られる。
【0192】
次に図44A〜図44Eを参照する。ここで図44Aは前記シリコンバルク基板21の平面図、図44Bは図44A中、線AA−AA’に沿った断面図、図44Cは図44A中、線BB−BB’に沿った断面図、図44Dは図44A中、線A−A’に沿った断面図、図44Eは図44A中、線C−C’に沿った断面図である。
【0193】
図44A〜図44Eの工程では、前記シリコンバルク基板21のうち、図44Aの平面図において破線で囲んだ部分を、前記素子分離領域21I,素子分離領域部分21Ia,21Ib,21Ic,21D、および前記シリコン窒化膜21G1AN,21G1BN,21G2AN,21G2BNをマスクに、水素ガスとCl2ガスあるいはHClガスをエッチングガスとした、前記シリコンバルク基板21の表面に略垂直方向に作用する異方性ドライエッチングにより、前記素子領域21Bにおいてはn型ウェル21NWよりも深く、また素子領域21Aにおいては、図示は省略するがp型ウェル21PWよりも深くエッチングし、トレンチ21TXを形成する。図44Cの断面図を参照。かかるトレンチ21TXの形成に伴い、前記ポリシリコンパタ―ン21G1Bの直下に、41Nよりなる側壁膜まで含めた幅で、前記ボディ21BY4が形成され、またポリシリコンパタ―ン21G2Bの直下に、41Nよりなる側壁膜まで含めた幅で、前記ボディ21BY3が形成される。同様にしてポリシリコンパタ―ン21G1Aの直下にボディ21BY1が形成され、ポリシリコンパタ―ン21G2Aの直下にボディ21BY2が形成される。
【0194】
なお前記トレンチ21TXの下端は本実施形態では、前記トレンチ21Tを充填して形成された素子分離領域21Iの下端を超えないように設定している。その結果、次の工程で前記トレンチ21TXを充填して形成され、後でシリコン酸化膜と置換されるSiGe混晶層の厚さが過大になることがなく、前記SiGe混晶層をエッチングにより除去する際の工程が容易になる。ただし前記トレンチ21Tを、前記素子分離領域21Iの下端よりも深く形成することも可能である。
【0195】
次に図45A〜図45Eを参照する。ここで図45Aは前記シリコンバルク基板21の平面図、図45Bは図45A中、線AA−AA’に沿った断面図、図45Cは図45A中、線BB−BB’に沿った断面図、図45Dは図45A中、線A−A’に沿った断面図、図45Eは図45A中、線C−C’に沿った断面図である。
【0196】
図45A〜図45Eの工程では、前記トレンチ21TXの形成に引き続き、前記図44A〜図44Eの工程と同じ素子分離領域21I,素子分離領域部分21Ia,21Ib,21Ic,21D、および前記シリコン窒化膜21G1AN,21G1BN,21G2AN,21G2BNをマスクに、最初はシラン(SiH4)あるいはジクロロシラン(SiH2Cl2)、ゲルマン(GeH4)、塩化水素(HCl)および水素(H2)の混合ガスを原料にしたCVD法を行い、次いでシランあるいはジシラン、塩化水素、および水素の混合ガスを原料に使ったCVD法を実行することにより、図45Aの平面図において破線で囲んだ部分、すなわち前記トレンチ21TXにおいてSiGe混晶層21SGおよびシリコンエピタキシャル層21ESを順次エピタキシャル成長させる。
【0197】
前記SiGe混晶層21SGは前記トレンチ21TX中において、上端が前記素子分離領域部分21Ia〜21Idの下端に略対応するまで充填される。図示の例では、前記SiGe混晶層21SGの上端は前記素子分離領域部分21Ibの下端を超えているが、これは好ましいものの、必ずしも必須ではない。仮に前記SiGe混晶層21SGの上端が前記素子分離領域部分21Ibの下端にわずかに達さなかった場合、前記ソース拡散領域あるいはドレイン拡散領域21SN1あるいは21DN2を構成するn+拡散領域が前記素子分離領域部分21Ibの直下においてp型ウェル21PWに接することになるが、その結果形成されるp/n接合が十分に局所的であれば、寄生容量による実質的な不利は生じない。
【0198】
もちろん前記SiGe混晶層21SGの上端が前記素子分離領域部分21Ia〜21Idの下端を超えた浅い位置に位置した場合、後で前記SiGe混晶層21SGを置換して形成される絶縁領域が前記素子分離領域部分21Ia〜21Idに連続するため、前記ソース拡散領域あるいはドレイン拡散領域21SN1あるいは21DN2を構成するn+拡散領域21NS1や21DN2などの寄生容量を低減できる好ましい効果が得られる。
【0199】
次に図46A〜図46Eを参照する。ここで図46Aは前記シリコンバルク基板21の平面図、図46Bは図46A中、線AA−AA’に沿った断面図、図46Cは図46A中、線BB−BB’に沿った断面図、図46Dは図46A中、線A−A’に沿った断面図、図46Eは図46A中、線C−C’に沿った断面図である。
【0200】
図46A〜図46Eの工程では、前記シリコン窒化膜41Nおよび21G1AN,21G2AN,21G1BN,21G2BNが、例えばウェットエッチングにより除去される。
【0201】
次に図47A〜図47Eを参照する。ここで図47Aは前記シリコンバルク基板21の平面図、図47Bは図47A中、線AA−AA’に沿った断面図、図47Cは図47A中、線BB−BB’に沿った断面図、図47Dは図47A中、線A−A’に沿った断面図、図47Eは図47A中、線C−C’に沿った断面図である。
【0202】
図47A〜図47Eの工程では、まず図46A〜図46Eの構造に対してイオン注入を行い、前記シリコンエピタキシャル層21ESのうち、素子領域21Bに形成された部分をp型にドープし、図47Cに示すp型のソースおよびドレインエクステンション領域21se1,21de1をポリシリコンパタ―ン21G1Bの左右に、また図47Cに示すp型のソースおよびドレインエクステンション領域21se2,21de2を、前記ポリシリコンパタ―ン21G2Bの左右に形成する。また同様にして前記シリコンエピタキシャル層21ESのうち、素子領域21Aに形成された部分をn型にドープし、図示は省略するが、前記ポリシリコンパタ―ン21G1Aの左右にn型のソースエクステンション領域およびドレインエクステンション領域を、また前記ポリシリコンパタ―ン21G2Aの左右にn型のソースエクステンション領域およびドレインエクステンション領域を形成する。またその際に、前記素子領域21Aにおいてはp型の不純物元素を、素子領域21Bにおいてはn型の不純物限度を斜めイオン注入して、図示は省略するが、ポケット注入領域を形成してもよい。
【0203】
さらに図47A〜図47Eの工程では、シリコン酸化膜の堆積およびエッチバックにより、前記ポリシリコンパタ―ン21G1A,21G2A,21G1B,21G2Bのそれぞれに側壁絶縁膜21SWを形成し、その後、図31A〜図31Eの工程と同様にマスクM3を使って前記素子領21Aおよびコンタクト領域21Ba,21Bbにn型の不純物元素を高濃度で導入し、前記nチャネルDt−MOSトランジスタNMOS1,NMOS2のソース領域21SN1,21SN2およびドレイン領域21DN1,21DN2、さらに前記コンタクト領域21Ba,21Bb、をn+型にドープする。また同時にポリシリコンパタ―ン21G1A,21G2Aにもn型不純物限度が高濃度で導入され、前記ポリシリコンパタ―ン21G1A,21G2Aは、それぞれn型ポリシリコンゲート電極23GN1および23GN2として機能するようになる。
【0204】
さらに引き続き、図31A〜図31Eの工程と同様にマスクM4を使って前記素子領21Bおよびコンタクト領域21Aa,21Abにp型の不純物元素を高濃度で導入し、pチャネルDt−MOSトランジスタPMOS1,PMOS2のソース領域21SP1,21SP2およびドレイン領域21DP1,21DP2、さらに前記コンタクト領域21Aa,21Abを、p+型にドープする。また同時にポリシリコンパタ―ン21G1B,21G2Bにもp型不純物限度が高濃度で導入され、前記ポリシリコンパタ―ン21G1A,21G1Bは、それぞれp型ポリシリコンゲート電極23GP1および23GP2として機能するようになる。
【0205】
図47A〜図47Eの工程におけるイオン注入条件は、図31A〜図31Eの場合と同様であり、説明を省略する。
【0206】
なお前記側壁絶縁膜21SWを形成するエッチバック工程の際、図46Dおよび図46Eに示すように前記コンタクト領域21Aa〜21Bb上に残留していたシリコン酸化膜41OXは除去されている。
【0207】
次に図48A〜図48Eを参照する。ここで図48Aは前記シリコンバルク基板21の平面図、図48Bは図48A中、線AA−AA’に沿った断面図、図48Cは図48A中、線BB−BB’に沿った断面図、図48Dは図48A中、線A−A’に沿った断面図、図48Eは図48A中、線C−C’に沿った断面図である。
【0208】
図48A〜図48Eの工程では、前記図47A〜図47Eの構造における露出シリコン面上にシリサイド層が、サリサイド法などにより形成される。
【0209】
その結果、前記素子領域21Aにおいては、露出シリコン面にシリサイド層21ASが形成され、素子領域21Bにおいては露出シリコン面にシリサイド層21BSが形成される。さらに前記ポリシリコンゲート電極23G1Nの上面にはシリサイド層21G1NSが、前記ポリシリコンゲート電極23G2Nの上面にはシリサイド層21G2NSが、前記ポリシリコンゲート電極23G1Pの上面にはシリサイド層21G1PSが、前記ポリシリコンゲート電極23G2Pの上面にはシリサイド層21G2PSが、それぞれ形成される。
【0210】
また前記コンタクト領域21Aa,21Ab,21Ba、21Bb上にはシリサイド層21AaS,21AbS,21BaS、21BbSが、それぞれ形成される。
【0211】
次に図49A〜図49Fを参照する。ここで図49Aは前記シリコンバルク基板21の平面図、図49Bは図49A中、線AA−AA’に沿った断面図、図49Cは図49A中、線BB−BB’に沿った断面図、図49Dは図49A中、線A−A’に沿った断面図、図49Eは図49A中、線C−C’に沿った断面図、図49Fは図49A中、線D−D’に沿った断面図である。
【0212】
図49A〜図49Eの工程では、前記図48A〜図48Eの構造上にマスクとなるシリコン窒化膜42Nが一様に形成される。
【0213】
次に図50A〜図50Eを参照する。ここで図50Aは前記シリコンバルク基板21の平面図、図50Bは図50A中、線AA−AA’に沿った断面図、図50Cは図50A中、線BB−BB’に沿った断面図、図50Dは図50A中、線A−A’に沿った断面図、図50Eは図50A中、線C−C’に沿った断面図である。
【0214】
図50A〜図50Eの工程において、前記シリコン窒化膜42N中に、前記素子分離領域21Iに対応して開口部42NOが形成され、前記開口部42NOにおいて前記素子分離領域21Iを構成するシリコン酸化膜が露出される。
【0215】
次に図51A〜図51Eを参照する。ここで図51Aは前記シリコンバルク基板21の平面図、図51Bは図51A中、線AA−AA’に沿った断面図、図51Cは図51A中、線BB−BB’に沿った断面図、図51Dは図51A中、線A−A’に沿った断面図、図51Eは図51A中、線C−C’に沿った断面図である。
【0216】
図51A〜図51Eの工程では、前記素子分離構造21Iを構成するシリコン酸化膜が、前記シリコン窒化膜42N中の開口部42NOを介して行われるドライエッチングにより、前記シリコンバルク基板21あるいはシリコンエピタキシャル層21ESに対し選択的に除去され除去され、さらに前記シリコン酸化膜の除去により露出したSiGe混晶層21SGが、やはり前記開口部42NOを介して行われるCl2とH2の混合ガスあるいはHClガスをエッチングガスとしたドライエッチングにより、前記シリコンバルク基板21あるいはシリコンエピタキシャル層21ESに対し選択的に除去される。その結果、素子分離領域21Iおよび前記SiGe混晶層領域21SGに対応して空隙21Wが形成される。このような空隙21Wは、図51Eの断面図に示すようにpチャネルDt−MOSトランジスタPMOS1のソース領域21SP1およびドレイン領域21DP1の直下、およびpチャネルDt−MOSトランジスタPMOS2のソース領域21SP2およびドレイン領域21DP2の直下にも形成される。また図示は省略するが、同様な空隙21Wは、nチャネルDt−MOSトランジスタNMOS1のソース領域21SN1およびドレイン領域21DN1の直下、およびnチャネルDt−MOSトランジスタNMOS2のソース領域21SN2およびドレイン領域21DN2の直下にも形成される。
【0217】
次に図52A〜図52Eを参照する。ここで図52Aは前記シリコンバルク基板21の平面図、図52Bは図52A中、線AA−AA’に沿った断面図、図52Cは図52A中、線BB−BB’に沿った断面図、図52Dは図52A中、線A−A’に沿った断面図、図52Eは図52A中、線C−C’に沿った断面図である。
【0218】
図52A〜図52Eの工程では、前記開口部42NOを介してシリコン酸化膜21OXが、例えばTEOSを原料とした高密度CVD法などにより、前記空隙21Wを充填するように形成される。
【0219】
さらに前記シリコンバルク基板21上の酸化膜21OXおよびその下のシリコン窒化膜42Nを化学機械研磨およびウェットエッチングにより除去することにより、前記シリコン酸化膜21OXは、図52Cに示すように先に素子分離絶縁膜21Iが形成されていた空隙を充填するばかりでなく、図52Fに示すようにpチャネルDt−MOSトランジスタのソースおよびドレイン領域21SP1,21SP2,21DP1,21DP2をも充填する。その結果、先の実施形態で説明したのと同様な構造のDt−MOSトランジスタNMOS1,NMOS2,PMOS1,PMOS2を含む構造が前記シリコンバルク基板21上に得られる。このような化学機械研磨工程およびウェットエッチング工程、さらにこれに引き続き行われるビアコンタクトVC1〜VC4の形成工程については、説明を省略する。
【0220】
本実施形態によるDt−MOSトランジスタと先の実施形態によるDt−MOSトランジスタの違いは、前記図52Cの断面において前記コンタクト領域41Abあるいは21Bbの下に、当初のp型ウェル21PWあるいは当初のn型ウェル21NWが残っていることである。このような構成であっても、本実施形態では前記空隙21Wを充填するシリコン酸化膜21OXと前記浅い素子分離領域部分21Ibが、前記p+型のコンタクト領域21Abが前記p型ウェル21PWを介して、前記nチャネルDt−MOSトランジスタNMOS2のn+型ドレイン領域21DN2と電気的に接触するのが阻止され、p/n接合に起因する大きな寄生容量の発生が回避される。このことは、他のDt−MOSトランジスタnMOS1,pMOS1,pMOS2においても同様に成立する。
【0221】
本実施形態でも素子領域21A,21Bとコンタクト領域21Aa〜21Bbの相対的な位置関係は、図33Aの工程で使われる単一の露光マスクにより決定されるため、ずれることがなく、また前記素子領域21A,21Bとコンタクト領域21Aa〜21Bbは素子分離領域21Iおよび素子分離領域部分21Ia〜21Idにより画成されるため、例えば図47AにおいてマスクM3,M4を使ってイオン注入工程を複数回行っても、前記素子領域21A,21Bおよびコンタクト領域21Aa〜21Bbに位置ずれが発生することはない。
【0222】
さらに前記コンタクト領域21Ia〜21Idは前記素子領域21Aあるいは21Bとp/n接合を形成することがないため、接合耐圧は問題になることがなく、前記素子分離領域部分21Ia〜21Idの幅を、設計ルールで素子分離溝に許容される範囲で任意の小さな値、例えば0.11μmに設定することができる。
【0223】
その結果、本実施形態においてもDt−MOSトランジスタNMOS1,NMOS2,PMOS1,PMOS2の、ゲート電極の延在方向への素子寸法を減少させることが可能となる。
【0224】
図示は省略するが、本実施形態においても図6の場合と同様に、前記nチャネルDt−MOSトランジスタNMOS1のドレイン領域21DN1の下端は前記絶縁領域21I1の上端に接しており、前記ソース領域21SN1および前記nチャネルDt−MOSトランジスタNMOS2のドレイン領域21DN2の下端は前記絶縁領域21I2の上端に接しており、前記nチャネルDt−MOSトランジスタNMOS2のソース領域21SN2の下端は前記絶縁領域21I3の上端に接している。
【0225】
また図32Dに示すように、前記pチャネルDt−MOSトランジスタPMOS1のソース領域21SP1の下端は前記絶縁領域21I4の上端に接し、前記pチャネルDt−MOSトランジスタPMOS1のドレイン領域21DP1およびpチャネルDt−MOSトランジスタPMOS2のドレイン領域21DP2の下端は前記絶縁領域21I5の上端に接し、さらにpチャネルDt−MOSトランジスタPMOS2のソース領域21SP2の下端は絶縁領域21I6の上端に接している。
【0226】
これにより、いずれのDt−MOSトランジスタにおいても、ソース領域およびドレイン領域に付随する寄生容量が大きく低減され、高速動作が実現される。
【0227】
なお上記の説明において「ソース領域」および「ドレイン領域」を構成する拡散領域において、「ソース」,「ドレイン」の機能は、実際に使われる回路では、要求される動作により、逆になる場合もある。
【0228】
(第3の実施形態)
以上の説明では、図53に概略的に示すn型Dt−MOSトランジスタおよびp型Dt−MOSトランジスタが二入力NAND回路を構成する例について説明したが、前記nチャネルDt−MOSトランジスタあるいはpチャネルDt−MOSトランジスタは単独でも、様々な電子回路を構成するのに有用である。
【0229】
図53A〜図53Eは、このような単独のnチャネルDt−MOSトランジスタおよびpチャネルDt−MOSトランジスタの例を示す。ただし図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【0230】
本実施形態では、前記素子領域21Aに、コンタクト領域21Aaにてコンタクトするゲート電極23G1Nを有するnチャネルDt−MOSトランジスタNMOS1が形成され、前記素子領域21Bに、コンタクト領域21Baにてコンタクトするゲート電極23G2Pを有するpチャネルDt−MOSトランジスタPMOS2が形成されるのがわかる。
【0231】
その結果、本実施形態では、前記シリコンバルク基板21上においてp型ウェル21PWを含む素子領域21Aとp+型のコンタクト領域21Aaとn+型のコンタクト領域21Baとn型ウェルを含む素子領域21Bとが順次並んだ構造が生じる。
【0232】
本実施形態においてもnチャネルDt−MOSトランジスタNMOS1およびpチャネルDt−MOSトランジスタPMOS2の、ゲート電極の延在方向への素子寸法を減少させることが可能となる。
【0233】
このようなnチャネルDt−MOSトランジスタNMOS1およびpチャネルDt−MOSトランジスタPMOS1を使って、例えば図54A〜図54Eに示すCMOS素子など、様々な論理回路を構成することができる。
【0234】
図54A〜図54EのCMOS素子では、前記コンタクト領域21Aaと21Baの間の素子分離領域21I上を延在してビアコンタクト61inが形成され、前記ゲート電極23G1Nを前記コンタクト領域21Aaに、また前記ゲート電極23G2Pを前記コンタクト領域21Baに接続すると同時に、ゲート電極23G1Nとゲート電極23G2Pとを相互に接続する。
【0235】
また前記シリコンバルク基板21上に電源供給パタ―ン61PWR,61GNDが形成され、前記電源供給パタ―ン61PWRは前記pチャネルDt−MOSトランジスタPMOS2のソース領域に電源電圧VccをソースコンタクトSを介して供給し、前記電源供給パタ―ン61GNDは前記nチャネルDt−MOSトランジスタNMOS1のソース領域に接地電圧Vssを供給する。
【0236】
さらに前記シリコンバルク基板21上には、前記nチャネルDt−MOSトランジスタNMOS1のドレイン領域にコンタクトDにてコンタクトし、また前記pチャネルDt−MOSトランジスタPMOS2のドレイン領域にコンタクトDにてコンタクトする配線パタ―ン61WRが形成されている。
【0237】
そこで前記ビアコンタクト61inに入力信号を供給し、また前記ビアコンタクト61outから出力信号を取り出すことにより、図54の素子はCMOS素子として動作する。
【0238】
なお図54,55の構造において断面図は、先に説明したものと同じであり、説明は省略する。
【0239】
図54の素子は、図55の変形例に示すように前記コンタクト領域21Aaとコンタクト領域21Baを直接に隣接するように形成することにより、前記コンタクト領域21Aaおよび21Baにシリサイドを形成することはできないが、また前記コンタクト領域21Aaおよび21Baが直接に接することに伴うp/n接合により寄生容量が発生する問題はあるが、前記nチャネルDt−MOSトランジスタNMOS1とpチャネルDt−MOSトランジスタPMOS2を合わせた全体の素子面積をさらに減少させることができる。
【0240】
(第4の実施形態)
図56は、第4の実施形態によるSRAM(スタティックランダムアクセスメモリ)70の1メモリセルの等価回路図を示す。
【0241】
図56を参照するに、SRAM70は電源電圧Vddと電源電圧Vssの間にノードN1において直列接続されたnチャネルMOSトランジスタTr1およびpチャネルMOSトランジスタTr3よりなる第1のCMOSインバータと、前記電源電圧Vddと電源電圧Vssの間にノードN2において直列接続されたnチャネルMOSトランジスタTr6とpチャネルMOSトランジスタTr4よりなる第2のCMOSインバータとがフリップフロップ回路を構成し、前記ノードN1はワードラインWLにより駆動されるnチャネルDt−MOSトランジスタTr2よりなるトランスファトランジスタによりビットライン/BLに、また前記ノードN2は同じワードラインWLにより駆動されるnチャネルDt−MOSトランスファトランジスタTr5によりビットラインBLに接続されている。前記トランジスタTr1〜Tr6は全て、共通のシリコンバルク基板71上に形成されている。
【0242】
図57は、前記1メモリセル分のSRAMのレイアウトを示す平面図である。
【0243】
図57を参照するに、シリコンバルク基板71の表面には帯状に互いに平行に延在するSTI型の素子分離領域STI1〜STI3が形成されており、前記nチャネルMOSトランジスタTr1およびnチャネルDt−MOSトランジスタTr2は、前記素子分離領域STI1とSTI2の間の活性領域AC1に形成されている。また前記nチャネルMOSトランジスタTr6およびnチャネルDt−MOSトランジスタTr5は、前記素子分離領域STI1とSTI3の間の活性領域AC2に形成されている。前記活性領域AC1およびAC2においては、前記シリコンバルク基板71の表面が露出している。
【0244】
さらに前記素子分離領域STI1中には前記pチャネルMOSトランジスタTr3およびTr4がそれぞれ形成される同様な活性領域AC3およびAC4が画成されており、前記トランジスタTr1のゲート電極と前記Tr3のゲート電極G1は、共通に前記pチャネルMOSトランジスタTr4のソース領域にビアコンタクトSC1により接続され、同様に前記トランジスタTr6のゲート電極と前記Tr4のゲート電極G2は、共通に前記pチャネルMOSトランジスタTr3のソース領域にビアコンタクトSC2により接続されている。また前記トランジスタTr1のソース領域には電源電圧Vssが供給される電源コンタクトVss1が形成され、前記nチャネルDt−MOSトランジスタTr2のドレイン領域は、ビットラインコンタクトBLC1により前記ビットラインBLに接続されている。同様に前記トランジスタTr6のソース領域には電源電圧Vssが供給される電源コンタクトVss2が形成され、前記nチャネルDt−MOSトランジスタTr2のドレイン領域は、ビットラインコンタクトBLC2により前記ビットライン/BLに接続されている。
【0245】
さらに前記活性領域AC1においては前記ビットラインコンタクトBLC1と電源コンタクトVss1の間に中間コンタクトNC1が、前記nチャネルMOSトランジスタTr1のドレイン領域および前記nチャネルDt−MOSトランジスタTr2のソース領域に対応して形成され、前記中間コンタクトNC1は前記ビアコンタクトSC2に配線L1により接続されている。
【0246】
同様に前記活性領域AC2においては前記ビットラインコンタクトBLC2と電源コンタクトVss2の間に中間コンタクトNC2が、前記nチャネルMOSトランジスタTr6のドレイン領域および前記nチャネルDt−MOSトランジスタTr5のソース領域に対応して形成され、前記中間コンタクトNC1は前記ビアコンタクトSC2に配線L2により接続されている。
【0247】
前記nチャネルDt−MOSトランジスタTr2ではゲート電極G3が、前記素子分離領域STI2に形成されたコンタクト領域CT1に前記素子分離領域STI2の一部上を超えて延在し、ビアコンタクト70VC1においてコンタクトされる。同様に前記nチャネルDt−MOSトランジスタTr5ではゲート電極G4が、前記素子分離領域STI3に形成されたコンタクト領域CT2に前記素子分離領域STI3の一部上を超えて延在し、ビアコンタクト70VC2においてコンタクトされる。
【0248】
図7の平面図よりわかるように、本実施形態では前記nチャネルDt−MOSトランジスタTr2およびTr5を、先の第1の実施形態あるいは第2の実施形態で説明したDt−MOSトランジスタにより構成している。これにより、前記Dt−MOSトランジスタTr2およびTr5のゲート電極G3あるいはG4の延在方向への寸法を縮小でき、素子面積の増大を軽減できる。
【0249】
また本実施形態では、図7よりわかるようにnチャネルDt−MOSトランジスタTr2とnチャネルMOSトランジスタTr1とが、同一の活性領域AC1中に互いに隣接して、それぞれのドレイン領域とソース領域とを共有して形成されている。同様に本実施形態では、図7よりわかるようにnチャネルDt−MOSトランジスタTr5とnチャネルMOSトランジスタTr6とが、同一の活性領域AC2中に互いに隣接して、それぞれのドレイン領域とソース領域とを共有して形成されている。その結果、これら互いに隣接したトランジスタの間に素子分離領域が形成されることがなく、前記SRAM70のセル当たりの寸法を、前記nチャネルMOSトランジスタTr1あるいはTr2のゲート長方向にも縮小することができる。
【0250】
図7のレイアウトを有するSRAMでは、このようにnチャネルDt−MOSトランジスタTr2が図2に示すようなダイナミックスレッショルド動作をした場合、前記nチャネルDt−MOSトランジスタTr2のボディ領域に生じる電圧の変化が前記nチャネルトランジスタTr1のチャネル領域にも生じ、その結果、nチャネルMOSトランジスタTr1はDt−MOSトランジスタの構成は有さないにもかかわらず、同様なダイナミックスレッショルド動作を行う。同様にnチャネルDt−MOSトランジスタTr5が図2に示すようなダイナミックスレッショルド動作をした場合、前記nチャネルDt−MOSトランジスタTr5のボディ領域に生じる電圧の変化が前記nチャネルトランジスタTr6のチャネル領域にも生じ、その結果、nチャネルMOSトランジスタTr6はDt−MOSトランジスタの構成は有さないにもかかわらず、同様なダイナミックスレッショルド動作を行う。
【0251】
図58A,図58Bは、前記SRAM70のビットラインBLに得られる読み出し電流Ireadと電源電圧Vddの関係を示すグラフである。ただし図58Bは図58Aの一部を、読み出し電流Ireadを対数スケールで表示することで拡大して示している。
【0252】
図58A,図58Bを参照するに、本実施形態によるSRAM70は、このようなダイナミックスレッショルドトランジスタを使わなかった場合に比べ、読み出し電流Ireadが、電源電圧Vddが0.5Vの場合、約7倍にまで増大していることがわかる。
【0253】
またこのように前記SRAM70ではDt−MOSトランジスタTr2,Tr5を使うことにより読み出し電流Ireadが増加する結果、ビットラインBLへの読み出し電流とビットライン/BLへの読み出し電流の差を低減することが可能である。
【0254】
なお以上の各実施形態において、p型の導電型のn型の導電型を入れ替えてもよい。
【0255】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1)
シリコン基板と、
前記シリコン基板に形成された素子分離領域と、
前記素子分離領域により画成された、第1の導電型を有する第1のウェルよりなる素子領域と前記第1の導電型と逆の第2の導電型のコンタクト領域と、
前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第1の部分上にまで延在するゲート電極と、
前記第1のウェル中であって前記ゲート電極の第1の側に形成された、前記第1の導電型とは逆の第2の導電型のソース拡散領域と、
前記第1のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第2の側に形成された前記第2の導電型のドレイン拡散領域と、
前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記ゲート電極の下に形成され、
前記第1のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1の部分を除き、前記第1のウェルの下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に接していることを特徴とする半導体装置。
(付記2)
前記第1および第2の絶縁領域は、前記第1の部分の下を前記コンタクト領域まで延在し、前記第1の部分の下端は、前記第1および第2の絶縁領域の上端に接することを特徴とする付記1記載の半導体装置。
(付記3)
前記第1のウェルの下には、第2の導電型を有する第2のウェルが形成されており、前記第1および第2の絶縁領域の下端は前記第2のウェルと接していることを特徴とする付記1または2記載の半導体装置。
(付記4)
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置。
(付記5)
前記素子分離領域部分は、前記ゲート電極の延在方向に0.11μmの幅を有することを特徴とする付記1〜4のうち、いずれか一項記載の半導体装置。
(付記6)
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成された、p型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、
前記シリコン基板に、前記第1の素子領域に隣接して画成されたp型の第1のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して画成されたn型の第2のコンタクト領域と、
前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分にまで延在する第1のゲート電極と、
前記シリコン基板上に第2のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第2のコンタクト領域との間に位置する第2の部分にまで延在する第2のゲート電極と、
前記第1のウェル中であって前記第1のゲート電極の一方の側に形成されn型の第1のソース拡散領域と、
前記第1のウェル中であって前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたn型の第1のドレイン拡散領域と、
前記第2のウェル中であって前記第2のゲート電極の一方の側に形成されたp型の第2のソース拡散領域と、
前記第2のウェル中であって前記第2のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたp型の第2のドレイン拡散領域と、
前記シリコン基板中であって前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中であって前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
前記シリコン基板中であって前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、
前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、
前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって、前記第2のゲート電極の下に形成し、
前記第1のウェルは前記第1の部分の下を介して前記第1のコンタクト領域に電気的に接続され、
前記第2のウェルは前記第2の部分の下を介して前記第2のコンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、
前記第1のゲート電極と前記第2のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第1のゲート電極を前記第1のコンタクト領域に、また前記第2のゲート電極を前記第2のコンタクト領域に、電気的に接続することを特徴とする半導体装置。
(付記7)
前記第1および第2の絶縁領域は、前記第1の部分の下を前記第1のコンタクト領域まで延在し、前第1の部分の下端は、前記第1および第2の絶縁領域の上端に接し、前記第3および第4の絶縁領域は、前記第2の部分の下を前記第2のコンタクト領域まで延在し、前記第2の部分の下端は、前記第3および第4の絶縁領域の上端に接することを特徴とする付記6記載の半導体装置。
(付記8)
前記第1のウェルの下には、n型の第3のウェルが形成されており、前記第2のウェルの下には、p型の第1のウェルが形成されており、前記第1および第2の絶縁領域の下端は前記第3のウェルの上端と接し、前記第3および第4の絶縁領域の下端は前記第4のウェルの上端と接していることを特徴とする付記6または7記載の半導体装置。
(付記9)
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする請求項6〜8のうち、いずれか一項記載の半導体装置。
(付記10)
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成されたp型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、
前記シリコン基板に、前記第1の素子領域に隣接して、また相互にも隣接して画成されたp型の第1および第2のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して、また相互にも隣接して画成されたn型の第3および第4のコンタクト領域と、
前記第1の素子領域中に形成された第1および第2のnチャネルMOSトランジスタと、
前記素子領域中に形成された第1および第2のpチャネルMOSトランジスタと、を含み、
前記第1のnチャネルMOSトランジスタは、前記シリコン基板上を第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域の間の第1の部分上にまで延在する第1のゲート電極と、前記第1のウェル中であって、前記第1のゲート電極の第1の側に形成された第1のn型拡散領域と、前記第1のゲート電極に対し前記第1のn型拡散領域と反対の第2の側に形成された第2のn型拡散領域とを、ソースまたはドレイン拡散領域として有し、
前記第2のnチャネルMOSトランジスタは、前記シリコン基板上を第2のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第2のコンタクト領域の間の第2の部分にまで、前記第1のゲート電極に平行に延在する第2のゲート電極と、前記第1のウェル中であって前記第2のゲート電極の前記第1の側に形成された第3のn型拡散領域と、前記第1のゲート電極に対し前記第2の側に形成された第4のn型拡散領域とを、ソースまたはドレイン領域として有し、
前記第1のpチャネルMOSトランジスタは、前記シリコン基板上を第3のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第3のコンタクト領域の間の第3の部分にまで延在する第3のゲート電極と、前記第2のウェル中であって前記第3のゲート電極の第1の側に形成された第1のp型拡散領域と、前記第3のゲート電極に対し前記第1のp型拡散領域と反対の第2の側に形成された第2のp型拡散領域とを、ソースまたはドレイン領域として有し、
前記第2のpチャネルMOSトランジスタは、前記シリコン基板上を第4のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第4のコンタクト領域の間の第4の素子領域部分にまで前記第3のゲート電極に平行に延在する第4のゲート電極と、前記第2のウェル中であって、前記第4のゲート電極の前記第1の側に形成された第3のp型拡散領域と、前記第4のゲート電極に対し前記第2の側に形成された第4のp型拡散領域とを、ソースまたはドレイン領域として有し、
前記第2のn型拡散領域と前記第3のn型拡散領域とは、前記第1のウェル中に形成された同一の拡散領域より構成されており、
前記第2のp型拡散領域と前記第3のp型拡散領域とは、前記第2のウェル中に形成された同一の拡散領域により構成されており、
前記第1の素子領域中、前記第1〜第4のn型拡散領域の下には、それぞれの拡散領域の下端部に接して第1〜第4の絶縁領域がそれぞれ形成されており、
前記第2の素子領域中、前記第1〜第4のp型拡散領域の下には、それぞれの拡散領域の下端部に接して第5〜第8の絶縁領域がそれぞれ形成されており、
前記第2の絶縁領域と前記第3の絶縁領域とは、同一の絶縁領域より構成されており、
前記第5の絶縁領域と前記第7の絶縁領域とは、同一の絶縁領域より構成されており、
前記第1の絶縁領域と前記第2の絶縁領域の間には、前記第1のゲート電極の下を前記第1のゲート電極に沿って、前記第1のnチャネルMOSトランジスタのボディを構成するp型の第1のボディ領域が、前記第1のウェルの一部として、前記第1の部分の下を延在して、前記第1のコンタクト領域に電気的に接続されており、
前記第3の絶縁領域と前記第4の絶縁領域の間には、前記第2のゲート電極の下を前記第2のゲート電極に沿って、前記第2のnチャネルMOSトランジスタのボディを構成するp型の第2のボディ領域が、前記第2のウェルの一部として、前記第2の部分の下を延在して、前記第2のコンタクト領域に電気的に接続されており、
前記第5の絶縁領域と前記第6の絶縁領域の間には、前記第3のゲート電極の下を前記第3のゲート電極に沿って、前記第1のpチャネルMOSトランジスタのボディを構成するn型の第3のボディ領域が、前記第2のウェルの一部として、前記第3の部分の下を延在して、前記第3のコンタクト領域に電気的に接続されており、
前記第7の絶縁領域と前記第8の絶縁領域の間には、前記第4のゲート電極の下を前記第4のゲート電極に沿って、前記第2のpチャネルMOSトランジスタのボディを構成するn型の第4のボディ領域が、前記第2のウェルの一部として前記第4の部分の下を延在して、前記第4のゲート電極に電気的に接続されており、
前記第1のゲート電極は、前記第1のコンタクト領域において前記第1のボディ領域に電気的に接続されており、
前記第2のゲート電極は、前記第2のコンタクト領域において前記第2のボディ領域に電気的に接続されており、
前記第3のゲート電極は、前記第3のコンタクト領域において前記第3のボディ領域に電気的に接続されており、
前記第4のゲート電極は、前記第4のコンタクト領域において前記第4のボディ領域に電気的に接続されており、
前記第1〜第4の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第5〜第8の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1〜第4の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第5〜第8の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1〜第4の部分を除き、前記第1〜第8の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第1のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、
前記第3の部分は、前記第2のウェルの下端よりも浅い位置において前記第5および第6の絶縁領域に連続しており、
前記第4の部分は、前記第2のウェルの下端よりも浅い位置において前記第7および第8の絶縁領域に連続しており、
前記シリコン基板上には、少なくとも前記第1および第4のn型拡散領域にコンタクトし、また少なくとも前記第1および第4のp型拡散領域にコンタクトする配線が形成されていることを特徴とする半導体集積回路装置。
(付記11)
前記第1および第2の絶縁領域は、前記第1の部分の下を前記第1のコンタクト領域まで延在し、前第1の記素子領域部分の下端は、前記第1および第2の絶縁領域の上端に接し、前記第3および第4の絶縁領域は、前記第2の部分の下を前記第2のコンタクト領域まで延在し、前記第2の部分の下端は、前記第3および第4の絶縁領域の上端に接し、前記第5および第6の絶縁領域は、前記第3の部分の下を前記第3のコンタクト領域まで延在し、前記第3の部分の下端は、前記第5および第6の絶縁領域の上端に接し、前記第7および第8の絶縁領域は、前記第4の域部分の下を前記第4のコンタクト領域まで延在し、前記第4の素子領域部分の下端は、前記第7および第8の絶縁領域の上端に接することを特徴とする付記10記載の半導体集積回路装置。
(付記12)
前記配線は、前記第4のn型拡散領域を接地する接地パタ―ンと、前記第1および第4のp型拡散領域に電源電圧をそれぞれ供給する第1および第2の電源パタ―ンと、前記第1のn型拡散領域を前記第2および第3のp型拡散領域に接続する接続パタ―ンを含み、前記半導体集積回路装置は二入力NAND装置であることを特徴とする付記10記載の半導体集積回路装置。
(付記13)
第1のノードにおいて直列接続された第1の導電型のチャネルを形成する第1のMOSトランジスタと前記第1の導電型とは逆の第2の導電型のチャネルを形成する第2のMOSトランジスタよりなる第1のCMOSインバータと、
第2のノードにおいて直列接続された前記第2の導電型のチャネルを形成する第3のMOSトランジスタと前記第1のチャネル導電型を有する第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を構成する第2のCMOSインバータと、
第1のビット線と前記第1のノードの間に接続され、またワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
第2のビット線と前記第2のノードの間に接続され、また前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、を備えたSRAMであって、
前記第1のMOSトランジスタ,前記第2のMOSトランジスタ、前記第3のMOSトランジスタ,前記第4のMOSトランジスタ、前記第1のトランスファトランジスタ、および前記第2のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、
前記シリコン基板には素子分離領域により、前記第1のMOSトランジスタおよび前記第1のトランスファトランジスタのための第1の素子領域と、前記第2のMOSトランジスタのための第2の素子領域と、前記第3のMOSトランジスタのための第3の素子領域と、前記第4のMOSトランジスタおよび前記第2のトランスファトランジスタのための第4の素子領域と、が画成されており、さらに前記第1の素子領域に隣接して第1の前記第2の導電型の第1のコンタクト領域が、また前記第4の素子領域に隣接して前記第2の導電型の第2のコンタクト領域が、それぞれ画成されており、
前記第1の素子領域は前記第1の導電型の第1のウェルにより構成され、
前記第2の素子領域は前記第1の導電型の第2のウェルにより構成され、
前記第1のトランスファトランジスタは、
前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分上を延在する第1のゲート電極と、
前記第1のウェル中であって、前記第1のゲート電極の一方の側に形成され前記第1の導電型を有する第1のソース拡散領域と、
前記第1のウェル中であって、前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成された前記第1の導電型を有する第1のドレイン拡散領域と、
前記シリコン基板中、前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中、前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、
前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、
前記第2のトランスファトランジスタは、
前記シリコン基板上に第2のゲート絶縁膜を介して、前記第4の素子領域から、前記素子分離領域のうち前記第4の素子領域と前記第2のコンタクト領域との間に位置する第2の部分上にまで延在する第2のゲート電極と、
前記第2のウェル中であって前記第2のゲート電極の一方の側に形成され前記第1の導電型の第2のソース拡散領域と、
前記第2のウェル中であって前記第2のゲート電極に対し前記第2のソース拡散領域と反対の側に形成された前記第1の導電型の第2のドレイン拡散領域と、
前記シリコン基板中であって、前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、
前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記第1のゲート電極の下に形成され、
前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって前記第2のゲート電極の下に形成され、
前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、
前記第2のウェルは前記第2の部分の下を延在して前記第2のコンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続していることを特徴とする、SRAM。
(付記14)
前記第1および第2の絶縁領域は、前記第1の部分の下を前記第1のコンタクト領域まで延在し、前第1の部分の下端は、前記第1および第2の絶縁領域の上端に接し、前記第3および第4の絶縁領域は、前記第2の部分の下を前記第2のコンタクト領域まで延在し、前記第2の部分の下端は、前記第3および第4の絶縁領域の上端に接することを特徴とする付記13記載のSRAM。
(付記15)
前記第1のMOSトランジスタは、前記シリコン基板上を第3のゲート絶縁膜を介して、前記第1の素子領域から前記第2の素子領域へと延在する第3のゲート電極と、前記第1のウェル中であって前記第3のゲート電極の一方の側に形成され前記第1の導電型を有する第3のソース拡散領域と、前記第1のウェル中であって前記第3のゲート電極に対し前記第3のソース拡散領域と反対の側に形成された前記第1の導電型を有する第3のドレイン拡散領域と、を有し、前記第1のドレイン拡散領域と前記第3のソース拡散領域とは、同一の拡散領域により形成されており、前記第2のMOSトランジスタは、前記シリコン基板上を第4のゲート絶縁膜を介して、前記第4の素子領域から前記第3の素子領域へと延在する第4のゲート電極と、前記第2のウェル中であって、前記第4のゲート電極の一方の側に形成され前記第1の導電型を有する第4のソース拡散領域と、前記第1のウェル中であって、前記第4のゲート電極に対し前記第4のソース拡散領域と反対の側に形成された前記第1の導電型を有する第4のドレイン拡散領域と、を有し、前記第2のドレイン拡散領域と前記第4のソース拡散領域とは、同一の拡散領域により形成されていることを特徴とする付記14記載のSRAM。
(付記16)
シリコン基板の表面に、MOSトランジスタのボディ領域に対応する部分の両側に第1のトレンチを形成する工程と、
前記第1のトレンチの下部をSiGe混晶層のエピタキシャル層により、また前記第1のトレンチのうち、前記SiGe混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、
前記シリコン基板表面に、形成しようとするDt−MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第1および第2のマスクパターンを形成する工程と、
前記第1および第2のマスクパターンの間をレジストパターンにより保護する工程と、
前記第1および第2のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第1のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板に対して前記第1および第2のマスクパタ―ンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第1のトレンチよりも浅い第2のトレンチを、前記SiGe混晶層の上端を露出するように形成する工程と同時に、前記第1のトレンチの深さを、前記第1のトレンチの下端が前記しSiGe混晶層の下端よりも深くなるように増加させる工程と、
前記第1のトレンチを介して前記SiGe混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記SiGe混晶層が形成されていた部分に空隙を形成する工程と、
前記空隙をシリコン酸化膜で充填する工程と、
前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するSTI型の素子分離領域を前記シリコン酸化膜により形成する工程と、
前記素子領域に第1の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第1の導電型にドープする工程と、
前記素子領域上にゲート電極パタ―ンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、
を含むことを特徴とするDt−MOSトランジスタの製造方法。
(付記17)
シリコン基板表面に、MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第1および第2のハードマスクパタ―ンを形成する工程と、
前記シリコン基板表面のうち、前記第1および第2のハードマスクパターンの間をレジストパターンで保護する工程と、
前記シリコン基板を、前記第1および第2のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第1のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板を前記第1および第2のハードマスクパタ―ンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第2のトレンチを、前記第1のトレンチよりも浅く形成する工程と、
前記第1および第2のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、
前記素子領域中に第1の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第1のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第1の導電型にドープし、第1の導電型のウェルを形成する工程と、
前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、
前記ゲート電極の上面および側壁面を第3のハードマスクとなる膜により覆う工程と、
前記シリコン基板を、前記第3のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第3のトレンチを形成する工程と、
前記第3のトレンチの下部から、前記素子分離領域のうち、前記第2のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、SiGe混晶層のエピタキシャル層により充填し、さらに前記SiGe混晶層の上においてシリコンエピタキシャル層を充填する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、
前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記SiGe混晶層をエッチングにより除去することにより、前記シリコン基板中に前記SiGe混晶層に対応して空隙を形成する工程と、
前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、
を含むことを特徴とするDt−MOSトランジスタの製造方法。
(付記18)
前記第3のトレンチは、下端が前記第1のトレンチの深さを超えないように形成されることを特徴とする付記16記載のDt−MOSトランジスタの製造方法。
【符号の説明】
【0256】
21 シリコンバルク基板
21A,21B 素子領域
21Aa,21Ab,21Ba,21Bb コンタクト領域
21BY1,21BY2,21BY3,21BY4 ボディ領域
21DN1,21SN1,21DN2,21SN2 n型拡散領域
21SP1,21SP1,21DP2,21SP2 p型拡散領域
21N+1,21N+2,21P+1,21P+2 n型およびp型高濃度オーミック領域
21G1,21G2,21G1A,21G1B,21G2A,21G2B ポリシリコンパタ―ン
21DNW 深いNウェル
21I 素子分離領域
21I1〜21I10 絶縁領域
21Ia〜21Id 素子分離領域部分
21Ox1〜21Ox4 ゲート絶縁膜
21PW,21NW PウェルおよびNウェル
21ES 単結晶シリコンエピタキシャル層
21SG SiGe混晶層
21SW 外側側壁絶縁膜
21T,21TX,21U,21V トレンチ
21W 空隙
21se1〜21de2 ソース/ドレインエクステンション領域
23G1N,21G2N n型ポリシリコンゲート電極
23G1P,21G2P p型ポリシリコンゲート電極
25 シリサイド
41N シリコン窒化膜
42NO 開口部
NMOS1,NMOS2,PMOS1,PMOS2 Dt−MOSトランジスタ
NVT1,NVT2,PVT1,PVT2 チャネルドープ領域
PW1,PW2,GD1,WP,L1,L2 配線パタ―ン
VC1〜VC11 ビアコンタクト
【特許請求の範囲】
【請求項1】
シリコン基板と、
前記シリコン基板に形成された素子分離領域と、
前記素子分離領域により画成された、第1の導電型を有する第1のウェルよりなる素子領域と前記第1の導電型と逆の第2の導電型のコンタクト領域と、
前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第1の部分上にまで延在するゲート電極と、
前記第1のウェル中であって前記ゲート電極の第1の側に形成された、前記第1の導電型とは逆の第2の導電型のソース拡散領域と、
前記第1のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第2の側に形成された前記第2の導電型のドレイン拡散領域と、
前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記ゲート電極の下に形成され、
前記第1のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1の部分を除き、前記第1のウェルの下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に接していることを特徴とする半導体装置。
【請求項2】
前記第1および第2の絶縁領域は、前記第1の部分の下を前記コンタクト領域まで延在し、前記第1の部分の下端は、前記第1および第2の絶縁領域の上端に接することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1のウェルの下には、第2の導電型を有する第2のウェルが形成されており、前記第1および第2の絶縁領域の下端は前記第2のウェルと接していることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置。
【請求項5】
前記素子分離領域部分は、前記ゲート電極の延在方向に0.11μmの幅を有することを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置。
【請求項6】
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成された、p型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、
前記シリコン基板に、前記第1の素子領域に隣接して画成されたp型の第1のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して画成されたn型の第2のコンタクト領域と、
前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分にまで延在する第1のゲート電極と、
前記シリコン基板上に第2のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第2のコンタクト領域との間に位置する第2の部分にまで延在する第2のゲート電極と、
前記第1のウェル中であって前記第1のゲート電極の一方の側に形成されn型の第1のソース拡散領域と、
前記第1のウェル中であって前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたn型の第1のドレイン拡散領域と、
前記第2のウェル中であって前記第2のゲート電極の一方の側に形成されたp型の第2のソース拡散領域と、
前記第2のウェル中であって前記第2のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたp型の第2のドレイン拡散領域と、
前記シリコン基板中であって前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中であって前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
前記シリコン基板中であって前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、
前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、
前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって、前記第2のゲート電極の下に形成し、
前記第1のウェルは前記第1の部分の下を介して前記第1のコンタクト領域に電気的に接続され、
前記第2のウェルは前記第2の部分の下を介して前記第2のコンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、
前記第1のゲート電極と前記第2のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第1のゲート電極を前記第1のコンタクト領域に、また前記第2のゲート電極を前記第2のコンタクト領域に、電気的に接続することを特徴とする半導体装置。
【請求項7】
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成されたp型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、
前記シリコン基板に、前記第1の素子領域に隣接して、また相互にも隣接して画成されたp型の第1および第2のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して、また相互にも隣接して画成されたn型の第3および第4のコンタクト領域と、
前記第1の素子領域中に形成された第1および第2のnチャネルMOSトランジスタと、
前記素子領域中に形成された第1および第2のpチャネルMOSトランジスタと、を含み、
前記第1のnチャネルMOSトランジスタは、前記シリコン基板上を第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域の間の第1の部分上にまで延在する第1のゲート電極と、前記第1のウェル中であって、前記第1のゲート電極の第1の側に形成された第1のn型拡散領域と、前記第1のゲート電極に対し前記第1のn型拡散領域と反対の第2の側に形成された第2のn型拡散領域とを、ソースまたはドレイン拡散領域として有し、
前記第2のnチャネルMOSトランジスタは、前記シリコン基板上を第2のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第2のコンタクト領域の間の第2の部分にまで、前記第1のゲート電極に平行に延在する第2のゲート電極と、前記第1のウェル中であって前記第2のゲート電極の前記第1の側に形成された第3のn型拡散領域と、前記第1のゲート電極に対し前記第2の側に形成された第4のn型拡散領域とを、ソースまたはドレイン領域として有し、
前記第1のpチャネルMOSトランジスタは、前記シリコン基板上を第3のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第3のコンタクト領域の間の第3の部分にまで延在する第3のゲート電極と、前記第2のウェル中であって前記第3のゲート電極の第1の側に形成された第1のp型拡散領域と、前記第3のゲート電極に対し前記第1のp型拡散領域と反対の第2の側に形成された第2のp型拡散領域とを、ソースまたはドレイン領域として有し、
前記第2のpチャネルMOSトランジスタは、前記シリコン基板上を第4のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第4のコンタクト領域の間の第4の素子領域部分にまで前記第3のゲート電極に平行に延在する第4のゲート電極と、前記第2のウェル中であって、前記第4のゲート電極の前記第1の側に形成された第3のp型拡散領域と、前記第4のゲート電極に対し前記第2の側に形成された第4のp型拡散領域とを、ソースまたはドレイン領域として有し、
前記第2のn型拡散領域と前記第3のn型拡散領域とは、前記第1のウェル中に形成された同一の拡散領域より構成されており、
前記第2のp型拡散領域と前記第3のp型拡散領域とは、前記第2のウェル中に形成された同一の拡散領域により構成されており、
前記第1の素子領域中、前記第1〜第4のn型拡散領域の下には、それぞれの拡散領域の下端部に接して第1〜第4の絶縁領域がそれぞれ形成されており、
前記第2の素子領域中、前記第1〜第4のp型拡散領域の下には、それぞれの拡散領域の下端部に接して第5〜第8の絶縁領域がそれぞれ形成されており、
前記第2の絶縁領域と前記第3の絶縁領域とは、同一の絶縁領域より構成されており、
前記第5の絶縁領域と前記第7の絶縁領域とは、同一の絶縁領域より構成されており、
前記第1の絶縁領域と前記第2の絶縁領域の間には、前記第1のゲート電極の下を前記第1のゲート電極に沿って、前記第1のnチャネルMOSトランジスタのボディを構成するp型の第1のボディ領域が、前記第1のウェルの一部として、前記第1の部分の下を延在して、前記第1のコンタクト領域に電気的に接続されており、
前記第3の絶縁領域と前記第4の絶縁領域の間には、前記第2のゲート電極の下を前記第2のゲート電極に沿って、前記第2のnチャネルMOSトランジスタのボディを構成するp型の第2のボディ領域が、前記第2のウェルの一部として、前記第2の部分の下を延在して、前記第2のコンタクト領域に電気的に接続されており、
前記第5の絶縁領域と前記第6の絶縁領域の間には、前記第3のゲート電極の下を前記第3のゲート電極に沿って、前記第1のpチャネルMOSトランジスタのボディを構成するn型の第3のボディ領域が、前記第2のウェルの一部として、前記第3の部分の下を延在して、前記第3のコンタクト領域に電気的に接続されており、
前記第7の絶縁領域と前記第8の絶縁領域の間には、前記第4のゲート電極の下を前記第4のゲート電極に沿って、前記第2のpチャネルMOSトランジスタのボディを構成するn型の第4のボディ領域が、前記第2のウェルの一部として前記第4の部分の下を延在して、前記第4のゲート電極に電気的に接続されており、
前記第1のゲート電極は、前記第1のコンタクト領域において前記第1のボディ領域に電気的に接続されており、
前記第2のゲート電極は、前記第2のコンタクト領域において前記第2のボディ領域に電気的に接続されており、
前記第3のゲート電極は、前記第3のコンタクト領域において前記第3のボディ領域に電気的に接続されており、
前記第4のゲート電極は、前記第4のコンタクト領域において前記第4のボディ領域に電気的に接続されており、
前記第1〜第4の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第5〜第8の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1〜第4の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第5〜第8の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1〜第4の部分を除き、前記第1〜第8の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第1のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、
前記第3の部分は、前記第2のウェルの下端よりも浅い位置において前記第5および第6の絶縁領域に連続しており、
前記第4の部分は、前記第2のウェルの下端よりも浅い位置において前記第7および第8の絶縁領域に連続しており、
前記シリコン基板上には、少なくとも前記第1および第4のn型拡散領域にコンタクトし、また少なくとも前記第1および第4のp型拡散領域にコンタクトする配線が形成されていることを特徴とする半導体集積回路装置。
【請求項8】
第1のノードにおいて直列接続された第1の導電型のチャネルを形成する第1のMOSトランジスタと前記第1の導電型とは逆の第2の導電型のチャネルを形成する第2のMOSトランジスタよりなる第1のCMOSインバータと、
第2のノードにおいて直列接続された前記第2の導電型のチャネルを形成する第3のMOSトランジスタと前記第1のチャネル導電型を有する第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を構成する第2のCMOSインバータと、
第1のビット線と前記第1のノードの間に接続され、またワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
第2のビット線と前記第2のノードの間に接続され、また前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、を備えたSRAMであって、
前記第1のMOSトランジスタ,前記第2のMOSトランジスタ、前記第3のMOSトランジスタ,前記第4のMOSトランジスタ、前記第1のトランスファトランジスタ、および前記第2のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、
前記シリコン基板には素子分離領域により、前記第1のMOSトランジスタおよび前記第1のトランスファトランジスタのための第1の素子領域と、前記第2のMOSトランジスタのための第2の素子領域と、前記第3のMOSトランジスタのための第3の素子領域と、前記第4のMOSトランジスタおよび前記第2のトランスファトランジスタのための第4の素子領域と、が画成されており、さらに前記第1の素子領域に隣接して第1の前記第2の導電型の第1のコンタクト領域が、また前記第4の素子領域に隣接して前記第2の導電型の第2のコンタクト領域が、それぞれ画成されており、
前記第1の素子領域は前記第1の導電型の第1のウェルにより構成され、
前記第2の素子領域は前記第1の導電型の第2のウェルにより構成され、
前記第1のトランスファトランジスタは、
前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分上を延在する第1のゲート電極と、
前記第1のウェル中であって、前記第1のゲート電極の一方の側に形成され前記第1の導電型を有する第1のソース拡散領域と、
前記第1のウェル中であって、前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成された前記第1の導電型を有する第1のドレイン拡散領域と、
前記シリコン基板中、前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中、前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、
前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、
前記第2のトランスファトランジスタは、
前記シリコン基板上に第2のゲート絶縁膜を介して、前記第4の素子領域から、前記素子分離領域のうち前記第4の素子領域と前記第2のコンタクト領域との間に位置する第2の部分上にまで延在する第2のゲート電極と、
前記第2のウェル中であって前記第2のゲート電極の一方の側に形成され前記第1の導電型の第2のソース拡散領域と、
前記第2のウェル中であって前記第2のゲート電極に対し前記第2のソース拡散領域と反対の側に形成された前記第1の導電型の第2のドレイン拡散領域と、
前記シリコン基板中であって、前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、
前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記第1のゲート電極の下に形成され、
前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって前記第2のゲート電極の下に形成され、
前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、
前記第2のウェルは前記第2の部分の下を延在して前記第2のコンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続していることを特徴とする、SRAM。
【請求項9】
シリコン基板の表面に、MOSトランジスタのボディ領域に対応する部分の両側に第1のトレンチを形成する工程と、
前記第1のトレンチの下部をSiGe混晶層のエピタキシャル層により、また前記第1のトレンチのうち、前記SiGe混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、
前記シリコン基板表面に、形成しようとするDt−MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第1および第2のマスクパターンを形成する工程と、
前記第1および第2のマスクパターンの間をレジストパターンにより保護する工程と、
前記第1および第2のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第1のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板に対して前記第1および第2のマスクパタ―ンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第1のトレンチよりも浅い第2のトレンチを、前記SiGe混晶層の上端を露出するように形成する工程と同時に、前記第1のトレンチの深さを、前記第1のトレンチの下端が前記しSiGe混晶層の下端よりも深くなるように増加させる工程と、
前記第1のトレンチを介して前記SiGe混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記SiGe混晶層が形成されていた部分に空隙を形成する工程と、
前記空隙をシリコン酸化膜で充填する工程と、
前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するSTI型の素子分離領域を前記シリコン酸化膜により形成する工程と、
前記素子領域に第1の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第1の導電型にドープする工程と、
前記素子領域上にゲート電極パタ―ンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、
を含むことを特徴とするDt−MOSトランジスタの製造方法。
【請求項10】
シリコン基板表面に、MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第1および第2のハードマスクパタ―ンを形成する工程と、
前記シリコン基板表面のうち、前記第1および第2のハードマスクパターンの間をレジストパターンで保護する工程と、
前記シリコン基板を、前記第1および第2のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第1のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板を前記第1および第2のハードマスクパタ―ンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第2のトレンチを、前記第1のトレンチよりも浅く形成する工程と、
前記第1および第2のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、
前記素子領域中に第1の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第1のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第1の導電型にドープし、第1の導電型のウェルを形成する工程と、
前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、
前記ゲート電極の上面および側壁面を第3のハードマスクとなる膜により覆う工程と、
前記シリコン基板を、前記第3のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第3のトレンチを形成する工程と、
前記第3のトレンチの下部から、前記素子分離領域のうち、前記第2のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、SiGe混晶層のエピタキシャル層により充填し、さらに前記SiGe混晶層の上においてシリコンエピタキシャル層を充填する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、
前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記SiGe混晶層をエッチングにより除去することにより、前記シリコン基板中に前記SiGe混晶層に対応して空隙を形成する工程と、
前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、
を含むことを特徴とするDt−MOSトランジスタの製造方法。
【請求項1】
シリコン基板と、
前記シリコン基板に形成された素子分離領域と、
前記素子分離領域により画成された、第1の導電型を有する第1のウェルよりなる素子領域と前記第1の導電型と逆の第2の導電型のコンタクト領域と、
前記シリコン基板上にゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に位置する第1の部分上にまで延在するゲート電極と、
前記第1のウェル中であって前記ゲート電極の第1の側に形成された、前記第1の導電型とは逆の第2の導電型のソース拡散領域と、
前記第1のウェル中であって前記ゲート電極に対し前記ソース拡散領域と反対の第2の側に形成された前記第2の導電型のドレイン拡散領域と、
前記シリコン基板中であって前記ソース拡散領域の下に、前記ソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中であって前記ドレイン拡散領域の下に、前記ドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記ゲート電極の下に形成され、
前記第1のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1の部分を除き、前記第1のウェルの下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に接していることを特徴とする半導体装置。
【請求項2】
前記第1および第2の絶縁領域は、前記第1の部分の下を前記コンタクト領域まで延在し、前記第1の部分の下端は、前記第1および第2の絶縁領域の上端に接することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1のウェルの下には、第2の導電型を有する第2のウェルが形成されており、前記第1および第2の絶縁領域の下端は前記第2のウェルと接していることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記ソース拡散領域、前記ドレイン拡散領域、前記コンタクト領域、および前記ゲート電極の表面にはそれぞれのシリサイド層が形成されており、前記ビアプラグは前記ゲート電極と前記コンタクト領域とを、前記それぞれのシリサイド層を介して電気的に接続することを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置。
【請求項5】
前記素子分離領域部分は、前記ゲート電極の延在方向に0.11μmの幅を有することを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置。
【請求項6】
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成された、p型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、
前記シリコン基板に、前記第1の素子領域に隣接して画成されたp型の第1のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して画成されたn型の第2のコンタクト領域と、
前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分にまで延在する第1のゲート電極と、
前記シリコン基板上に第2のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第2のコンタクト領域との間に位置する第2の部分にまで延在する第2のゲート電極と、
前記第1のウェル中であって前記第1のゲート電極の一方の側に形成されn型の第1のソース拡散領域と、
前記第1のウェル中であって前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたn型の第1のドレイン拡散領域と、
前記第2のウェル中であって前記第2のゲート電極の一方の側に形成されたp型の第2のソース拡散領域と、
前記第2のウェル中であって前記第2のゲート電極に対し前記第1のソース拡散領域と反対の側に形成されたp型の第2のドレイン拡散領域と、
前記シリコン基板中であって前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中であって前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
前記シリコン基板中であって前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、
前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、
前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって、前記第2のゲート電極の下に形成し、
前記第1のウェルは前記第1の部分の下を介して前記第1のコンタクト領域に電気的に接続され、
前記第2のウェルは前記第2の部分の下を介して前記第2のコンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、
前記第1のゲート電極と前記第2のゲート電極とは、ビアプラグにより相互に接続され、前記ビアプラグは前記第1のゲート電極を前記第1のコンタクト領域に、また前記第2のゲート電極を前記第2のコンタクト領域に、電気的に接続することを特徴とする半導体装置。
【請求項7】
シリコン基板と、
前記シリコン基板の表面に、素子分離領域により画成されたp型の第1のウェルよりなる第1の素子領域とn型の第2のウェルよりなる第2の素子領域と、
前記シリコン基板に、前記第1の素子領域に隣接して、また相互にも隣接して画成されたp型の第1および第2のコンタクト領域と、
前記シリコン基板に、前記第2の素子領域に隣接して、また相互にも隣接して画成されたn型の第3および第4のコンタクト領域と、
前記第1の素子領域中に形成された第1および第2のnチャネルMOSトランジスタと、
前記素子領域中に形成された第1および第2のpチャネルMOSトランジスタと、を含み、
前記第1のnチャネルMOSトランジスタは、前記シリコン基板上を第1のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域の間の第1の部分上にまで延在する第1のゲート電極と、前記第1のウェル中であって、前記第1のゲート電極の第1の側に形成された第1のn型拡散領域と、前記第1のゲート電極に対し前記第1のn型拡散領域と反対の第2の側に形成された第2のn型拡散領域とを、ソースまたはドレイン拡散領域として有し、
前記第2のnチャネルMOSトランジスタは、前記シリコン基板上を第2のゲート絶縁膜を介して、前記第1の素子領域から、前記素子分離領域のうち前記第1の素子領域と前記第2のコンタクト領域の間の第2の部分にまで、前記第1のゲート電極に平行に延在する第2のゲート電極と、前記第1のウェル中であって前記第2のゲート電極の前記第1の側に形成された第3のn型拡散領域と、前記第1のゲート電極に対し前記第2の側に形成された第4のn型拡散領域とを、ソースまたはドレイン領域として有し、
前記第1のpチャネルMOSトランジスタは、前記シリコン基板上を第3のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第3のコンタクト領域の間の第3の部分にまで延在する第3のゲート電極と、前記第2のウェル中であって前記第3のゲート電極の第1の側に形成された第1のp型拡散領域と、前記第3のゲート電極に対し前記第1のp型拡散領域と反対の第2の側に形成された第2のp型拡散領域とを、ソースまたはドレイン領域として有し、
前記第2のpチャネルMOSトランジスタは、前記シリコン基板上を第4のゲート絶縁膜を介して、前記第2の素子領域から、前記素子分離領域のうち前記第2の素子領域と前記第4のコンタクト領域の間の第4の素子領域部分にまで前記第3のゲート電極に平行に延在する第4のゲート電極と、前記第2のウェル中であって、前記第4のゲート電極の前記第1の側に形成された第3のp型拡散領域と、前記第4のゲート電極に対し前記第2の側に形成された第4のp型拡散領域とを、ソースまたはドレイン領域として有し、
前記第2のn型拡散領域と前記第3のn型拡散領域とは、前記第1のウェル中に形成された同一の拡散領域より構成されており、
前記第2のp型拡散領域と前記第3のp型拡散領域とは、前記第2のウェル中に形成された同一の拡散領域により構成されており、
前記第1の素子領域中、前記第1〜第4のn型拡散領域の下には、それぞれの拡散領域の下端部に接して第1〜第4の絶縁領域がそれぞれ形成されており、
前記第2の素子領域中、前記第1〜第4のp型拡散領域の下には、それぞれの拡散領域の下端部に接して第5〜第8の絶縁領域がそれぞれ形成されており、
前記第2の絶縁領域と前記第3の絶縁領域とは、同一の絶縁領域より構成されており、
前記第5の絶縁領域と前記第7の絶縁領域とは、同一の絶縁領域より構成されており、
前記第1の絶縁領域と前記第2の絶縁領域の間には、前記第1のゲート電極の下を前記第1のゲート電極に沿って、前記第1のnチャネルMOSトランジスタのボディを構成するp型の第1のボディ領域が、前記第1のウェルの一部として、前記第1の部分の下を延在して、前記第1のコンタクト領域に電気的に接続されており、
前記第3の絶縁領域と前記第4の絶縁領域の間には、前記第2のゲート電極の下を前記第2のゲート電極に沿って、前記第2のnチャネルMOSトランジスタのボディを構成するp型の第2のボディ領域が、前記第2のウェルの一部として、前記第2の部分の下を延在して、前記第2のコンタクト領域に電気的に接続されており、
前記第5の絶縁領域と前記第6の絶縁領域の間には、前記第3のゲート電極の下を前記第3のゲート電極に沿って、前記第1のpチャネルMOSトランジスタのボディを構成するn型の第3のボディ領域が、前記第2のウェルの一部として、前記第3の部分の下を延在して、前記第3のコンタクト領域に電気的に接続されており、
前記第7の絶縁領域と前記第8の絶縁領域の間には、前記第4のゲート電極の下を前記第4のゲート電極に沿って、前記第2のpチャネルMOSトランジスタのボディを構成するn型の第4のボディ領域が、前記第2のウェルの一部として前記第4の部分の下を延在して、前記第4のゲート電極に電気的に接続されており、
前記第1のゲート電極は、前記第1のコンタクト領域において前記第1のボディ領域に電気的に接続されており、
前記第2のゲート電極は、前記第2のコンタクト領域において前記第2のボディ領域に電気的に接続されており、
前記第3のゲート電極は、前記第3のコンタクト領域において前記第3のボディ領域に電気的に接続されており、
前記第4のゲート電極は、前記第4のコンタクト領域において前記第4のボディ領域に電気的に接続されており、
前記第1〜第4の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第5〜第8の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1〜第4の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第5〜第8の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1〜第4の部分を除き、前記第1〜第8の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第1のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続しており、
前記第3の部分は、前記第2のウェルの下端よりも浅い位置において前記第5および第6の絶縁領域に連続しており、
前記第4の部分は、前記第2のウェルの下端よりも浅い位置において前記第7および第8の絶縁領域に連続しており、
前記シリコン基板上には、少なくとも前記第1および第4のn型拡散領域にコンタクトし、また少なくとも前記第1および第4のp型拡散領域にコンタクトする配線が形成されていることを特徴とする半導体集積回路装置。
【請求項8】
第1のノードにおいて直列接続された第1の導電型のチャネルを形成する第1のMOSトランジスタと前記第1の導電型とは逆の第2の導電型のチャネルを形成する第2のMOSトランジスタよりなる第1のCMOSインバータと、
第2のノードにおいて直列接続された前記第2の導電型のチャネルを形成する第3のMOSトランジスタと前記第1のチャネル導電型を有する第4のMOSトランジスタよりなり、前記第1のCMOSインバータとともにフリップフロップ回路を構成する第2のCMOSインバータと、
第1のビット線と前記第1のノードの間に接続され、またワード線に接続された第1のゲート電極を有し、前記ワード線上の選択信号により駆動される第1のトランスファトランジスタと、
第2のビット線と前記第2のノードの間に接続され、また前記ワード線に接続された第2のゲート電極を有し、前記ワード線上の選択信号により駆動される第2のトランスファトランジスタと、を備えたSRAMであって、
前記第1のMOSトランジスタ,前記第2のMOSトランジスタ、前記第3のMOSトランジスタ,前記第4のMOSトランジスタ、前記第1のトランスファトランジスタ、および前記第2のトランスファトランジスタは、共通のシリコン基板の表面に形成されており、
前記シリコン基板には素子分離領域により、前記第1のMOSトランジスタおよび前記第1のトランスファトランジスタのための第1の素子領域と、前記第2のMOSトランジスタのための第2の素子領域と、前記第3のMOSトランジスタのための第3の素子領域と、前記第4のMOSトランジスタおよび前記第2のトランスファトランジスタのための第4の素子領域と、が画成されており、さらに前記第1の素子領域に隣接して第1の前記第2の導電型の第1のコンタクト領域が、また前記第4の素子領域に隣接して前記第2の導電型の第2のコンタクト領域が、それぞれ画成されており、
前記第1の素子領域は前記第1の導電型の第1のウェルにより構成され、
前記第2の素子領域は前記第1の導電型の第2のウェルにより構成され、
前記第1のトランスファトランジスタは、
前記シリコン基板上に第1のゲート絶縁膜を介して、前記第1の素子領域から前記素子分離領域のうち前記第1の素子領域と前記第1のコンタクト領域との間に位置する第1の部分上を延在する第1のゲート電極と、
前記第1のウェル中であって、前記第1のゲート電極の一方の側に形成され前記第1の導電型を有する第1のソース拡散領域と、
前記第1のウェル中であって、前記第1のゲート電極に対し前記第1のソース拡散領域と反対の側に形成された前記第1の導電型を有する第1のドレイン拡散領域と、
前記シリコン基板中、前記第1のソース拡散領域の下に、前記第1のソース拡散領域の下端部に接して形成された第1の絶縁領域と、
前記シリコン基板中、前記第1のドレイン拡散領域の下に、前記第1のドレイン拡散領域の下端部に接して形成された第2の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって、前記第1のゲート電極の下に形成され、
前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、
前記第2のトランスファトランジスタは、
前記シリコン基板上に第2のゲート絶縁膜を介して、前記第4の素子領域から、前記素子分離領域のうち前記第4の素子領域と前記第2のコンタクト領域との間に位置する第2の部分上にまで延在する第2のゲート電極と、
前記第2のウェル中であって前記第2のゲート電極の一方の側に形成され前記第1の導電型の第2のソース拡散領域と、
前記第2のウェル中であって前記第2のゲート電極に対し前記第2のソース拡散領域と反対の側に形成された前記第1の導電型の第2のドレイン拡散領域と、
前記シリコン基板中であって、前記第2のソース拡散領域の下に、前記第2のソース拡散領域の下端部に接して形成された第3の絶縁領域と、
前記シリコン基板中であって前記第2のドレイン拡散領域の下に、前記第2のドレイン拡散領域の下端部に接して形成された第4の絶縁領域と、
を含み、
前記第1のウェルは、前記第1の絶縁領域と前記第2の絶縁領域の間であって前記第1のゲート電極の下に形成され、
前記第2のウェルは、前記第3の絶縁領域と前記第4の絶縁領域の間であって前記第2のゲート電極の下に形成され、
前記第1のウェルは前記第1の部分の下を延在して前記第1のコンタクト領域に電気的に接続され、
前記第2のウェルは前記第2の部分の下を延在して前記第2のコンタクト領域に電気的に接続され、
前記第1および第2の絶縁領域の上端は前記第1のウェルの下端よりも浅い位置にあり、
前記第3および第4の絶縁領域の上端は前記第2のウェルの下端よりも浅い位置にあり、
前記第1および第2の絶縁領域の下端は前記第1のウェルの下端よりも深い位置にあり、
前記第3および第4の絶縁領域の下端は前記第2のウェルの下端よりも深い位置にあり、
前記素子分離領域の下端は、前記第1および第2の部分を除き、前記第1〜第4の絶縁領域の下端よりも深い位置に到達しており、
前記第1の部分は、前記第1のウェルの下端よりも浅い位置において前記第1および第2の絶縁領域に連続しており、
前記第2の部分は、前記第2のウェルの下端よりも浅い位置において前記第2および第4の絶縁領域に連続していることを特徴とする、SRAM。
【請求項9】
シリコン基板の表面に、MOSトランジスタのボディ領域に対応する部分の両側に第1のトレンチを形成する工程と、
前記第1のトレンチの下部をSiGe混晶層のエピタキシャル層により、また前記第1のトレンチのうち、前記SiGe混晶層より上部で前記シリコン基板の表面までの部分をシリコンエピタキシャル層により充填する工程と、
前記シリコン基板表面に、形成しようとするDt−MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応した第1および第2のマスクパターンを形成する工程と、
前記第1および第2のマスクパターンの間をレジストパターンにより保護する工程と、
前記第1および第2のマスクパターンの間を前記レジストパターンで保護した状態で前記シリコン基板に対しドライエッチングを行い、前記シリコン基板の表面に第1のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板に対して前記第1および第2のマスクパタ―ンをマスクに再びドライエッチングを行い、前記レジストパターンが形成されていた部分に、前記第1のトレンチよりも浅い第2のトレンチを、前記SiGe混晶層の上端を露出するように形成する工程と同時に、前記第1のトレンチの深さを、前記第1のトレンチの下端が前記しSiGe混晶層の下端よりも深くなるように増加させる工程と、
前記第1のトレンチを介して前記SiGe混晶層を前記シリコン基板および前記シリコンエピタキシャル層に対して選択的にエッチングし、前記シリコン基板のうち、前記SiGe混晶層が形成されていた部分に空隙を形成する工程と、
前記空隙をシリコン酸化膜で充填する工程と、
前記シリコン基板上に堆積したシリコン酸化膜を前記シリコン基板の表面が露出するまで化学機械研磨により除去し、前記シリコン基板の表面に前記素子領域および前記コンタクト領域を隣接して画成するSTI型の素子分離領域を前記シリコン酸化膜により形成する工程と、
前記素子領域に第1の導電型の不純物元素を導入し、前記素子領域を構成するシリコン基板およびシリコエピタキシャル層を、前記素子分離領域の下端よりも浅い部分で第1の導電型にドープする工程と、
前記素子領域上にゲート電極パタ―ンを、前記ゲート電極パターンが前記素子領域を横切って一端から他端まで延在し、前記ゲート電極パターンの前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分を延在するように形成する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、
を含むことを特徴とするDt−MOSトランジスタの製造方法。
【請求項10】
シリコン基板表面に、MOSトランジスタの素子領域およびコンタクト領域にそれぞれ対応して第1および第2のハードマスクパタ―ンを形成する工程と、
前記シリコン基板表面のうち、前記第1および第2のハードマスクパターンの間をレジストパターンで保護する工程と、
前記シリコン基板を、前記第1および第2のハードマスクパターンおよび前記レジストパターンをマスクにドライエッチングし、前記素子領域およびコンタクト領域を囲んで第1のトレンチを形成する工程と、
前記レジストパターンを除去した後、前記シリコン基板を前記第1および第2のハードマスクパタ―ンを使って再びドライエッチングし、前記シリコン基板のうち、前記レジストパターンで保護されていた部分に第2のトレンチを、前記第1のトレンチよりも浅く形成する工程と、
前記第1および第2のトレンチをシリコン酸化膜で充填し、前記素子領域および前記コンタクト領域を画成する素子分離領域を形成する工程と、
前記素子領域中に第1の導電型の不純物元素を導入し、前記素子分離領域のうち、前記第1のトレンチに対応した部分の下端よりも浅い位置において前記シリコン基板を前記第1の導電型にドープし、第1の導電型のウェルを形成する工程と、
前記素子領域上にゲート電極を、前記ゲート電極が前記素子領域を横切って一端から他端まで延在し、前記ゲート電極の前記一端が前記素子領域と前記コンタクト領域の間の素子分離領域部分上を延在するように形成する工程と、
前記ゲート電極の上面および側壁面を第3のハードマスクとなる膜により覆う工程と、
前記シリコン基板を、前記第3のハードマスクをマスクとして前記ウェルの下端よりも深くエッチングし、前記ゲート電極の両側に第3のトレンチを形成する工程と、
前記第3のトレンチの下部から、前記素子分離領域のうち、前記第2のトレンチを充填する部分の下端の深さ位置、あるいはより浅い深さ位置まで、SiGe混晶層のエピタキシャル層により充填し、さらに前記SiGe混晶層の上においてシリコンエピタキシャル層を充填する工程と、
前記素子領域中に前記ゲート電極パターンをマスクに前記第2の導電型の不純物元素を導入し、MOSトランジスタのソース拡散領域およびドレイン拡散領域を形成する工程と、
前記コンタクト領域に前記第1の導電型の不純物を導入し、前記コンタクト領域を前記第1の導電型にドープする工程と、
前記素子分離領域を構成するシリコン酸化膜中に開口部を形成し、前記開口部より前記SiGe混晶層をエッチングにより除去することにより、前記シリコン基板中に前記SiGe混晶層に対応して空隙を形成する工程と、
前記開口部を介して前記空隙をシリコン酸化膜で充填する工程と、
を含むことを特徴とするDt−MOSトランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図14】
【図15A】
【図15B】
【図18A】
【図18B】
【図18C】
【図18D】
【図19A】
【図19B】
【図19C】
【図19D】
【図20A】
【図20B】
【図20C】
【図20D】
【図21A】
【図21B】
【図21C】
【図21D】
【図22A】
【図22B】
【図22C】
【図22D】
【図22E】
【図23A】
【図23B】
【図23C】
【図23D】
【図23E】
【図24A】
【図24B】
【図24C】
【図24D】
【図24E】
【図25A】
【図25B】
【図25C】
【図25D】
【図25E】
【図26A】
【図26B】
【図26C】
【図26D】
【図26E】
【図27A】
【図27B】
【図27C】
【図27D】
【図27E】
【図28A】
【図28B】
【図28C】
【図28D】
【図28E】
【図29A】
【図29B】
【図29C】
【図29D】
【図29E】
【図30A】
【図30B】
【図30C】
【図30D】
【図30E】
【図31A】
【図31D】
【図32A】
【図32D】
【図33A】
【図33B】
【図33C】
【図33D】
【図33E】
【図34A】
【図34B】
【図34C】
【図34D】
【図34E】
【図35A】
【図35B】
【図35C】
【図35D】
【図35E】
【図36A】
【図36B】
【図36C】
【図36D】
【図36E】
【図37A】
【図37B】
【図37C】
【図37D】
【図37E】
【図38A】
【図38B】
【図38C】
【図38D】
【図38E】
【図39A】
【図39B】
【図39C】
【図39D】
【図39E】
【図40A】
【図40B】
【図40C】
【図40D】
【図40E】
【図41A】
【図41B】
【図41C】
【図41D】
【図41E】
【図42A】
【図42B】
【図42C】
【図42D】
【図42E】
【図43A】
【図43B】
【図43C】
【図43D】
【図43E】
【図44A】
【図44B】
【図44C】
【図44D】
【図44E】
【図45A】
【図45B】
【図45C】
【図45D】
【図45E】
【図46A】
【図46B】
【図46C】
【図46D】
【図46E】
【図47C】
【図47E】
【図48E】
【図49A】
【図49F】
【図50A】
【図50F】
【図51A】
【図51F】
【図52A】
【図52E】
【図53A】
【図53D】
【図54】
【図55】
【図56】
【図58A】
【図58B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図16】
【図17A】
【図17B】
【図31B】
【図31C】
【図31E】
【図32B】
【図32C】
【図32E】
【図47A】
【図47B】
【図47D】
【図48A】
【図48B】
【図48C】
【図48D】
【図49B】
【図49C】
【図49D】
【図49E】
【図50B】
【図50C】
【図50D】
【図50E】
【図51B】
【図51C】
【図51D】
【図51E】
【図52B】
【図52C】
【図52D】
【図52F】
【図53B】
【図53C】
【図53E】
【図57】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図14】
【図15A】
【図15B】
【図18A】
【図18B】
【図18C】
【図18D】
【図19A】
【図19B】
【図19C】
【図19D】
【図20A】
【図20B】
【図20C】
【図20D】
【図21A】
【図21B】
【図21C】
【図21D】
【図22A】
【図22B】
【図22C】
【図22D】
【図22E】
【図23A】
【図23B】
【図23C】
【図23D】
【図23E】
【図24A】
【図24B】
【図24C】
【図24D】
【図24E】
【図25A】
【図25B】
【図25C】
【図25D】
【図25E】
【図26A】
【図26B】
【図26C】
【図26D】
【図26E】
【図27A】
【図27B】
【図27C】
【図27D】
【図27E】
【図28A】
【図28B】
【図28C】
【図28D】
【図28E】
【図29A】
【図29B】
【図29C】
【図29D】
【図29E】
【図30A】
【図30B】
【図30C】
【図30D】
【図30E】
【図31A】
【図31D】
【図32A】
【図32D】
【図33A】
【図33B】
【図33C】
【図33D】
【図33E】
【図34A】
【図34B】
【図34C】
【図34D】
【図34E】
【図35A】
【図35B】
【図35C】
【図35D】
【図35E】
【図36A】
【図36B】
【図36C】
【図36D】
【図36E】
【図37A】
【図37B】
【図37C】
【図37D】
【図37E】
【図38A】
【図38B】
【図38C】
【図38D】
【図38E】
【図39A】
【図39B】
【図39C】
【図39D】
【図39E】
【図40A】
【図40B】
【図40C】
【図40D】
【図40E】
【図41A】
【図41B】
【図41C】
【図41D】
【図41E】
【図42A】
【図42B】
【図42C】
【図42D】
【図42E】
【図43A】
【図43B】
【図43C】
【図43D】
【図43E】
【図44A】
【図44B】
【図44C】
【図44D】
【図44E】
【図45A】
【図45B】
【図45C】
【図45D】
【図45E】
【図46A】
【図46B】
【図46C】
【図46D】
【図46E】
【図47C】
【図47E】
【図48E】
【図49A】
【図49F】
【図50A】
【図50F】
【図51A】
【図51F】
【図52A】
【図52E】
【図53A】
【図53D】
【図54】
【図55】
【図56】
【図58A】
【図58B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図16】
【図17A】
【図17B】
【図31B】
【図31C】
【図31E】
【図32B】
【図32C】
【図32E】
【図47A】
【図47B】
【図47D】
【図48A】
【図48B】
【図48C】
【図48D】
【図49B】
【図49C】
【図49D】
【図49E】
【図50B】
【図50C】
【図50D】
【図50E】
【図51B】
【図51C】
【図51D】
【図51E】
【図52B】
【図52C】
【図52D】
【図52F】
【図53B】
【図53C】
【図53E】
【図57】
【公開番号】特開2012−38904(P2012−38904A)
【公開日】平成24年2月23日(2012.2.23)
【国際特許分類】
【出願番号】特願2010−177443(P2010−177443)
【出願日】平成22年8月6日(2010.8.6)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成24年2月23日(2012.2.23)
【国際特許分類】
【出願日】平成22年8月6日(2010.8.6)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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