【課題】バッファ層を有する半導体素子において、チャネルの基準電位を固定する半導体素子及びその製造方法を提供する。
【解決手段】基板１０と、基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層２０と、バッファ層上に設けられた窒化物半導体のチャネル層３０と、バッファ層の側面に電気的に接続された側面電極６０と、チャネル層の上方に形成され、チャネル層と電気的に接続されたチャネル電極５２，５６とを備える半導体素子。 （もっと読む）

【課題】オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置を提供する。
【解決手段】当該高耐圧トランジスタは、第１の不純物層ＰＥＰと、第１の不純物層ＰＥＰの内部に形成される第２の不純物層ＨＶＮＷと、第２の不純物層ＨＶＮＷを挟むように、第１の不純物層ＰＥＰの内部に形成される１対の第３の不純物層ＯＦＢおよび第４の不純物層ＰＷと、第３の不純物層ＯＦＢから、第２の不純物層ＨＶＮＷの配置される方向へ、主表面に沿って突出するように、第１の不純物層ＰＥＰの最上面から第１の不純物層ＰＥＰの内部に形成される第５の不純物層ＯＦＢ２と、第２の不純物層ＨＶＮＷの最上面の上方に形成される導電層ＧＥとを備える。第４の不純物層ＰＷにおける不純物濃度は、第３および第５の不純物層ＯＦＢ，ＯＦＢ２における不純物濃度よりも高く、第５の不純物層ＯＦＢ２における不純物濃度は、第３の不純物層ＯＦＢにおける不純物濃度よりも高い。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】トランジスタの閾値電圧を高くする。
【解決手段】フローティング電極１１０は半導体層１０２上に形成されており、絶縁層はフローティング電極１１０上に形成されている。バイアス電極１３４は、絶縁層を介してフローティング電極１１０の一部に対向することにより、フローティング電極１１０と容量結合し、かつフローティング電極１１０が半導体層１０２にチャネル領域を形成しない大きさの電圧が印加される。制御電極１３２は、絶縁層を介してフローティング電極１１０の他の部分に対向することにより、フローティング電極１１０と容量結合し、かつトランジスタのオン／オフを制御するための制御電圧が入力される。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】 ノーマリーオフ動作、高耐圧、大電流を実現する電界効果トランジスタを提供する。
【解決手段】 電界効果トランジスタの下面または上面にボディ電極８を設ける。下面にボディ電極８を設ける場合、ｐ型Ｓｉ基板２上にＡｌＮ層３１およびＧａＮ層３２の繰り返しによるバッファ層３を介してｐ−ＧａＮ層４を設け、バッファ層３の最上層のＡｌＮ層３１を薄くし、ｐ型Ｓｉ基板の下面にボディ電極８を形成する。上面にボディ電極８を設ける場合、サファイア基板２１上にｐ−ＧａＮ層４を設け、ソース電極５およびドレイン電極６下の部分にＡｌＧａＮ層１３を設け、ＡｌＧａＮ層１３上にボディ電極８を設ける。アバランシェにより生じる正孔２０をボディ電極８より引き抜く。 （もっと読む）

【課題】
オン抵抗の低減を図った横型ＭＯＳトランジスタを提供する。
【解決手段】
第１導電型の半導体層と、半導体層の第１領域に深さ方向に形成される第１酸化膜と、半導体層の第１領域とは離間した第２領域に深さ方向に形成される第２酸化膜と、半導体層内で第１酸化膜に隣接する領域に深さ方向に形成されるゲート電極と、半導体層内で第２酸化膜に隣接する領域に形成される制御電極と、半導体層の第１酸化膜と第２酸化膜で挟まれる領域の表面部のうちの第１酸化膜の近傍の領域に形成される第２導電型領域と、第２導電型領域の表面部のうちの第１酸化膜の近傍の領域に形成される第１導電型領域と、第１導電型領域及び第２導電型領域の上に形成されるソース電極と、半導体層の第１酸化膜と第２酸化膜で挟まれる領域の表面部のうちの第２酸化膜の近傍の領域に形成される第１導電型領域と、第１導電型領域の上に形成されるドレイン電極とを含む。 （もっと読む）

【課題】電流利得遮断周波数ｆ_Ｔの改良された値を示すことのできる、別の形のＦＥＴを提供する。
【解決手段】電界効果トランジスタ（ＦＥＴ）は、ベースバイアスを使用して伝導への真性の寄与を低減させ漏れ電流を減少させる種類のものであり、連続した４層１０２から１０８を含む。すなわち、ｐ^＋ＩｎＳｂベース層１０２、ｐ^＋ＩｎＡｌＳｂ障壁層１０４、π真性層１０６および絶縁ＳｉＯ_２層１０８である。ｐ^＋のソースおよびドレイン層１１０、１１２が、真性層１０６にイオン注入される。ＦＥＴは、エンハンスメントモードＭＩＳＦＥＴ１００であり、バイアスによって真性層１０６にＦＥＴチャネルが形成される。絶縁層１０８の表面はほぼ平坦であり、ゲートコンタクト１１６を支持する。これによって、ゲート溝の侵入によって引き起こされるチャネルの直線性からのずれをなくし、または減少させ、高い値の電流利得遮断周波数を得ることができるようにする。 （もっと読む）

【課題】低電源で駆動でき、しかも高利得が得られる半導体装置及びその駆動方法を提供する。
【解決手段】第1半導体領域１１及び第２半導体領域１０が接合面３０a,３０bで隣り合い、電位障壁を構成するｐｎ接合体と、前記接合面の近傍で前記第１半導体領域１１に絶縁体１２を介して接続される第１電極２２と、前記第１半導体領域１１に接続される第２電極２１と、前記第２半導体領域に接続される第３電極２０と、を備える。前記第２電極２１と前記第３電極２０との間に順方向バイアスを印加すると、前記接合面に対応して前記電位障壁が低下する。前記第１電極２２と前記第２電極２１との間に電位差を与えることにより、前記電位障壁が変化し、前記第１半導体領域１１は、前記絶縁体１３との境界の表層に、表面近傍領域が、駆動電流を流すチャネル３１として形成される。その結果、半導体装置は、トランジスタとして駆動され得る。 （もっと読む）

【課題】断線を防ぐことが可能な半導体装置の製造方法を提供する。
【解決手段】ＰＭＯＳトランジスタにおいて、ｐ型活性領域１２２が、ラインの幅方向においてｎ型活性領域１２１の一部の領域と重なるように形成される。従って、ｎ型活性領域１２１とｐ型活性領域１２２とが互いに接するように混在する場合（バッティングディフュージョン）においても、ｎ型活性領域１２１とｐ型活性領域１２２との界面付近に低濃度領域が生じることを防ぐことができる。 （もっと読む）

【課題】電界効果型トランジスタのリーク電流を低減し、寿命の向上を図るための簡便な修復方法を提供することを課題とする。また、作製コストの増加を抑え、消費電力が小さく、且つ信頼性の高い半導体装置を提供することを課題とする。
【解決手段】ソース電極又はドレイン電極の一方と、ゲート電極との間に、電気的な衝撃を加える。または、ソース電極又はドレイン電極の一方と、ソース電極又はドレイン電極の他方との間に、電気的な衝撃を加える。これにより、リークパスを絶縁化し、リーク電流を低減することができる。なお、上記の電気的な衝撃は、静電気等の電気パルスであっても良いし、直流電圧、交流電圧、直流電流、交流電流等であっても良い。 （もっと読む）

【課題】ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴのリーク電流を従来よりも抑制する。
【解決手段】セルトランジスタ１３は、Ｆｉｎ形状のチャネル領域を有するｎチャネル型ＦｉｎＦＥＴであって、ポリシリコンにｐ型不純物をドープして形成されたｐ型ゲート電極を備えている。ワード線ドライバ１５は、アドレスデコーダ１６でデコードされたアドレスのワード線１０を選択し、Ｖ_ｋｋ電圧供給部１７から供給される正の電圧Ｖ_ｋｋを選択したワード線１０に供給することによってセルトランジスタ１３を非活性化し、Ｖ_ｐｐ電圧供給部１８から供給される正の電圧Ｖ_ｐｐを選択したワード線１０に供給することによってセルトランジスタ１３を活性化する。電圧Ｖ_ｋｋ及び電圧Ｖ_ｐｐは共に正の電圧であり、電圧Ｖ_ｐｐの方が電圧Ｖ_ｋｋより大きい。 （もっと読む）

【課題】
本発明の目的は、上記のストレッサーが発生する応力がより効率的にＭＯＳトランジスタのチャネル部に印加されるように、ストレッサーを配置したＭＯＳトランジスタ、そのＭＯＳトランジスタの製造方法、及び、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置を提供することにある。
【解決手段】
本発明は、シリコン基板と、シリコン基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極の両側に形成されたソース・ドレイン領域と、シリコン基板表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域と、を備えるＭＯＳトランジスタ、そのＭＯＳトランジスタの製造方法、及び、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置を提供する。

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【課題】半導体装置、その製造方法、及び、半導体集積回路装置に関し、ダミーゲートを有する高耐圧トランジスタの高周波特性を向上するとともに製造バラツキを改善する製造方法を提供する。
【解決手段】第１の低濃度ドレイン領域２上にダミーゲート５を設けるとともに、ダミーゲート５と隣接する主ゲート４との間に第１の低濃度ドレイン領域２より浅く且つ、主ゲート４及びダミーゲート５と自己整合する第２の低濃度ドレイン領域８を設ける。 （もっと読む）

【課題】第１導電型の半導体基板上の第２導電型半導体層にＤＭＯＳトランジスタを形成する場合において、埋込層を形成せずに素子分離を行い、製造工程数を削減する。
【解決手段】半導体基板１０に、ドレインとして機能する第２導電型不純物領域１３を形成し、半導体基板１０上及び第２導電型不純物領域１３上に、半導体基板１０より不純物濃度が高い第１導電型半導体層３０を形成し、第１導電型半導体層３０上に第２導電型半導体層２０を形成する。第２導電型不純物領域１３の不純物を第１導電型半導体層１３に拡散させ、第２導電型不純物領域１３を第１導電型半導体層３０まで拡張して第２導電型半導体層２０に接続させる。その後、第２導電型不純物領域１３の周囲の上方に位置する第２導電型半導体層２０に第１導電型不純物を導入することにより、第１導電型半導体層３０に接続する第１導電型の素子分離領域２４ｃ，２４ｄを形成する。 （もっと読む）

【課題】 良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を好適に制御可能なヘテロ接合ＭＩＳ型電界効果型トランジスタを提供する。
【解決手段】 少なくともその上部が主にＳｉからなる半導体で構成された基板１と、基板１の直上に形成された主にＳｉからなるバッファ層である第１の半導体層３と、第１の半導体層３の上面にヘテロ接合するように形成されたヘテロ接合層４を少なくとも有する第２の半導体層４，５と、第２の半導体層４，５上に形成されたゲート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート電極１０と、少なくとも第２の半導体層４，５内に位置しかつ平面視においてゲート電極１０を挟むように形成されたソース領域７及びドレイン領域８と、少なくとも第２の半導体層を貫通して第１の半導体層又は基板に達するように形成されたコンタクトホール３１と、コンタクトホールの底面に露出する第１の半導体層及び基板の少なくともいずれかに接触するように形成された導電体からなるコンタクト１２と、を備える。 （もっと読む）

【課題】ｐｎ接合近傍における重金属イオンが除去された半導体装置及びその製造方法を提供する。
【解決手段】ｐ型半導体母体基板と、前記ｐ型半導体母体基板上に形成された深いｎ型ウエル層と、前記深いｎ型ウエル層の上に形成された浅いｐ型ウエル層と、前記浅いｐ型ウエル層上に設けられ、ｎ型ソース・ドレイン拡散層、ゲート酸化膜、及びゲート電極とを有するトランジスタと、を有する半導体装置の製造方法において、前記深いｎ型ウエル層、前記浅いｐ型ウエル層、及び前記トランジスタを形成する回路形成工程と、前記回路形成工程より後に、前記浅いｐ型ウエル層と前記深いｎ型ウエル層との間に順方向バイアスを印加するバイアス印加工程と、を具備する。 （もっと読む）

【課題】高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法を提供すること。
【解決手段】ｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、第１の窒化物半導体からなり第１の層の上に積層された第２の層と、第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり第２の層の上に積層された第３の層と、第３の層の上に設けられたソース電極と、ドレイン電極と、ｐ型半導体領域に対向して第３の層の上に設けられたゲート電極と、を備え、ｐ型半導体領域はソース電極とゲート電極のいずれか一方と接続され、第１の層において、ゲート電極とドレイン電極間に対応する部分に高抵抗領域が設けられている。 （もっと読む）

【課題】リサーフ構造を採用しながら基板電位とソース電位とを異ならせることができる半導体装置およびその製造方法を提供すること。
【解決手段】Ｐ⁻型半導体基板１上には、Ｎ⁻型エピタキシャル層２が形成され、このＮ⁻型エピタキシャル層２には、環状のＰ型ボディ拡散領域４が形成されている。Ｐ型ボディ拡散領域４には、Ｎ^＋型ソース拡散領域５とＰ^＋型ボディコンタクト領域６とが形成されている。Ｎ⁻型エピタキシャル層２には、Ｎ^＋型ドレイン拡散領域８が形成されている。ゲート電極１０は、Ｎ^＋型ソース拡散領域５とＮ^＋型ドレイン拡散領域８との間のＰ型ボディ拡散領域４上に配置されている。Ｐ⁻型半導体基板１とＮ⁻型エピタキシャル層２とに跨って、Ｎ^＋型埋め込み拡散層１４が形成され、Ｎ^＋型埋め込み拡散層１４とＰ型ボディ拡散領域４との間には、Ｐ型埋め込み拡散層１５がそれらに接して形成されている。 （もっと読む）

【課題】 高アバランシェ耐量と低オン抵抗性とを有する窒化物半導体素子を提供する。
【解決手段】 窒化物半導体からなる第1の半導体層と、前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、を有する積層体と、前記積層体の主面上の第１の領域に直接もしくは絶縁膜を介して設けられた制御電極と、前記積層体の主面上の前記第１の領域の両端に隣接する第２及び第３の領域にそれぞれ設けられた第１及び第２の主電極と、前記積層体の主面上において前記第２の主電極を挟んで前記制御電極とは反対側に設けられた第３の主電極と、を備えたことを特徴とする窒化物半導体素子を提供する。 （もっと読む）