半導体装置及びその製造方法
【課題】高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法を提供すること。
【解決手段】ｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、第１の窒化物半導体からなり第１の層の上に積層された第２の層と、第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり第２の層の上に積層された第３の層と、第３の層の上に設けられたソース電極と、ドレイン電極と、ｐ型半導体領域に対向して第３の層の上に設けられたゲート電極と、を備え、ｐ型半導体領域はソース電極とゲート電極のいずれか一方と接続され、第１の層において、ゲート電極とドレイン電極間に対応する部分に高抵抗領域が設けられている。
【解決手段】ｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、第１の窒化物半導体からなり第１の層の上に積層された第２の層と、第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり第２の層の上に積層された第３の層と、第３の層の上に設けられたソース電極と、ドレイン電極と、ｐ型半導体領域に対向して第３の層の上に設けられたゲート電極と、を備え、ｐ型半導体領域はソース電極とゲート電極のいずれか一方と接続され、第１の層において、ゲート電極とドレイン電極間に対応する部分に高抵抗領域が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）をはじめとする窒化物半導体は、絶縁破壊電界が大きい、電子の飽和ドリフト速度が大きい、という特長を有し、この材料を用いた電界効果トランジスタ（ＦＥＴ: Field Effect Transistor）は、高耐圧・低損失パワー素子、あるいは高耐圧・高周波素子として注目されている。特に、ＡｌＧａＮとＧａＮとのヘテロ構造をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaxy）法等の気相成長法で、ＳｉＣ、サファイア、Ｓｉ等の基板上にエピタキシャル成長させ、ＡｌＧａＮ／ＧａＮヘテロ界面の２次元電子ガス蓄積層をチャネルとして用いる高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）は優れた電子輸送特性を持っており研究開発が活発に進められている。
【０００３】
例えば、特許文献１では、高耐圧（高アバランシェ耐量）且つ低オン抵抗のノーマリーオフ型の素子を得るため、ゲート電極下にｐ型ＧａＮ領域を設けている。このｐ型ＧａＮ領域は、ＡｌＧａＮ層との界面付近にチャネルが形成されるＧａＮ層の一部をエッチングにより除去してｐ型ＧａＮを再成長させること、あるいはＧａＮ層にＭｇやＢｅをイオン注入することにより形成するとしている。
【０００４】
特許文献１では、チャネル層として機能するＧａＮ層中にｐ型ＧａＮ領域を有する構造であるため、イオン注入によってｐ型ＧａＮ領域を形成する場合には活性化アニールの際にＧａＮ層表面からの窒素抜けが避けられず、これに起因してオン抵抗の増大や耐圧低下といった性能劣化が生ずる可能性がある。また、ＧａＮ層の一部をエッチングしてｐ型ＧａＮを再成長させる場合でも、再成長界面の不純物汚染等に起因してオン抵抗の増大や耐圧低下が起こり得る。
【特許文献１】特開２００４−２６０１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、
互いに離間して設けられたｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、
第１の窒化物半導体からなり、前記第１の層の上に積層された第２の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第２の層の上に積層された第３の層と、
前記第３の層の上に設けられたソース電極と、
前記第３の層の上に設けられたドレイン電極と、
前記ｐ型半導体領域に対向して前記第３の層の上に設けられたゲート電極と、
を備え、
前記ｐ型半導体領域は、前記ソース電極と前記ゲート電極のいずれか一方と接続され、
前記第１の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、
互いに離間して設けられたｐ型半導体領域と、第１のｎ型半導体領域と、第２のｎ型半導体領域と、これらｐ型半導体領域、第１及び第２のｎ型半導体領域間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、
第１の窒化物半導体からなり、前記第１の層の上に積層された第２の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第２の層の上に積層された第３の層と、
前記第３の層の上に設けられたソース電極と、
前記第３の層の上に設けられたドレイン電極と、
前記ｐ型半導体領域に対向して前記第３の層の上に設けられたゲート電極と、
を備え、
前記第１のｎ型半導体領域は、前記ソース電極と接続され、
前記第２のｎ型半導体領域は、前記ドレイン電極と接続され、
前記ｐ型半導体領域は、前記ゲート電極と接続され、
前記第１の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置が提供される。
【０００８】
また、本発明のさらに他の一態様によれば、
第１の層にｐ型不純物とｎ型不純物とを選択的に添加して前記第１の層を熱処理することにより、互いに離間して設けられたｐ型半導体領域と、ｎ型半導体領域と、を前記第１の層に形成する工程と、
前記熱処理の後に、第１の窒化物半導体からなる第２の層を前記第１の層の上にエピタキシャル成長させる工程と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第３の層を前記第２の層の上にエピタキシャル成長させる工程と、
前記第２及び第３の層を部分的に除去して、前記ｎ型半導体領域の一部を露出させる工程と、
ソース電極を前記第３の層の上に設ける工程と、
前記露出された前記ｎ型半導体領域の一部に接するドレイン電極を前記第３の層の上に設ける工程と、
前記ｐ型半導体領域に対向するように前記第３の層の上にゲート電極を設ける工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照しつつ、本発明の実施形態について説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１の要部断面構造を例示する模式図である。半導体装置１は、高抵抗単結晶ＧａＮからなる基板２上に順に積層された高抵抗ＧａＮ層（第１の層）４と、ノンドープのＩｎＧａＮ層（第４の層）６と、ノンドープのＧａＮ層（第２の層）８と、ノンドープのＡｌ０．２Ｇａ０．８Ｎ層（第３の層）１０と、ソース、ゲート、ドレインの各電極１４〜１６と、を備える。
【００１２】
高抵抗ＧａＮ層４は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、ｐ型及びｎ型半導体よりも高抵抗である。例えば、高抵抗ＧａＮ層４の抵抗率は、１×１０４［Ωｃｍ］以上である。高抵抗ＧａＮ層４の表面側には、アクセプタとして例えばマグネシウムが１０１７ｃｍ−３以上含まれるｐ型ＧａＮ領域３と、ドナーとして例えばシリコンが１０１７ｃｍ−３以上含まれるｎ型ＧａＮ領域５が形成されている。
【００１３】
ｐ型ＧａＮ領域３とｎ型ＧａＮ領域５とは、互いに離間され、接合していない。高抵抗ＧａＮ層４の表面側の一部の層が高抵抗ＧａＮ層４よりも低抵抗なｐ型ＧａＮ領域３、ｎ型ＧａＮ領域５とされており、他の部分は高抵抗のままである。すなわち、ｐ型ＧａＮ領域３とｎ型ＧａＮ領域５との間には、これらよりも高抵抗な高抵抗領域４ａが介在している。このように、高抵抗ＧａＮ層４には、３種類の異なる電気的特性を有する領域が形成されている。
【００１４】
ソース電極１４は、一体に形成された第１の部分１４ａと第２の部分１４ｂとを有する。第１の部分１４ａは、Ａｌ０．２Ｇａ０．８Ｎ層１０にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層１０の上に設けられている。第２の部分１４ｂは、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６に開口をあけて露出させたｐ型ＧａＮ領域３の一部にオーミック接触している。第１の部分１４ａは、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６を間に挟んで、ｐ型ＧａＮ領域３に対向している。
【００１５】
ドレイン電極１６は、一体に形成された第１の部分１６ａと第２の部分１６ｂとを有する。第１の部分１６ａは、Ａｌ０．２Ｇａ０．８Ｎ層１０にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層１０の上に設けられている。第２の部分１６ｂは、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６に開口をあけて露出させたｎ型ＧａＮ領域５の一部にオーミック接触している。第１の部分１６ａは、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６を間に挟んで、ｎ型ＧａＮ領域５に対向している。
【００１６】
ソース電極１４とドレイン電極１６との間のＡｌ０．２Ｇａ０．８Ｎ層１０上には絶縁膜１２を介してゲート電極１５が形成されている。ゲート電極１５は、ソース電極１４及びドレイン電極１６から離間している。ゲート電極１５は、絶縁膜１２、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６を間に挟んで、ｐ型ＧａＮ領域３に対向している。ソース、ゲート、ドレインの各電極１４〜１６は、図１において紙面を貫く方向に、互いに平行に延在している。
【００１７】
ｐ型ＧａＮ領域３は、エピタキシャル成長層（Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８、ＩｎＧａＮ層６）の下で、ゲート電極１５からソース電極１４にかけて形成されている。高抵抗ＧａＮ層４において、ゲート電極１５とドレイン電極１６間に対応する部分には高抵抗領域４ａが形成されている。
【００１８】
本実施形態に係る半導体装置１は、ＧａＮ層８と、これよりもバンドギャップが大なるＡｌ０．２Ｇａ０．８Ｎ層１０とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴ（High Electron Mobility Transistor）である。ＧａＮ層８において、Ａｌ０．２Ｇａ０．８Ｎ層１０との界面付近の非常に薄い領域に２次元電子ガスが蓄積される。ＧａＮ層８はチャネル層として機能し、Ａｌ０．２Ｇａ０．８Ｎ層１０はバリア層として機能する。
【００１９】
そして、本実施形態に係る半導体装置１によれば、ゲート電極１５の下に、チャネル層を挟んでｐ型ＧａＮ領域３が設けられているため、ゲート電極１５下のチャネル層を下側からも空乏化させることができる。これにより、ゲート電極１５下の２次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。ｐ型ＧａＮ領域３は、ゲート電極１５−ドレイン電極１６間に対応する部分には存在していないので、ゲート電極１５−ドレイン電極１６間の２次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。
【００２０】
高電界下でチャネルを移動する電子が周囲の原子に衝突すると正孔が発生する場合があるが、本実施形態に係る半導体装置１によれば、その正孔をｐ型ＧａＮ領域３とこれに接続されたソース電極１４を通じてチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。
【００２１】
また、ＧａＮよりもバンドギャップが小なるＩｎＧａＮ層６をＧａＮ層８とｐ型ＧａＮ領域３との間に介在させているため、ＩｎＧａＮ層６中に２次元正孔ガスが蓄積するようになり、ｐ型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。
【００２２】
また、ドレイン電極１６の下にｎ型ＧａＮ領域５を設け、そのｎ型ＧａＮ領域５にドレイン電極１６を接続しているので、ドレイン電極１６のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部（第１の部分１６ａの端部）付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極１５−ドレイン電極１６間は、高抵抗領域４ａの上に位置しているため、このことによっても高耐圧が図られている。
【００２３】
このように、本実施形態によれば、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量という例えばスイッチング電源用素子に要求される特性を同時に満足する半導体装置を提供できる。
【００２４】
次に、本実施形態に係る半導体装置１の製造方法の一例について説明する。
図２〜図５は、半導体装置１の製造工程の要部を例示する工程断面図である。
【００２５】
まず、図２に表されるように、ＧａＮ基板２上に高抵抗ＧａＮ層４をエピタキシャル成長させる。これは、ＬＰＥ（Liquid Phase Epitaxy）法、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法などによって行われる。高抵抗ＧａＮ層４の厚さは、例えば１０マイクロメータである。
【００２６】
次に、高抵抗ＧａＮ層４の全面に、図示しないアクセプタ注入用のマスクを形成する。このマスクにはｐ型ＧａＮ領域３を形成すべき部分に対応して選択的に開口が形成されている。その開口を介して、アクセプタとして例えばマグネシウム（Ｍｇ）を高抵抗ＧａＮ層４の表面に選択的に注入する。マグネシウムのドーズ量は、例えば１×１０１５［ｃｍ−２］である。
【００２７】
マグネシウムの注入後、上記マスクを除去して、今度はドナー注入用のマスクを高抵抗ＧａＮ層４の全面に形成する。このマスクにはｎ型ＧａＮ領域５を形成すべき部分に対応して選択的に開口が形成される。その開口を介して、ドナーとして例えばシリコンを高抵抗ＧａＮ層４の表面に選択的に注入する。シリコンのドーズ量は、例えば１×１０１５［ｃｍ−２］である。なお、マグネシウムの注入工程と、シリコンの注入工程はどちらを先に行ってもよい。
【００２８】
上記シリコン注入に用いたマスクを除去した後、高抵抗ＧａＮ層４を例えば１２００℃で熱処理し、注入されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗ＧａＮ層４の表面のクリーニングを約１０００℃のＮ２ガス雰囲気中で２０分程度行う。以上の処理を経て、図３に表されるように、高抵抗ＧａＮ層４の表面に近い部分に、高抵抗ＧａＮ層４よりも低抵抗なｐ型ＧａＮ領域３と、ｎ型ＧａＮ領域５とが形成される。ｐ型ＧａＮ領域３とｎ型ＧａＮ領域５とは互いに離間しており、接合していない。
【００２９】
次に、高抵抗ＧａＮ層４の表面（ｐ型ＧａＮ領域３及びｎ型ＧａＮ領域５が形成された側の面）に、図４に表されるように、ＩｎＧａＮ層６、ＧａＮ層８、Ａｌ０．２Ｇａ０．８Ｎ層１０を、例えばＭＯＣＶＤ法で順にエピタキシャル成長させる。これら、ＩｎＧａＮ層６、ＧａＮ層８、Ａｌ０．２Ｇａ０．８Ｎ層１０は、いずれもノンドープ型である。例えば、ＩｎＧａＮ層６の厚さは１００ナノメータ、ＧａＮ層８の厚さは１０００ナノメータ、Ａｌ０．２Ｇａ０．８Ｎ層１０の厚さは２０ナノメータである。次に、Ａｌ０．２Ｇａ０．８Ｎ層１０の全面に、例えばＣＶＤ（Chemical Vapor Deposition）法により絶縁膜１２を形成する。絶縁膜１２の材料は、例えば、ＳｉＮ、ＡｌＮ、ＳｉＯ２などである。
【００３０】
次に、絶縁膜１２及びエピタキシャル成長層（Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８、ＩｎＧａＮ層６）を部分的にエッチングして除去する。これにより、図５に表されるように、ｐ型ＧａＮ領域３の一部及びｎ型ＧａＮ領域５の一部が露出される。ｐ型ＧａＮ領域３及びｎ型ＧａＮ領域５を確実に露出させるため、ｐ型ＧａＮ領域３及びｎ型ＧａＮ領域５は若干オーバーエッチングされる。また、絶縁膜１２の部分的な除去により、Ａｌ０．２Ｇａ０．８Ｎ層１０の一部も露出される。次に、図１に表されるソース、ゲート、ドレインの各電極１４〜１６を、例えば真空蒸着及びリフトオフ法により形成する。
【００３１】
ソース電極１４は、ｐ型ＧａＮ領域３の露出部分から、この上段側に位置するＡｌ０．２Ｇａ０．８Ｎ層１０の露出部分にかけての段差部を覆うように形成される。ソース電極１４は、その第１の部分１４ａがＡｌ０．２Ｇａ０．８Ｎ層１０の露出部分にオーミック接触し、第２の部分１４ｂがｐ型ＧａＮ領域３の露出部分にオーミック接触する。
【００３２】
ソース電極１４の、第１の部分１４ａと第２の部分１４ｂとは同材質であり、且つ同工程で一体に形成される。もちろん、第１の部分１４ａと第２の部分１４ｂとを別々にまた別材質で形成してもよい。いずれにしても、第１の部分１４ａと第２の部分１４ｂとは電気的に接続される。
【００３３】
ドレイン電極１６は、ｎ型ＧａＮ領域５の露出部分から、この上段側に位置するＡｌ０．２Ｇａ０．８Ｎ層１０の露出部分にかけての段差部を覆うように形成される。ドレイン電極１６は、その第１の部分１６ａがＡｌ０．２Ｇａ０．８Ｎ層１０の露出部分にオーミック接触し、第２の部分１６ｂがｎ型ＧａＮ領域５の露出部分にオーミック接触する。
【００３４】
ドレイン電極１６の、第１の部分１６ａと第２の部分１６ｂとは同材質であり、且つ同工程で一体に形成される。もちろん、第１の部分１６ａと第２の部分１６ｂとを別々にまた別材質で形成してもよい。いずれにしても、第１の部分１６ａと第２の部分１６ｂとは電気的に接続される。
【００３５】
ゲート電極１５は、ソース及びドレインの両電極１４、１６の間の絶縁膜１２上に形成される。ゲート電極１５は、絶縁膜１２、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６を間に挟んで、ｐ型ＧａＮ領域３に対向するように形成される。以上のようにして、図１に表される半導体装置１が得られる。
【００３６】
チャネル層にｐ型ＧａＮ領域とｎ型ＧａＮ領域が形成される特許文献１と異なり、本具体例では、高抵抗ＧａＮ層４にｐ型ＧａＮ領域３とｎ型ＧａＮ領域５を先に形成した上で、高抵抗ＧａＮ層４の上にチャネル層であるＧａＮ層８とバリア層であるＡｌＧａＮ層１０がエピタキシャル成長される。すなわち、先にｐ型ＧａＮ領域３とｎ型ＧａＮ領域５の形成のための１０００℃程度以上の高温での活性化アニールが行われた後に、ＧａＮ層８とＡｌＧａＮ層１０とのヘテロ界面が形成される。また、チャネル層であるＧａＮ層８に選択的にｐ型領域とｎ型領域を再成長させる必要もない。この結果、ＡｌＧａＮ層１０やＧａＮ層８からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。
【００３７】
以下、本発明の他の実施形態について説明する。なお、前出したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００３８】
［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体装置３０の要部断面構造を例示する模式図である。
図７は、同半導体装置３０の要部平面構造を例示する模式図である。
図８は、図７におけるＡ−Ａ線方向の拡大断面図である。
【００３９】
本実施形態に係る半導体装置３０は、高抵抗シリコンの基板３１上に順に積層された高抵抗ＡｌＮバッファ層３２と、高抵抗ＧａＮ層（第１の層）３３と、ノンドープのＩｎＧａＮ層（第４の層）３７と、ノンドープのＧａＮ層（第２の層）３８と、ノンドープのＡｌ０．２Ｇａ０．８Ｎ層（第３の層）３９と、ソース、ゲート、ドレインの各電極４４〜４６と、を備える。
【００４０】
高抵抗ＧａＮ層３３は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、ｐ型及びｎ型半導体よりも高抵抗である。例えば、高抵抗ＧａＮ層３３の抵抗率は１×１０４［Ωｃｍ］以上である。高抵抗ＧａＮ層３３の表面側には、アクセプタとして例えばマグネシウムが１０１７ｃｍ−３以上含まれるｐ型ＧａＮ領域３５と、ドナーとして例えばシリコンが１０１７ｃｍ−３以上それぞれ含まれる第１のｎ型ＧａＮ領域３４と、第２のｎ型ＧａＮ領域３６と、が形成されている。
【００４１】
ｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６は、互いに離間し、接合していない。高抵抗ＧａＮ層３３の表面側の一部の層が高抵抗ＧａＮ層３３よりも低抵抗なｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６となっており、他の部分は高抵抗のままである。すなわち、第１のｎ型ＧａＮ領域３４とｐ型ＧａＮ領域３５との間にはこれらよりも高抵抗な高抵抗領域３３ａが介在し、ｐ型ＧａＮ領域３５と第２のｎ型ＧａＮ領域３６との間にはこれらよりも高抵抗な高抵抗領域３３ａが介在している。
【００４２】
ソース電極４４は、一体に形成された第１の部分４４ａと第２の部分４４ｂとを有する。第１の部分４４ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層３９の上に設けられている。第２の部分４４ｂは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させた第１のｎ型ＧａＮ領域３４の一部にオーミック接触している。第１の部分４４ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、第１のｎ型ＧａＮ領域３４に対向している。
【００４３】
ドレイン電極４６は、一体に形成された第１の部分４６ａと第２の部分４６ｂとを有する。第１の部分４６ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層３９の上に設けられている。第２の部分４６ｂは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させた第２のｎ型ＧａＮ領域３６の一部にオーミック接触している。第１の部分４６ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、第２のｎ型ＧａＮ領域３６に対向している。
【００４４】
ソース電極４４とドレイン電極４６との間のＡｌ０．２Ｇａ０．８Ｎ層３９上には、絶縁膜４２を介してゲート電極４５が形成されている。ゲート電極４５は、ソース電極４４及びドレイン電極４６から離間している。ゲート電極４５は、一体に形成された第１の部分４５ａと第２の部分４５ｂ（図７参照）とを有する。第１の部分４５ａは、絶縁膜４２上に設けられている。第２の部分４５ｂは、絶縁膜４２上から延出しており、図８に表されるように、その下端部がＡｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させたｐ型ＧａＮ領域３５の一部に接触している。ｐ型ＧａＮ領域３５は、図７において点線で表されるように、ゲート電極４５の下でゲート電極４５に略平行に延在している。第１の部分４５ａは、図６に表されるように、絶縁膜４２、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、ｐ型ＧａＮ領域３５に対向している。
【００４５】
高抵抗ＧａＮ層３３において、ゲート電極４５とドレイン電極４６間に対応する部分には高抵抗領域３３ａが形成されている。高抵抗ＧａＮ層３３において、ゲート電極４５とソース電極４４間に対応する部分には高抵抗領域３３ｂが形成されている。
【００４６】
本実施形態に係る半導体装置３０も、第１の実施形態と同様、ＧａＮ層３８と、これよりもバンドギャップが大なるＡｌ０．２Ｇａ０．８Ｎ層３９とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴである。
【００４７】
そして、本実施形態に係る半導体装置３０においても、ゲート電極４５の下には、ＧａＮ層３８とＡｌ０．２Ｇａ０．８Ｎ層３９とのヘテロ接合界面を挟んでｐ型ＧａＮ領域３５が設けられているため、ゲート電極４５の下の２次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。また、ｐ型ＧａＮ領域３５は、ほぼゲート電極４５の下に対応する部分にしか存在しないので、ソース電極４４−ゲート電極４５間、およびゲート電極４５−ドレイン電極４６間の２次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。
【００４８】
また、ｐ型ＧａＮ領域３５と、第２の部分４５ｂを介してｐ型ＧａＮ領域３５に接続されたゲート電極４５を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。また、ＧａＮよりもバンドギャップが小なるＩｎＧａＮ層３７をＧａＮ層３８とｐ型ＧａＮ領域３５との間に介在させているため、ＩｎＧａＮ層３７中に２次元正孔ガスが蓄積するようになり、ｐ型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。
【００４９】
さらに、ゲート電極４５と、これに対向するｐ型ＧａＮ領域３５とが電気的に接続されることで、両者の間のチャネル中の２次元電子ガス濃度が上下から変調されるため相互コンダクタンスが高まり、低オン抵抗化が図れる。
【００５０】
また、ソース電極４４の下に第１のｎ型ＧａＮ領域３４を設け、その第１のｎ型ＧａＮ領域３４にソース電極４４を接続しているので、ソース電極４４のコンタクト抵抗及びソース抵抗を低減してオン抵抗の低減が図れる。
【００５１】
また、ドレイン電極４６の下に第２のｎ型ＧａＮ領域３６を設け、その第２のｎ型ＧａＮ領域３６にドレイン電極４６を接続しているので、ドレイン電極４６のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部（第１の部分４６ａの端部）付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極４５−ドレイン電極４６間は、高抵抗領域３３ａの上に位置しているため、このことによっても高耐圧が図られている。
【００５２】
このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置３０を提供できる。
【００５３】
次に、第２の実施形態に係る半導体装置３０の製造方法の一例について説明する。
図９〜図１３は、半導体装置３０の製造工程の要部を例示する模式図である。
【００５４】
まず、図９に表されるように、高抵抗Ｓｉ基板３１上に高抵抗ＡＩＮバッファ層３２を形成し、その上に例えばＭＯＣＶＤ法により高抵抗ＧａＮ層３３をエピタキシャル成長させる。高抵抗ＧａＮ層３３の厚さは、例えば２マイクロメータである。
【００５５】
次に、第１の実施形態と同様、選択的に開口が形成されたイオン注入用のマスクを用いて、高抵抗ＧａＮ層３３の表面に、アクセプタとして例えばマグネシウム（Ｍｇ）を、ドナーとして例えばシリコンを選択的に注入する。マグネシウムのドーズ量は、例えば１×１０１５［ｃｍ−２］である。シリコンのドーズ量は、例えば１×１０１５［ｃｍ−２］である。
【００５６】
次に、高抵抗ＧａＮ層３３を例えば１２００℃で熱処理し、注入されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗ＧａＮ層３３の表面のクリーニングを約１０００℃のＮ２ガス雰囲気中で２０分程度行う。以上の処理を経て、図１０に表されるように、高抵抗ＧａＮ層３３の表面に近い部分に、高抵抗ＧａＮ層３３よりも低抵抗なｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６が互いに離間して形成される。
【００５７】
次に、高抵抗ＧａＮ層３３の表面に、図１１に表されるように、ＩｎＧａＮ層３７、ＧａＮ層３８、Ａｌ０．２Ｇａ０．８Ｎ層３９を、例えばＭＯＣＶＤ法で順にエピタキシャル成長させる。例えば、ＩｎＧａＮ層３７の厚さは１００ナノメータ、ＧａＮ層３８の厚さは１０００ナノメータ、Ａｌ０．２Ｇａ０．８Ｎ層３９の厚さは２０ナノメータである。次に、Ａｌ０．２Ｇａ０．８Ｎ層３９の全面に、例えばＣＶＤ法により、ＳｉＮ、ＡｌＮ、ＳｉＯ２などからなる絶縁膜４２を形成する。
【００５８】
次に、絶縁膜４２及びエピタキシャル成長層（Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８、ＩｎＧａＮ層３７）を部分的にエッチングして除去する。これにより、図１２、１３に表されるように、前記エピタキシャル成長層に開口４９、４８、５０が形成され、開口４９からは第１のｎ型ＧａＮ領域３４の一部が露出され、開口４８からは第２のｎ型ＧａＮ領域３６の一部が露出され、開口５０からはｐ型ＧａＮ領域３５の一部が露出される。
【００５９】
また、絶縁膜４２の部分的な除去により、Ａｌ０．２Ｇａ０．８Ｎ層３９の一部も露出される。次に、図６に表されるソース、ゲート、ドレインの各電極４４〜４６を、例えば真空蒸着及びリフトオフ法により形成する。
【００６０】
ソース電極４４は、第１のｎ型ＧａＮ領域３４の露出部分から、この上段側に位置するＡｌ０．２Ｇａ０．８Ｎ層３９の露出部分にかけての段差部を覆うように形成される。ソース電極４４は、その第１の部分４４ａがＡｌ０．２Ｇａ０．８Ｎ層３９の露出部分にオーミック接触し、第２の部分４４ｂが第１の型ＧａＮ領域３４の露出部分にオーミック接触する。
【００６１】
ドレイン電極４６は、第２のｎ型ＧａＮ領域３６の露出部分から、この上段側に位置するＡｌ０．２Ｇａ０．８Ｎ層３９の露出部分にかけての段差部を覆うように形成される。ドレイン電極４６は、その第１の部分４６ａがＡｌ０．２Ｇａ０．８Ｎ層３９の露出部分にオーミック接触し、第２の部分４６ｂが第２のｎ型ＧａＮ領域３６の露出部分にオーミック接触する。
【００６２】
ゲート電極４５の第１の部分４５ａは、ソース及びドレインの両電極４４、４６の間の絶縁膜４２上に形成される。ゲート電極４５の第１の部分４５ａは、絶縁膜４２、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、ｐ型ＧａＮ領域３５に対向するように形成される。ゲート電極４５の第２の部分４５ｂは、図１３に表される開口５０を充填して、図８に表されるようにその下端部がｐ型ＧａＮ領域３５に接続される。以上のようにして、図６に表される半導体装置３０が得られる。
【００６３】
本具体例においても、高抵抗ＧａＮ層３３に、ｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６を先に形成した上で、高抵抗ＧａＮ層３３の上にチャネル層であるＧａＮ層３８とバリア層であるＡｌＧａＮ層３９がエピタキシャル成長される。すなわち、先に、ｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６の形成のための１０００℃程度以上の高温での活性化アニールが行われた後に、ＧａＮ層３８とＡｌＧａＮ層３９とのヘテロ界面が形成される。また、チャネル層であるＧａＮ層３８に選択的にｐ型領域とｎ型領域を再成長させる必要もない。この結果、ＡｌＧａＮ層３９やＧａＮ層３８からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。
【００６４】
［第３の実施形態］
図１４は、本発明の第３の実施形態に係る半導体装置６０の要部断面構造を例示する模式図である。
【００６５】
本実施形態に係る半導体装置６０は、絶縁性ＡｌＮ基板６１上に順に積層された高抵抗ＧａＮ層（第１の層）６３と、ノンドープのＧａＮ層（第２の層）６７と、ノンドープのＡｌ０．２Ｇａ０．８Ｎ層（第３の層）６８と、ＧａＮ層６９と、ソース、ゲート、ドレインの各電極７４〜７６と、を備える。
【００６６】
高抵抗ＧａＮ層６３は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、ｐ型及びｎ型半導体よりも高抵抗である。例えば、高抵抗ＧａＮ層６３の抵抗率は１×１０４［Ωｃｍ］以上である。高抵抗ＧａＮ層６３の表面側には、アクセプタとして例えばマグネシウムが１０１７ｃｍ−３以上含まれるｐ型ＧａＮ領域６４と、ドナーとして例えばシリコンが１０１７ｃｍ−３以上含まれるｎ型ＧａＮ領域６６が形成されている。
【００６７】
ｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６とは、互いに離間され、接合していない。高抵抗ＧａＮ層６３の表面側の一部の層が高抵抗ＧａＮ層６３よりも低抵抗なｐ型ＧａＮ領域６４、ｎ型ＧａＮ領域６６となっており、他の部分は高抵抗のままである。すなわち、ｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６との間には、これらよりも高抵抗な高抵抗領域６３ａが介在している。
【００６８】
ソース電極７４は、一体に形成された第１の部分７４ａと第２の部分７４ｂとを有する。第１の部分７４ａは、ＧａＮ層６９にオーミック接触している。第２の部分７４ｂは、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７に開口をあけて露出させたｐ型ＧａＮ領域６４の一部にオーミック接触している。第１の部分７４ａは、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７を間に挟んで、ｐ型ＧａＮ領域６４に対向している。
【００６９】
ドレイン電極７６は、一体に形成された第１の部分７６ａと第２の部分７６ｂとを有する。第１の部分７６ａは、ＧａＮ層６９にオーミック接触している。第２の部分７６ｂは、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７に開口をあけて露出させたｎ型ＧａＮ領域６６の一部にオーミック接触している。第１の部分７６ａは、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７を間に挟んで、ｎ型ＧａＮ領域６６に対向している。
【００７０】
ソース電極７４とドレイン電極７６との間のＧａＮ層６９上には、ソース電極７４及びドレイン電極７６から離間してゲート電極７５が設けられている。ゲート電極７５はＧａＮ層６９にショットキー接触している。ゲート電極７５は、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８及びＧａＮ層６７を間に挟んで、ｐ型ＧａＮ領域６４に対向している。ソース電極７４とゲート電極７５との間及びゲート電極７５とドレイン電極７６との間のＧａＮ層６９上には絶縁膜７２が形成されている。
【００７１】
ｐ型ＧａＮ領域６４は、エピタキシャル成長層（ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７）の下で、ゲート電極７５からソース電極７４にかけて形成されている。高抵抗ＧａＮ層６３において、ゲート電極７５とドレイン電極７６間に対応する部分には高抵抗領域６３ａが形成されている。
【００７２】
本実施形態に係る半導体装置６０も、ＧａＮ層６７と、これよりもバンドギャップが大なるＡｌ０．２Ｇａ０．８Ｎ層６８とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴである。
【００７３】
そして、本実施形態に係る半導体装置６０においても、ゲート電極７５の下には、ＧａＮ層６７とＡｌ０．２Ｇａ０．８Ｎ層６８とのヘテロ接合界面を挟んでｐ型ＧａＮ領域６４が設けられているため、ゲート電極７５の下の２次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。ｐ型ＧａＮ領域６４は、ゲート電極７５−ドレイン電極７６間に対応する部分には存在していないので、ゲート電極７５−ドレイン電極７６間の２次元電子ガス濃度は低下させずにオン抵抗の増大は抑えることができる。
【００７４】
また、ｐ型ＧａＮ領域６４と、第２の部分７４ｂを介してｐ型ＧａＮ領域６４に接続されたソース電極７４を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。
【００７５】
また、ドレイン電極７６の下にｎ型ＧａＮ領域６６を設け、そのｎ型ＧａＮ領域６６にドレイン電極７６を接続しているので、ドレイン電極７６のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部（第１の部分７６ａの端部）付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極７５−ドレイン電極７６間は、高抵抗領域６３ａの上に位置しているため、このことによっても高耐圧が図られている。
【００７６】
このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置６０を提供できる。
【００７７】
次に、第３の実施形態に係る半導体装置６０の製造方法の一例について説明する。
図１５〜図１８は、半導体装置６０の製造工程の要部を例示する模式図である。
【００７８】
まず、図１５に表されるように、絶縁性ＡｌＮ基板６１上に、貼り合わせ法またはエピタキシャル成長法により高抵抗ＧａＮ層６３を形成する。
【００７９】
次に、熱拡散法（固相拡散法）により、高抵抗ＧａＮ層６３の表面に、アクセプタとして例えばマグネシウム（Ｍｇ）を、ドナーとして例えばシリコンを選択的に添加する。マグネシウムのドーズ量は、例えば１×１０１５［ｃｍ−２］である。シリコンのドーズ量は、例えば１×１０１５［ｃｍ−２］である。
【００８０】
次に、高抵抗ＧａＮ層６３を例えば１２００℃で熱処理し、添加されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗ＧａＮ層６３の表面のクリーニングを約１０００℃のＮ２ガス雰囲気中で２０分程度行う。以上の処理を経て、図１６に表されるように、高抵抗ＧａＮ層６３の表面に近い部分に、高抵抗ＧａＮ層６３よりも低抵抗なｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６が互いに離間して形成される。
【００８１】
次に、高抵抗ＧａＮ層６３の表面に、図１７に表されるように、ＧａＮ層６７、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６９を、例えばＭＯＣＶＤ法で順にエピタキシャル成長させる。例えば、ＧａＮ層６７の厚さは１０００ナノメータ、Ａｌ０．２Ｇａ０．８Ｎ層６８の厚さは２０ナノメータである。次に、ＧａＮ層６９の全面に、例えばＣＶＤ法により、ＳｉＮ、ＡｌＮ、ＳｉＯ２などからなる絶縁膜７２を形成する。
【００８２】
次に、絶縁膜７２及びエピタキシャル成長層（ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７）を部分的にエッチングして除去する。これにより、図１８に表されるように、ｐ型ＧａＮ領域６４の一部及びｎ型ＧａＮ領域６６の一部が露出される。
【００８３】
また、絶縁膜７２の部分的な除去により、ＧａＮ層６９の一部も露出される。次に、図１４に表されるソース、ゲート、ドレインの各電極７４〜７６を、例えば真空蒸着及びリフトオフ法により形成する。
【００８４】
ソース電極７４は、ｐ型ＧａＮ領域６４の露出部分から、この上段側に位置するＧａＮ層６９の露出部分にかけての段差部を覆うように形成される。ソース電極７４は、その第１の部分７４ａがＧａＮ層６９の露出部分にオーミック接触し、第２の部分７４ｂがｐ型ＧａＮ領域６４の露出部分にオーミック接触する。
【００８５】
ドレイン電極７６は、ｎ型ＧａＮ領域６６の露出部分から、この上段側に位置するＧａＮ層６９の露出部分にかけての段差部を覆うように形成される。ドレイン電極７６は、その第１の部分７６ａがＧａＮ層６９の露出部分にオーミック接触し、第２の部分７６ｂがｎ型ＧａＮ領域６６の露出部分にオーミック接触する。
【００８６】
ゲート電極７５は、絶縁膜７２に形成された開口７２ａ（図１８参照）を介して、ＧａＮ層６９上に形成される。ゲート電極７５は、ＧａＮ層６９にショットキー接触する。ゲート電極７５は、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７を間に挟んで、ｐ型ＧａＮ領域６４に対向するように形成される。以上のようにして、図１４に表される半導体装置６０が得られる。
【００８７】
本具体例においても、高抵抗ＧａＮ層６３に、ｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６を先に形成した上で、高抵抗ＧａＮ層６３の上にチャネル層であるＧａＮ層６７とバリア層であるＡｌＧａＮ層６８がエピタキシャル成長される。すなわち、先に、ｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６の形成のための１０００℃程度以上の高温での活性化アニールが行われた後に、ＧａＮ層６７とＡｌＧａＮ層６８とのヘテロ界面が形成される。また、チャネル層であるＧａＮ層６７に選択的にｐ型領域とｎ型領域を再成長させる必要もない。この結果、ＡｌＧａＮ層６８やＧａＮ層６７からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。
【００８８】
［第４の実施形態］
図１９は、本発明の第４の実施形態に係る半導体装置９０の要部断面構造を例示する模式図である。
図２０は、同半導体装置９０の要部平面構造を例示する模式図である。
図２１は、図２０におけるＢ−Ｂ線方向の拡大断面図である。
【００８９】
本実施形態に係る半導体装置９０は、高抵抗シリコンの基板３１上に順に積層された高抵抗ＡｌＮバッファ層３２と、高抵抗ＧａＮ層（第１の層）３３と、ノンドープのＩｎＧａＮ層（第４の層）３７と、ノンドープのＧａＮ層（第２の層）３８と、ノンドープのＡｌ０．２Ｇａ０．８Ｎ層（第３の層）３９と、ソース、ゲート、ドレインの各電極５４、４５、４６と、を備える。
【００９０】
高抵抗ＧａＮ層３３は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、ｐ型及びｎ型半導体よりも高抵抗である。例えば、高抵抗ＧａＮ層３３の抵抗率は１×１０４［Ωｃｍ］以上である。高抵抗ＧａＮ層３３の表面側には、アクセプタとして例えばマグネシウムが１０１７ｃｍ−３以上含まれるｐ型ＧａＮ領域３５と、ドナーとして例えばシリコンが１０１７ｃｍ−３以上含まれるｎ型ＧａＮ領域３６と、が形成されている。
【００９１】
ｐ型ＧａＮ領域３５とｎ型ＧａＮ領域３６とは、互いに離間され、接合していない。高抵抗ＧａＮ層３３の表面側の一部の層が高抵抗ＧａＮ層３３よりも低抵抗なｐ型ＧａＮ領域３５、ｎ型ＧａＮ領域３６となっており、他の部分は高抵抗のままである。すなわち、ｐ型ＧａＮ領域３５とｎ型ＧａＮ領域３６との間にはこれらよりも高抵抗な高抵抗領域３３ａが介在している。
【００９２】
ソース電極５４はＡｌ０．２Ｇａ０．８Ｎ層３９にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層３９の上に設けられている。
【００９３】
ドレイン電極４６は、一体に形成された第１の部分４６ａと第２の部分４６ｂとを有する。第１の部分４６ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層３９の上に設けられている。第２の部分４６ｂは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させたｎ型ＧａＮ領域３６の一部にオーミック接触している。第１の部分４６ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、ｎ型ＧａＮ領域３６に対向している。
【００９４】
ソース電極５４とドレイン電極４６との間のＡｌ０．２Ｇａ０．８Ｎ層３９上には絶縁膜４２を介してゲート電極４５が形成されている。ゲート電極４５は、ソース電極５４及びドレイン電極４６から離間している。ゲート電極４５は、一体に形成された第１の部分４５ａと第２の部分４５ｂ（図２０参照）とを有する。第１の部分４５ａは絶縁膜４２上に設けられている。第２の部分４５ｂは、絶縁膜４２上から延出しており、図２１に表されるように、その下端部がＡｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させたｐ型ＧａＮ領域３５の一部に接触している。ｐ型ＧａＮ領域３５は、図２０において点線で表されるように、ゲート電極４５の下でゲート電極４５に略平行に延在している。第１の部分４５ａは、図１９に表されるように、絶縁膜４２、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、ｐ型ＧａＮ領域３５に対向している。高抵抗ＧａＮ層３３において、ゲート電極４５とドレイン電極４６間に対応する部分には高抵抗領域３３ａが形成されている。
【００９５】
本実施形態に係る半導体装置９０も、ＧａＮ層３８と、これよりもバンドギャップが大なるＡｌ０．２Ｇａ０．８Ｎ層３９とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴである。そして、ゲート電極４５の下には、ＧａＮ層３８とＡｌ０．２Ｇａ０．８Ｎ層３９とのヘテロ接合界面を挟んでｐ型ＧａＮ領域３５が設けられているため、ゲート電極４５の下の２次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。また、ｐ型ＧａＮ領域３５は、ほぼゲート電極４５の下に対応する部分にしか存在しないので、ソース電極５４−ゲート電極４５間、およびゲート電極４５−ドレイン電極４６間の２次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。
【００９６】
また、ｐ型ＧａＮ領域３５と、第２の部分４５ｂを介してｐ型ＧａＮ領域３５に接続されたゲート電極４５を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。また、ＧａＮよりもバンドギャップが小なるＩｎＧａＮ層３７をＧａＮ層３８とｐ型ＧａＮ領域３５との間に介在させているため、ＩｎＧａＮ層３７中に２次元正孔ガスが蓄積するようになり、ｐ型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。
【００９７】
さらに、ゲート電極４５と、これに対向するｐ型ＧａＮ領域３５とが電気的に接続されることで、両者の間のチャネル中の２次元電子ガス濃度が上下から変調されるため相互コンダクタンスが高まり、低オン抵抗化が図れる。
【００９８】
また、ドレイン電極４６の下にｎ型ＧａＮ領域３６を設け、そのｎ型ＧａＮ領域３６にドレイン電極４６を接続しているので、ドレイン電極４６のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部（第１の部分４６ａの端部）付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極４５−ドレイン電極４６間は、高抵抗領域３３ａの上に位置しているため、このことによっても高耐圧が図られている。
【００９９】
このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置９０を提供できる。
【０１００】
また、本具体例においても、高抵抗ＧａＮ層３３に、ｐ型ＧａＮ領域３５とｎ型ＧａＮ領域３６を先に形成した上で、高抵抗ＧａＮ層３３の上にチャネル層であるＧａＮ層３８とバリア層であるＡｌＧａＮ層３９がエピタキシャル成長される。すなわち、先に、ｐ型ＧａＮ領域３５とｎ型ＧａＮ領域３６の形成のための１０００℃程度以上の高温での活性化アニールが行われた後に、ＧａＮ層３８とＡｌＧａＮ層３９とのヘテロ界面が形成される。また、チャネル層であるＧａＮ層３８に選択的にｐ型領域とｎ型領域を再成長させる必要もない。この結果、ＡｌＧａＮ層３９やＧａＮ層３８からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。
【０１０１】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらの具体例に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【０１０２】
第１の層にｐ型不純物とｎ型不純物を添加する方法としては、イオン注入法や熱拡散法を用いることができる。また、ｐ型不純物としてはＢｅ、Ｍｇ、Ｃａ、Ｚｎ、Ｃなどが一例として挙げられ、ｎ型不純物としてはＳｉ、Ｓｎ、Ｓ、Ｔｅなどが一例として挙げられる。
【０１０３】
本発明において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において、組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物をさらに含むものも、「窒化物半導体」に含まれるものとする。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２】同同１の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図３】図２に続く工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図７】同第２の実施形態に係る半導体装置の要部平面構造を例示する模式図である。
【図８】図７におけるＡ−Ａ線方向の拡大断面図である。
【図９】同同２の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】同同２の実施形態に係る半導体装置の製造工程の要部を例示する平面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１５】同同３の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図１６】図１５に続く工程断面図である。
【図１７】図１６に続く工程断面図である。
【図１８】図１７に続く工程断面図である。
【図１９】本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２０】同第４の実施形態に係る半導体装置の要部平面構造を例示する模式図である。
【図２１】図２０におけるＢ−Ｂ線方向の拡大断面図である。
【符号の説明】
【０１０５】
１ 半導体装置
２ 高抵抗ＧａＮ基板
３ ｐ型領域
４ 高抵抗ＧａＮ層
４ａ 高抵抗領域
５ ｎ型領域
６ ＩｎＧａＮ層
８ ＧａＮ層
１０ Ａｌ０．２Ｇａ０．８Ｎ層
１２ 絶縁膜
１４ ソース電極
１５ ゲート電極
１６ ドレイン電極
３０ 半導体装置
３１ 高抵抗Ｓｉ基板
３２ 高抵抗ＡｌＮバッファ層
３３ 高抵抗ＧａＮ層
３３ａ，３３ｂ 高抵抗領域
３４ 第１のｎ型領域
３５ ｐ型領域
３６ 第２のｎ型領域
３７ ＩｎＧａＮ層
３８ ＧａＮ層
３９ Ａｌ０．２Ｇａ０．８Ｎ層
４２ 絶縁膜
４４ ソース電極
４５ ゲート電極
４６ ドレイン電極
５４ ソース電極
６０ 半導体装置
６１ 絶縁性ＡｌＮ基板
６３ 高抵抗ＧａＮ層
６３ａ 高抵抗領域
６４ ｐ型領域
６６ ｎ型領域
６７ ＧａＮ層
６８ Ａｌ０．２Ｇａ０．８Ｎ層
６９ ＧａＮ層
７２ 絶縁膜
７４ ソース電極
７５ ゲート電極
７６ ドレイン電極
９０ 半導体装置
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）をはじめとする窒化物半導体は、絶縁破壊電界が大きい、電子の飽和ドリフト速度が大きい、という特長を有し、この材料を用いた電界効果トランジスタ（ＦＥＴ: Field Effect Transistor）は、高耐圧・低損失パワー素子、あるいは高耐圧・高周波素子として注目されている。特に、ＡｌＧａＮとＧａＮとのヘテロ構造をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaxy）法等の気相成長法で、ＳｉＣ、サファイア、Ｓｉ等の基板上にエピタキシャル成長させ、ＡｌＧａＮ／ＧａＮヘテロ界面の２次元電子ガス蓄積層をチャネルとして用いる高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）は優れた電子輸送特性を持っており研究開発が活発に進められている。
【０００３】
例えば、特許文献１では、高耐圧（高アバランシェ耐量）且つ低オン抵抗のノーマリーオフ型の素子を得るため、ゲート電極下にｐ型ＧａＮ領域を設けている。このｐ型ＧａＮ領域は、ＡｌＧａＮ層との界面付近にチャネルが形成されるＧａＮ層の一部をエッチングにより除去してｐ型ＧａＮを再成長させること、あるいはＧａＮ層にＭｇやＢｅをイオン注入することにより形成するとしている。
【０００４】
特許文献１では、チャネル層として機能するＧａＮ層中にｐ型ＧａＮ領域を有する構造であるため、イオン注入によってｐ型ＧａＮ領域を形成する場合には活性化アニールの際にＧａＮ層表面からの窒素抜けが避けられず、これに起因してオン抵抗の増大や耐圧低下といった性能劣化が生ずる可能性がある。また、ＧａＮ層の一部をエッチングしてｐ型ＧａＮを再成長させる場合でも、再成長界面の不純物汚染等に起因してオン抵抗の増大や耐圧低下が起こり得る。
【特許文献１】特開２００４−２６０１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、
互いに離間して設けられたｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、
第１の窒化物半導体からなり、前記第１の層の上に積層された第２の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第２の層の上に積層された第３の層と、
前記第３の層の上に設けられたソース電極と、
前記第３の層の上に設けられたドレイン電極と、
前記ｐ型半導体領域に対向して前記第３の層の上に設けられたゲート電極と、
を備え、
前記ｐ型半導体領域は、前記ソース電極と前記ゲート電極のいずれか一方と接続され、
前記第１の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、
互いに離間して設けられたｐ型半導体領域と、第１のｎ型半導体領域と、第２のｎ型半導体領域と、これらｐ型半導体領域、第１及び第２のｎ型半導体領域間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、
第１の窒化物半導体からなり、前記第１の層の上に積層された第２の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第２の層の上に積層された第３の層と、
前記第３の層の上に設けられたソース電極と、
前記第３の層の上に設けられたドレイン電極と、
前記ｐ型半導体領域に対向して前記第３の層の上に設けられたゲート電極と、
を備え、
前記第１のｎ型半導体領域は、前記ソース電極と接続され、
前記第２のｎ型半導体領域は、前記ドレイン電極と接続され、
前記ｐ型半導体領域は、前記ゲート電極と接続され、
前記第１の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置が提供される。
【０００８】
また、本発明のさらに他の一態様によれば、
第１の層にｐ型不純物とｎ型不純物とを選択的に添加して前記第１の層を熱処理することにより、互いに離間して設けられたｐ型半導体領域と、ｎ型半導体領域と、を前記第１の層に形成する工程と、
前記熱処理の後に、第１の窒化物半導体からなる第２の層を前記第１の層の上にエピタキシャル成長させる工程と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第３の層を前記第２の層の上にエピタキシャル成長させる工程と、
前記第２及び第３の層を部分的に除去して、前記ｎ型半導体領域の一部を露出させる工程と、
ソース電極を前記第３の層の上に設ける工程と、
前記露出された前記ｎ型半導体領域の一部に接するドレイン電極を前記第３の層の上に設ける工程と、
前記ｐ型半導体領域に対向するように前記第３の層の上にゲート電極を設ける工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照しつつ、本発明の実施形態について説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１の要部断面構造を例示する模式図である。半導体装置１は、高抵抗単結晶ＧａＮからなる基板２上に順に積層された高抵抗ＧａＮ層（第１の層）４と、ノンドープのＩｎＧａＮ層（第４の層）６と、ノンドープのＧａＮ層（第２の層）８と、ノンドープのＡｌ０．２Ｇａ０．８Ｎ層（第３の層）１０と、ソース、ゲート、ドレインの各電極１４〜１６と、を備える。
【００１２】
高抵抗ＧａＮ層４は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、ｐ型及びｎ型半導体よりも高抵抗である。例えば、高抵抗ＧａＮ層４の抵抗率は、１×１０４［Ωｃｍ］以上である。高抵抗ＧａＮ層４の表面側には、アクセプタとして例えばマグネシウムが１０１７ｃｍ−３以上含まれるｐ型ＧａＮ領域３と、ドナーとして例えばシリコンが１０１７ｃｍ−３以上含まれるｎ型ＧａＮ領域５が形成されている。
【００１３】
ｐ型ＧａＮ領域３とｎ型ＧａＮ領域５とは、互いに離間され、接合していない。高抵抗ＧａＮ層４の表面側の一部の層が高抵抗ＧａＮ層４よりも低抵抗なｐ型ＧａＮ領域３、ｎ型ＧａＮ領域５とされており、他の部分は高抵抗のままである。すなわち、ｐ型ＧａＮ領域３とｎ型ＧａＮ領域５との間には、これらよりも高抵抗な高抵抗領域４ａが介在している。このように、高抵抗ＧａＮ層４には、３種類の異なる電気的特性を有する領域が形成されている。
【００１４】
ソース電極１４は、一体に形成された第１の部分１４ａと第２の部分１４ｂとを有する。第１の部分１４ａは、Ａｌ０．２Ｇａ０．８Ｎ層１０にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層１０の上に設けられている。第２の部分１４ｂは、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６に開口をあけて露出させたｐ型ＧａＮ領域３の一部にオーミック接触している。第１の部分１４ａは、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６を間に挟んで、ｐ型ＧａＮ領域３に対向している。
【００１５】
ドレイン電極１６は、一体に形成された第１の部分１６ａと第２の部分１６ｂとを有する。第１の部分１６ａは、Ａｌ０．２Ｇａ０．８Ｎ層１０にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層１０の上に設けられている。第２の部分１６ｂは、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６に開口をあけて露出させたｎ型ＧａＮ領域５の一部にオーミック接触している。第１の部分１６ａは、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６を間に挟んで、ｎ型ＧａＮ領域５に対向している。
【００１６】
ソース電極１４とドレイン電極１６との間のＡｌ０．２Ｇａ０．８Ｎ層１０上には絶縁膜１２を介してゲート電極１５が形成されている。ゲート電極１５は、ソース電極１４及びドレイン電極１６から離間している。ゲート電極１５は、絶縁膜１２、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６を間に挟んで、ｐ型ＧａＮ領域３に対向している。ソース、ゲート、ドレインの各電極１４〜１６は、図１において紙面を貫く方向に、互いに平行に延在している。
【００１７】
ｐ型ＧａＮ領域３は、エピタキシャル成長層（Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８、ＩｎＧａＮ層６）の下で、ゲート電極１５からソース電極１４にかけて形成されている。高抵抗ＧａＮ層４において、ゲート電極１５とドレイン電極１６間に対応する部分には高抵抗領域４ａが形成されている。
【００１８】
本実施形態に係る半導体装置１は、ＧａＮ層８と、これよりもバンドギャップが大なるＡｌ０．２Ｇａ０．８Ｎ層１０とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴ（High Electron Mobility Transistor）である。ＧａＮ層８において、Ａｌ０．２Ｇａ０．８Ｎ層１０との界面付近の非常に薄い領域に２次元電子ガスが蓄積される。ＧａＮ層８はチャネル層として機能し、Ａｌ０．２Ｇａ０．８Ｎ層１０はバリア層として機能する。
【００１９】
そして、本実施形態に係る半導体装置１によれば、ゲート電極１５の下に、チャネル層を挟んでｐ型ＧａＮ領域３が設けられているため、ゲート電極１５下のチャネル層を下側からも空乏化させることができる。これにより、ゲート電極１５下の２次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。ｐ型ＧａＮ領域３は、ゲート電極１５−ドレイン電極１６間に対応する部分には存在していないので、ゲート電極１５−ドレイン電極１６間の２次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。
【００２０】
高電界下でチャネルを移動する電子が周囲の原子に衝突すると正孔が発生する場合があるが、本実施形態に係る半導体装置１によれば、その正孔をｐ型ＧａＮ領域３とこれに接続されたソース電極１４を通じてチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。
【００２１】
また、ＧａＮよりもバンドギャップが小なるＩｎＧａＮ層６をＧａＮ層８とｐ型ＧａＮ領域３との間に介在させているため、ＩｎＧａＮ層６中に２次元正孔ガスが蓄積するようになり、ｐ型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。
【００２２】
また、ドレイン電極１６の下にｎ型ＧａＮ領域５を設け、そのｎ型ＧａＮ領域５にドレイン電極１６を接続しているので、ドレイン電極１６のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部（第１の部分１６ａの端部）付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極１５−ドレイン電極１６間は、高抵抗領域４ａの上に位置しているため、このことによっても高耐圧が図られている。
【００２３】
このように、本実施形態によれば、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量という例えばスイッチング電源用素子に要求される特性を同時に満足する半導体装置を提供できる。
【００２４】
次に、本実施形態に係る半導体装置１の製造方法の一例について説明する。
図２〜図５は、半導体装置１の製造工程の要部を例示する工程断面図である。
【００２５】
まず、図２に表されるように、ＧａＮ基板２上に高抵抗ＧａＮ層４をエピタキシャル成長させる。これは、ＬＰＥ（Liquid Phase Epitaxy）法、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法などによって行われる。高抵抗ＧａＮ層４の厚さは、例えば１０マイクロメータである。
【００２６】
次に、高抵抗ＧａＮ層４の全面に、図示しないアクセプタ注入用のマスクを形成する。このマスクにはｐ型ＧａＮ領域３を形成すべき部分に対応して選択的に開口が形成されている。その開口を介して、アクセプタとして例えばマグネシウム（Ｍｇ）を高抵抗ＧａＮ層４の表面に選択的に注入する。マグネシウムのドーズ量は、例えば１×１０１５［ｃｍ−２］である。
【００２７】
マグネシウムの注入後、上記マスクを除去して、今度はドナー注入用のマスクを高抵抗ＧａＮ層４の全面に形成する。このマスクにはｎ型ＧａＮ領域５を形成すべき部分に対応して選択的に開口が形成される。その開口を介して、ドナーとして例えばシリコンを高抵抗ＧａＮ層４の表面に選択的に注入する。シリコンのドーズ量は、例えば１×１０１５［ｃｍ−２］である。なお、マグネシウムの注入工程と、シリコンの注入工程はどちらを先に行ってもよい。
【００２８】
上記シリコン注入に用いたマスクを除去した後、高抵抗ＧａＮ層４を例えば１２００℃で熱処理し、注入されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗ＧａＮ層４の表面のクリーニングを約１０００℃のＮ２ガス雰囲気中で２０分程度行う。以上の処理を経て、図３に表されるように、高抵抗ＧａＮ層４の表面に近い部分に、高抵抗ＧａＮ層４よりも低抵抗なｐ型ＧａＮ領域３と、ｎ型ＧａＮ領域５とが形成される。ｐ型ＧａＮ領域３とｎ型ＧａＮ領域５とは互いに離間しており、接合していない。
【００２９】
次に、高抵抗ＧａＮ層４の表面（ｐ型ＧａＮ領域３及びｎ型ＧａＮ領域５が形成された側の面）に、図４に表されるように、ＩｎＧａＮ層６、ＧａＮ層８、Ａｌ０．２Ｇａ０．８Ｎ層１０を、例えばＭＯＣＶＤ法で順にエピタキシャル成長させる。これら、ＩｎＧａＮ層６、ＧａＮ層８、Ａｌ０．２Ｇａ０．８Ｎ層１０は、いずれもノンドープ型である。例えば、ＩｎＧａＮ層６の厚さは１００ナノメータ、ＧａＮ層８の厚さは１０００ナノメータ、Ａｌ０．２Ｇａ０．８Ｎ層１０の厚さは２０ナノメータである。次に、Ａｌ０．２Ｇａ０．８Ｎ層１０の全面に、例えばＣＶＤ（Chemical Vapor Deposition）法により絶縁膜１２を形成する。絶縁膜１２の材料は、例えば、ＳｉＮ、ＡｌＮ、ＳｉＯ２などである。
【００３０】
次に、絶縁膜１２及びエピタキシャル成長層（Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８、ＩｎＧａＮ層６）を部分的にエッチングして除去する。これにより、図５に表されるように、ｐ型ＧａＮ領域３の一部及びｎ型ＧａＮ領域５の一部が露出される。ｐ型ＧａＮ領域３及びｎ型ＧａＮ領域５を確実に露出させるため、ｐ型ＧａＮ領域３及びｎ型ＧａＮ領域５は若干オーバーエッチングされる。また、絶縁膜１２の部分的な除去により、Ａｌ０．２Ｇａ０．８Ｎ層１０の一部も露出される。次に、図１に表されるソース、ゲート、ドレインの各電極１４〜１６を、例えば真空蒸着及びリフトオフ法により形成する。
【００３１】
ソース電極１４は、ｐ型ＧａＮ領域３の露出部分から、この上段側に位置するＡｌ０．２Ｇａ０．８Ｎ層１０の露出部分にかけての段差部を覆うように形成される。ソース電極１４は、その第１の部分１４ａがＡｌ０．２Ｇａ０．８Ｎ層１０の露出部分にオーミック接触し、第２の部分１４ｂがｐ型ＧａＮ領域３の露出部分にオーミック接触する。
【００３２】
ソース電極１４の、第１の部分１４ａと第２の部分１４ｂとは同材質であり、且つ同工程で一体に形成される。もちろん、第１の部分１４ａと第２の部分１４ｂとを別々にまた別材質で形成してもよい。いずれにしても、第１の部分１４ａと第２の部分１４ｂとは電気的に接続される。
【００３３】
ドレイン電極１６は、ｎ型ＧａＮ領域５の露出部分から、この上段側に位置するＡｌ０．２Ｇａ０．８Ｎ層１０の露出部分にかけての段差部を覆うように形成される。ドレイン電極１６は、その第１の部分１６ａがＡｌ０．２Ｇａ０．８Ｎ層１０の露出部分にオーミック接触し、第２の部分１６ｂがｎ型ＧａＮ領域５の露出部分にオーミック接触する。
【００３４】
ドレイン電極１６の、第１の部分１６ａと第２の部分１６ｂとは同材質であり、且つ同工程で一体に形成される。もちろん、第１の部分１６ａと第２の部分１６ｂとを別々にまた別材質で形成してもよい。いずれにしても、第１の部分１６ａと第２の部分１６ｂとは電気的に接続される。
【００３５】
ゲート電極１５は、ソース及びドレインの両電極１４、１６の間の絶縁膜１２上に形成される。ゲート電極１５は、絶縁膜１２、Ａｌ０．２Ｇａ０．８Ｎ層１０、ＧａＮ層８及びＩｎＧａＮ層６を間に挟んで、ｐ型ＧａＮ領域３に対向するように形成される。以上のようにして、図１に表される半導体装置１が得られる。
【００３６】
チャネル層にｐ型ＧａＮ領域とｎ型ＧａＮ領域が形成される特許文献１と異なり、本具体例では、高抵抗ＧａＮ層４にｐ型ＧａＮ領域３とｎ型ＧａＮ領域５を先に形成した上で、高抵抗ＧａＮ層４の上にチャネル層であるＧａＮ層８とバリア層であるＡｌＧａＮ層１０がエピタキシャル成長される。すなわち、先にｐ型ＧａＮ領域３とｎ型ＧａＮ領域５の形成のための１０００℃程度以上の高温での活性化アニールが行われた後に、ＧａＮ層８とＡｌＧａＮ層１０とのヘテロ界面が形成される。また、チャネル層であるＧａＮ層８に選択的にｐ型領域とｎ型領域を再成長させる必要もない。この結果、ＡｌＧａＮ層１０やＧａＮ層８からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。
【００３７】
以下、本発明の他の実施形態について説明する。なお、前出したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００３８】
［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体装置３０の要部断面構造を例示する模式図である。
図７は、同半導体装置３０の要部平面構造を例示する模式図である。
図８は、図７におけるＡ−Ａ線方向の拡大断面図である。
【００３９】
本実施形態に係る半導体装置３０は、高抵抗シリコンの基板３１上に順に積層された高抵抗ＡｌＮバッファ層３２と、高抵抗ＧａＮ層（第１の層）３３と、ノンドープのＩｎＧａＮ層（第４の層）３７と、ノンドープのＧａＮ層（第２の層）３８と、ノンドープのＡｌ０．２Ｇａ０．８Ｎ層（第３の層）３９と、ソース、ゲート、ドレインの各電極４４〜４６と、を備える。
【００４０】
高抵抗ＧａＮ層３３は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、ｐ型及びｎ型半導体よりも高抵抗である。例えば、高抵抗ＧａＮ層３３の抵抗率は１×１０４［Ωｃｍ］以上である。高抵抗ＧａＮ層３３の表面側には、アクセプタとして例えばマグネシウムが１０１７ｃｍ−３以上含まれるｐ型ＧａＮ領域３５と、ドナーとして例えばシリコンが１０１７ｃｍ−３以上それぞれ含まれる第１のｎ型ＧａＮ領域３４と、第２のｎ型ＧａＮ領域３６と、が形成されている。
【００４１】
ｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６は、互いに離間し、接合していない。高抵抗ＧａＮ層３３の表面側の一部の層が高抵抗ＧａＮ層３３よりも低抵抗なｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６となっており、他の部分は高抵抗のままである。すなわち、第１のｎ型ＧａＮ領域３４とｐ型ＧａＮ領域３５との間にはこれらよりも高抵抗な高抵抗領域３３ａが介在し、ｐ型ＧａＮ領域３５と第２のｎ型ＧａＮ領域３６との間にはこれらよりも高抵抗な高抵抗領域３３ａが介在している。
【００４２】
ソース電極４４は、一体に形成された第１の部分４４ａと第２の部分４４ｂとを有する。第１の部分４４ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層３９の上に設けられている。第２の部分４４ｂは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させた第１のｎ型ＧａＮ領域３４の一部にオーミック接触している。第１の部分４４ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、第１のｎ型ＧａＮ領域３４に対向している。
【００４３】
ドレイン電極４６は、一体に形成された第１の部分４６ａと第２の部分４６ｂとを有する。第１の部分４６ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層３９の上に設けられている。第２の部分４６ｂは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させた第２のｎ型ＧａＮ領域３６の一部にオーミック接触している。第１の部分４６ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、第２のｎ型ＧａＮ領域３６に対向している。
【００４４】
ソース電極４４とドレイン電極４６との間のＡｌ０．２Ｇａ０．８Ｎ層３９上には、絶縁膜４２を介してゲート電極４５が形成されている。ゲート電極４５は、ソース電極４４及びドレイン電極４６から離間している。ゲート電極４５は、一体に形成された第１の部分４５ａと第２の部分４５ｂ（図７参照）とを有する。第１の部分４５ａは、絶縁膜４２上に設けられている。第２の部分４５ｂは、絶縁膜４２上から延出しており、図８に表されるように、その下端部がＡｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させたｐ型ＧａＮ領域３５の一部に接触している。ｐ型ＧａＮ領域３５は、図７において点線で表されるように、ゲート電極４５の下でゲート電極４５に略平行に延在している。第１の部分４５ａは、図６に表されるように、絶縁膜４２、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、ｐ型ＧａＮ領域３５に対向している。
【００４５】
高抵抗ＧａＮ層３３において、ゲート電極４５とドレイン電極４６間に対応する部分には高抵抗領域３３ａが形成されている。高抵抗ＧａＮ層３３において、ゲート電極４５とソース電極４４間に対応する部分には高抵抗領域３３ｂが形成されている。
【００４６】
本実施形態に係る半導体装置３０も、第１の実施形態と同様、ＧａＮ層３８と、これよりもバンドギャップが大なるＡｌ０．２Ｇａ０．８Ｎ層３９とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴである。
【００４７】
そして、本実施形態に係る半導体装置３０においても、ゲート電極４５の下には、ＧａＮ層３８とＡｌ０．２Ｇａ０．８Ｎ層３９とのヘテロ接合界面を挟んでｐ型ＧａＮ領域３５が設けられているため、ゲート電極４５の下の２次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。また、ｐ型ＧａＮ領域３５は、ほぼゲート電極４５の下に対応する部分にしか存在しないので、ソース電極４４−ゲート電極４５間、およびゲート電極４５−ドレイン電極４６間の２次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。
【００４８】
また、ｐ型ＧａＮ領域３５と、第２の部分４５ｂを介してｐ型ＧａＮ領域３５に接続されたゲート電極４５を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。また、ＧａＮよりもバンドギャップが小なるＩｎＧａＮ層３７をＧａＮ層３８とｐ型ＧａＮ領域３５との間に介在させているため、ＩｎＧａＮ層３７中に２次元正孔ガスが蓄積するようになり、ｐ型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。
【００４９】
さらに、ゲート電極４５と、これに対向するｐ型ＧａＮ領域３５とが電気的に接続されることで、両者の間のチャネル中の２次元電子ガス濃度が上下から変調されるため相互コンダクタンスが高まり、低オン抵抗化が図れる。
【００５０】
また、ソース電極４４の下に第１のｎ型ＧａＮ領域３４を設け、その第１のｎ型ＧａＮ領域３４にソース電極４４を接続しているので、ソース電極４４のコンタクト抵抗及びソース抵抗を低減してオン抵抗の低減が図れる。
【００５１】
また、ドレイン電極４６の下に第２のｎ型ＧａＮ領域３６を設け、その第２のｎ型ＧａＮ領域３６にドレイン電極４６を接続しているので、ドレイン電極４６のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部（第１の部分４６ａの端部）付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極４５−ドレイン電極４６間は、高抵抗領域３３ａの上に位置しているため、このことによっても高耐圧が図られている。
【００５２】
このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置３０を提供できる。
【００５３】
次に、第２の実施形態に係る半導体装置３０の製造方法の一例について説明する。
図９〜図１３は、半導体装置３０の製造工程の要部を例示する模式図である。
【００５４】
まず、図９に表されるように、高抵抗Ｓｉ基板３１上に高抵抗ＡＩＮバッファ層３２を形成し、その上に例えばＭＯＣＶＤ法により高抵抗ＧａＮ層３３をエピタキシャル成長させる。高抵抗ＧａＮ層３３の厚さは、例えば２マイクロメータである。
【００５５】
次に、第１の実施形態と同様、選択的に開口が形成されたイオン注入用のマスクを用いて、高抵抗ＧａＮ層３３の表面に、アクセプタとして例えばマグネシウム（Ｍｇ）を、ドナーとして例えばシリコンを選択的に注入する。マグネシウムのドーズ量は、例えば１×１０１５［ｃｍ−２］である。シリコンのドーズ量は、例えば１×１０１５［ｃｍ−２］である。
【００５６】
次に、高抵抗ＧａＮ層３３を例えば１２００℃で熱処理し、注入されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗ＧａＮ層３３の表面のクリーニングを約１０００℃のＮ２ガス雰囲気中で２０分程度行う。以上の処理を経て、図１０に表されるように、高抵抗ＧａＮ層３３の表面に近い部分に、高抵抗ＧａＮ層３３よりも低抵抗なｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６が互いに離間して形成される。
【００５７】
次に、高抵抗ＧａＮ層３３の表面に、図１１に表されるように、ＩｎＧａＮ層３７、ＧａＮ層３８、Ａｌ０．２Ｇａ０．８Ｎ層３９を、例えばＭＯＣＶＤ法で順にエピタキシャル成長させる。例えば、ＩｎＧａＮ層３７の厚さは１００ナノメータ、ＧａＮ層３８の厚さは１０００ナノメータ、Ａｌ０．２Ｇａ０．８Ｎ層３９の厚さは２０ナノメータである。次に、Ａｌ０．２Ｇａ０．８Ｎ層３９の全面に、例えばＣＶＤ法により、ＳｉＮ、ＡｌＮ、ＳｉＯ２などからなる絶縁膜４２を形成する。
【００５８】
次に、絶縁膜４２及びエピタキシャル成長層（Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８、ＩｎＧａＮ層３７）を部分的にエッチングして除去する。これにより、図１２、１３に表されるように、前記エピタキシャル成長層に開口４９、４８、５０が形成され、開口４９からは第１のｎ型ＧａＮ領域３４の一部が露出され、開口４８からは第２のｎ型ＧａＮ領域３６の一部が露出され、開口５０からはｐ型ＧａＮ領域３５の一部が露出される。
【００５９】
また、絶縁膜４２の部分的な除去により、Ａｌ０．２Ｇａ０．８Ｎ層３９の一部も露出される。次に、図６に表されるソース、ゲート、ドレインの各電極４４〜４６を、例えば真空蒸着及びリフトオフ法により形成する。
【００６０】
ソース電極４４は、第１のｎ型ＧａＮ領域３４の露出部分から、この上段側に位置するＡｌ０．２Ｇａ０．８Ｎ層３９の露出部分にかけての段差部を覆うように形成される。ソース電極４４は、その第１の部分４４ａがＡｌ０．２Ｇａ０．８Ｎ層３９の露出部分にオーミック接触し、第２の部分４４ｂが第１の型ＧａＮ領域３４の露出部分にオーミック接触する。
【００６１】
ドレイン電極４６は、第２のｎ型ＧａＮ領域３６の露出部分から、この上段側に位置するＡｌ０．２Ｇａ０．８Ｎ層３９の露出部分にかけての段差部を覆うように形成される。ドレイン電極４６は、その第１の部分４６ａがＡｌ０．２Ｇａ０．８Ｎ層３９の露出部分にオーミック接触し、第２の部分４６ｂが第２のｎ型ＧａＮ領域３６の露出部分にオーミック接触する。
【００６２】
ゲート電極４５の第１の部分４５ａは、ソース及びドレインの両電極４４、４６の間の絶縁膜４２上に形成される。ゲート電極４５の第１の部分４５ａは、絶縁膜４２、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、ｐ型ＧａＮ領域３５に対向するように形成される。ゲート電極４５の第２の部分４５ｂは、図１３に表される開口５０を充填して、図８に表されるようにその下端部がｐ型ＧａＮ領域３５に接続される。以上のようにして、図６に表される半導体装置３０が得られる。
【００６３】
本具体例においても、高抵抗ＧａＮ層３３に、ｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６を先に形成した上で、高抵抗ＧａＮ層３３の上にチャネル層であるＧａＮ層３８とバリア層であるＡｌＧａＮ層３９がエピタキシャル成長される。すなわち、先に、ｐ型ＧａＮ領域３５、第１、第２のｎ型ＧａＮ領域３４、３６の形成のための１０００℃程度以上の高温での活性化アニールが行われた後に、ＧａＮ層３８とＡｌＧａＮ層３９とのヘテロ界面が形成される。また、チャネル層であるＧａＮ層３８に選択的にｐ型領域とｎ型領域を再成長させる必要もない。この結果、ＡｌＧａＮ層３９やＧａＮ層３８からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。
【００６４】
［第３の実施形態］
図１４は、本発明の第３の実施形態に係る半導体装置６０の要部断面構造を例示する模式図である。
【００６５】
本実施形態に係る半導体装置６０は、絶縁性ＡｌＮ基板６１上に順に積層された高抵抗ＧａＮ層（第１の層）６３と、ノンドープのＧａＮ層（第２の層）６７と、ノンドープのＡｌ０．２Ｇａ０．８Ｎ層（第３の層）６８と、ＧａＮ層６９と、ソース、ゲート、ドレインの各電極７４〜７６と、を備える。
【００６６】
高抵抗ＧａＮ層６３は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、ｐ型及びｎ型半導体よりも高抵抗である。例えば、高抵抗ＧａＮ層６３の抵抗率は１×１０４［Ωｃｍ］以上である。高抵抗ＧａＮ層６３の表面側には、アクセプタとして例えばマグネシウムが１０１７ｃｍ−３以上含まれるｐ型ＧａＮ領域６４と、ドナーとして例えばシリコンが１０１７ｃｍ−３以上含まれるｎ型ＧａＮ領域６６が形成されている。
【００６７】
ｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６とは、互いに離間され、接合していない。高抵抗ＧａＮ層６３の表面側の一部の層が高抵抗ＧａＮ層６３よりも低抵抗なｐ型ＧａＮ領域６４、ｎ型ＧａＮ領域６６となっており、他の部分は高抵抗のままである。すなわち、ｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６との間には、これらよりも高抵抗な高抵抗領域６３ａが介在している。
【００６８】
ソース電極７４は、一体に形成された第１の部分７４ａと第２の部分７４ｂとを有する。第１の部分７４ａは、ＧａＮ層６９にオーミック接触している。第２の部分７４ｂは、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７に開口をあけて露出させたｐ型ＧａＮ領域６４の一部にオーミック接触している。第１の部分７４ａは、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７を間に挟んで、ｐ型ＧａＮ領域６４に対向している。
【００６９】
ドレイン電極７６は、一体に形成された第１の部分７６ａと第２の部分７６ｂとを有する。第１の部分７６ａは、ＧａＮ層６９にオーミック接触している。第２の部分７６ｂは、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７に開口をあけて露出させたｎ型ＧａＮ領域６６の一部にオーミック接触している。第１の部分７６ａは、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７を間に挟んで、ｎ型ＧａＮ領域６６に対向している。
【００７０】
ソース電極７４とドレイン電極７６との間のＧａＮ層６９上には、ソース電極７４及びドレイン電極７６から離間してゲート電極７５が設けられている。ゲート電極７５はＧａＮ層６９にショットキー接触している。ゲート電極７５は、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８及びＧａＮ層６７を間に挟んで、ｐ型ＧａＮ領域６４に対向している。ソース電極７４とゲート電極７５との間及びゲート電極７５とドレイン電極７６との間のＧａＮ層６９上には絶縁膜７２が形成されている。
【００７１】
ｐ型ＧａＮ領域６４は、エピタキシャル成長層（ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７）の下で、ゲート電極７５からソース電極７４にかけて形成されている。高抵抗ＧａＮ層６３において、ゲート電極７５とドレイン電極７６間に対応する部分には高抵抗領域６３ａが形成されている。
【００７２】
本実施形態に係る半導体装置６０も、ＧａＮ層６７と、これよりもバンドギャップが大なるＡｌ０．２Ｇａ０．８Ｎ層６８とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴである。
【００７３】
そして、本実施形態に係る半導体装置６０においても、ゲート電極７５の下には、ＧａＮ層６７とＡｌ０．２Ｇａ０．８Ｎ層６８とのヘテロ接合界面を挟んでｐ型ＧａＮ領域６４が設けられているため、ゲート電極７５の下の２次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。ｐ型ＧａＮ領域６４は、ゲート電極７５−ドレイン電極７６間に対応する部分には存在していないので、ゲート電極７５−ドレイン電極７６間の２次元電子ガス濃度は低下させずにオン抵抗の増大は抑えることができる。
【００７４】
また、ｐ型ＧａＮ領域６４と、第２の部分７４ｂを介してｐ型ＧａＮ領域６４に接続されたソース電極７４を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。
【００７５】
また、ドレイン電極７６の下にｎ型ＧａＮ領域６６を設け、そのｎ型ＧａＮ領域６６にドレイン電極７６を接続しているので、ドレイン電極７６のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部（第１の部分７６ａの端部）付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極７５−ドレイン電極７６間は、高抵抗領域６３ａの上に位置しているため、このことによっても高耐圧が図られている。
【００７６】
このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置６０を提供できる。
【００７７】
次に、第３の実施形態に係る半導体装置６０の製造方法の一例について説明する。
図１５〜図１８は、半導体装置６０の製造工程の要部を例示する模式図である。
【００７８】
まず、図１５に表されるように、絶縁性ＡｌＮ基板６１上に、貼り合わせ法またはエピタキシャル成長法により高抵抗ＧａＮ層６３を形成する。
【００７９】
次に、熱拡散法（固相拡散法）により、高抵抗ＧａＮ層６３の表面に、アクセプタとして例えばマグネシウム（Ｍｇ）を、ドナーとして例えばシリコンを選択的に添加する。マグネシウムのドーズ量は、例えば１×１０１５［ｃｍ−２］である。シリコンのドーズ量は、例えば１×１０１５［ｃｍ−２］である。
【００８０】
次に、高抵抗ＧａＮ層６３を例えば１２００℃で熱処理し、添加されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗ＧａＮ層６３の表面のクリーニングを約１０００℃のＮ２ガス雰囲気中で２０分程度行う。以上の処理を経て、図１６に表されるように、高抵抗ＧａＮ層６３の表面に近い部分に、高抵抗ＧａＮ層６３よりも低抵抗なｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６が互いに離間して形成される。
【００８１】
次に、高抵抗ＧａＮ層６３の表面に、図１７に表されるように、ＧａＮ層６７、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６９を、例えばＭＯＣＶＤ法で順にエピタキシャル成長させる。例えば、ＧａＮ層６７の厚さは１０００ナノメータ、Ａｌ０．２Ｇａ０．８Ｎ層６８の厚さは２０ナノメータである。次に、ＧａＮ層６９の全面に、例えばＣＶＤ法により、ＳｉＮ、ＡｌＮ、ＳｉＯ２などからなる絶縁膜７２を形成する。
【００８２】
次に、絶縁膜７２及びエピタキシャル成長層（ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７）を部分的にエッチングして除去する。これにより、図１８に表されるように、ｐ型ＧａＮ領域６４の一部及びｎ型ＧａＮ領域６６の一部が露出される。
【００８３】
また、絶縁膜７２の部分的な除去により、ＧａＮ層６９の一部も露出される。次に、図１４に表されるソース、ゲート、ドレインの各電極７４〜７６を、例えば真空蒸着及びリフトオフ法により形成する。
【００８４】
ソース電極７４は、ｐ型ＧａＮ領域６４の露出部分から、この上段側に位置するＧａＮ層６９の露出部分にかけての段差部を覆うように形成される。ソース電極７４は、その第１の部分７４ａがＧａＮ層６９の露出部分にオーミック接触し、第２の部分７４ｂがｐ型ＧａＮ領域６４の露出部分にオーミック接触する。
【００８５】
ドレイン電極７６は、ｎ型ＧａＮ領域６６の露出部分から、この上段側に位置するＧａＮ層６９の露出部分にかけての段差部を覆うように形成される。ドレイン電極７６は、その第１の部分７６ａがＧａＮ層６９の露出部分にオーミック接触し、第２の部分７６ｂがｎ型ＧａＮ領域６６の露出部分にオーミック接触する。
【００８６】
ゲート電極７５は、絶縁膜７２に形成された開口７２ａ（図１８参照）を介して、ＧａＮ層６９上に形成される。ゲート電極７５は、ＧａＮ層６９にショットキー接触する。ゲート電極７５は、ＧａＮ層６９、Ａｌ０．２Ｇａ０．８Ｎ層６８、ＧａＮ層６７を間に挟んで、ｐ型ＧａＮ領域６４に対向するように形成される。以上のようにして、図１４に表される半導体装置６０が得られる。
【００８７】
本具体例においても、高抵抗ＧａＮ層６３に、ｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６を先に形成した上で、高抵抗ＧａＮ層６３の上にチャネル層であるＧａＮ層６７とバリア層であるＡｌＧａＮ層６８がエピタキシャル成長される。すなわち、先に、ｐ型ＧａＮ領域６４とｎ型ＧａＮ領域６６の形成のための１０００℃程度以上の高温での活性化アニールが行われた後に、ＧａＮ層６７とＡｌＧａＮ層６８とのヘテロ界面が形成される。また、チャネル層であるＧａＮ層６７に選択的にｐ型領域とｎ型領域を再成長させる必要もない。この結果、ＡｌＧａＮ層６８やＧａＮ層６７からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。
【００８８】
［第４の実施形態］
図１９は、本発明の第４の実施形態に係る半導体装置９０の要部断面構造を例示する模式図である。
図２０は、同半導体装置９０の要部平面構造を例示する模式図である。
図２１は、図２０におけるＢ−Ｂ線方向の拡大断面図である。
【００８９】
本実施形態に係る半導体装置９０は、高抵抗シリコンの基板３１上に順に積層された高抵抗ＡｌＮバッファ層３２と、高抵抗ＧａＮ層（第１の層）３３と、ノンドープのＩｎＧａＮ層（第４の層）３７と、ノンドープのＧａＮ層（第２の層）３８と、ノンドープのＡｌ０．２Ｇａ０．８Ｎ層（第３の層）３９と、ソース、ゲート、ドレインの各電極５４、４５、４６と、を備える。
【００９０】
高抵抗ＧａＮ層３３は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、ｐ型及びｎ型半導体よりも高抵抗である。例えば、高抵抗ＧａＮ層３３の抵抗率は１×１０４［Ωｃｍ］以上である。高抵抗ＧａＮ層３３の表面側には、アクセプタとして例えばマグネシウムが１０１７ｃｍ−３以上含まれるｐ型ＧａＮ領域３５と、ドナーとして例えばシリコンが１０１７ｃｍ−３以上含まれるｎ型ＧａＮ領域３６と、が形成されている。
【００９１】
ｐ型ＧａＮ領域３５とｎ型ＧａＮ領域３６とは、互いに離間され、接合していない。高抵抗ＧａＮ層３３の表面側の一部の層が高抵抗ＧａＮ層３３よりも低抵抗なｐ型ＧａＮ領域３５、ｎ型ＧａＮ領域３６となっており、他の部分は高抵抗のままである。すなわち、ｐ型ＧａＮ領域３５とｎ型ＧａＮ領域３６との間にはこれらよりも高抵抗な高抵抗領域３３ａが介在している。
【００９２】
ソース電極５４はＡｌ０．２Ｇａ０．８Ｎ層３９にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層３９の上に設けられている。
【００９３】
ドレイン電極４６は、一体に形成された第１の部分４６ａと第２の部分４６ｂとを有する。第１の部分４６ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９にオーミック接触してＡｌ０．２Ｇａ０．８Ｎ層３９の上に設けられている。第２の部分４６ｂは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させたｎ型ＧａＮ領域３６の一部にオーミック接触している。第１の部分４６ａは、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、ｎ型ＧａＮ領域３６に対向している。
【００９４】
ソース電極５４とドレイン電極４６との間のＡｌ０．２Ｇａ０．８Ｎ層３９上には絶縁膜４２を介してゲート電極４５が形成されている。ゲート電極４５は、ソース電極５４及びドレイン電極４６から離間している。ゲート電極４５は、一体に形成された第１の部分４５ａと第２の部分４５ｂ（図２０参照）とを有する。第１の部分４５ａは絶縁膜４２上に設けられている。第２の部分４５ｂは、絶縁膜４２上から延出しており、図２１に表されるように、その下端部がＡｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７に開口をあけて露出させたｐ型ＧａＮ領域３５の一部に接触している。ｐ型ＧａＮ領域３５は、図２０において点線で表されるように、ゲート電極４５の下でゲート電極４５に略平行に延在している。第１の部分４５ａは、図１９に表されるように、絶縁膜４２、Ａｌ０．２Ｇａ０．８Ｎ層３９、ＧａＮ層３８及びＩｎＧａＮ層３７を間に挟んで、ｐ型ＧａＮ領域３５に対向している。高抵抗ＧａＮ層３３において、ゲート電極４５とドレイン電極４６間に対応する部分には高抵抗領域３３ａが形成されている。
【００９５】
本実施形態に係る半導体装置９０も、ＧａＮ層３８と、これよりもバンドギャップが大なるＡｌ０．２Ｇａ０．８Ｎ層３９とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴである。そして、ゲート電極４５の下には、ＧａＮ層３８とＡｌ０．２Ｇａ０．８Ｎ層３９とのヘテロ接合界面を挟んでｐ型ＧａＮ領域３５が設けられているため、ゲート電極４５の下の２次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。また、ｐ型ＧａＮ領域３５は、ほぼゲート電極４５の下に対応する部分にしか存在しないので、ソース電極５４−ゲート電極４５間、およびゲート電極４５−ドレイン電極４６間の２次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。
【００９６】
また、ｐ型ＧａＮ領域３５と、第２の部分４５ｂを介してｐ型ＧａＮ領域３５に接続されたゲート電極４５を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。また、ＧａＮよりもバンドギャップが小なるＩｎＧａＮ層３７をＧａＮ層３８とｐ型ＧａＮ領域３５との間に介在させているため、ＩｎＧａＮ層３７中に２次元正孔ガスが蓄積するようになり、ｐ型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。
【００９７】
さらに、ゲート電極４５と、これに対向するｐ型ＧａＮ領域３５とが電気的に接続されることで、両者の間のチャネル中の２次元電子ガス濃度が上下から変調されるため相互コンダクタンスが高まり、低オン抵抗化が図れる。
【００９８】
また、ドレイン電極４６の下にｎ型ＧａＮ領域３６を設け、そのｎ型ＧａＮ領域３６にドレイン電極４６を接続しているので、ドレイン電極４６のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部（第１の部分４６ａの端部）付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極４５−ドレイン電極４６間は、高抵抗領域３３ａの上に位置しているため、このことによっても高耐圧が図られている。
【００９９】
このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置９０を提供できる。
【０１００】
また、本具体例においても、高抵抗ＧａＮ層３３に、ｐ型ＧａＮ領域３５とｎ型ＧａＮ領域３６を先に形成した上で、高抵抗ＧａＮ層３３の上にチャネル層であるＧａＮ層３８とバリア層であるＡｌＧａＮ層３９がエピタキシャル成長される。すなわち、先に、ｐ型ＧａＮ領域３５とｎ型ＧａＮ領域３６の形成のための１０００℃程度以上の高温での活性化アニールが行われた後に、ＧａＮ層３８とＡｌＧａＮ層３９とのヘテロ界面が形成される。また、チャネル層であるＧａＮ層３８に選択的にｐ型領域とｎ型領域を再成長させる必要もない。この結果、ＡｌＧａＮ層３９やＧａＮ層３８からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。
【０１０１】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらの具体例に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【０１０２】
第１の層にｐ型不純物とｎ型不純物を添加する方法としては、イオン注入法や熱拡散法を用いることができる。また、ｐ型不純物としてはＢｅ、Ｍｇ、Ｃａ、Ｚｎ、Ｃなどが一例として挙げられ、ｎ型不純物としてはＳｉ、Ｓｎ、Ｓ、Ｔｅなどが一例として挙げられる。
【０１０３】
本発明において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において、組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物をさらに含むものも、「窒化物半導体」に含まれるものとする。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２】同同１の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図３】図２に続く工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図７】同第２の実施形態に係る半導体装置の要部平面構造を例示する模式図である。
【図８】図７におけるＡ−Ａ線方向の拡大断面図である。
【図９】同同２の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】同同２の実施形態に係る半導体装置の製造工程の要部を例示する平面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１５】同同３の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図１６】図１５に続く工程断面図である。
【図１７】図１６に続く工程断面図である。
【図１８】図１７に続く工程断面図である。
【図１９】本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２０】同第４の実施形態に係る半導体装置の要部平面構造を例示する模式図である。
【図２１】図２０におけるＢ−Ｂ線方向の拡大断面図である。
【符号の説明】
【０１０５】
１ 半導体装置
２ 高抵抗ＧａＮ基板
３ ｐ型領域
４ 高抵抗ＧａＮ層
４ａ 高抵抗領域
５ ｎ型領域
６ ＩｎＧａＮ層
８ ＧａＮ層
１０ Ａｌ０．２Ｇａ０．８Ｎ層
１２ 絶縁膜
１４ ソース電極
１５ ゲート電極
１６ ドレイン電極
３０ 半導体装置
３１ 高抵抗Ｓｉ基板
３２ 高抵抗ＡｌＮバッファ層
３３ 高抵抗ＧａＮ層
３３ａ，３３ｂ 高抵抗領域
３４ 第１のｎ型領域
３５ ｐ型領域
３６ 第２のｎ型領域
３７ ＩｎＧａＮ層
３８ ＧａＮ層
３９ Ａｌ０．２Ｇａ０．８Ｎ層
４２ 絶縁膜
４４ ソース電極
４５ ゲート電極
４６ ドレイン電極
５４ ソース電極
６０ 半導体装置
６１ 絶縁性ＡｌＮ基板
６３ 高抵抗ＧａＮ層
６３ａ 高抵抗領域
６４ ｐ型領域
６６ ｎ型領域
６７ ＧａＮ層
６８ Ａｌ０．２Ｇａ０．８Ｎ層
６９ ＧａＮ層
７２ 絶縁膜
７４ ソース電極
７５ ゲート電極
７６ ドレイン電極
９０ 半導体装置
【特許請求の範囲】
【請求項１】
互いに離間して設けられたｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、
第１の窒化物半導体からなり、前記第１の層の上に積層された第２の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第２の層の上に積層された第３の層と、
前記第３の層の上に設けられたソース電極と、
前記第３の層の上に設けられたドレイン電極と、
前記ｐ型半導体領域に対向して前記第３の層の上に設けられたゲート電極と、
を備え、
前記ｐ型半導体領域は、前記ソース電極と前記ゲート電極のいずれか一方と接続され、
前記第１の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置。
【請求項２】
互いに離間して設けられたｐ型半導体領域と、第１のｎ型半導体領域と、第２のｎ型半導体領域と、これらｐ型半導体領域、第１及び第２のｎ型半導体領域間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、
第１の窒化物半導体からなり、前記第１の層の上に積層された第２の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第２の層の上に積層された第３の層と、
前記第３の層の上に設けられたソース電極と、
前記第３の層の上に設けられたドレイン電極と、
前記ｐ型半導体領域に対向して前記第３の層の上に設けられたゲート電極と、
を備え、
前記第１のｎ型半導体領域は、前記ソース電極と接続され、
前記第２のｎ型半導体領域は、前記ドレイン電極と接続され、
前記ｐ型半導体領域は、前記ゲート電極と接続され、
前記第１の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置。
【請求項３】
前記第１の層と前記第２の層との間に設けられ、前記第１の窒化物半導体よりもバンドギャップが小なる第３の窒化物半導体からなる第４の層をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３の層と前記ゲート電極との間に設けられた絶縁膜をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１の層にｐ型不純物とｎ型不純物とを選択的に添加して前記第１の層を熱処理することにより、互いに離間して設けられたｐ型半導体領域と、ｎ型半導体領域と、を前記第１の層に形成する工程と、
前記熱処理の後に、第１の窒化物半導体からなる第２の層を前記第１の層の上にエピタキシャル成長させる工程と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第３の層を前記第２の層の上にエピタキシャル成長させる工程と、
前記第２及び第３の層を部分的に除去して、前記ｎ型半導体領域の一部を露出させる工程と、
ソース電極を前記第３の層の上に設ける工程と、
前記露出された前記ｎ型半導体領域の一部に接するドレイン電極を前記第３の層の上に設ける工程と、
前記ｐ型半導体領域に対向するように前記第３の層の上にゲート電極を設ける工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１】
互いに離間して設けられたｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、
第１の窒化物半導体からなり、前記第１の層の上に積層された第２の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第２の層の上に積層された第３の層と、
前記第３の層の上に設けられたソース電極と、
前記第３の層の上に設けられたドレイン電極と、
前記ｐ型半導体領域に対向して前記第３の層の上に設けられたゲート電極と、
を備え、
前記ｐ型半導体領域は、前記ソース電極と前記ゲート電極のいずれか一方と接続され、
前記第１の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置。
【請求項２】
互いに離間して設けられたｐ型半導体領域と、第１のｎ型半導体領域と、第２のｎ型半導体領域と、これらｐ型半導体領域、第１及び第２のｎ型半導体領域間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、
第１の窒化物半導体からなり、前記第１の層の上に積層された第２の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第２の層の上に積層された第３の層と、
前記第３の層の上に設けられたソース電極と、
前記第３の層の上に設けられたドレイン電極と、
前記ｐ型半導体領域に対向して前記第３の層の上に設けられたゲート電極と、
を備え、
前記第１のｎ型半導体領域は、前記ソース電極と接続され、
前記第２のｎ型半導体領域は、前記ドレイン電極と接続され、
前記ｐ型半導体領域は、前記ゲート電極と接続され、
前記第１の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置。
【請求項３】
前記第１の層と前記第２の層との間に設けられ、前記第１の窒化物半導体よりもバンドギャップが小なる第３の窒化物半導体からなる第４の層をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３の層と前記ゲート電極との間に設けられた絶縁膜をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１の層にｐ型不純物とｎ型不純物とを選択的に添加して前記第１の層を熱処理することにより、互いに離間して設けられたｐ型半導体領域と、ｎ型半導体領域と、を前記第１の層に形成する工程と、
前記熱処理の後に、第１の窒化物半導体からなる第２の層を前記第１の層の上にエピタキシャル成長させる工程と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第３の層を前記第２の層の上にエピタキシャル成長させる工程と、
前記第２及び第３の層を部分的に除去して、前記ｎ型半導体領域の一部を露出させる工程と、
ソース電極を前記第３の層の上に設ける工程と、
前記露出された前記ｎ型半導体領域の一部に接するドレイン電極を前記第３の層の上に設ける工程と、
前記ｐ型半導体領域に対向するように前記第３の層の上にゲート電極を設ける工程と、
を備えたことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００７−１０３４５１（Ｐ２００７−１０３４５１Ａ）
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願番号】特願２００５−２８８１３６（Ｐ２００５−２８８１３６）
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]